JPH08335699A - 縦型電界効果トランジスタ、相補型の縦型電界効果トランジスタ及びその製造方法 - Google Patents
縦型電界効果トランジスタ、相補型の縦型電界効果トランジスタ及びその製造方法Info
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- JPH08335699A JPH08335699A JP7142005A JP14200595A JPH08335699A JP H08335699 A JPH08335699 A JP H08335699A JP 7142005 A JP7142005 A JP 7142005A JP 14200595 A JP14200595 A JP 14200595A JP H08335699 A JPH08335699 A JP H08335699A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 縦型電界効果トランジスタの特性を安定させ
ると共に、チャネル長を高精度に制御できるようにす
る。 【構成】 半導体基板１０上に、Ｐ- 型のウェル層１
２、Ｎ+ 型のドレイン（又はソース）層１３Ａ、Ｐ- 型
のチャネル層１４Ａ、Ｎ+ 型のソース（又はドレイン）
層１５Ａが縦型に形成されていると共に、Ｎ- 型のウェ
ル層１７、Ｐ+型のドレイン（又はソース）層１８Ａ、
Ｎ- 型のチャネル層１９Ａ、Ｐ+ 型のソース（又はドレ
イン）層２０Ａが縦型に形成されている。Ｐ- 型のチャ
ネル層１４Ａ及びＮ- 型のチャネル層１９Ａの側面には
それぞれゲート電極２４Ａが形成されている。Ｐ- 型の
チャネル層１４Ａ及びＮ- 型のチャネル層１９Ａの各不
純物分布には複数の濃度ピークが形成されている。
ると共に、チャネル長を高精度に制御できるようにす
る。 【構成】 半導体基板１０上に、Ｐ- 型のウェル層１
２、Ｎ+ 型のドレイン（又はソース）層１３Ａ、Ｐ- 型
のチャネル層１４Ａ、Ｎ+ 型のソース（又はドレイン）
層１５Ａが縦型に形成されていると共に、Ｎ- 型のウェ
ル層１７、Ｐ+型のドレイン（又はソース）層１８Ａ、
Ｎ- 型のチャネル層１９Ａ、Ｐ+ 型のソース（又はドレ
イン）層２０Ａが縦型に形成されている。Ｐ- 型のチャ
ネル層１４Ａ及びＮ- 型のチャネル層１９Ａの側面には
それぞれゲート電極２４Ａが形成されている。Ｐ- 型の
チャネル層１４Ａ及びＮ- 型のチャネル層１９Ａの各不
純物分布には複数の濃度ピークが形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、基板に対して垂直方向
に電流を流す縦型電界効果トランジスタ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に、
微細化・低消費電力化に対応し、ＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）化できる素子構造を有する縦型電
界効果トランジスタ及びその製造方法に関する。
に電流を流す縦型電界効果トランジスタ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に、
微細化・低消費電力化に対応し、ＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）化できる素子構造を有する縦型電
界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体デバイスの大集積化に伴
い、半導体素子の微細化がますます進みつつある。これ
に伴って、微細加工技術が大幅に飛躍し且つ向上してい
るが、フォトリソグラフィーやドライエッチング等の工
程における加工寸法のばらつきを低減することが困難で
あり、ハーフミクロンルール以降のデバイスにおいて
は、加工寸法のばらつきに起因する電界効果トランジス
タの特性ばらつきが無視できず、デバイスの微細化を妨
げる大きな要因となってきている。
い、半導体素子の微細化がますます進みつつある。これ
に伴って、微細加工技術が大幅に飛躍し且つ向上してい
るが、フォトリソグラフィーやドライエッチング等の工
程における加工寸法のばらつきを低減することが困難で
あり、ハーフミクロンルール以降のデバイスにおいて
は、加工寸法のばらつきに起因する電界効果トランジス
タの特性ばらつきが無視できず、デバイスの微細化を妨
げる大きな要因となってきている。
【０００３】縦型電界効果トランジスタは、チャネル長
が微細加工によらず高精度に決められるため、前記の問
題が顕著となってきた現在、注目されつつある。
が微細加工によらず高精度に決められるため、前記の問
題が顕著となってきた現在、注目されつつある。
【０００４】縦型電界効果トランジスタは、特開昭６３
−２２９７５６号公報、特開平２−６６９６９号公報及
び特開平３−６００７５号公報等に示されているよう
に、エピタキシャル成長法により形成されることが多
い。
−２２９７５６号公報、特開平２−６６９６９号公報及
び特開平３−６００７５号公報等に示されているよう
に、エピタキシャル成長法により形成されることが多
い。
【０００５】また、エピタキシャル成長法を用いる方法
のうち、パンチスルーを防止するため、ＭＢＥ（Ｍｏｌ
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により形
成したチャネル層の中央部にδドープ層を設けた構造も
提案されている（"VerticalSi-MOSFETs with Channel L
engths Down to 45nm"(H.Gossner et al.,ExtendedAbst
racts of the 1993 International Conference on Soli
d State Devices and Materials,pp.422-424) 。
のうち、パンチスルーを防止するため、ＭＢＥ（Ｍｏｌ
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により形
成したチャネル層の中央部にδドープ層を設けた構造も
提案されている（"VerticalSi-MOSFETs with Channel L
engths Down to 45nm"(H.Gossner et al.,ExtendedAbst
racts of the 1993 International Conference on Soli
d State Devices and Materials,pp.422-424) 。
【０００６】また、米国特許第５，０１６，０６７号の
Ｆｉｇ４ａ〜Ｆｉｇ４ｈに示されているように、ソース
層、チャネル層及びドレイン層をイオン注入及び熱拡散
により形成する縦型電界効果トランジスタや、"Impact
on Surrounding Gate Transistor (SGT) for Ultra-Hig
h-Density LSI's"(H.Takato et al.,IEEE Trans. Elect
ron Devices,ED-38,p573(1991)) 等に示されているよう
に、イオン注入を用いて不純物拡散層を形成する縦型電
界効果トランジスタも提案されている。
Ｆｉｇ４ａ〜Ｆｉｇ４ｈに示されているように、ソース
層、チャネル層及びドレイン層をイオン注入及び熱拡散
により形成する縦型電界効果トランジスタや、"Impact
on Surrounding Gate Transistor (SGT) for Ultra-Hig
h-Density LSI's"(H.Takato et al.,IEEE Trans. Elect
ron Devices,ED-38,p573(1991)) 等に示されているよう
に、イオン注入を用いて不純物拡散層を形成する縦型電
界効果トランジスタも提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル成長法を用いて縦型電界効果トランジスタを形
成する場合、半導体基板の全面に同じ導電型の膜が形成
されてしまうため、Ｎ型電界効果トランジスタとＰ型電
界効果トランジスタとを同一の半導体基板に形成するこ
とは難しく、ＣＭＯＳ回路を構成し難いという問題があ
る。
キシャル成長法を用いて縦型電界効果トランジスタを形
成する場合、半導体基板の全面に同じ導電型の膜が形成
されてしまうため、Ｎ型電界効果トランジスタとＰ型電
界効果トランジスタとを同一の半導体基板に形成するこ
とは難しく、ＣＭＯＳ回路を構成し難いという問題があ
る。
【０００８】電子機器の小型化が進む中で、トランジス
タ回路の低消費電力化は必須技術であり、そのためには
ＣＭＯＳ構成によりトランジスタ回路を形成することが
望まれる。
タ回路の低消費電力化は必須技術であり、そのためには
ＣＭＯＳ構成によりトランジスタ回路を形成することが
望まれる。
【０００９】前記の特開平２−６６９６９号公報に示さ
れているように選択エピタキシャル成長法により縦型電
界効果トランジスタを形成すると、ＣＭＯＳ回路は形成
できるが、工程数の増加、及びエピタキシャル成長回数
の増加に伴う熱履歴の増大により、設計通りのチャネル
長が得られず、チャネル長の大きい縦型電界効果トラン
ジスタしか得られないという問題がある。
れているように選択エピタキシャル成長法により縦型電
界効果トランジスタを形成すると、ＣＭＯＳ回路は形成
できるが、工程数の増加、及びエピタキシャル成長回数
の増加に伴う熱履歴の増大により、設計通りのチャネル
長が得られず、チャネル長の大きい縦型電界効果トラン
ジスタしか得られないという問題がある。
【００１０】また、イオン注入により縦型電界効果トラ
ンジスタを形成すると、ＣＭＯＳ回路を比較的簡単に形
成することはできる。しかしながら、従来の方法、例え
ば米国特許第５，０１６，０６７号に示されている方法
によると、ＣＭＯＳ回路を構成するトランジスタのチャ
ネル長を高精度に制御できないという問題がある。その
理由は次の通りである。すなわち、チャネル層へのイオ
ン注入後に熱処理を加えたり、又は最上層のソース層又
はドレイン層へのイオン注入後に熱処理を加えたりする
場合、熱拡散が不十分であると、チャネル層内の不純物
濃度が一定にならないため、チャネル長の制御が困難に
なる一方、熱拡散が過剰に行なわれると、チャネル層の
上下から逆導電型の不純物が拡散してきて、チャネル長
が予想以上に短くなってしまうためである。
ンジスタを形成すると、ＣＭＯＳ回路を比較的簡単に形
成することはできる。しかしながら、従来の方法、例え
ば米国特許第５，０１６，０６７号に示されている方法
によると、ＣＭＯＳ回路を構成するトランジスタのチャ
ネル長を高精度に制御できないという問題がある。その
理由は次の通りである。すなわち、チャネル層へのイオ
ン注入後に熱処理を加えたり、又は最上層のソース層又
はドレイン層へのイオン注入後に熱処理を加えたりする
場合、熱拡散が不十分であると、チャネル層内の不純物
濃度が一定にならないため、チャネル長の制御が困難に
なる一方、熱拡散が過剰に行なわれると、チャネル層の
上下から逆導電型の不純物が拡散してきて、チャネル長
が予想以上に短くなってしまうためである。
【００１１】前記に鑑み、本発明は、チャネル長を高精
度に制御できる縦型電界効果トランジスタ、相補型の縦
型電界効果トランジスタ、及びこれらの縦型電界効果ト
ランジスタを簡易且つ確実に形成できる製造方法を提供
することを目的とする。
度に制御できる縦型電界効果トランジスタ、相補型の縦
型電界効果トランジスタ、及びこれらの縦型電界効果ト
ランジスタを簡易且つ確実に形成できる製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明は、チャネル層を不純物のイオン注
入により形成する場合、注入する不純物の分布に複数の
ピークを作ると、チャネル層における不純物分布が均一
になり、特性が安定すると言う知見に基づき成されたも
のである。
め、請求項１の発明は、チャネル層を不純物のイオン注
入により形成する場合、注入する不純物の分布に複数の
ピークを作ると、チャネル層における不純物分布が均一
になり、特性が安定すると言う知見に基づき成されたも
のである。
【００１３】具体的に請求項１の発明が講じた解決手段
は、縦型電界効果トランジスタを、半導体基板上に形成
されており、第１導電型の不純物が添加されたソース層
又はドレイン層となる第１の不純物層と、前記第１の不
純物層の上に形成されており、第２導電型の不純物が添
加されたチャネル層となる第２の不純物層と、前記第２
の不純物層の上に形成されており、第１導電型の不純物
が添加されたドレイン層又はソース層となる第３の不純
物層と、前記第２の不純物層の側面にゲート絶縁膜を介
して形成されたゲート電極とを備え、前記第２の不純物
層は第２導電型の不純物分布に複数の濃度ピークを有し
ている構成とするものである。
は、縦型電界効果トランジスタを、半導体基板上に形成
されており、第１導電型の不純物が添加されたソース層
又はドレイン層となる第１の不純物層と、前記第１の不
純物層の上に形成されており、第２導電型の不純物が添
加されたチャネル層となる第２の不純物層と、前記第２
の不純物層の上に形成されており、第１導電型の不純物
が添加されたドレイン層又はソース層となる第３の不純
物層と、前記第２の不純物層の側面にゲート絶縁膜を介
して形成されたゲート電極とを備え、前記第２の不純物
層は第２導電型の不純物分布に複数の濃度ピークを有し
ている構成とするものである。
【００１４】請求項２の発明は、縦型電界効果トランジ
スタにおいてＬＤＤ構造を実現するものであって、具体
的には、半導体基板上に形成されており、所定濃度の第
１導電型の不純物が添加されたソース層又はドレイン層
となる第１の不純物層と、前記第１の不純物層の上に形
成されており、前記所定濃度よりも不純物濃度が低い第
１導電型の不純物が添加された第１の低濃度不純物層
と、前記第１の低濃度不純物層の上に形成されており、
第２導電型の不純物が添加されたチャネル層となる第２
の不純物層と、前記第２の不純物層の上に形成されてお
り、前記所定濃度よりも不純物濃度が低い第１導電型の
不純物が添加された第２の低濃度不純物層と、前記第２
の低濃度不純物層の上に形成されており、前記所定濃度
の第１導電型の不純物が添加されたドレイン層又はソー
ス層となる第３の不純物層と、前記第２の不純物層の側
面にゲート絶縁膜を介して形成されたゲート電極とを備
えている構成とするものである。
スタにおいてＬＤＤ構造を実現するものであって、具体
的には、半導体基板上に形成されており、所定濃度の第
１導電型の不純物が添加されたソース層又はドレイン層
となる第１の不純物層と、前記第１の不純物層の上に形
成されており、前記所定濃度よりも不純物濃度が低い第
１導電型の不純物が添加された第１の低濃度不純物層
と、前記第１の低濃度不純物層の上に形成されており、
第２導電型の不純物が添加されたチャネル層となる第２
の不純物層と、前記第２の不純物層の上に形成されてお
り、前記所定濃度よりも不純物濃度が低い第１導電型の
不純物が添加された第２の低濃度不純物層と、前記第２
の低濃度不純物層の上に形成されており、前記所定濃度
の第１導電型の不純物が添加されたドレイン層又はソー
ス層となる第３の不純物層と、前記第２の不純物層の側
面にゲート絶縁膜を介して形成されたゲート電極とを備
えている構成とするものである。
【００１５】請求項３の発明は、請求項１の発明に係る
電界効果トランジスタの製造方法であって、半導体基板
に第１導電型の不純物をイオン注入することにより、ソ
ース層又はドレイン層となる第１の不純物層を形成する
第１の工程と、前記半導体基板に第２導電型の不純物を
注入条件を変えて複数回イオン注入することにより、前
記第１の不純物層の上に、不純物分布に複数の濃度ピー
クを有するチャネル層となる第２の不純物層を形成する
第２の工程と、前記半導体基板に第１導電型の不純物を
イオン注入することにより、前記第２の不純物層の上
に、ドレイン層又はソース層となる第３の不純物層を形
成する第３の工程と、前記半導体基板上にレジストパタ
ーンを形成した後、該レジストパターンをマスクとして
前記半導体基板に対してエッチングを行なうことによ
り、前記第１の不純物層、第２の不純物層及び第３の不
純物層よりなる島状の積層半導体を形成する第４の工程
と、前記島状の積層半導体における前記第２の不純物層
の側面にゲート絶縁膜を介してゲート電極を形成する第
５の工程とを備えている構成とするものである。
電界効果トランジスタの製造方法であって、半導体基板
に第１導電型の不純物をイオン注入することにより、ソ
ース層又はドレイン層となる第１の不純物層を形成する
第１の工程と、前記半導体基板に第２導電型の不純物を
注入条件を変えて複数回イオン注入することにより、前
記第１の不純物層の上に、不純物分布に複数の濃度ピー
クを有するチャネル層となる第２の不純物層を形成する
第２の工程と、前記半導体基板に第１導電型の不純物を
イオン注入することにより、前記第２の不純物層の上
に、ドレイン層又はソース層となる第３の不純物層を形
成する第３の工程と、前記半導体基板上にレジストパタ
ーンを形成した後、該レジストパターンをマスクとして
前記半導体基板に対してエッチングを行なうことによ
り、前記第１の不純物層、第２の不純物層及び第３の不
純物層よりなる島状の積層半導体を形成する第４の工程
と、前記島状の積層半導体における前記第２の不純物層
の側面にゲート絶縁膜を介してゲート電極を形成する第
５の工程とを備えている構成とするものである。
【００１６】請求項４の発明は、請求項２の発明に係る
電界効果トランジスタの製造方法であって、半導体基板
上に、所定濃度の第１導電型の不純物が添加されたソー
ス層又はドレイン層となる第１の不純物層を形成する第
１の工程と、前記第１の不純物層の上に、前記所定濃度
よりも不純物濃度が低い第１導電型の不純物が添加され
た第１の低濃度不純物層を形成する第２の工程と、前記
第１の低濃度不純物層の上に、第２導電型の不純物が添
加されたチャネル層となる第２の不純物層を形成する第
３の工程と、前記第２の不純物層の上に、前記所定濃度
よりも不純物濃度が低い第１導電型の不純物が添加され
た第２の低濃度不純物層を形成する第４の工程と、前記
第２の低濃度不純物層の上に、前記所定濃度の第１導電
型の不純物が添加されたドレイン層又はソース層となる
第３の不純物層を形成する第５の工程と、前記半導体基
板上にレジストパターンを形成した後、該レジストパタ
ーンをマスクとして前記半導体基板に対してエッチング
を行なうことにより、前記第１の不純物層、第１の低濃
度不純物層、第２の不純物層、第２の低濃度不純物層及
び第３の不純物層よりなる島状の積層半導体を形成する
第６の工程と、前記島状の積層半導体における前記第２
の不純物層の側面にゲート絶縁膜を介してゲート電極を
形成する第７の工程とを備えている構成とするものであ
る。
電界効果トランジスタの製造方法であって、半導体基板
上に、所定濃度の第１導電型の不純物が添加されたソー
ス層又はドレイン層となる第１の不純物層を形成する第
１の工程と、前記第１の不純物層の上に、前記所定濃度
よりも不純物濃度が低い第１導電型の不純物が添加され
た第１の低濃度不純物層を形成する第２の工程と、前記
第１の低濃度不純物層の上に、第２導電型の不純物が添
加されたチャネル層となる第２の不純物層を形成する第
３の工程と、前記第２の不純物層の上に、前記所定濃度
よりも不純物濃度が低い第１導電型の不純物が添加され
た第２の低濃度不純物層を形成する第４の工程と、前記
第２の低濃度不純物層の上に、前記所定濃度の第１導電
型の不純物が添加されたドレイン層又はソース層となる
第３の不純物層を形成する第５の工程と、前記半導体基
板上にレジストパターンを形成した後、該レジストパタ
ーンをマスクとして前記半導体基板に対してエッチング
を行なうことにより、前記第１の不純物層、第１の低濃
度不純物層、第２の不純物層、第２の低濃度不純物層及
び第３の不純物層よりなる島状の積層半導体を形成する
第６の工程と、前記島状の積層半導体における前記第２
の不純物層の側面にゲート絶縁膜を介してゲート電極を
形成する第７の工程とを備えている構成とするものであ
る。
【００１７】請求項５の発明は、第１の不純物層の下に
ウェル層を形成するため、請求項３又は４の構成に、前
記第１の工程よりも前に、前記半導体基板における前記
第１の不純物層が形成される領域の下に、第２導電型の
不純物が添加された第２導電型のウェル層を形成する工
程を備えている構成を付加するものである。
ウェル層を形成するため、請求項３又は４の構成に、前
記第１の工程よりも前に、前記半導体基板における前記
第１の不純物層が形成される領域の下に、第２導電型の
不純物が添加された第２導電型のウェル層を形成する工
程を備えている構成を付加するものである。
【００１８】請求項６の発明は、トランジスタ領域の高
さを抑制できる相補型の縦型電界効果トランジスタであ
って、半導体基板上に形成されており、第１導電型の不
純物が添加されたソース層又はドレイン層となる第１の
不純物層と、前記第１の不純物層の上に形成されてお
り、第２導電型の不純物が添加されたチャネル層となる
第２の不純物層と、前記第２の不純物層の上に形成され
ており、第１導電型の不純物が添加されたドレイン層又
はソース層となる第３の不純物層と、前記第２の不純物
層の側面にゲート絶縁膜を介して形成された第１のゲー
ト電極と、前記半導体基板上における前記第１の不純物
層の側方に形成されており、第２導電型の不純物が添加
されたソース層又はドレイン層となる第４の不純物層
と、前記第４の不純物層の上に形成されており、第１導
電型の不純物が添加されたチャネル層となる第５の不純
物層と、前記第５の不純物層の上に形成されており、第
２導電型の不純物が添加されたドレイン層又はソース層
となる第６の不純物層と、前記第５の不純物層の側面に
ゲート絶縁膜を介して形成された第２のゲート電極とを
備えている構成とするものである。
さを抑制できる相補型の縦型電界効果トランジスタであ
って、半導体基板上に形成されており、第１導電型の不
純物が添加されたソース層又はドレイン層となる第１の
不純物層と、前記第１の不純物層の上に形成されてお
り、第２導電型の不純物が添加されたチャネル層となる
第２の不純物層と、前記第２の不純物層の上に形成され
ており、第１導電型の不純物が添加されたドレイン層又
はソース層となる第３の不純物層と、前記第２の不純物
層の側面にゲート絶縁膜を介して形成された第１のゲー
ト電極と、前記半導体基板上における前記第１の不純物
層の側方に形成されており、第２導電型の不純物が添加
されたソース層又はドレイン層となる第４の不純物層
と、前記第４の不純物層の上に形成されており、第１導
電型の不純物が添加されたチャネル層となる第５の不純
物層と、前記第５の不純物層の上に形成されており、第
２導電型の不純物が添加されたドレイン層又はソース層
となる第６の不純物層と、前記第５の不純物層の側面に
ゲート絶縁膜を介して形成された第２のゲート電極とを
備えている構成とするものである。
【００１９】請求項７の発明は、相補型の縦型電界効果
トランジスタにおけるチャネル層の特性を安定させるた
め、請求項６の構成に、前記第２の不純物層及び第５の
不純物層のうちの少なくとも１つは、添加されている不
純物の分布に複数の濃度ピークを有している構成を付加
するものである。
トランジスタにおけるチャネル層の特性を安定させるた
め、請求項６の構成に、前記第２の不純物層及び第５の
不純物層のうちの少なくとも１つは、添加されている不
純物の分布に複数の濃度ピークを有している構成を付加
するものである。
【００２０】請求項８の発明は、Ｐチャネルトランジス
タの高さとＮチャネルトランジスタの高さとを等しくす
るため、請求項６の構成に、前記第１の不純物層と前記
第４の不純物層とは高さが互いに等しく、前記第２の不
純物層と前記第５の不純物層とは高さが互いに等しく、
前記第３の不純物層と前記第６の不純物層とは高さが互
いに等しいという構成を付加するものである。
タの高さとＮチャネルトランジスタの高さとを等しくす
るため、請求項６の構成に、前記第１の不純物層と前記
第４の不純物層とは高さが互いに等しく、前記第２の不
純物層と前記第５の不純物層とは高さが互いに等しく、
前記第３の不純物層と前記第６の不純物層とは高さが互
いに等しいという構成を付加するものである。
【００２１】請求項９の発明は、ＬＤＤ構造を有する相
補型の縦型電界効果トランジスタを実現するものであっ
て、具体的には、半導体基板上に形成されており、第１
の所定濃度の第１導電型の不純物が添加されたソース層
又はドレイン層となる第１の不純物層と、前記第１の不
純物層の上に形成されており、前記第１の所定濃度より
も不純物濃度が低い第１導電型の不純物が添加された第
１の低濃度不純物層と、前記第１の低濃度不純物層の上
に形成されており、第２導電型の不純物が添加されたチ
ャネル層となる第２の不純物層と、前記第２の不純物層
の上に形成されており、前記第１の所定濃度よりも不純
物濃度が低い第１導電型の不純物が添加された第２の低
濃度不純物層と、前記第２の低濃度不純物層の上に形成
されており、前記第１の所定濃度の第１導電型の不純物
が添加されたドレイン層又はソース層となる第３の不純
物層と、前記第２の不純物層の側面にゲート絶縁膜を介
して形成された第１のゲート電極と、前記半導体基板上
における前記第１の領域の側方に形成されており、第２
の所定濃度の第２導電型の不純物が添加されたソース層
又はドレイン層となる第４の不純物層と、前記第４の不
純物層の上に形成されており、前記第２の所定濃度より
も不純物濃度が低い第２導電型の不純物が添加された第
３の低濃度不純物層と、前記第３の低濃度不純物層の上
に形成されており、第１導電型の不純物が添加されたチ
ャネル層となる第５の不純物層と、前記第５の不純物層
の上に形成されており、前記第２の所定濃度よりも不純
物濃度が低い第２導電型の不純物が添加された第４の低
濃度不純物層と、前記第４の低濃度不純物層の上に形成
されており、前記第２の所定濃度の第２導電型の不純物
が添加されたドレイン層又はソース層となる第６の不純
物層と、前記第５の不純物層の側面にゲート絶縁膜を介
して形成された第２のゲート電極とを備えている構成と
するものである。
補型の縦型電界効果トランジスタを実現するものであっ
て、具体的には、半導体基板上に形成されており、第１
の所定濃度の第１導電型の不純物が添加されたソース層
又はドレイン層となる第１の不純物層と、前記第１の不
純物層の上に形成されており、前記第１の所定濃度より
も不純物濃度が低い第１導電型の不純物が添加された第
１の低濃度不純物層と、前記第１の低濃度不純物層の上
に形成されており、第２導電型の不純物が添加されたチ
ャネル層となる第２の不純物層と、前記第２の不純物層
の上に形成されており、前記第１の所定濃度よりも不純
物濃度が低い第１導電型の不純物が添加された第２の低
濃度不純物層と、前記第２の低濃度不純物層の上に形成
されており、前記第１の所定濃度の第１導電型の不純物
が添加されたドレイン層又はソース層となる第３の不純
物層と、前記第２の不純物層の側面にゲート絶縁膜を介
して形成された第１のゲート電極と、前記半導体基板上
における前記第１の領域の側方に形成されており、第２
の所定濃度の第２導電型の不純物が添加されたソース層
又はドレイン層となる第４の不純物層と、前記第４の不
純物層の上に形成されており、前記第２の所定濃度より
も不純物濃度が低い第２導電型の不純物が添加された第
３の低濃度不純物層と、前記第３の低濃度不純物層の上
に形成されており、第１導電型の不純物が添加されたチ
ャネル層となる第５の不純物層と、前記第５の不純物層
の上に形成されており、前記第２の所定濃度よりも不純
物濃度が低い第２導電型の不純物が添加された第４の低
濃度不純物層と、前記第４の低濃度不純物層の上に形成
されており、前記第２の所定濃度の第２導電型の不純物
が添加されたドレイン層又はソース層となる第６の不純
物層と、前記第５の不純物層の側面にゲート絶縁膜を介
して形成された第２のゲート電極とを備えている構成と
するものである。
【００２２】請求項１０の発明は、請求項６の発明に係
る相補型の電界効果トランジスタの製造方法であって、
半導体基板に、第１導電型の不純物が添加されたソース
層又はドレイン層となる第１の不純物層を形成する第１
の工程と、前記第１の不純物層の上に、第２導電型の不
純物が添加された第２の不純物層を形成する第２の工程
と、前記第２の不純物層の上に、第１導電型の不純物が
添加されたドレイン層又はソース層となる第３の不純物
層を形成する第３の工程と、半導体基板上における前記
第１の不純物層の側方に、第２導電型の不純物が添加さ
れたソース層又はドレイン層となる第４の不純物層を形
成する第４の工程と、前記第４の不純物層の上に、第１
導電型の不純物が添加された第５の不純物層を形成する
第５の工程と、前記第５の不純物層の上に、第２導電型
の不純物が添加されたドレイン層又はソース層となる第
６の不純物層を形成する第６の工程と、前記半導体基板
上にレジストパターンを形成した後、該レジストパター
ンをマスクとして前記半導体基板に対してエッチングを
行なうことにより、前記第１の不純物層、第２の不純物
層及び第３の不純物層よりなる島状の第１の積層半導体
を形成する第７の工程と、前記半導体基板上にレジスト
パターンを形成した後、該レジストパターンをマスクと
して前記半導体基板に対してエッチングを行なうことに
より、前記第４の不純物層、第５の不純物層及び第６の
不純物層よりなる島状の第２の積層半導体を形成する第
８の工程と、前記島状の第１の積層半導体における前記
第２の不純物層の側面にゲート絶縁膜を介して第１のゲ
ート電極を形成すると共に、前記島状の第２の積層半導
体における前記第５の不純物層の側面にゲート絶縁膜を
介して第２のゲート電極を形成する第９の工程とを備え
ている構成とするものである。
る相補型の電界効果トランジスタの製造方法であって、
半導体基板に、第１導電型の不純物が添加されたソース
層又はドレイン層となる第１の不純物層を形成する第１
の工程と、前記第１の不純物層の上に、第２導電型の不
純物が添加された第２の不純物層を形成する第２の工程
と、前記第２の不純物層の上に、第１導電型の不純物が
添加されたドレイン層又はソース層となる第３の不純物
層を形成する第３の工程と、半導体基板上における前記
第１の不純物層の側方に、第２導電型の不純物が添加さ
れたソース層又はドレイン層となる第４の不純物層を形
成する第４の工程と、前記第４の不純物層の上に、第１
導電型の不純物が添加された第５の不純物層を形成する
第５の工程と、前記第５の不純物層の上に、第２導電型
の不純物が添加されたドレイン層又はソース層となる第
６の不純物層を形成する第６の工程と、前記半導体基板
上にレジストパターンを形成した後、該レジストパター
ンをマスクとして前記半導体基板に対してエッチングを
行なうことにより、前記第１の不純物層、第２の不純物
層及び第３の不純物層よりなる島状の第１の積層半導体
を形成する第７の工程と、前記半導体基板上にレジスト
パターンを形成した後、該レジストパターンをマスクと
して前記半導体基板に対してエッチングを行なうことに
より、前記第４の不純物層、第５の不純物層及び第６の
不純物層よりなる島状の第２の積層半導体を形成する第
８の工程と、前記島状の第１の積層半導体における前記
第２の不純物層の側面にゲート絶縁膜を介して第１のゲ
ート電極を形成すると共に、前記島状の第２の積層半導
体における前記第５の不純物層の側面にゲート絶縁膜を
介して第２のゲート電極を形成する第９の工程とを備え
ている構成とするものである。
【００２３】請求項１１の発明は、第１の不純物層及び
第４の不純物層の下にそれぞれウェル層を形成するた
め、請求項１０の構成に、前記第１の工程よりも前に、
前記半導体基板における前記第１の不純物層が形成され
る領域の下に、第２導電型の不純物が添加された第２導
電型のウェル層を形成する工程を備えていると共に、前
記第４の工程よりも前に、前記半導体基板における前記
第４の不純物層が形成される領域の下に、第１導電型の
不純物が添加された第１導電型のウェル層を形成する工
程を備えている構成を付加するものである。
第４の不純物層の下にそれぞれウェル層を形成するた
め、請求項１０の構成に、前記第１の工程よりも前に、
前記半導体基板における前記第１の不純物層が形成され
る領域の下に、第２導電型の不純物が添加された第２導
電型のウェル層を形成する工程を備えていると共に、前
記第４の工程よりも前に、前記半導体基板における前記
第４の不純物層が形成される領域の下に、第１導電型の
不純物が添加された第１導電型のウェル層を形成する工
程を備えている構成を付加するものである。
【００２４】請求項１２の発明は、請求項９の発明に係
る相補型の縦型電界効果トランジスタの製造方法であっ
て、半導体基板上に、第１の所定濃度の第１導電型の不
純物が添加されたソース層又はドレイン層となる第１の
不純物層を形成する第１の工程と、前記第１の不純物層
の上に、前記第１の所定濃度よりも不純物濃度が低い第
１導電型の不純物が添加された第１の低濃度不純物層を
形成する第２の工程と、前記第１の低濃度不純物層の上
に、第２導電型の不純物が添加されたチャネル層となる
第２の不純物層を形成する第３の工程と、前記第２の不
純物層の上に、前記第１の所定濃度よりも不純物濃度が
低い第１導電型の不純物が添加された第２の低濃度不純
物層を形成する第４の工程と、前記第２の低濃度不純物
層の上に、前記第１の所定濃度の第１導電型の不純物が
添加されたドレイン層又はソース層となる第３の不純物
層を形成する第５の工程と、前記半導体基板上における
前記第１の不純物層の側方に、第２の所定濃度の第２導
電型の不純物が添加されたソース層又はドレイン層とな
る第４の不純物層を形成する第６の工程と、前記第４の
不純物層の上に、前記第２の所定濃度よりも不純物濃度
が低い第２導電型の不純物が添加された第３の低濃度不
純物層を形成する第７の工程と、前記第３の低濃度不純
物層の上に、第１導電型の不純物が添加されたチャネル
層となる第５の不純物層を形成する第８の工程と、前記
第５の不純物層の上に、前記第２の所定濃度よりも不純
物濃度が低い第２導電型の不純物が添加された第４の低
濃度不純物層を形成する第９の工程と、前記第４の低濃
度不純物層の上に、前記第２の所定濃度の第２導電型の
不純物が添加されたドレイン層又はソース層となる第６
の不純物層を形成する第１０の工程と、前記半導体基板
上にレジストパターンを形成した後、該レジストパター
ンをマスクとして前記半導体基板に対してエッチングを
行なうことにより、前記第１の不純物層、第１の低濃度
不純物層、第２の不純物層、第２の低濃度不純物層及び
第３の不純物層よりなる島状の第１の積層半導体を形成
する第１１の工程と、前記半導体基板上にレジストパタ
ーンを形成した後、該レジストパターンをマスクとして
前記半導体基板に対してエッチングを行なうことによ
り、前記第４の不純物層、第３の低濃度不純物層、第５
の不純物層、第４の低濃度不純物層及び第６の不純物層
よりなる島状の第２の積層半導体を形成する第１２の工
程と、前記島状の第１の積層半導体における前記第２の
不純物層の側面にゲート絶縁膜を介して第１のゲート電
極を形成すると共に、前記島状の第２の積層半導体にお
ける前記第５の不純物層の側面にゲート絶縁膜を介して
第２のゲート電極を形成する第１３の工程とを備えてい
る構成とするものである。
る相補型の縦型電界効果トランジスタの製造方法であっ
て、半導体基板上に、第１の所定濃度の第１導電型の不
純物が添加されたソース層又はドレイン層となる第１の
不純物層を形成する第１の工程と、前記第１の不純物層
の上に、前記第１の所定濃度よりも不純物濃度が低い第
１導電型の不純物が添加された第１の低濃度不純物層を
形成する第２の工程と、前記第１の低濃度不純物層の上
に、第２導電型の不純物が添加されたチャネル層となる
第２の不純物層を形成する第３の工程と、前記第２の不
純物層の上に、前記第１の所定濃度よりも不純物濃度が
低い第１導電型の不純物が添加された第２の低濃度不純
物層を形成する第４の工程と、前記第２の低濃度不純物
層の上に、前記第１の所定濃度の第１導電型の不純物が
添加されたドレイン層又はソース層となる第３の不純物
層を形成する第５の工程と、前記半導体基板上における
前記第１の不純物層の側方に、第２の所定濃度の第２導
電型の不純物が添加されたソース層又はドレイン層とな
る第４の不純物層を形成する第６の工程と、前記第４の
不純物層の上に、前記第２の所定濃度よりも不純物濃度
が低い第２導電型の不純物が添加された第３の低濃度不
純物層を形成する第７の工程と、前記第３の低濃度不純
物層の上に、第１導電型の不純物が添加されたチャネル
層となる第５の不純物層を形成する第８の工程と、前記
第５の不純物層の上に、前記第２の所定濃度よりも不純
物濃度が低い第２導電型の不純物が添加された第４の低
濃度不純物層を形成する第９の工程と、前記第４の低濃
度不純物層の上に、前記第２の所定濃度の第２導電型の
不純物が添加されたドレイン層又はソース層となる第６
の不純物層を形成する第１０の工程と、前記半導体基板
上にレジストパターンを形成した後、該レジストパター
ンをマスクとして前記半導体基板に対してエッチングを
行なうことにより、前記第１の不純物層、第１の低濃度
不純物層、第２の不純物層、第２の低濃度不純物層及び
第３の不純物層よりなる島状の第１の積層半導体を形成
する第１１の工程と、前記半導体基板上にレジストパタ
ーンを形成した後、該レジストパターンをマスクとして
前記半導体基板に対してエッチングを行なうことによ
り、前記第４の不純物層、第３の低濃度不純物層、第５
の不純物層、第４の低濃度不純物層及び第６の不純物層
よりなる島状の第２の積層半導体を形成する第１２の工
程と、前記島状の第１の積層半導体における前記第２の
不純物層の側面にゲート絶縁膜を介して第１のゲート電
極を形成すると共に、前記島状の第２の積層半導体にお
ける前記第５の不純物層の側面にゲート絶縁膜を介して
第２のゲート電極を形成する第１３の工程とを備えてい
る構成とするものである。
【００２５】請求項１３の発明は、第１の不純物層及び
第４の不純物層の下にそれぞれウェル層を形成するた
め、請求項１２の構成に、前記第１の工程よりも前に、
前記半導体基板における前記第１の不純物層が形成され
る領域の下に、第２導電型の不純物が添加された第２導
電型のウェル層を形成する工程を備えていると共に、前
記第６の工程よりも前に、前記半導体基板における前記
第４の不純物層が形成される領域の下に、第１導電型の
不純物が添加された第１導電型のウェル層を形成する工
程を備えている構成を付加するものである。
第４の不純物層の下にそれぞれウェル層を形成するた
め、請求項１２の構成に、前記第１の工程よりも前に、
前記半導体基板における前記第１の不純物層が形成され
る領域の下に、第２導電型の不純物が添加された第２導
電型のウェル層を形成する工程を備えていると共に、前
記第６の工程よりも前に、前記半導体基板における前記
第４の不純物層が形成される領域の下に、第１導電型の
不純物が添加された第１導電型のウェル層を形成する工
程を備えている構成を付加するものである。
【００２６】
【作用】請求項１の構成により、チャネル層となる第２
の不純物層は第２導電型の不純物分布に複数の濃度ピー
クを有しているため、熱拡散が十分に行なわれなくても
チャネル層における不純物濃度を均一にすることができ
る。
の不純物層は第２導電型の不純物分布に複数の濃度ピー
クを有しているため、熱拡散が十分に行なわれなくても
チャネル層における不純物濃度を均一にすることができ
る。
【００２７】請求項２の構成により、ソース層又はドレ
イン層となる第１の不純物層とチャネル層となる第２の
不純物層との間、及び該第２の不純物層とドレイン層又
はソース層となる第３の不純物層との間にそれぞれ低濃
度不純物層を備えているため、ドレイン層の近傍におけ
る電界強度が緩和される。
イン層となる第１の不純物層とチャネル層となる第２の
不純物層との間、及び該第２の不純物層とドレイン層又
はソース層となる第３の不純物層との間にそれぞれ低濃
度不純物層を備えているため、ドレイン層の近傍におけ
る電界強度が緩和される。
【００２８】請求項３の構成により、第２導電型の不純
物を注入条件を変えて複数回イオン注入することにより
チャネル層となる第２の不純物層を形成するため、チャ
ネル層における不純物分布に複数の濃度ピークを形成す
ることができる。
物を注入条件を変えて複数回イオン注入することにより
チャネル層となる第２の不純物層を形成するため、チャ
ネル層における不純物分布に複数の濃度ピークを形成す
ることができる。
【００２９】請求項４の構成により、第１の不純物層の
上に、不純物濃度が低い第１導電型の不純物が添加され
た第１の低濃度不純物層を形成する工程と、第２の不純
物層の上に、不純物濃度が低い第１導電型の不純物が添
加された第２の低濃度不純物層を形成する工程とを備え
ているため、ソース層又はドレイン層とチャネル層との
間及びチャネル層とドレイン層又はソース層との間に、
それぞれ低濃度不純物層を形成することができる。
上に、不純物濃度が低い第１導電型の不純物が添加され
た第１の低濃度不純物層を形成する工程と、第２の不純
物層の上に、不純物濃度が低い第１導電型の不純物が添
加された第２の低濃度不純物層を形成する工程とを備え
ているため、ソース層又はドレイン層とチャネル層との
間及びチャネル層とドレイン層又はソース層との間に、
それぞれ低濃度不純物層を形成することができる。
【００３０】請求項６の構成により、半導体基板上にお
ける第１導電型の不純物が添加された第１の不純物層の
側方に、第２導電型の不純物が添加された第４の不純物
層が形成され、該第４の不純物層の上に第１導電型の不
純物が添加された第５の不純物層が形成され、該第５の
不純物層の上に第２導電型の不純物が添加された第６の
不純物層が形成されているため、Ｐチャネルトランジス
タの高さとＮチャネルトランジスタの高さとを略揃える
ことができる。
ける第１導電型の不純物が添加された第１の不純物層の
側方に、第２導電型の不純物が添加された第４の不純物
層が形成され、該第４の不純物層の上に第１導電型の不
純物が添加された第５の不純物層が形成され、該第５の
不純物層の上に第２導電型の不純物が添加された第６の
不純物層が形成されているため、Ｐチャネルトランジス
タの高さとＮチャネルトランジスタの高さとを略揃える
ことができる。
【００３１】請求項７の構成により、第２の不純物層及
び第５の不純物層のうちの少なくとも１つは、添加され
ている不純物の分布に複数の濃度ピークを有しているた
め、請求項１の構成と同様に、不十分な熱拡散に起因す
るチャネル層内の不純物濃度の不均一性を回避できると
共に、過剰な熱拡散により起因するチャネル長の増大の
問題を回避することができる。
び第５の不純物層のうちの少なくとも１つは、添加され
ている不純物の分布に複数の濃度ピークを有しているた
め、請求項１の構成と同様に、不十分な熱拡散に起因す
るチャネル層内の不純物濃度の不均一性を回避できると
共に、過剰な熱拡散により起因するチャネル長の増大の
問題を回避することができる。
【００３２】請求項８の構成により、第１の不純物層と
第４の不純物層との高さ、第２の不純物層と第５の不純
物層との高さ、及び第３の不純物層と第６の不純物層と
の高さが互いに等しいため、島状の第１の積層半導体と
島状の第２の積層半導体とを同時に形成することができ
る。
第４の不純物層との高さ、第２の不純物層と第５の不純
物層との高さ、及び第３の不純物層と第６の不純物層と
の高さが互いに等しいため、島状の第１の積層半導体と
島状の第２の積層半導体とを同時に形成することができ
る。
【００３３】請求項９の構成により、第１導電型の第１
の不純物層及び第３の不純物層と第２導電型の第２の不
純物層との間、及び第２導電型の第４の不純物層及び第
６の不純物層と第１導電型の第５の不純物層との間にそ
れぞれ低濃度不純物層を備えているため、請求項２の構
成と同様に、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタの各ドレイン層の近傍における電界強度が緩
和される。
の不純物層及び第３の不純物層と第２導電型の第２の不
純物層との間、及び第２導電型の第４の不純物層及び第
６の不純物層と第１導電型の第５の不純物層との間にそ
れぞれ低濃度不純物層を備えているため、請求項２の構
成と同様に、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタの各ドレイン層の近傍における電界強度が緩
和される。
【００３４】請求項１０の構成により、半導体基板上に
おける第１の不純物層の側方に第４の不純物層を形成
し、該第４の不純物層の上に第５の不純物層を形成し、
該第５の不純物層の上に第６の不純物層を形成するた
め、Ｐチャネルトランジスタの高さとＮチャネルトラン
ジスタの高さとを略揃えることができる。
おける第１の不純物層の側方に第４の不純物層を形成
し、該第４の不純物層の上に第５の不純物層を形成し、
該第５の不純物層の上に第６の不純物層を形成するた
め、Ｐチャネルトランジスタの高さとＮチャネルトラン
ジスタの高さとを略揃えることができる。
【００３５】請求項１２の構成により、第１の不純物層
の上に第１の低濃度不純物層を形成する工程、第２の不
純物層の上に第２の低濃度不純物層を形成する工程、第
４の不純物層の上に第３の低濃度不純物層を形成する工
程、及び第５の不純物層の上に第４の低濃度不純物層を
形成する工程を備えているため、Ｐチャネルトランジス
タ及びＮチャネルトランジスタにおいて、ソース層又は
ドレイン層とチャネル層との間、及びチャネル層とドレ
イン層又はソース層との間にそれぞれ低濃度不純物層を
形成することができる。
の上に第１の低濃度不純物層を形成する工程、第２の不
純物層の上に第２の低濃度不純物層を形成する工程、第
４の不純物層の上に第３の低濃度不純物層を形成する工
程、及び第５の不純物層の上に第４の低濃度不純物層を
形成する工程を備えているため、Ｐチャネルトランジス
タ及びＮチャネルトランジスタにおいて、ソース層又は
ドレイン層とチャネル層との間、及びチャネル層とドレ
イン層又はソース層との間にそれぞれ低濃度不純物層を
形成することができる。
【００３６】
（第１実施例）以下、本発明の第１実施例に係る相補型
の縦型電界効果トランジスタ及びその製造方法について
図１〜図３を参照しながら説明する。第１実施例は、チ
ャネル長がおよそ０．２μｍのトランジスタを形成する
場合である。
の縦型電界効果トランジスタ及びその製造方法について
図１〜図３を参照しながら説明する。第１実施例は、チ
ャネル長がおよそ０．２μｍのトランジスタを形成する
場合である。
【００３７】まず、シリコンよりなる半導体基板１０の
上にレジスト膜を塗布した後、該レジスト膜に対して露
光及び現像を行なって、図１（ａ）に示すように、半導
体基板１０の上にＮチャネルトランジスタ形成領域が開
口したレジストパターン１１を形成する。その後、レジ
ストパターン１１をマスクとして半導体基板１０に、ボ
ロン、リン、ボロン、ボロン、リンを［表１］に示す条
件で順次イオン注入して、半導体基板１０上に下から順
に、Ｐ- 型のウェル層１２、第１のＮ+ 型層１３、Ｐ-
型層１４及び第２のＮ+ 型層１５を形成する。
上にレジスト膜を塗布した後、該レジスト膜に対して露
光及び現像を行なって、図１（ａ）に示すように、半導
体基板１０の上にＮチャネルトランジスタ形成領域が開
口したレジストパターン１１を形成する。その後、レジ
ストパターン１１をマスクとして半導体基板１０に、ボ
ロン、リン、ボロン、ボロン、リンを［表１］に示す条
件で順次イオン注入して、半導体基板１０上に下から順
に、Ｐ- 型のウェル層１２、第１のＮ+ 型層１３、Ｐ-
型層１４及び第２のＮ+ 型層１５を形成する。
【００３８】
【表１】
【００３９】次に、レジストパターン１１をアッシング
して除去した後、半導体基板１０の上にレジスト膜を塗
布し、その後、該レジスト膜に対して露光及び現像を行
なって、図１（ｂ）に示すように、半導体基板１０の上
にＰチャネルトランジスタ形成領域が開口したレジスト
パターン１６を形成する。その後、レジストパターン１
６をマスクとして半導体基板１０に、リン、ボロン、リ
ン、リン、ボロンを［表２］に示す条件で順次イオン注
入して、半導体基板１０上に下から順に、Ｎ-型のウェ
ル層１７、第１のＰ+ 型層１８、Ｎ- 型層１９及び第２
のＰ+ 型層２０を形成する。
して除去した後、半導体基板１０の上にレジスト膜を塗
布し、その後、該レジスト膜に対して露光及び現像を行
なって、図１（ｂ）に示すように、半導体基板１０の上
にＰチャネルトランジスタ形成領域が開口したレジスト
パターン１６を形成する。その後、レジストパターン１
６をマスクとして半導体基板１０に、リン、ボロン、リ
ン、リン、ボロンを［表２］に示す条件で順次イオン注
入して、半導体基板１０上に下から順に、Ｎ-型のウェ
ル層１７、第１のＰ+ 型層１８、Ｎ- 型層１９及び第２
のＰ+ 型層２０を形成する。
【００４０】
【表２】
【００４１】次に、常圧化学気相成長法により半導体基
板１０の表面部にシリコン酸化膜を形成した後、該シリ
コン酸化膜の上にレジスト膜を塗布し、その後、該レジ
スト膜に対して露光及び現像を行なって、図１（ｃ）に
示すように、レジストパターン２１を形成する。次に、
レジストパターン２１をマスクとして主にフッ素系ガス
を用いるドライエッチングによりシリコン酸化膜をエッ
チングした後、さらに、主に塩素系ガスを用いたドライ
エッチングにより半導体基板１０に対してエッチングを
行なって、Ｎ+ 型のソース（又はドレイン）層１５Ａ、
Ｐ- 型のチャネル層１４Ａ、Ｐ+ 型のソース（又はドレ
イン）層２０Ａ及びＮ- 型のチャネル層１９Ａを形成す
る。このエッチングは、最下層の注入層の直前までエッ
チングを行なうので、不純物であるリン又はボロンの発
光検出を行なって、エッチング終点を高精度に検出す
る。
板１０の表面部にシリコン酸化膜を形成した後、該シリ
コン酸化膜の上にレジスト膜を塗布し、その後、該レジ
スト膜に対して露光及び現像を行なって、図１（ｃ）に
示すように、レジストパターン２１を形成する。次に、
レジストパターン２１をマスクとして主にフッ素系ガス
を用いるドライエッチングによりシリコン酸化膜をエッ
チングした後、さらに、主に塩素系ガスを用いたドライ
エッチングにより半導体基板１０に対してエッチングを
行なって、Ｎ+ 型のソース（又はドレイン）層１５Ａ、
Ｐ- 型のチャネル層１４Ａ、Ｐ+ 型のソース（又はドレ
イン）層２０Ａ及びＮ- 型のチャネル層１９Ａを形成す
る。このエッチングは、最下層の注入層の直前までエッ
チングを行なうので、不純物であるリン又はボロンの発
光検出を行なって、エッチング終点を高精度に検出す
る。
【００４２】次に、前記と同様の方法により、図１
（ｄ）に示すように、レジストパターン２２を形成した
後、該レジストパターン２２をマスクとしてエッチング
を行なって、Ｎ+ 型のドレイン（又はソース）層１３Ａ
及びＰ+ 型のドレイン（又はソース）層１８Ａを形成す
ると、島状の積層半導体よりなるＮチャネル及びＰチャ
ネルのトランジスタ層が形成される。
（ｄ）に示すように、レジストパターン２２を形成した
後、該レジストパターン２２をマスクとしてエッチング
を行なって、Ｎ+ 型のドレイン（又はソース）層１３Ａ
及びＰ+ 型のドレイン（又はソース）層１８Ａを形成す
ると、島状の積層半導体よりなるＮチャネル及びＰチャ
ネルのトランジスタ層が形成される。
【００４３】次に、レジストパターン２２をアッシング
して除去した後、フッ酸系の水溶液により前記のシリコ
ン酸化膜をエッチングして除去する。その後、水酸化ア
ンモニアと過酸化水素との混合液により洗浄を行なっ
て、島状のＮチャネル及びＰチャネルのトランジスタ層
の表面のダメージ層を除去する。
して除去した後、フッ酸系の水溶液により前記のシリコ
ン酸化膜をエッチングして除去する。その後、水酸化ア
ンモニアと過酸化水素との混合液により洗浄を行なっ
て、島状のＮチャネル及びＰチャネルのトランジスタ層
の表面のダメージ層を除去する。
【００４４】次に、８００℃以下の温度下において加熱
して、図２（ａ）に示すように、島状のＮチャネル及び
Ｐチャネルのトランジスタ層の表面部を熱酸化してゲー
ト酸化膜２３を形成する。その後、減圧気相成長法によ
りゲート電極となる多結晶シリコン膜２４を堆積する。
して、図２（ａ）に示すように、島状のＮチャネル及び
Ｐチャネルのトランジスタ層の表面部を熱酸化してゲー
ト酸化膜２３を形成する。その後、減圧気相成長法によ
りゲート電極となる多結晶シリコン膜２４を堆積する。
【００４５】次に、前記と同様の方法により、多結晶シ
リコン膜２４の上にレジストパターンを形成した後、該
レジストパターンをマスクとして塩素系ガスにより多結
晶シリコン膜２４をエッチングして、図２（ｂ）に示す
ように、島状の積層半導体の周囲に環状のゲート電極２
４Ａを形成する。
リコン膜２４の上にレジストパターンを形成した後、該
レジストパターンをマスクとして塩素系ガスにより多結
晶シリコン膜２４をエッチングして、図２（ｂ）に示す
ように、島状の積層半導体の周囲に環状のゲート電極２
４Ａを形成する。
【００４６】次に、半導体基板１０の上にＮチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
１０に、砒素を４〜８×１０15ｃｍ-2のドーズ量でイオ
ン注入し、その後、レジストパターンを除去する。
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
１０に、砒素を４〜８×１０15ｃｍ-2のドーズ量でイオ
ン注入し、その後、レジストパターンを除去する。
【００４７】次に、半導体基板１０の上にＰチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
１０に、３フッ化ホウ素（ＢＦ3 ）を３〜６×１０15ｃ
ｍ-2のドーズ量でイオン注入し、その後、レジストパタ
ーンを除去する。
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
１０に、３フッ化ホウ素（ＢＦ3 ）を３〜６×１０15ｃ
ｍ-2のドーズ量でイオン注入し、その後、レジストパタ
ーンを除去する。
【００４８】９００℃の温度下における６０秒のラピッ
ドサーマルアニールにより、イオン注入した不純物を活
性化させ、Ｎ+ 型のドレイン層１３Ａ、Ｐ- 型のチャネ
ル層１４Ａ、Ｎ+ 型のソース層１５Ａ、Ｐ+ 型のドレイ
ン層１８Ａ、Ｎ- 型のチャネル層１９Ａ及びＰ+ 型のソ
ース層２０Ａをそれぞれ活性化する。
ドサーマルアニールにより、イオン注入した不純物を活
性化させ、Ｎ+ 型のドレイン層１３Ａ、Ｐ- 型のチャネ
ル層１４Ａ、Ｎ+ 型のソース層１５Ａ、Ｐ+ 型のドレイ
ン層１８Ａ、Ｎ- 型のチャネル層１９Ａ及びＰ+ 型のソ
ース層２０Ａをそれぞれ活性化する。
【００４９】次に、常圧化学気相成長法により、ホウ酸
ガラス（Ｂ2 Ｏ3 ）とリン酸ガラス（Ｐ2 Ｏ5 ）とを含
んだシリコン酸化膜（以下、ＢＰＳＧ膜と称する）２５
を堆積した後、７５０℃以下の温度下で熱処理を行な
う。その後、ＢＰＳＧ膜２５を化学機械研磨法（ＣＭ
Ｐ）により研磨して平坦化する。次に、ＢＰＳＧ膜２５
の上に、所定層に開口部を有するレジストパターンを形
成した後、該レジストパターンをマスクとして炭化フッ
素系のガスを用いたドライエッチングをＢＰＳＧ膜２５
に対して行なうことにより、ＢＰＳＧ膜２５に開口部を
形成する。該開口部内を洗浄した後、該開口部内に、チ
タン（Ｔｉ）膜２６、窒化チタン（ＴｉＮ）膜２７及び
タングステン（Ｗ）膜２８を順次形成して、図２（ｃ）
に示すように、開口部内を埋める。
ガラス（Ｂ2 Ｏ3 ）とリン酸ガラス（Ｐ2 Ｏ5 ）とを含
んだシリコン酸化膜（以下、ＢＰＳＧ膜と称する）２５
を堆積した後、７５０℃以下の温度下で熱処理を行な
う。その後、ＢＰＳＧ膜２５を化学機械研磨法（ＣＭ
Ｐ）により研磨して平坦化する。次に、ＢＰＳＧ膜２５
の上に、所定層に開口部を有するレジストパターンを形
成した後、該レジストパターンをマスクとして炭化フッ
素系のガスを用いたドライエッチングをＢＰＳＧ膜２５
に対して行なうことにより、ＢＰＳＧ膜２５に開口部を
形成する。該開口部内を洗浄した後、該開口部内に、チ
タン（Ｔｉ）膜２６、窒化チタン（ＴｉＮ）膜２７及び
タングステン（Ｗ）膜２８を順次形成して、図２（ｃ）
に示すように、開口部内を埋める。
【００５０】次に、図３（ａ）に示すように、ＴｉＮ／
ＡｌＳｉＣｕ／Ｔｉが積層されてなるアルミ系の第１の
金属配線２９を形成した後、該第１の金属配線２９の上
にプラズマ化学気相成長法によりシリコン酸化膜３０を
堆積する。シリコン酸化膜３０をＣＭＰにより研磨して
平坦化した後、該シリコン酸化膜３０にスルーホールを
形成し、その後、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉが積層し
てなるアルミ系の第２の金属配線３１を形成する。
ＡｌＳｉＣｕ／Ｔｉが積層されてなるアルミ系の第１の
金属配線２９を形成した後、該第１の金属配線２９の上
にプラズマ化学気相成長法によりシリコン酸化膜３０を
堆積する。シリコン酸化膜３０をＣＭＰにより研磨して
平坦化した後、該シリコン酸化膜３０にスルーホールを
形成し、その後、ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉが積層し
てなるアルミ系の第２の金属配線３１を形成する。
【００５１】次に、図３（ｂ）に示すように、プラズマ
化学気相成長法により、リンガラス（ＰＳＧ）膜及びシ
リコン窒化膜（ＳｉＮ）膜を連続堆積して、パッシベー
ション膜３２を形成した後、該パッシベーション膜３２
に電極取り出し用の開口部３３を形成する。
化学気相成長法により、リンガラス（ＰＳＧ）膜及びシ
リコン窒化膜（ＳｉＮ）膜を連続堆積して、パッシベー
ション膜３２を形成した後、該パッシベーション膜３２
に電極取り出し用の開口部３３を形成する。
【００５２】図４は、第１実施例に示した注入条件でイ
オン注入を行なった場合の不純物プロファイルのシミュ
レーション結果を示し、（ａ）はＮチャネルトランジス
タの不純物プロファイルであり、（ｂ）はＰチャネルト
ランジスタの不純物プロファイルである。注入条件を変
えて２回のボロン及び２回のリンをそれぞれ注入してチ
ャネル層となるＰ- 型層１４及びＮ- 型層１９を形成し
ているため、図４に示すように、Ｐ- 型層１４及びＮ-
型層１９において不純物分布のピークが２箇所現れるの
で、Ｐ- 型のチャネル層１４Ａ及びＮ- 型のチャネル層
１９Ａにおける不純物濃度を一定にすることができ、各
トランジスタの特性を安定させることができる。
オン注入を行なった場合の不純物プロファイルのシミュ
レーション結果を示し、（ａ）はＮチャネルトランジス
タの不純物プロファイルであり、（ｂ）はＰチャネルト
ランジスタの不純物プロファイルである。注入条件を変
えて２回のボロン及び２回のリンをそれぞれ注入してチ
ャネル層となるＰ- 型層１４及びＮ- 型層１９を形成し
ているため、図４に示すように、Ｐ- 型層１４及びＮ-
型層１９において不純物分布のピークが２箇所現れるの
で、Ｐ- 型のチャネル層１４Ａ及びＮ- 型のチャネル層
１９Ａにおける不純物濃度を一定にすることができ、各
トランジスタの特性を安定させることができる。
【００５３】図５は、第１実施例に示した方法で注入及
び熱処理を行なった場合のキャリア濃度の深さ方向分布
のシミュレーション結果であって、図５から明らかなよ
うに、Ｐ- 型のチャネル層１４Ａ及びＮ- 型のチャネル
層１９Ａにおける不純物濃度の深さ方向の分布は略一定
である。
び熱処理を行なった場合のキャリア濃度の深さ方向分布
のシミュレーション結果であって、図５から明らかなよ
うに、Ｐ- 型のチャネル層１４Ａ及びＮ- 型のチャネル
層１９Ａにおける不純物濃度の深さ方向の分布は略一定
である。
【００５４】第１実施例によると、Ｎチャネルトランジ
スタ及びＮチャネルトランジスタにおいて、およそ０．
２μｍの幅を有するチャネル層がそれぞれ形成され、チ
ャネル層の不純物濃度は、チャネル層中において略１０
17ｃｍ-3と一定した値となっており、所望の不純物濃度
分布が得られることが確かめられた。
スタ及びＮチャネルトランジスタにおいて、およそ０．
２μｍの幅を有するチャネル層がそれぞれ形成され、チ
ャネル層の不純物濃度は、チャネル層中において略１０
17ｃｍ-3と一定した値となっており、所望の不純物濃度
分布が得られることが確かめられた。
【００５５】第１実施例に示したようにイオン注入を行
なってソース層、チャネル層及びドレイン層を形成する
ことにより、１つの半導体基板上に縦型Ｐチャネル電界
効果トランジスタ及び縦型Ｎチャネル電界効果トランジ
スタをそれぞれ形成することができ、相補型の縦型電界
効果トランジスタを容易且つ確実に形成することができ
る。
なってソース層、チャネル層及びドレイン層を形成する
ことにより、１つの半導体基板上に縦型Ｐチャネル電界
効果トランジスタ及び縦型Ｎチャネル電界効果トランジ
スタをそれぞれ形成することができ、相補型の縦型電界
効果トランジスタを容易且つ確実に形成することができ
る。
【００５６】（第２実施例）以下、本発明の第２実施例
に係る相補型の縦型電界効果トランジスタ及びその製造
方法について図６〜図８を参照しながら説明する。第２
実施例は、チャネル長がおよそ０．１μｍのトランジス
タを形成する場合である。
に係る相補型の縦型電界効果トランジスタ及びその製造
方法について図６〜図８を参照しながら説明する。第２
実施例は、チャネル長がおよそ０．１μｍのトランジス
タを形成する場合である。
【００５７】まず、シリコンよりなる半導体基板４０の
上にレジスト膜を塗布した後、該レジスト膜に対して露
光及び現像を行なって、図６（ａ）に示すように、半導
体基板４０の上にＰチャネルトランジスタ形成領域が開
口したレジストパターン４１を形成する。その後、レジ
ストパターン４１をマスクとして半導体基板４０に、リ
ンを１２０ｋｅＶの加速電圧、５×１０13ｃｍ-2のドー
ズ量でイオン注入して、Ｎ- 型層４２を形成する。その
後、レジストパターン４１をアッシングして除去した
後、１０００℃の温度下において９０分の熱処理を行な
う。
上にレジスト膜を塗布した後、該レジスト膜に対して露
光及び現像を行なって、図６（ａ）に示すように、半導
体基板４０の上にＰチャネルトランジスタ形成領域が開
口したレジストパターン４１を形成する。その後、レジ
ストパターン４１をマスクとして半導体基板４０に、リ
ンを１２０ｋｅＶの加速電圧、５×１０13ｃｍ-2のドー
ズ量でイオン注入して、Ｎ- 型層４２を形成する。その
後、レジストパターン４１をアッシングして除去した
後、１０００℃の温度下において９０分の熱処理を行な
う。
【００５８】次に、半導体基板４０の上にレジスト膜を
塗布した後、該レジスト膜に対して露光及び現像を行な
って、図６（ｂ）に示すように、半導体基板４０の上に
Ｎチャネルトランジスタ形成領域が開口したレジストパ
ターン４３を形成する。その後、レジストパターン４３
をマスクとして半導体基板１０に、ボロンを９０ｋｅＶ
の加速電圧、３×１０13ｃｍ-2のドーズ量でイオン注入
した後、砒素を４０ｋｅＶの加速電圧、４×１０15ｃｍ
-2のドーズ量でイオン注入して、Ｐ- 型層４４及びＮ+
型層４５をそれぞれ形成する。
塗布した後、該レジスト膜に対して露光及び現像を行な
って、図６（ｂ）に示すように、半導体基板４０の上に
Ｎチャネルトランジスタ形成領域が開口したレジストパ
ターン４３を形成する。その後、レジストパターン４３
をマスクとして半導体基板１０に、ボロンを９０ｋｅＶ
の加速電圧、３×１０13ｃｍ-2のドーズ量でイオン注入
した後、砒素を４０ｋｅＶの加速電圧、４×１０15ｃｍ
-2のドーズ量でイオン注入して、Ｐ- 型層４４及びＮ+
型層４５をそれぞれ形成する。
【００５９】次に、半導体基板４０の上にＰチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
４０に、３フッ化ホウ素（ＢＦ3 ）を３０ｋｅＶの加速
電圧、３×１０15ｃｍ-2のドーズ量でイオン注入する。
その後、レジストパターンを除去した後、８５０℃の温
度下における９０分の熱処理を行なって、図６（ｃ）に
示すように、Ｎ型のウェル層４６Ａ、Ｐ型のウェル層４
４Ａ、Ｎ+ 型のドレイン（又はソース）層４５Ａ及びＰ
+ 型のドレイン（又はソース）層４７Ａをそれぞれ形成
する。
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
４０に、３フッ化ホウ素（ＢＦ3 ）を３０ｋｅＶの加速
電圧、３×１０15ｃｍ-2のドーズ量でイオン注入する。
その後、レジストパターンを除去した後、８５０℃の温
度下における９０分の熱処理を行なって、図６（ｃ）に
示すように、Ｎ型のウェル層４６Ａ、Ｐ型のウェル層４
４Ａ、Ｎ+ 型のドレイン（又はソース）層４５Ａ及びＰ
+ 型のドレイン（又はソース）層４７Ａをそれぞれ形成
する。
【００６０】次に、ＨＦ蒸気により自然酸化膜を除去す
るチャンバーを有する化学気相成長装置内で自然酸化膜
を除去した後、連続して化学気相成長法により、図６
（ｄ）に示すように、ノンドープシリコン膜４８を５０
ｎｍエピタキシャル成長させる。この際、不純物プロフ
ァイルを変化させないよう、成長温度は８００℃以下に
する。
るチャンバーを有する化学気相成長装置内で自然酸化膜
を除去した後、連続して化学気相成長法により、図６
（ｄ）に示すように、ノンドープシリコン膜４８を５０
ｎｍエピタキシャル成長させる。この際、不純物プロフ
ァイルを変化させないよう、成長温度は８００℃以下に
する。
【００６１】次に、半導体基板４０の上にＮチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
４０に、ボロンを５ｋｅＶの加速電圧、１×１０13ｃｍ
-2以上のドーズ量でイオン注入して、図７（ａ）に示す
ように、Ｐ型のδドープ層４９を形成した後、前記のレ
ジストパターンをアッシングして除去する。その後、半
導体基板４０の上にＰチャネルトランジスタ形成領域が
開口したレジストパターンを形成した後、該レジストパ
ターンをマスクとして半導体基板４０に、砒素を１０ｋ
ｅＶの加速電圧、１×１０13ｃｍ-2以上のドーズ量でイ
オン注入してＮ型のδドープ層５０を形成した後、前記
のレジストパターンをアッシングして除去する。
ランジスタ形成領域が開口したレジストパターンを形成
した後、該レジストパターンをマスクとして半導体基板
４０に、ボロンを５ｋｅＶの加速電圧、１×１０13ｃｍ
-2以上のドーズ量でイオン注入して、図７（ａ）に示す
ように、Ｐ型のδドープ層４９を形成した後、前記のレ
ジストパターンをアッシングして除去する。その後、半
導体基板４０の上にＰチャネルトランジスタ形成領域が
開口したレジストパターンを形成した後、該レジストパ
ターンをマスクとして半導体基板４０に、砒素を１０ｋ
ｅＶの加速電圧、１×１０13ｃｍ-2以上のドーズ量でイ
オン注入してＮ型のδドープ層５０を形成した後、前記
のレジストパターンをアッシングして除去する。
【００６２】次に、ＨＦ蒸気により自然酸化膜を除去す
るチャンバーを有する化学気相成長装置内で自然酸化膜
を除去した後、化学気相成長法により、図７（ｂ）に示
すように、ノンドープ型シリコン膜５１を２５０ｎｍエ
ピタキシャル成長させる。その後、第１実施例と同様に
して、図７（ｃ）に示すように、Ｎ+ 型のソース（又は
ドレイン）層５２及びＰ+ 型のソース（又はドレイン）
層５３を形成した後、図８に示すように、ゲート電極２
４Ａ、ＢＰＳＧ膜２５、チタン膜２６、窒化チタン膜２
７、タングステン膜２８、第１の金属配線２９、シリコ
ン酸化膜３０、第２の金属配線３１、パッシベーション
膜３２及び電極取り出し用の開口部３３を形成する。
るチャンバーを有する化学気相成長装置内で自然酸化膜
を除去した後、化学気相成長法により、図７（ｂ）に示
すように、ノンドープ型シリコン膜５１を２５０ｎｍエ
ピタキシャル成長させる。その後、第１実施例と同様に
して、図７（ｃ）に示すように、Ｎ+ 型のソース（又は
ドレイン）層５２及びＰ+ 型のソース（又はドレイン）
層５３を形成した後、図８に示すように、ゲート電極２
４Ａ、ＢＰＳＧ膜２５、チタン膜２６、窒化チタン膜２
７、タングステン膜２８、第１の金属配線２９、シリコ
ン酸化膜３０、第２の金属配線３１、パッシベーション
膜３２及び電極取り出し用の開口部３３を形成する。
【００６３】チャネル長を短くしていくと、パンチスル
ーを防止するため、チャネル層の不純物濃度を上げる必
要がある。しかしながら、不純物濃度を上げていくと、
チャネル層におけるドレイン層との接合領域で、電界強
度が増大し、ホットキャリアが生じてしまう。そこで、
第２実施例においては、チャネル層内にδドープ層を設
けることにより、チャネル層の不純物濃度を上げること
なく、パンチスルーを防止している。
ーを防止するため、チャネル層の不純物濃度を上げる必
要がある。しかしながら、不純物濃度を上げていくと、
チャネル層におけるドレイン層との接合領域で、電界強
度が増大し、ホットキャリアが生じてしまう。そこで、
第２実施例においては、チャネル層内にδドープ層を設
けることにより、チャネル層の不純物濃度を上げること
なく、パンチスルーを防止している。
【００６４】第２実施例の方法によると、低エネルギー
のイオン注入を用いることにより、Ｐチャネルトランジ
スタ及びＮチャネルトランジスタのいずれにおいても、
δドープ層を形成することが可能になる。このようにし
て、チャネル長の小さい相補型の縦型電界効果トランジ
スタを容易に構成することができる。
のイオン注入を用いることにより、Ｐチャネルトランジ
スタ及びＮチャネルトランジスタのいずれにおいても、
δドープ層を形成することが可能になる。このようにし
て、チャネル長の小さい相補型の縦型電界効果トランジ
スタを容易に構成することができる。
【００６５】δドープ層の厚さは、イオンの加速エネル
ギーを適当な値に選ぶことにより、０．０１μｍ以下に
制御できるため、チャネル長が０．１μｍ以下のトラン
ジスタを容易に製造することができる。
ギーを適当な値に選ぶことにより、０．０１μｍ以下に
制御できるため、チャネル長が０．１μｍ以下のトラン
ジスタを容易に製造することができる。
【００６６】また、ＰチャネルトランジスタのＮ型のδ
ドープ層５０をＮチャネルトランジスタのＰ型のδドー
プ層４９よりも薄くすると、Ｐチャネルトランジスタの
電流駆動能力が向上し、Ｐチャネルトランジスタのサイ
ズの縮小が図れ、回路の占有面積を縮小することが可能
となる。
ドープ層５０をＮチャネルトランジスタのＰ型のδドー
プ層４９よりも薄くすると、Ｐチャネルトランジスタの
電流駆動能力が向上し、Ｐチャネルトランジスタのサイ
ズの縮小が図れ、回路の占有面積を縮小することが可能
となる。
【００６７】（第３実施例）以下、本発明の第３実施例
に係る相補型の縦型電界効果トランジスタ及びその製造
方法について図９及び図１０を参照しながら説明する。
に係る相補型の縦型電界効果トランジスタ及びその製造
方法について図９及び図１０を参照しながら説明する。
【００６８】まず、図９（ａ）に示すように、シリコン
よりなる半導体基板６０の上にシリコン酸化膜６１を形
成した後、該シリコン酸化膜６１の上に、Ｐチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
し、該レジストパターンをマスクとして、シリコン酸化
膜６１に対して、フッ酸系の水溶液を用いるウェットエ
ッチング又はフッ素系のガスを用いるドライエッチング
を行なって、シリコン酸化膜６１に半導体基板６０に到
達する開口部を形成し、その後、前記のレジストパター
ンをアッシングして除去する。その後、ＨＦ蒸気により
自然酸化膜を除去するチャンバーを有する化学気相成長
装置内で自然酸化膜を除去した後、選択気相成長法によ
り、Ｎ型のウェル層６２、Ｐ+ 型のドレイン（又はソー
ス）層６３、Ｐ- 型の第１の低濃度層６４、Ｎ- 型のチ
ャネル層６５、Ｐ- 型の第２の低濃度層６６及びＰ+ 型
のソース（又はドレイン）層６７を順次成長させる。こ
の場合、不純物プロファイルの変化を防止するため、成
長温度は８００℃以下とする。また、シリコン酸化膜６
１の厚さは、選択気相成長法により成長させる各層の厚
さの合計と略同じになるようにする。
よりなる半導体基板６０の上にシリコン酸化膜６１を形
成した後、該シリコン酸化膜６１の上に、Ｐチャネルト
ランジスタ形成領域が開口したレジストパターンを形成
し、該レジストパターンをマスクとして、シリコン酸化
膜６１に対して、フッ酸系の水溶液を用いるウェットエ
ッチング又はフッ素系のガスを用いるドライエッチング
を行なって、シリコン酸化膜６１に半導体基板６０に到
達する開口部を形成し、その後、前記のレジストパター
ンをアッシングして除去する。その後、ＨＦ蒸気により
自然酸化膜を除去するチャンバーを有する化学気相成長
装置内で自然酸化膜を除去した後、選択気相成長法によ
り、Ｎ型のウェル層６２、Ｐ+ 型のドレイン（又はソー
ス）層６３、Ｐ- 型の第１の低濃度層６４、Ｎ- 型のチ
ャネル層６５、Ｐ- 型の第２の低濃度層６６及びＰ+ 型
のソース（又はドレイン）層６７を順次成長させる。こ
の場合、不純物プロファイルの変化を防止するため、成
長温度は８００℃以下とする。また、シリコン酸化膜６
１の厚さは、選択気相成長法により成長させる各層の厚
さの合計と略同じになるようにする。
【００６９】次に、図９（ｂ）に示すように、常圧化学
気相成長法により、半導体基板６０の上に全面的にシリ
コン酸化膜６８を形成する。その後、シリコン酸化膜６
８の上に、Ｎチャネルトランジスタ形成領域が開口した
レジストパターンを形成した後、該レジストパターンを
マスクとして、シリコン酸化膜６８に対して、フッ酸系
の水溶液を用いるウェットエッチング又はフッ素系のガ
スを用いるドライエッチングを行なって、シリコン酸化
膜６８に半導体基板６０に到達する開口部を形成し、そ
の後、前記のレジストパターンをアッシングして除去す
る。その後、ＨＦ蒸気により自然酸化膜を除去するチャ
ンバーを有する化学気相成長装置内で自然酸化膜を除去
した後、選択気相成長法により、Ｐ型のウェル層６９、
Ｎ+ 型のドレイン（又はソース）層７０、Ｎ- 型の第１
の低濃度層７１、Ｐ- 型のチャネル層７２、Ｎ- 型の第
２の低濃度層７３、Ｎ+ 型のソース（又はドレイン）層
７４を順次成長させる。この場合も、不純物プロファイ
ルの変化を防止するため、成長温度は８００℃以下とす
る。
気相成長法により、半導体基板６０の上に全面的にシリ
コン酸化膜６８を形成する。その後、シリコン酸化膜６
８の上に、Ｎチャネルトランジスタ形成領域が開口した
レジストパターンを形成した後、該レジストパターンを
マスクとして、シリコン酸化膜６８に対して、フッ酸系
の水溶液を用いるウェットエッチング又はフッ素系のガ
スを用いるドライエッチングを行なって、シリコン酸化
膜６８に半導体基板６０に到達する開口部を形成し、そ
の後、前記のレジストパターンをアッシングして除去す
る。その後、ＨＦ蒸気により自然酸化膜を除去するチャ
ンバーを有する化学気相成長装置内で自然酸化膜を除去
した後、選択気相成長法により、Ｐ型のウェル層６９、
Ｎ+ 型のドレイン（又はソース）層７０、Ｎ- 型の第１
の低濃度層７１、Ｐ- 型のチャネル層７２、Ｎ- 型の第
２の低濃度層７３、Ｎ+ 型のソース（又はドレイン）層
７４を順次成長させる。この場合も、不純物プロファイ
ルの変化を防止するため、成長温度は８００℃以下とす
る。
【００７０】次に、図９（ｃ）に示すように、シリコン
酸化膜６８をフッ酸系の水溶液を用いるウエットエッチ
ングにより、すべて除去する。
酸化膜６８をフッ酸系の水溶液を用いるウエットエッチ
ングにより、すべて除去する。
【００７１】次に、第１実施例と同様にして、図１０に
示すように、ゲート電極２４Ａ、ＢＰＳＧ膜２５、チタ
ン膜２６、窒化チタン膜２７、タングステン膜２８、第
１の金属配線２９、シリコン酸化膜３０、第２の金属配
線３１、パッシベーション膜３２及び電極取り出し用の
開口部３３を形成する。
示すように、ゲート電極２４Ａ、ＢＰＳＧ膜２５、チタ
ン膜２６、窒化チタン膜２７、タングステン膜２８、第
１の金属配線２９、シリコン酸化膜３０、第２の金属配
線３１、パッシベーション膜３２及び電極取り出し用の
開口部３３を形成する。
【００７２】図１１は、本発明の第４実施例に係る相補
型の縦型電界効果トランジスタの断面構造を示してい
る。第３実施例においては、Ｐ- 型の不純物層よりなる
チャネル層及びＮ- 型の不純物層よりなるチャネル層を
形成したが、第４実施例は、第２実施例のような構造、
すなわち、δドープ層がノンドープ層により挟まれた構
造を有しており、第２実施例に示したような効果が得ら
れる。図１１に示すように、第４実施例に係る相補型の
縦型電界効果トランジスタは、シリコンよりなる半導体
基板８０、Ｎ型のウェル層８１、Ｐ+ 型のドレイン（又
はソース）層８２、Ｐ- 型の第１の低濃度層８３、ノン
ドープシリコン膜８４、Ｐ型のδドープ層８５、ノンド
ープシリコン膜８６、Ｐ- 型の第２の低濃度層８７、Ｐ
+ 型のソース（又はドレイン）層８８、Ｐ型のウェル層
８９、Ｎ+ 型のドレイン（又はソース）層９０、Ｎ- 型
の第１の低濃度層９１、ノンドープシリコン膜９２、Ｐ
型のδドープ層９３、ノンドープシリコン膜９４、Ｎ-
型の第２の低濃度層９５、Ｎ+ 型のソース（又はドレイ
ン）層９６、ゲート電極２４Ａ、ＢＰＳＧ膜２５、チタ
ン膜２６、窒化チタン膜２７、タングステン膜２８、第
１の金属配線２９、シリコン酸化膜３０、第２の金属配
線３１、パッシベーション膜３２及び電極取り出し用の
開口部３３を備えている。
型の縦型電界効果トランジスタの断面構造を示してい
る。第３実施例においては、Ｐ- 型の不純物層よりなる
チャネル層及びＮ- 型の不純物層よりなるチャネル層を
形成したが、第４実施例は、第２実施例のような構造、
すなわち、δドープ層がノンドープ層により挟まれた構
造を有しており、第２実施例に示したような効果が得ら
れる。図１１に示すように、第４実施例に係る相補型の
縦型電界効果トランジスタは、シリコンよりなる半導体
基板８０、Ｎ型のウェル層８１、Ｐ+ 型のドレイン（又
はソース）層８２、Ｐ- 型の第１の低濃度層８３、ノン
ドープシリコン膜８４、Ｐ型のδドープ層８５、ノンド
ープシリコン膜８６、Ｐ- 型の第２の低濃度層８７、Ｐ
+ 型のソース（又はドレイン）層８８、Ｐ型のウェル層
８９、Ｎ+ 型のドレイン（又はソース）層９０、Ｎ- 型
の第１の低濃度層９１、ノンドープシリコン膜９２、Ｐ
型のδドープ層９３、ノンドープシリコン膜９４、Ｎ-
型の第２の低濃度層９５、Ｎ+ 型のソース（又はドレイ
ン）層９６、ゲート電極２４Ａ、ＢＰＳＧ膜２５、チタ
ン膜２６、窒化チタン膜２７、タングステン膜２８、第
１の金属配線２９、シリコン酸化膜３０、第２の金属配
線３１、パッシベーション膜３２及び電極取り出し用の
開口部３３を備えている。
【００７３】第４実施例によると、各層の厚さを正確に
制御しつつ、相補型の縦型電界効果トランジスタが得ら
れ、寄生容量及び寄生抵抗等の低減が図れ、所望の特性
が得やすくなる。また、チャネル層の両側にソース・ド
レイン層よりも不純物濃度が低い層を容易に形成でき
る。このようにＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ）構造にすることにより、ドレイン層の近傍に
おける電界強度が緩和され、ホットキャリアによる特性
劣化の起こりにくいトランジスタを形成することが可能
となる。
制御しつつ、相補型の縦型電界効果トランジスタが得ら
れ、寄生容量及び寄生抵抗等の低減が図れ、所望の特性
が得やすくなる。また、チャネル層の両側にソース・ド
レイン層よりも不純物濃度が低い層を容易に形成でき
る。このようにＬＤＤ（Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ）構造にすることにより、ドレイン層の近傍に
おける電界強度が緩和され、ホットキャリアによる特性
劣化の起こりにくいトランジスタを形成することが可能
となる。
【００７４】尚、第２実施例においては、イオン注入と
熱処理とによって、半導体基板中にウェル層、ソース層
及びドレイン層を形成したが、これに代えて、他の方法
例えば選択気相エピタキシャル法により形成することも
可能である。また、δドープ層を形成する方法として、
プラズマドーピングを用いてもよい。
熱処理とによって、半導体基板中にウェル層、ソース層
及びドレイン層を形成したが、これに代えて、他の方法
例えば選択気相エピタキシャル法により形成することも
可能である。また、δドープ層を形成する方法として、
プラズマドーピングを用いてもよい。
【００７５】また、第２実施例においては、気相エピタ
キシャル法によりノンドープシリコン膜を成長させた
が、これに代えて、他の方法例えば低温固相エピタキシ
ャル法により成長させることも可能である。
キシャル法によりノンドープシリコン膜を成長させた
が、これに代えて、他の方法例えば低温固相エピタキシ
ャル法により成長させることも可能である。
【００７６】また、第２及び第３の実施例においては、
エピタキシャル成長を行なう前にＨＦ蒸気により自然酸
化膜を除去したが、処理温度が８００℃を越えなけれ
ば、他の方法、例えば、アルゴンプラズマ処理（"In si
tu substrate-surface cleningforvery low temerature
silicon epitaxy by low-kinetic-energy particlebom
bardment"(T.Ohmi et al., Applied Physics Letters,V
ol.53,p.45(1988) ）等により自然酸化膜を除去しても
よい。
エピタキシャル成長を行なう前にＨＦ蒸気により自然酸
化膜を除去したが、処理温度が８００℃を越えなけれ
ば、他の方法、例えば、アルゴンプラズマ処理（"In si
tu substrate-surface cleningforvery low temerature
silicon epitaxy by low-kinetic-energy particlebom
bardment"(T.Ohmi et al., Applied Physics Letters,V
ol.53,p.45(1988) ）等により自然酸化膜を除去しても
よい。
【００７７】また、各実施例においては、ゲート絶縁膜
として熱酸化膜を用いたが、これに代えて、ＯＮＯ（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等を用いる
と、信頼性がさらに向上するのは他の構造のＦＥＴと同
様である。ゲート電極を形成するための膜として使用し
たポリシリコンや配線材料として用いたＴｉＮ／ＡｌＳ
ｉＣｕ／Ｔｉよりなる積層金属配線も、同様に他の材料
に置き換えられることは自明である。さらに、層間絶縁
膜の平坦化方法についても、レジストエッチバック法や
ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）を塗布した方法
によってもよい。
として熱酸化膜を用いたが、これに代えて、ＯＮＯ（Ｏ
ｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等を用いる
と、信頼性がさらに向上するのは他の構造のＦＥＴと同
様である。ゲート電極を形成するための膜として使用し
たポリシリコンや配線材料として用いたＴｉＮ／ＡｌＳ
ｉＣｕ／Ｔｉよりなる積層金属配線も、同様に他の材料
に置き換えられることは自明である。さらに、層間絶縁
膜の平坦化方法についても、レジストエッチバック法や
ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）を塗布した方法
によってもよい。
【００７８】
【発明の効果】請求項１の発明に係る縦型電界効果トラ
ンジスタによると、熱拡散が十分に行なわれなくてもチ
ャネル層における不純物濃度を均一にすることができる
ため、不十分な熱拡散に起因するチャネル層内の不純物
濃度の不均一性を回避できるので、トランジスタの特性
が安定すると共に、過剰な熱拡散により起きるチャネル
層の上下からの逆導電型の不純物拡散に起因するチャネ
ル長の増大の問題を回避できるので、チャネル層を設計
通りに高精度に制御することができる。
ンジスタによると、熱拡散が十分に行なわれなくてもチ
ャネル層における不純物濃度を均一にすることができる
ため、不十分な熱拡散に起因するチャネル層内の不純物
濃度の不均一性を回避できるので、トランジスタの特性
が安定すると共に、過剰な熱拡散により起きるチャネル
層の上下からの逆導電型の不純物拡散に起因するチャネ
ル長の増大の問題を回避できるので、チャネル層を設計
通りに高精度に制御することができる。
【００７９】請求項２の発明に係る縦型電界効果トラン
ジスタによると、ドレイン層の近傍における電界強度が
緩和されて、ホットキャリア効果が抑制されるため、ド
レイン耐圧が向上するので、パンチスルーを防止しつ
つ、電流駆動能力の大幅な劣化を引き起こさないトラン
ジスタ構造を実現できる。
ジスタによると、ドレイン層の近傍における電界強度が
緩和されて、ホットキャリア効果が抑制されるため、ド
レイン耐圧が向上するので、パンチスルーを防止しつ
つ、電流駆動能力の大幅な劣化を引き起こさないトラン
ジスタ構造を実現できる。
【００８０】請求項３の発明に係る縦型電界効果トラン
ジスタの製造方法によると、チャネル層における不純物
分布に複数の濃度ピークを形成できるので、不純物濃度
が均一な請求項１の発明に係る縦型電界効果トランジス
タを確実に製造することができる。
ジスタの製造方法によると、チャネル層における不純物
分布に複数の濃度ピークを形成できるので、不純物濃度
が均一な請求項１の発明に係る縦型電界効果トランジス
タを確実に製造することができる。
【００８１】請求項４の発明に係る縦型電界効果トラン
ジスタの製造方法によると、ソース層又はドレイン層と
チャネル層との間及びチャネル層とドレイン層又はソー
ス層との間に、それぞれ低濃度不純物層を形成すること
ができるので、請求項２の発明に係るＬＤＤ構造を有す
る縦型電界効果トランジスタを確実に製造することがで
きる。
ジスタの製造方法によると、ソース層又はドレイン層と
チャネル層との間及びチャネル層とドレイン層又はソー
ス層との間に、それぞれ低濃度不純物層を形成すること
ができるので、請求項２の発明に係るＬＤＤ構造を有す
る縦型電界効果トランジスタを確実に製造することがで
きる。
【００８２】請求項５の発明に係る縦型電界効果トラン
ジスタの製造方法によると、第１の工程よりも前に、半
導体基板における第１の不純物層が形成される領域の下
に、第２導電型の不純物が添加された第２導電型のウェ
ル層を形成する工程を備えているため、第１の不純物層
の下に確実にウェル層を形成することができる。
ジスタの製造方法によると、第１の工程よりも前に、半
導体基板における第１の不純物層が形成される領域の下
に、第２導電型の不純物が添加された第２導電型のウェ
ル層を形成する工程を備えているため、第１の不純物層
の下に確実にウェル層を形成することができる。
【００８３】請求項６の発明に係る相補型の縦型電界効
果トランジスタによると、Ｐチャネルトランジスタの高
さとＮチャネルトランジスタの高さとを略揃えることが
できるので、相補型の縦型電界効果トランジスタの高さ
を抑制することができる。
果トランジスタによると、Ｐチャネルトランジスタの高
さとＮチャネルトランジスタの高さとを略揃えることが
できるので、相補型の縦型電界効果トランジスタの高さ
を抑制することができる。
【００８４】請求項７の発明に係る相補型の縦型電界効
果トランジスタによると、請求項１の発明と同様に、不
十分な熱拡散に起因するチャネル層内の不純物濃度の不
均一性を回避できると共に、過剰な熱拡散に起因するチ
ャネル長の増大の問題を回避できるので、各トランジス
タの特性が安定すると共に各チャネル層を設計通りに高
精度に制御することができる。
果トランジスタによると、請求項１の発明と同様に、不
十分な熱拡散に起因するチャネル層内の不純物濃度の不
均一性を回避できると共に、過剰な熱拡散に起因するチ
ャネル長の増大の問題を回避できるので、各トランジス
タの特性が安定すると共に各チャネル層を設計通りに高
精度に制御することができる。
【００８５】請求項８の発明に係る相補型の縦型電界効
果トランジスタによると、島状の第１の積層半導体及び
第２の積層半導体を同時に形成することができるので、
工程の短縮を図ることができる。
果トランジスタによると、島状の第１の積層半導体及び
第２の積層半導体を同時に形成することができるので、
工程の短縮を図ることができる。
【００８６】請求項９の発明に係る相補型の縦型電界効
果トランジスタによると、請求項２の発明と同様に、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタの各
ドレイン層耐圧が向上するので、トランジスタ特性を向
上できる。
果トランジスタによると、請求項２の発明と同様に、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタの各
ドレイン層耐圧が向上するので、トランジスタ特性を向
上できる。
【００８７】請求項１０の発明に係る相補型の縦型電界
効果トランジスタの製造方法によると、Ｐチャネルトラ
ンジスタの高さとＮチャネルトランジスタの高さとを略
揃えることができるので、高さが抑制された請求項６の
発明に係る相補型の縦型電界効果トランジスタを確実に
製造することができる。
効果トランジスタの製造方法によると、Ｐチャネルトラ
ンジスタの高さとＮチャネルトランジスタの高さとを略
揃えることができるので、高さが抑制された請求項６の
発明に係る相補型の縦型電界効果トランジスタを確実に
製造することができる。
【００８８】請求項１１の発明に係る相補型の縦型電界
効果トランジスタの製造方法によると、第１の工程より
も前に、半導体基板における第１の不純物層が形成され
る領域の下に第２導電型のウェル層を形成する工程と、
第４の工程よりも前に、半導体基板における第４の不純
物層が形成される領域の下にウェル層を形成する工程と
を備えているため、第１の不純物層及び第４の不純物層
のそれぞれの下にウェル層を確実に形成することができ
る。
効果トランジスタの製造方法によると、第１の工程より
も前に、半導体基板における第１の不純物層が形成され
る領域の下に第２導電型のウェル層を形成する工程と、
第４の工程よりも前に、半導体基板における第４の不純
物層が形成される領域の下にウェル層を形成する工程と
を備えているため、第１の不純物層及び第４の不純物層
のそれぞれの下にウェル層を確実に形成することができ
る。
【００８９】請求項１２の発明に係る相補型の縦型電界
効果トランジスタの製造方法によると、Ｐチャネルトラ
ンジスタ及びＮチャネルトランジスタにおいて、ソース
層又はドレイン層とチャネル層との間及びチャネル層と
ドレイン層又はソース層との間にそれぞれ低濃度不純物
層を形成することができるので、請求項９の発明に係る
ＬＤＤ構造を有する相補型の縦型電界効果トランジスタ
を確実に製造することができる。
効果トランジスタの製造方法によると、Ｐチャネルトラ
ンジスタ及びＮチャネルトランジスタにおいて、ソース
層又はドレイン層とチャネル層との間及びチャネル層と
ドレイン層又はソース層との間にそれぞれ低濃度不純物
層を形成することができるので、請求項９の発明に係る
ＬＤＤ構造を有する相補型の縦型電界効果トランジスタ
を確実に製造することができる。
【００９０】請求項１３の発明に係る相補型の縦型電界
効果トランジスタの製造方法によると、第１の工程より
も前に、半導体基板における第１の不純物層が形成され
る領域の下にウェル層を形成する工程と、第６の工程よ
りも前に、半導体基板における第４の不純物層が形成さ
れる領域の下にウェル層を形成する工程とを備えている
ため、第１の不純物層及び第４の不純物層のそれぞれの
下にウェル層を確実に形成することができる。
効果トランジスタの製造方法によると、第１の工程より
も前に、半導体基板における第１の不純物層が形成され
る領域の下にウェル層を形成する工程と、第６の工程よ
りも前に、半導体基板における第４の不純物層が形成さ
れる領域の下にウェル層を形成する工程とを備えている
ため、第１の不純物層及び第４の不純物層のそれぞれの
下にウェル層を確実に形成することができる。
【図１】本発明の第１実施例に係る相補型の縦型電界効
果トランジスタの製造方法の各工程を示す断面図であ
る。
果トランジスタの製造方法の各工程を示す断面図であ
る。
【図２】前記第１実施例に係る相補型の縦型電界効果ト
ランジスタの製造方法の各工程を示す断面図である。
ランジスタの製造方法の各工程を示す断面図である。
【図３】前記第１実施例に係る相補型の縦型電界効果ト
ランジスタの製造方法の各工程を示す断面図である。
ランジスタの製造方法の各工程を示す断面図である。
【図４】前記第１実施例に係る相補型の縦型電界効果ト
ランジスタにおけるイオン注入された不純物の濃度プロ
ファイルを示す図である。
ランジスタにおけるイオン注入された不純物の濃度プロ
ファイルを示す図である。
【図５】前記第１実施例に係る相補型の縦型電界効果ト
ランジスタにおけるキャリア濃度のプロファイルを示す
図である。
ランジスタにおけるキャリア濃度のプロファイルを示す
図である。
【図６】本発明の第２実施例に係る相補型の縦型電界効
果トランジスタの製造方法の各工程を示す断面図であ
る。
果トランジスタの製造方法の各工程を示す断面図であ
る。
【図７】前記第２実施例に係る相補型の縦型電界効果ト
ランジスタの製造方法の各工程を示す断面図である。
ランジスタの製造方法の各工程を示す断面図である。
【図８】前記第２実施例に係る相補型の縦型電界効果ト
ランジスタの製造方法の各工程を示す断面図である。
ランジスタの製造方法の各工程を示す断面図である。
【図９】本発明の第３実施例に係る相補型の縦型電界効
果トランジスタの製造方法の各工程を示す断面図であ
る。
果トランジスタの製造方法の各工程を示す断面図であ
る。
【図１０】前記第３実施例に係る相補型の縦型電界効果
トランジスタの製造方法の各工程を示す断面図である。
トランジスタの製造方法の各工程を示す断面図である。
【図１１】本発明の第４実施例に係る相補型の縦型電界
効果トランジスタの断面図である。
効果トランジスタの断面図である。
１０ 半導体基板 １１ レジストパターン １２ Ｐ- 型のウェル層 １３ 第１のＮ+ 型層 １３Ａ Ｎ+ 型のドレイン（又はソース）層 １４ Ｐ- 型層 １４Ａ Ｐ- 型のチャネル層 １５ 第２のＮ+ 型層 １５Ａ Ｎ+ 型のソース（又はドレイン）層 １６ レジストパターン １７ Ｎ- 型のウェル層 １８ 第１のＰ+ 型層 １８Ａ Ｐ+ 型のドレイン（又はソース）層 １９ Ｎ- 型層 １９Ａ Ｎ- 型のチャネル層 ２０ 第２のＰ+ 型層 ２０Ａ Ｐ+ 型のソース（又はドレイン）層 ２１ レジストパターン ２２ レジストパターン ２３ ゲート酸化膜 ２４ 多結晶シリコン膜 ２４Ａ ゲート電極 ２５ シリコン酸化膜（ＢＰＳＧ膜） ２６ チタン（Ｔｉ）膜 ２７ 窒化チタン（ＴｉＮ）膜 ２８ タングステン（Ｗ）膜 ２９ 第１の金属配線 ３０ シリコン酸化膜 ３１ 第２の金属配線 ３２ パッシベーション膜 ３３ 電極取り出し用の開口部 ４０ 半導体基板 ４１ レジストパターン ４２ Ｎ- 型層 ４３ レジストパターン ４４ Ｐ- 型層 ４４Ａ Ｐ型のウェル層 ４５ Ｎ+ 型層 ４５Ａ Ｎ+ 型のドレイン（又はソース）層 ４６Ａ Ｎ型のウェル層 ４７Ａ Ｐ+ 型のドレイン（又はソース）層 ４８ ノンドープシリコン膜 ４９ Ｐ型のδドープ層 ５０ Ｎ型のδドープ層 ５１ ノンドープ型シリコン膜 ５２ Ｎ+ 型のソース（又はドレイン）層 ５３ Ｐ+ 型のソース（又はドレイン）層 ６０ 半導体基板 ６１ シリコン酸化膜 ６２ Ｎ型のウェル層 ６３ Ｐ+ 型のドレイン（又はソース）層 ６４ Ｐ- 型の第１の低濃度層 ６５ Ｎ- 型のチャネル層 ６６ Ｐ- 型の第２の低濃度層 ６７ Ｐ+ 型のソース（又はドレイン）層 ６８ シリコン酸化膜 ６９ Ｐ型のウェル層 ７０ Ｎ+ 型のドレイン（又はソース）層 ７１ Ｎ- 型の第１の低濃度層 ７２ Ｐ- 型のチャネル層 ７３ Ｎ- 型の第２の低濃度層 ７４ Ｎ+ 型のソース（又はドレイン）層 ８０ 半導体基板 ８１ Ｎ型のウェル層 ８２ Ｐ+ 型のドレイン（又はソース）層 ８３ Ｐ- 型の第１の低濃度層 ８４ ノンドープシリコン膜 ８５ Ｐ型のδドープ層 ８６ ノンドープシリコン膜 ８７ Ｐ- 型の第２の低濃度層 ８８ Ｐ+ 型のソース（又はドレイン）層 ８９ Ｐ型のウェル層 ９０ Ｎ+ 型のドレイン（又はソース）層 ９１ Ｎ- 型の第１の低濃度層 ９２ ノンドープシリコン膜 ９３ Ｐ型のδドープ層 ９４ ノンドープシリコン膜 ９５ Ｎ- 型の第２の低濃度層 ９６ Ｎ+ 型のソース（又はドレイン）層
Claims (13)
- 【請求項１】 半導体基板上に形成されており、第１導
電型の不純物が添加されたソース層又はドレイン層とな
る第１の不純物層と、 前記第１の不純物層の上に形成されており、第２導電型
の不純物が添加されたチャネル層となる第２の不純物層
と、 前記第２の不純物層の上に形成されており、第１導電型
の不純物が添加されたドレイン層又はソース層となる第
３の不純物層と、 前記第２の不純物層の側面にゲート絶縁膜を介して形成
されたゲート電極とを備え、 前記第２の不純物層は第２導電型の不純物分布に複数の
濃度ピークを有していることを特徴とする縦型電界効果
トランジスタ。 - 【請求項２】 半導体基板上に形成されており、所定濃
度の第１導電型の不純物が添加されたソース層又はドレ
イン層となる第１の不純物層と、 前記第１の不純物層の上に形成されており、前記所定濃
度よりも不純物濃度が低い第１導電型の不純物が添加さ
れた第１の低濃度不純物層と、 前記第１の低濃度不純物層の上に形成されており、第２
導電型の不純物が添加されたチャネル層となる第２の不
純物層と、 前記第２の不純物層の上に形成されており、前記所定濃
度よりも不純物濃度が低い第１導電型の不純物が添加さ
れた第２の低濃度不純物層と、 前記第２の低濃度不純物層の上に形成されており、前記
所定濃度の第１導電型の不純物が添加されたドレイン層
又はソース層となる第３の不純物層と、 前記第２の不純物層の側面にゲート絶縁膜を介して形成
されたゲート電極とを備えていることを特徴とする縦型
電界効果トランジスタ。 - 【請求項３】 半導体基板に第１導電型の不純物をイオ
ン注入することにより、ソース層又はドレイン層となる
第１の不純物層を形成する第１の工程と、 前記半導体基板に第２導電型の不純物を注入条件を変え
て複数回イオン注入することにより、前記第１の不純物
層の上に、不純物分布に複数の濃度ピークを有するチャ
ネル層となる第２の不純物層を形成する第２の工程と、 前記半導体基板に第１導電型の不純物をイオン注入する
ことにより、前記第２の不純物層の上に、ドレイン層又
はソース層となる第３の不純物層を形成する第３の工程
と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第１の不純物
層、第２の不純物層及び第３の不純物層よりなる島状の
積層半導体を形成する第４の工程と、 前記島状の積層半導体における前記第２の不純物層の側
面にゲート絶縁膜を介してゲート電極を形成する第５の
工程とを備えていることを特徴とする縦型電界効果トラ
ンジスタの製造方法。 - 【請求項４】 半導体基板上に、所定濃度の第１導電型
の不純物が添加されたソース層又はドレイン層となる第
１の不純物層を形成する第１の工程と、 前記第１の不純物層の上に、前記所定濃度よりも不純物
濃度が低い第１導電型の不純物が添加された第１の低濃
度不純物層を形成する第２の工程と、 前記第１の低濃度不純物層の上に、第２導電型の不純物
が添加されたチャネル層となる第２の不純物層を形成す
る第３の工程と、 前記第２の不純物層の上に、前記所定濃度よりも不純物
濃度が低い第１導電型の不純物が添加された第２の低濃
度不純物層を形成する第４の工程と、 前記第２の低濃度不純物層の上に、前記所定濃度の第１
導電型の不純物が添加されたドレイン層又はソース層と
なる第３の不純物層を形成する第５の工程と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第１の不純物
層、第１の低濃度不純物層、第２の不純物層、第２の低
濃度不純物層及び第３の不純物層よりなる島状の積層半
導体を形成する第６の工程と、 前記島状の積層半導体における前記第２の不純物層の側
面にゲート絶縁膜を介してゲート電極を形成する第７の
工程とを備えていることを特徴とする縦型電界効果トラ
ンジスタの製造方法。 - 【請求項５】 前記第１の工程よりも前に、前記半導体
基板における前記第１の不純物層が形成される領域の下
に、第２導電型の不純物が添加された第２導電型のウェ
ル層を形成する工程を備えていることを特徴とする請求
項３又は４に記載の縦型電界効果トランジスタの製造方
法。 - 【請求項６】 半導体基板上に形成されており、第１導
電型の不純物が添加されたソース層又はドレイン層とな
る第１の不純物層と、 前記第１の不純物層の上に形成されており、第２導電型
の不純物が添加されたチャネル層となる第２の不純物層
と、 前記第２の不純物層の上に形成されており、第１導電型
の不純物が添加されたドレイン層又はソース層となる第
３の不純物層と、 前記第２の不純物層の側面にゲート絶縁膜を介して形成
された第１のゲート電極と、 前記半導体基板上における前記第１の不純物層の側方に
形成されており、第２導電型の不純物が添加されたソー
ス層又はドレイン層となる第４の不純物層と、 前記第４の不純物層の上に形成されており、第１導電型
の不純物が添加されたチャネル層となる第５の不純物層
と、 前記第５の不純物層の上に形成されており、第２導電型
の不純物が添加されたドレイン層又はソース層となる第
６の不純物層と、 前記第５の不純物層の側面にゲート絶縁膜を介して形成
された第２のゲート電極とを備えていることを特徴とす
る相補型の縦型電界効果トランジスタ。 - 【請求項７】 前記第２の不純物層及び第５の不純物層
のうちの少なくとも１つは、添加されている不純物の分
布に複数の濃度ピークを有していることを特徴とする請
求項６に記載の相補型の縦型電界効果トランジスタ。 - 【請求項８】 前記第１の不純物層と前記第４の不純物
層とは高さが互いに等しく、前記第２の不純物層と前記
第５の不純物層とは高さが互いに等しく、前記第３の不
純物層と前記第６の不純物層とは高さが互いに等しいこ
とを特徴とする請求項６に記載の相補型の縦型電界効果
トランジスタ。 - 【請求項９】 半導体基板上に形成されており、第１の
所定濃度の第１導電型の不純物が添加されたソース層又
はドレイン層となる第１の不純物層と、 前記第１の不純物層の上に形成されており、前記第１の
所定濃度よりも不純物濃度が低い第１導電型の不純物が
添加された第１の低濃度不純物層と、 前記第１の低濃度不純物層の上に形成されており、第２
導電型の不純物が添加されたチャネル層となる第２の不
純物層と、 前記第２の不純物層の上に形成されており、前記第１の
所定濃度よりも不純物濃度が低い第１導電型の不純物が
添加された第２の低濃度不純物層と、 前記第２の低濃度不純物層の上に形成されており、前記
第１の所定濃度の第１導電型の不純物が添加されたドレ
イン層又はソース層となる第３の不純物層と、 前記第２の不純物層の側面にゲート絶縁膜を介して形成
された第１のゲート電極と、 前記半導体基板上における前記第１の領域の側方に形成
されており、第２の所定濃度の第２導電型の不純物が添
加されたソース層又はドレイン層となる第４の不純物層
と、 前記第４の不純物層の上に形成されており、前記第２の
所定濃度よりも不純物濃度が低い第２導電型の不純物が
添加された第３の低濃度不純物層と、 前記第３の低濃度不純物層の上に形成されており、第１
導電型の不純物が添加されたチャネル層となる第５の不
純物層と、 前記第５の不純物層の上に形成されており、前記第２の
所定濃度よりも不純物濃度が低い第２導電型の不純物が
添加された第４の低濃度不純物層と、 前記第４の低濃度不純物層の上に形成されており、前記
第２の所定濃度の第２導電型の不純物が添加されたドレ
イン層又はソース層となる第６の不純物層と、 前記第５の不純物層の側面にゲート絶縁膜を介して形成
された第２のゲート電極とを備えていることを特徴とす
る縦型電界効果トランジスタ。 - 【請求項１０】 半導体基板に、第１導電型の不純物が
添加されたソース層又はドレイン層となる第１の不純物
層を形成する第１の工程と、 前記第１の不純物層の上に、第２導電型の不純物が添加
された第２の不純物層を形成する第２の工程と、 前記第２の不純物層の上に、第１導電型の不純物が添加
されたドレイン層又はソース層となる第３の不純物層を
形成する第３の工程と、 半導体基板上における前記第１の不純物層の側方に、第
２導電型の不純物が添加されたソース層又はドレイン層
となる第４の不純物層を形成する第４の工程と、 前記第４の不純物層の上に、第１導電型の不純物が添加
された第５の不純物層を形成する第５の工程と、 前記第５の不純物層の上に、第２導電型の不純物が添加
されたドレイン層又はソース層となる第６の不純物層を
形成する第６の工程と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第１の不純物
層、第２の不純物層及び第３の不純物層よりなる島状の
第１の積層半導体を形成する第７の工程と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第４の不純物
層、第５の不純物層及び第６の不純物層よりなる島状の
第２の積層半導体を形成する第８の工程と、 前記島状の第１の積層半導体における前記第２の不純物
層の側面にゲート絶縁膜を介して第１のゲート電極を形
成すると共に、前記島状の第２の積層半導体における前
記第５の不純物層の側面にゲート絶縁膜を介して第２の
ゲート電極を形成する第９の工程とを備えていることを
特徴とする相補型の縦型電界効果トランジスタの製造方
法。 - 【請求項１１】 前記第１の工程よりも前に、前記半導
体基板における前記第１の不純物層が形成される領域の
下に、第２導電型の不純物が添加された第２導電型のウ
ェル層を形成する工程を備えていると共に、前記第４の
工程よりも前に、前記半導体基板における前記第４の不
純物層が形成される領域の下に、第１導電型の不純物が
添加された第１導電型のウェル層を形成する工程を備え
ていることを特徴とする請求項１０に記載の相補型の縦
型電界効果トランジスタの製造方法。 - 【請求項１２】 半導体基板上に、第１の所定濃度の第
１導電型の不純物が添加されたソース層又はドレイン層
となる第１の不純物層を形成する第１の工程と、 前記第１の不純物層の上に、前記第１の所定濃度よりも
不純物濃度が低い第１導電型の不純物が添加された第１
の低濃度不純物層を形成する第２の工程と、 前記第１の低濃度不純物層の上に、第２導電型の不純物
が添加されたチャネル層となる第２の不純物層を形成す
る第３の工程と、 前記第２の不純物層の上に、前記第１の所定濃度よりも
不純物濃度が低い第１導電型の不純物が添加された第２
の低濃度不純物層を形成する第４の工程と、 前記第２の低濃度不純物層の上に、前記第１の所定濃度
の第１導電型の不純物が添加されたドレイン層又はソー
ス層となる第３の不純物層を形成する第５の工程と、 前記半導体基板上における前記第１の不純物層の側方
に、第２の所定濃度の第２導電型の不純物が添加された
ソース層又はドレイン層となる第４の不純物層を形成す
る第６の工程と、 前記第４の不純物層の上に、前記第２の所定濃度よりも
不純物濃度が低い第２導電型の不純物が添加された第３
の低濃度不純物層を形成する第７の工程と、 前記第３の低濃度不純物層の上に、第１導電型の不純物
が添加されたチャネル層となる第５の不純物層を形成す
る第８の工程と、 前記第５の不純物層の上に、前記第２の所定濃度よりも
不純物濃度が低い第２導電型の不純物が添加された第４
の低濃度不純物層を形成する第９の工程と、 前記第４の低濃度不純物層の上に、前記第２の所定濃度
の第２導電型の不純物が添加されたドレイン層又はソー
ス層となる第６の不純物層を形成する第１０の工程と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第１の不純物
層、第１の低濃度不純物層、第２の不純物層、第２の低
濃度不純物層及び第３の不純物層よりなる島状の第１の
積層半導体を形成する第１１の工程と、 前記半導体基板上にレジストパターンを形成した後、該
レジストパターンをマスクとして前記半導体基板に対し
てエッチングを行なうことにより、前記第４の不純物
層、第３の低濃度不純物層、第５の不純物層、第４の低
濃度不純物層及び第６の不純物層よりなる島状の第２の
積層半導体を形成する第１２の工程と、 前記島状の第１の積層半導体における前記第２の不純物
層の側面にゲート絶縁膜を介して第１のゲート電極を形
成すると共に、前記島状の第２の積層半導体における前
記第５の不純物層の側面にゲート絶縁膜を介して第２の
ゲート電極を形成する第１３の工程とを備えていること
を特徴とする相補型の縦型電界効果トランジスタの製造
方法。 - 【請求項１３】 前記第１の工程よりも前に、前記半導
体基板における前記第１の不純物層が形成される領域の
下に、第２導電型の不純物が添加された第２導電型のウ
ェル層を形成する工程を備えていると共に、前記第６の
工程よりも前に、前記半導体基板における前記第４の不
純物層が形成される領域の下に、第１導電型の不純物が
添加された第１導電型のウェル層を形成する工程を備え
ていることを特徴とする請求項１２に記載の相補型の縦
型電界効果トランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14200595A JP3393956B2 (ja) | 1995-06-08 | 1995-06-08 | 縦型電界効果トランジスタ及びその製造方法、並びに相補型の縦型電界効果トランジスタ |
| KR1019950025964A KR100193102B1 (ko) | 1994-08-25 | 1995-08-22 | 반도체 장치 및 그 제조방법 |
| US08/518,973 US5670810A (en) | 1994-08-25 | 1995-08-24 | Semiconductor device with a vertical field effect transistor |
| DE69532907T DE69532907T2 (de) | 1994-08-25 | 1995-08-25 | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| EP95113401A EP0700093B1 (en) | 1994-08-25 | 1995-08-25 | Semiconductor device and method of manufacturing the same |
| US08/668,180 US5696008A (en) | 1994-08-25 | 1996-06-21 | Semiconductor device and method of manufacturing the same |
| US08/856,697 US5780898A (en) | 1994-08-25 | 1997-05-15 | Semiconductor device with a vertical field effect transistor and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14200595A JP3393956B2 (ja) | 1995-06-08 | 1995-06-08 | 縦型電界効果トランジスタ及びその製造方法、並びに相補型の縦型電界効果トランジスタ |
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| Publication Number | Publication Date |
|---|---|
| JPH08335699A true JPH08335699A (ja) | 1996-12-17 |
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2002043157A1 (ja) * | 2000-11-21 | 2004-04-02 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2007527623A (ja) * | 2004-02-12 | 2007-09-27 | インターナショナル レクティファイアー コーポレイション | 相補的窒化膜トランジスタの垂直およびコモンドレイン |
| JP2007250652A (ja) * | 2006-03-14 | 2007-09-27 | Sharp Corp | 半導体装置 |
| JP2012178592A (ja) * | 2001-09-21 | 2012-09-13 | Agere Systems Inc | 多動作電圧垂直置換ゲート（ｖｒｇ）トランジスタ |
| KR101462389B1 (ko) * | 2007-07-23 | 2014-11-17 | 허니웰 인터내셔널 인코포레이티드 | 웨이퍼를 제조하는 방법 |
| JP2016534572A (ja) * | 2013-09-09 | 2016-11-04 | クアルコム，インコーポレイテッド | 縦型トンネル電界効果トランジスタ |
| WO2020075583A1 (ja) * | 2018-10-12 | 2020-04-16 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像素子 |
-
1995
- 1995-06-08 JP JP14200595A patent/JP3393956B2/ja not_active Expired - Fee Related
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| WO2020075583A1 (ja) * | 2018-10-12 | 2020-04-16 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像素子 |
| JPWO2020075583A1 (ja) * | 2018-10-12 | 2021-09-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像素子 |
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