JPWO2020027152A1 - 基板を処理する方法、処理装置、および、処理システム - Google Patents

基板を処理する方法、処理装置、および、処理システム Download PDF

Info

Publication number
JPWO2020027152A1
JPWO2020027152A1 JP2020534676A JP2020534676A JPWO2020027152A1 JP WO2020027152 A1 JPWO2020027152 A1 JP WO2020027152A1 JP 2020534676 A JP2020534676 A JP 2020534676A JP 2020534676 A JP2020534676 A JP 2020534676A JP WO2020027152 A1 JPWO2020027152 A1 JP WO2020027152A1
Authority
JP
Japan
Prior art keywords
film
etching
processing
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020534676A
Other languages
English (en)
Other versions
JP7058332B2 (ja
Inventor
久保　卓也
卓也 久保
松潤 康
松潤 康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JPWO2020027152A1 publication Critical patent/JPWO2020027152A1/ja
Application granted granted Critical
Publication of JP7058332B2 publication Critical patent/JP7058332B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3476—Testing and control
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Hall/Mr Elements (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)

Abstract

一つの例示的実施形態において、基板を処理する方法が提供される。基板は、エッチング層とマスクとを備える。マスクは、エッチング層の第１表面上に設けられる。この方法は、第１工程、第２工程、および第３工程を備える。第１工程は、マスクの第２表面に第１膜を形成する。第２工程は、エッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成する。第３工程は、第２工程後の基板を処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去する。第１膜は、電極材料を有する。処理ガスは、酸素を有する。

Description

本開示の例示的実施形態は、基板を処理する方法、処理装置、および、処理システムに関するものである。
特許文献１には、プラズマ処理方法およびプラズマ処理装置に係る技術が開示されている。特許文献１に開示されている技術は、難エッチング材製の導電体からなる第１層、絶縁体からなる第２層および導電体からなる第３層を順次積層してなる積層体の各層にマスクを利用してプラズマエッチング処理を施す方法である。
特開２００４−２４７５８４号公報
エッチングの加工精度を向上する技術を提供する。
一つの例示的実施形態において、基板を処理する方法が提供される。基板は、エッチング層とマスクとを備える。マスクは、エッチング層の第１表面上に設けられる。この方法は、第１工程、第２工程、および第３工程を備える。第１工程は、マスクの第２表面に第１膜を形成する。第２工程は、エッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成する。第３工程は、第２工程後の基板を処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去する。第１膜は、電極材料を有する。処理ガスは、酸素を有する。
本開示によれば、エッチングの加工精度を向上することができる。
一つの例示的実施形態に係る方法を示す図である。 一つの例示的実施形態に係る処理システムを示す図である。 一つの例示的実施形態に係るプラズマ処理装置を示す図である。 図２および図３のそれぞれに示す制御部の機能を示す図である。 図１に示す方法に係る処理の流れを基板の断面図によって示す図である。 図１に示す方法が適用される基板の構成の一例を示す図である。
以下、種々の例示的実施形態について説明する。一つの例示的実施形態において、基板を処理する方法が提供される。基板は、エッチング層とマスクとを備える。マスクは、エッチング層の第１表面上に設けられる。この方法は、第１工程、第２工程、および第３工程を備える。第１工程は、マスクの第２表面に第１膜を形成する。第２工程は、エッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成する。第３工程は、第２工程後の基板を処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去する。第１膜は、電極材料を有する。処理ガスは、酸素を有する。
上記の例示的実施形態によれば、基板は、酸素を含む処理ガスのプラズマに晒されることによって、電極材料の第１膜が、第１膜上に堆積しエッチング層の材料を有する第２膜と共に、マスクの第２表面から好適に剥離され得る。このため、エッチング層のエッチングにおいて、マスク残膜を十分に維持しつつ、マスク形状のCD（Critical Dimension）の変化を十分に抑制し得る。従って、エッチング層のエッチングによってエッチング層の材料を含む膜がマスクの第２表面上に形成され微細なエッチング加工が困難になる、という事態が回避され得る。
一つの例示的実施形態において、エッチング層は、電極材料層を備え、電極材料層は、第１表面に延在する。第１工程は、電極材料層をエッチングし、電極材料層の材料のスパッタによって第１膜を形成する。このように、エッチング層の第１表面に電極材料層が延在する場合が考えられ得る。この場合、エッチング層のエッチングによって電極材料の第１膜の形成が行われ、エッチング層のエッチングと第１膜の形成とが第１工程において共に行われる。従って、処理の簡略化が可能となり得る。
一つの例示的実施形態において、第１工程は、化学蒸着または物理蒸着によって第１膜を形成する。このように、第１膜が化学蒸着または物理蒸着による成膜処理によって形成され得るので、第１膜の形成のタイミングが比較的に柔軟に調整され得る。
一つの例示的実施形態において、第１工程、第２工程、第３工程の一連の工程を繰り返し実行する。従って、マスク残膜の維持、および、マスク形状のCDの変化の抑制が、より顕著に実現され得る。
一つの例示的実施形態において、エッチング層は、磁気トンネル接合領域を含む。磁気トンネル接合領域は難揮発性材料を有しているが、このように難揮発性材料の磁気トンネル接合領域を有するエッチング層に対して上記の例示的実施形態が適用され得る。
一つの例示的実施形態において、第１膜は、ルテニウムまたは炭素の電極材料を有する。このように、第１膜の電極材料に、ルテニウムまたは炭素の電極材料が用いられ得るので、第１膜の形成が比較的に容易に行われる。
一つの例示的実施形態において、基板を処理する処理装置が提供される。制御装置は、基板が収容されるように構成される処理容器と、処理装置を制御するように構成される制御部とを備える。制御部は、第１膜形成部と、第２膜形成部と、膜除去部とを備える。第１膜形成部は、処理容器内に収容された基板がエッチング層とマスクとを備えマスクがエッチング層の第１表面上に設けられている場合に、電極材料を有する第１膜をマスクの第２表面に形成するように処理装置を制御するように構成される。第２膜形成部は、第１膜形成部による第１膜の形成の後にエッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成するように処理装置を制御するように構成される。膜除去部は、第２膜形成部によって第２膜が形成された基板を、酸素を有する処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去するように処理装置を制御するように構成される。
上記の例示的実施形態によれば、基板は、酸素を含む処理ガスのプラズマに晒されることによって、電極材料の第１膜が、第１膜上に堆積しエッチング層の材料を有する第２膜と共に、マスクの第２表面から好適に剥離され得る。このため、エッチング層のエッチングにおいて、マスク残膜を十分に維持しつつ、マスク形状のCDの変化を十分に抑制し得る。従って、エッチング層のエッチングによってエッチング層の材料を含む膜がマスクの第２表面上に形成され微細なエッチング加工が困難になる、という事態が回避され得る。
一つの例示的実施形態において、第１膜形成部は、エッチング層が電極材料層を備え電極材料層が第１表面に延在する場合に、電極材料層をエッチングし電極材料層の材料のスパッタによって、第１膜を形成するように処理装置を制御するように構成される。このように、エッチング層の第１表面に電極材料層が延在する場合が考えられ得る。この場合、エッチング層のエッチングによって電極材料の第１膜の形成が行われ、エッチング層のエッチングと第１膜の形成とが第１膜形成部によって共に行われる。従って、処理の簡略化が可能となり得る。
一つの例示的実施形態において、基板を処理する処理システムが提供される。処理システムは、基板に対し成膜処理を行うように構成される成膜装置と、基板に対しエッチング処理を行うように構成されるエッチング装置と、処理システムを制御するように構成される制御部とを備える。制御部は、第１膜形成部と、第２膜形成部と、膜除去部とを備える。第１膜形成部は、成膜装置に収容された基板がエッチング層とマスクとを備えマスクがエッチング層の第１表面上に設けられている場合に、電極材料を有する第１膜をマスクの第２表面に形成するように処理システムを制御するように構成される。第２膜形成部は、第１膜形成部による第１膜の形成の後に基板をエッチング装置に移送しエッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成するように処理システムを制御するように構成される。膜除去部は、第２膜形成部によって第２膜が形成された基板を、酸素を有する処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去するように処理システムを制御するように構成される。
上記の例示的実施形態によれば、基板は、酸素を含む処理ガスのプラズマに晒されることによって、電極材料の第１膜が、第１膜上に堆積しエッチング層の材料を有する第２膜と共に、マスクの第２表面から好適に剥離され得る。このため、エッチング層のエッチングにおいて、マスク残膜を十分に維持しつつ、マスク形状のCDの変化を十分に抑制し得る。従って、エッチング層のエッチングによってエッチング層の材料を含む膜がマスクの第２表面上に形成され微細なエッチング加工が困難になる、という事態が回避され得る。
一つの例示的実施形態において、第１膜形成部は、化学蒸着または物理蒸着によって第１膜を形成するように処理システムを制御するように構成される。このように、第１膜が化学蒸着または物理蒸着による成膜処理によって形成され得るので、第１膜の形成のタイミングが比較的に柔軟に調整され得る。
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。図１に示す方法ＭＴは、基板を処理する方法の例示的実施形態である。方法ＭＴは、図２に示す処理システム１によって実行され得る。
まず、図３を参照して、例示的実施形態に係る処理システム１の構成について説明する。処理システム１は、図１に示す方法ＭＴの実行に用いられ得る。
処理システム１は、キャリア取り付けポート１１、大気搬送室１２０、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２を備える。処理システム１は、真空搬送室１３、処理モジュールＰＭ１、処理モジュールＰＭ２、処理モジュールＰＭ３、処理モジュールＰＭ４を備える。
大気搬送室１２０と、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２とは、ドアバルブＧ２を介して気密を維持しつつ相互に接続されている。ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２と、搬送アーム１３１とは、ゲートバルブＧ３を介して気密を維持しつつ相互に接続されている。搬送アーム１３１と、処理モジュールＰＭ１〜処理モジュールＰＭ４とは、ゲートバルブＧ４を介して気密を維持しつつ相互に接続されている。
キャリア取り付けポート１１には、搬送容器Ｃが載置されている。キャリア取り付けポート１１は、搬送容器Ｃの搬入ポートに相当している。搬送容器Ｃは、複数枚の基板Ｗを収容する。搬送容器Ｃは、ドアＧ１を介して大気搬送室１２０に接続されている。
大気搬送室１２０は、搬送容器Ｃから取り出された基板Ｗを大気雰囲気のもとで搬送する。大気搬送室１２０内には、搬送アーム１２１が設けられている。搬送アーム１２１は、回転、伸縮、昇降、および、左右への移動が自在に行える。
搬送アーム１２１は、搬送容器Ｃから基板Ｗを１枚ずつ取り出し、取り出した基板Ｗを搬送する。大気搬送室１２０の側面には、アライメント室１２０ａが設けられている。アライメント室１２０ａは、基板Ｗの位置合わせを行うためのオリエンタを内蔵している。
大気搬送室１２０には、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれが、ドアバルブＧ２を介して接続されている。ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２は、何れも、それぞれの内部の状態を大気雰囲気と予備真空雰囲気とに切り替えて基板Ｗを待機させる。ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２は、何れも、大気搬送室１２０と真空搬送室１３との間を繋ぐように配置されている。
ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれには、真空ポンプ、リーク弁が接続されている。真空ポンプ、リーク弁は、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれの内部を大気雰囲気と真空雰囲気とに切り替える。
ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれには、載置台ＬＳが設けられている。載置台ＬＳは、搬入された基板Ｗを載置する。
ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれには、真空搬送室１３が、ゲートバルブＧ３を介して接続されている。真空搬送室１３は、真空雰囲気下で基板Ｗを搬送する。
真空搬送室１３には、処理モジュールＰＭ１〜処理モジュールＰＭ４が、ゲートバルブＧ４を介して接続されている。真空搬送室１３には、真空搬送室１３の内部を真空雰囲気に保つための図示しない真空ポンプが接続されている。
真空搬送室１３内には、搬送アーム１３１が設けられている。搬送アーム１３１は、回転および伸縮が自在に行える。搬送アーム１３１は、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２と、処理モジュールＰＭ１〜処理モジュールＰＭ４との間において、基板Ｗを搬送する。
処理モジュールＰＭ１〜ＰＭ４は、何れも、基板Ｗに対してプロセス処理を実行する。処理モジュールＰＭ１〜処理モジュールＰＭ４は、何れも、基板Ｗを収容するように構成される処理容器ＰＳを備える。プロセス処理は、処理容器ＰＳ内に収容された基板Ｗに対して行われる。プロセス処理は、例えば、エッチング処理、成膜処理等であり得る。
処理モジュールＰＭ１〜処理モジュールＰＭ４のそれぞれは、基板Ｗに対して、例えば互いに異なる種類のプロセス処理を実行し得る。
一実施形態において、例えば処理モジュールＰＭ１は、処理容器ＰＳ内に配置された基板Ｗに対し成膜処理を行うように構成される成膜装置のそれぞれであり得る。この場合、処理モジュールＰＭ１（成膜装置）は、図３に示すプラズマ処理装置１０であり得る。
一実施形態において、例えば処理モジュールＰＭ２は、処理容器ＰＳ内に配置された基板Ｗに対しエッチング処理を行うように構成されるエッチング装置であり得る。この場合、処理モジュールＰＭ２（エッチング装置）は、図３に示すプラズマ処理装置１０であり得る。
処理システム１は、制御部Ｃｎｔを備える。制御部Ｃｎｔは、処理システム１の各部（図２に示す搬送アーム１２１、処理モジュールＰＭ１〜処理モジュールＰＭ４等）の動作を統括的に制御するように構成される。
制御部Ｃｎｔは、物理的には、図示しないプロセッサ、メモリ、ストレージ、通信装置、バス等を含むコンピュータ装置として構成され得る。制御部Ｃｎｔのプロセッサは、ＣＰＵ、メモリ等を備える。
処理システム１の各部の動作は、プロセッサがストレージ等に格納されているコンピュータプログラム（例えば図１に示す方法ＭＴを実行するプログラム）をプロセッサ、メモリに読み込ませ、当該コンピュータプログラムを実行することによって実現される。
以上のように説明した処理システム１による基板Ｗの処理動作について概要的に説明する。キャリア取り付けポート１１上の搬送容器Ｃに収容された基板Ｗは、搬送アーム１２１によって取り出され、大気搬送室１２０内を搬送される途中でアライメント室１２０ａにおいて位置決めをされる。この位置決めの後に、基板Ｗは、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２の何れか一方に受け渡される。
基板ＷがロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２の何れか一方に受け渡された後、ロードロックモジュールＬＬＭ１、ロードロックモジュールＬＬＭ２のそれぞれの内部が予備真空雰囲気となる。この後、基板Ｗは、搬送アーム１３１によって取り出され、真空搬送室１３内に搬送される。この後、基板Ｗは、真空搬送室１３と処理モジュールＰＭ１〜ＰＭ４との間を搬送され、処理モジュールＰＭ１〜処理モジュールＰＭ４内においてプロセス処理を受ける。プロセス処理後の基板Ｗは、搬入時とは反対の経路（アライメント室１２０ａを除く）を通って搬送容器Ｃに収容される。
以下、図３を参照して、例示的実施形態に係るプラズマ処理装置１０の構成について説明する。プラズマ処理装置１０は、図１に示す方法ＭＴの実行に用いられ得る。プラズマ処理装置１０は、図２に示す処理システム１の処理モジュールＰＭ１〜処理モジュールＰＭ４の何れかに用いられ得る。
図３には、プラズマ処理装置１０の縦断面の構造が概略的に示されている。図３に示すプラズマ処理装置１０は、容量結合型のプラズマ処理装置である。
プラズマ処理装置１０は、エッチング処理および成膜処理の実行に用いることができる。この場合、方法ＭＴがエッチング処理および成膜処理を含む場合には、エッチング処理および成膜処理を一貫して一の装置（プラズマ処理装置１０）によって実行され得る。なお、方法ＭＴがエッチング処理および成膜処理を含む場合に、エッチング処理および成膜処理は、別々の処理装置によって実行され得る。
プラズマ処理装置１０は、処理容器１２を備えている。処理容器１２は、基板Ｗを収容する。処理容器１２は、略円筒形状を有している。処理容器１２は、処理容器１２の内部空間をチャンバ１２ｃとして提供している。処理容器１２は、例えばアルミニウムから構成されている。処理容器１２は接地電位に接続されている。
処理容器１２の内壁面、すなわち、チャンバ１２ｃを画成する壁面には、耐プラズマ性を有する膜が形成されている。この膜は、陽極酸化処理によって形成された膜、または、セラミックス製の膜であり得る。このセラミックス製の膜は、例えば、酸化イットリウムを含む膜である。
処理容器１２の側壁１２ｓには基板Ｗの搬送のための開口１２ｇが設けられている。開口１２ｇは、ゲートバルブ１４によって開閉可能となっている。
チャンバ１２ｃ内では、支持部１５が、処理容器１２の底部から上方に延在している。支持部１５は、略円筒形状を有しており、石英等の絶縁材料を有する。
チャンバ１２ｃ内には、ステージ１６が設けられている。ステージ１６は、ステージ１６の上に搭載された基板Ｗを支持するよう構成されている。
基板Ｗは、ウエハのように円盤形状を有し得る。ステージ１６は、下部電極１８および静電チャック２０を含んでいる。ステージ１６は、支持部１５によって支持されている。
下部電極１８は、第１プレート１８ａおよび第２プレート１８ｂを含んでいる。第１プレート１８ａおよび第２プレート１８ｂは、アルミニウム等の金属を含んでおり、略円盤形状を有している。第２プレート１８ｂは、第１プレート１８ａ上に設けられており、第１プレート１８ａに電気的に接続されている。
第２プレート１８ｂ上には、静電チャック２０が設けられている。静電チャック２０は、絶縁層と当該絶縁層内に内蔵された電極とを有している。
静電チャック２０の電極には、スイッチ２３を介して直流電源２２が電気的に接続されている。静電チャック２０の電極に直流電源２２からの直流電圧が印加されると、静電チャック２０は静電力を発生する。静電チャック２０は、この静電力によって基板Ｗを静電チャック２０に引き付け、基板Ｗを保持する。
第２プレート１８ｂの周縁部上には、基板Ｗのエッジと静電チャック２０とを囲むようにフォーカスリング２４が配置されている。フォーカスリング２４は、プラズマ処理の均一性を向上させるために設けられている。フォーカスリング２４は、プラズマ処理に応じて適宜選択される材料を有しており、例えば石英を有する。
静電チャック２０上に載置された基板Ｗは、流路１８ｆに冷媒を供給するチラーユニットと、温度調節部ＨＴに電力を供給するヒータ電源ＨＰとを用いて制御され得る。
流路１８ｆは、第２プレート１８ｂの内部に設けられている。流路１８ｆには、処理容器１２の外部に設けられたチラーユニットから配管２６ａを介して冷媒が供給される。流路１８ｆに供給された冷媒は、配管２６ｂを介してチラーユニットに戻される。このように、流路１８ｆには、流路１８ｆ内を循環するよう、冷媒が供給される。この冷媒の温度をチラーユニットによって制御することによって、静電チャック２０によって支持された基板Ｗの温度が制御され得る。
温度調節部ＨＴは、静電チャック２０に設けられている。温度調節部ＨＴには、ヒータ電源ＨＰが接続されている。ヒータ電源ＨＰから温度調節部ＨＴに電力が供給されることによって、静電チャック２０の温度が調節され、静電チャック２０上に載置される基板Ｗの温度が調節されるようになっている。なお、温度調節部ＨＴは、第２プレート１８ｂ内に埋め込まれていることもできる。
温度調節部ＨＴには、図示しない温度センサを備え、この温度センサは、温度調節部ＨＴの周囲の温度を検出し、この検出結果を検出信号として制御部Ｃｎｔに出力する。温度センサによって検出される温度は、静電チャック２０上に載置された基板Ｗの温度と同等である。
プラズマ処理装置１０には、ガス供給ライン２８が設けられている。ガス供給ライン２８は、伝熱ガス供給機構からの伝熱ガス、例えばＨｅガスを、静電チャック２０の上面と基板Ｗの裏面との間に供給する。
プラズマ処理装置１０は、上部電極３０を更に備えている。上部電極３０は、ステージ１６の上方に設けられており、下部電極１８に対して略平行に設けられている。上部電極３０は、部材３２と共に処理容器１２の上部開口を閉じている。部材３２は、絶縁性を有している。上部電極３０は、部材３２を介して処理容器１２の上部に支持されている。
上部電極３０は、天板３４および支持体３６を含んでいる。天板３４は、チャンバ１２ｃに面している。天板３４には、複数のガス吐出孔３４ａが設けられている。天板３４は、例えばシリコンを有するが、これに限らず、アルミニウム製の母材の表面に耐プラズマ性の膜を設けた構造を有し得る。なお、当該膜は、セラミックス製の膜であり得る。セラミックス製の当該膜は、陽極酸化処理によって形成された膜、または、酸化イットリウムを含む膜、等である。
支持体３６は、天板３４を着脱自在に支持する。支持体３６は、アルミニウム等の導電性材料を有する。支持体３６の内部には、ガス拡散室３６ａが設けられている。
ガス拡散室３６ａからは複数のガス孔３６ｂが下方に延びており、複数のガス孔３６ｂは、複数のガス吐出孔３４ａにそれぞれ連通している。支持体３６にはガス拡散室３６ａにガスを導くガス導入口３６ｃが形成されており、ガス導入口３６ｃにはガス供給管３８が接続されている。
ガス供給管３８には、バルブ群４２および流量制御器群４４を介して、ガスソース群４０が接続されている。ガスソース群４０は、複数のガスソースを有している。複数のガスソースは、少なくとも、一以上の希ガスのソース、炭化水素ガスのソース、酸素を含むガスのソースを含んでいる。
希ガスのソースとして、Ａｒガスのソースを含み得る。炭化水素ガスのソースとして、例えばＣＨ４ガスのソースを含み得る。酸素を含むガスのソースとして、例えばＯ２ガスのソースを含み得る。
バルブ群４２は、複数のバルブを含んでいる。流量制御器群４４は、マスフローコントローラ等の複数の流量制御器を含んでいる。ガスソース群４０の複数のガスソースはそれぞれ、バルブ群４２の対応のバルブと流量制御器群４４の対応の流量制御器とを介して、ガス供給管３８に接続されている。
プラズマ処理装置１０は、ガスソース群４０の複数のガスソースのうち選択された一以上のガスソースからのガスを、個別に調整された流量で、チャンバ１２ｃに供給することが可能である。
チャンバ１２ｃ内において、支持部１５と処理容器１２の側壁１２ｓとの間には、バッフルプレート４８が設けられている。バッフルプレート４８は、例えば、アルミニウム製の母材に酸化イットリウム等のセラミックスが被覆された構成を有する。バッフルプレート４８には、複数の貫通孔が形成されている。
バッフルプレート４８の下方においては、排気管５２が処理容器１２の底部に接続されている。排気管５２には、排気装置５０が接続されている。排気装置５０は、圧力制御器と、ターボ分子ポンプなどの真空ポンプとを有しており、チャンバ１２ｃを減圧することができる。
プラズマ処理装置１０は、第１の高周波電源６２を備える。第１の高周波電源６２は、プラズマ生成用の第１の高周波を発生する電源であり、２７〜１００［ＭＨｚ］の範囲内の周波数、例えば６０［ＭＨｚ］の周波数を有する高周波を発生する。第１の高周波電源６２は、整合器６３を介して上部電極３０に接続されている。
整合器６３は、第１の高周波電源６２の出力インピーダンスと負荷側（上部電極３０側）の入力インピーダンスとを整合させるための回路を有している。なお、第１の高周波電源６２は、整合器６３を介して下部電極１８に接続されていてもよい。第１の高周波電源６２が下部電極１８に接続されている場合には、上部電極３０は接地電位に接続される。
プラズマ処理装置１０は、第２の高周波電源６４を備える。第２の高周波電源６４は、基板Ｗにイオンを引き込むためのバイアス用の第２の高周波を発生する電源である。第２の高周波の周波数は、第１の高周波の周波数よりも低い。
第２の高周波の周波数は、４００［ｋＨｚ］〜１３．５６［ＭＨｚ］の範囲内の周波数であり、例えば４００［ｋＨｚ］である。第２の高周波電源６４は、整合器６５を介して下部電極１８に接続されている。
整合器６５は、第２の高周波電源６４の出力インピーダンスと負荷側（下部電極１８側）の入力インピーダンスとを整合させるための回路を有している。
プラズマ処理装置１０の制御部Ｃｎｔは、処理システム１の制御部Ｃｎｔと同様である。プラズマ処理装置１０が処理システム１の処理モジュールＰＭ１〜処理モジュールＰＭ４の何れかである場合、処理システム１の制御部Ｃｎｔは、プラズマ処理装置１０の制御部Ｃｎｔとして機能する。
次に、図１に戻って、方法ＭＴについて説明する。以下では、図４、図５、図６が参照される。図１に示す方法ＭＴは、基板Ｗが図５の（ａ）部に示す構成を備える場合に実行され得る。
図５の（ａ）部に示す基板Ｗは、エッチング層ＥＬとマスクＭＫ１等（更に図５の（ｄ）部に示すマスクＭＫ２等）とを備え、マスクＭＫ１等がエッチング層ＥＬの表面ＦＳ１（第１表面）上に設けられている。マスクＭＫ１（更にマスクＭＫ２等）の表面ＦＳ２（第２表面）は、表面ＦＳ１上に延びている。
一の例示的実施形態では、図５の（ａ）部に示す構成の基板Ｗは、例えば、MRAM（Magnetoresistive Random Access Memory）の製造に用いられる。この場合、基板Ｗは、図６に示すように、支持基板ＳＷ、領域ＲＡ、領域ＲＢを備え得る。領域ＲＡはエッチング層ＥＬに対応し、領域ＲＢはマスクＭＫ１に対応している。エッチング層ＥＬは、MTJ（Magnetoresistive Tunnel Junction）領域を有する。
領域ＲＡは、支持基板ＳＷ上に設けられ、領域ＲＢは、領域ＲＡ上に設けられる。領域ＲＡは層ＬＹ１〜層ＬＹ１６を備え、領域ＲＢは層ＬＹ１７〜層ＬＹ２０を備える。領域ＲＡにおいて、層ＬＹ１〜層ＬＹ１６は、支持基板ＳＷ上に順に積層される。領域ＲＢにおいて、層ＬＹ１７〜層ＬＹ２０は、領域ＲＡ上に（層ＬＹ１６上に）順に積層される。
支持基板ＳＷは、Si（シリコン）を有する。層ＬＹ１は、SiO2（二酸化ケイ素）を有する。層ＬＹ２は、Ta（タンタル）を有する。層ＬＹ３は、Ru（ルテニウム）を有する。層ＬＹ４は、Taを有する。層ＬＹ５は、Pt（白金）を有する下地層である。層ＬＹ６は、Pt/Co（Co：コバルト）を有する磁性層である。層ＬＹ７は、Coを有する。層ＬＹ８は、Ruを有する。層ＬＹ９は、Pt/Coを有する磁性層である。
層ＬＹ１０は、Coを有する。層ＬＹ１１は、Taを有する。層ＬＹ１２は、CoFeB（Fe：鉄、B：ホウ素）を有する。層ＬＹ１３は、MgO（酸化マグネシウム）を有する。層ＬＹ１４は、CoFeBを有する。層ＬＹ１５は、Taを有する。層ＬＹ１６は、Ruを有する。層ＬＹ１７は、TiN（窒化チタン）を有する。層ＬＹ１８は、SiO2を有する。層ＬＹ１９は、SiC（炭化ケイ素）を有する。層ＬＹ２０は、SOG（Spin On Glass）層である。
方法ＭＴを実行する制御部Ｃｎｔは、機能的には、図４に示すように、第１膜形成部ＣＰ１、第２膜形成部ＣＰ２、膜除去部ＣＰ３を備える。第１膜形成部ＣＰ１、第２膜形成部ＣＰ２、膜除去部ＣＰ３は、図１に示す方法ＭＴの実行を実現する。
方法ＭＴがエッチング処理のみを含む場合、方法ＭＴが成膜処理とエッチング処理とを含む場合の何れにおいても、第１膜形成部ＣＰ１、第２膜形成部ＣＰ２、および膜除去部ＣＰ３が用いられ得る。方法ＭＴがエッチング処理のみを含む場合、方法ＭＴが成膜処理とエッチング処理とを含む場合の何れにおいても、一台のプラズマ処理装置１０のみが用いられ得る。
なお、方法ＭＴが成膜処理とエッチング処理とを含む場合には、成膜処理およびエッチング処理のそれぞれは、処理システム１の処理モジュールＰＭ１〜処理モジュールＰＭ４の何れかによって行われ得る。処理モジュールＰＭ１〜処理モジュールＰＭ４は、成膜装置とエッチング装置とを含む。成膜装置、エッチング装置の何れか一方または両方は、プラズマ処理装置１０であり得る。
方法ＭＴが一台のプラズマ処理装置１０のみによって行われる場合、方法ＭＴが処理システム１の処理モジュールＰＭ１等によって行われる場合、の何れにおいても、方法ＭＴは真空一貫で実行され得る。
方法ＭＴは、ステップＳＴ１（第１工程）、ステップＳＴ２（第２工程）、ステップＳＴ３（第３工程）を備える。第１膜形成部ＣＰ１は、ステップＳＴ１を実行するように構成される。第２膜形成部ＣＰ２は、ステップＳＴ２を実行するように構成される。膜除去部ＣＰ３は、ステップＳＴ３を実行するように構成される。
ステップＳＴ１は、図５の（ｂ）部に示すように、マスクＭＫ１の表面ＦＳ２に第１膜Ｆ１を形成する。第１膜Ｆ１は、電極材料を有する。第１膜Ｆ１の電極材料は、例えば、RuまたはC（炭素）を有する。
エッチング層ＥＬが、図５の（ａ）部に示すように、電極材料層ＥＤを備える場合、第１膜Ｆ１は、ステップＳＴ１において、エッチング処理によって形成され得る。電極材料層ＥＤの材料は、第１膜Ｆ１の電極材料を含む。電極材料層ＥＤは、エッチング層ＥＬの表面ＦＳ１に延在する。ステップＳＴ１は、プラズマ処理装置１０の処理容器１２内に収容された基板Ｗに対して実行される。ステップＳＴ１は、電極材料層ＥＤをエッチングし、電極材料層ＥＤの材料のスパッタによって第１膜Ｆ１をマスクＭＫ１の表面ＦＳ２に形成する。
電極材料層ＥＤは、エッチング層ＥＬがMTJ領域を備える場合、MTJ領域に含まれ、例えばRu層であり得る。電極材料層ＥＤがRu層の場合、ステップＳＴ１において実行されるエッチング処理は、RIE（Reactive Ion Etching）であり得る。RIEのエッチング処理に用いるガスは、希ガス（例えばArガス）を主として含むが、希ガスと共に、例えばCH4ガス（更にO2ガス）を含み得る。
また、第１膜Ｆ１は、ステップＳＴ１において、成膜処理によって形成され得る。この場合、ステップＳＴ１は、プラズマ処理装置１０の処理容器１２内または処理システム１の成膜装置（処理モジュールＰＭ１等）の処理容器ＰＳ内に収容された基板Ｗに対して実行される。ステップＳＴ１は、CVD（Chemical Vapor Deposition）（化学蒸着）またはPVD（Physical Vapor Deposition）（物理蒸着）によって、第１膜Ｆ１を形成する。
ステップＳＴ２は、エッチング層ＥＬの表面ＦＳ１をエッチングすることによって、図５の（ｃ）部に示すように、エッチング層ＥＬの材料を有する第２膜Ｆ２を第１膜Ｆ１上に形成する。第２膜Ｆ２は、ステップＳＴ２において、エッチング処理によって形成される。
ステップＳＴ１がプラズマ処理装置１０によって行われた場合、ステップＳＴ２は、引き続きステップＳＴ１が行われたプラズマ処理装置１０によって、行われる。ステップＳＴ１が処理システム１の成膜装置（処理モジュールＰＭ１等）によって行われた場合、ステップＳＴ２は、基板Ｗが処理システム１のエッチング装置（処理モジュールＰＭ２等）に移送された後に、当該エッチング装置によって行われる。
ステップＳＴ２は、ステップＳＴ１においてエッチング処理が実行された場合には、ステップＳＴ１で行われたエッチング処理が引き続き行われてもよい。すなわち、ステップＳＴ２において実行されるエッチング処理は、RIEであり得る。RIEのエッチング処理に用いるガスは、希ガス（例えばArガス）を主として含むが、希ガスと共に、例えばCH4ガス（更にO2ガス）を含み得る。
ステップＳＴ３は、図５の（ｄ）部に示すように、ステップＳＴ２後の基板Ｗを処理ガスのプラズマに晒すことによって、第１膜Ｆ１および第２膜Ｆ２を、表面ＦＳ１および表面ＦＳ２を含む基板Ｗの表面から除去する。ステップＳＴ３によって、マスクＭＫ１を含むマスクＭＫ２が形成される。マスクＭＫ２は、ステップＳＴ３後のエッチング層ＥＬの表面ＦＳ１上に延びる。マスクＭＫ２は、エッチング層ＥＬに対する新たなマスクとして機能し得る。
ステップＳＴ３で用いられる処理ガスは、酸素（O）を有し得る。処理ガスは、酸素を有すると共に、希ガス（Arガス等）を含み得る。
方法ＭＴによれば、基板Ｗは、酸素を含む処理ガスのプラズマに晒されることによって、Ru等の電極材料の第１膜Ｆ１が、第１膜Ｆ１上に堆積し、エッチング層ＥＬの材料を有する第２膜Ｆ２と共に、マスクＭＫ１の表面ＦＳ２から好適に剥離され得る。このため、エッチング層ＥＬのエッチングにおいて、マスクＭＫ１等の残膜を十分に維持しつつ、マスクＭＫ１等の形状のCDの変化を十分に抑制し得る。従って、エッチング層ＥＬのエッチングによってエッチング層ＥＬの材料を含む膜がマスクＭＫ１の表面ＦＳ２上に形成され微細なエッチング加工が困難になる、という事態が回避され得る。
また、エッチング層ＥＬの表面ＦＳ１に電極材料層ＥＤが延在する場合が考えられ得る。この場合、エッチング層ＥＬのエッチングによって電極材料の第１膜Ｆ１の形成が行われ、エッチング層ＥＬのエッチングと第１膜Ｆ１の形成とが第１膜形成部ＣＰ１によってステップＳＴ１において共に行われる。従って、処理の簡略化が可能となり得る。
また、第１膜Ｆ１が化学蒸着または物理蒸着による成膜処理によって形成される場合には、第１膜Ｆ１の形成のタイミングが比較的に柔軟に調整され得る。
また、一つの例示的実施形態において、ステップＳＴ１、ステップＳＴ２、ステップＳＴ３を繰り返し実行してもよい。この場合、マスク残膜の維持、および、マスク形状のCDの変化の抑制が、より顕著に実現され得る。
また、一つの例示的実施形態において、方法ＭＴは、例えば、難揮発性材料の膜を含むMTJ領域を有するエッチング層ＥＬに対するエッチングに用いられ得る。この場合、４０［ｎｍ］以上のマスク残膜、４０［ｎｍ］以下のマスク形状のCDが、十分に実現され得る。このように、MTJ領域は難揮発性材料を有しているが、このように難揮発性材料のMTJ領域を有するエッチング層に対して上記の方法ＭＴが適用され得る。
また、第１膜Ｆ１は、RuまたはCの電極材料が用いられ得るので、第１膜Ｆ１の形成が比較的に容易に行われ得る。例えばエッチング層ＥＬがMTJ接合領域を含むような場合には、MTJ領域にはRu層が含まれているので、当該Ru層のRuを用いることによって、第１膜Ｆ１の形成がより容易に行われ得る。
エッチング層ＥＬが、図６に示す基板Ｗの構成のように、互いに離間して配置された複数の電極材料層ＥＤ（Ruを有する層ＬＹ３、層ＬＹ８、層ＬＹ１６）を含む場合が考えられ得る。この場合、複数の電極材料層ＥＤを用いて、ステップＳＴ１、ステップＳＴ２、ステップＳＴ３を繰り返し実行し得る。この場合のステップＳＴ１は、電極材料層ＥＤに対するエッチング処理によって第１膜Ｆ１を形成する。また、方法ＭＴが、エッチング処理によって第１膜Ｆ１を形成するステップＳＴ１と、成膜処理によって第１膜Ｆ１を形成するステップＳＴ１とを共に含む場合も考えられ得る。
以上、種々の例示的実施形態について説明してきたが、上述した例示的実施形態に限定されることなく、様々な省略、置換、及び変更がなされてもよい。また、異なる実施形態における要素を組み合わせて他の実施形態を形成することが可能である。
以上の説明から、本開示の種々の実施形態は、説明の目的で本明細書で説明されており、本開示の範囲及び主旨から逸脱することなく種々の変更をなし得ることが、理解されるであろう。したがって、本明細書に開示した種々の実施形態は限定することを意図しておらず、真の範囲と主旨は、添付の特許請求の範囲によって示される。
１…処理システム、１０…プラズマ処理装置、１１…キャリア取り付けポート、１２…処理容器、１２０…大気搬送室、１２０ａ…アライメント室、１２１…搬送アーム、１２ｃ…チャンバ、１２ｇ…開口、１２ｓ…側壁、１３…真空搬送室、１３１…搬送アーム、１４…ゲートバルブ、１５…支持部、１６…ステージ、１８…下部電極、１８ａ…第１プレート、１８ｂ…第２プレート、１８ｆ…流路、２０…静電チャック、２２…直流電源、２３…スイッチ、２４…フォーカスリング、２６ａ…配管、２６ｂ…配管、２８…ガス供給ライン、３０…上部電極、３２…部材、３４…天板、３４ａ…ガス吐出孔、３６…支持体、３６ａ…ガス拡散室、３６ｂ…ガス孔、３６ｃ…ガス導入口、３８…ガス供給管、４０…ガスソース群、４２…バルブ群、４４…流量制御器群、４８…バッフルプレート、５０…排気装置、５２…排気管、６２…第１の高周波電源、６３…整合器、６４…第２の高周波電源、６５…整合器、Ｃ…搬送容器、Ｃｎｔ…制御部、ＣＰ１…第１膜形成部、ＣＰ２…第２膜形成部、ＣＰ３…膜除去部、ＥＤ…電極材料層、ＥＬ…エッチング層、ＦＳ１…表面、ＦＳ２…表面、Ｆ１…第１膜、Ｆ２…第２膜、Ｇ１…ドア、Ｇ２…ドアバルブ、Ｇ３…ゲートバルブ、Ｇ４…ゲートバルブ、ＨＰ…ヒータ電源、ＨＴ…温度調節部、ＬＬＭ１…ロードロックモジュール、ＬＬＭ２…ロードロックモジュール、ＬＳ…載置台、ＬＹ１〜ＬＹ２０…層、ＭＫ１…マスク、ＭＫ２…マスク、ＭＴ…方法、ＰＭ１…処理モジュール、ＰＭ２…処理モジュール、ＰＭ３…処理モジュール、ＰＭ４…処理モジュール、ＰＳ…処理容器、ＲＡ…領域、ＲＢ…領域、ＳＷ…支持基板、Ｗ…基板。
一つの例示的実施形態において、基板を処理する処理装置が提供される。処理装置は、基板が収容されるように構成される処理容器と、処理装置を制御するように構成される制御部とを備える。制御部は、第１膜形成部と、第２膜形成部と、膜除去部とを備える。第１膜形成部は、処理容器内に収容された基板がエッチング層とマスクとを備えマスクがエッチング層の第１表面上に設けられている場合に、電極材料を有する第１膜をマスクの第２表面に形成するように処理装置を制御するように構成される。第２膜形成部は、第１膜形成部による第１膜の形成の後にエッチング層の第１表面をエッチングすることによって、エッチング層の材料を有する第２膜を第１膜上に形成するように処理装置を制御するように構成される。膜除去部は、第２膜形成部によって第２膜が形成された基板を、酸素を有する処理ガスのプラズマに晒すことによって、第１膜および第２膜を除去するように処理装置を制御するように構成される。

Claims (10)

  1. 基板を処理する方法であって、
    前記基板は、エッチング層とマスクとを備え、
    前記マスクは、前記エッチング層の第１表面上に設けられ、
    当該方法は、
    前記マスクの第２表面に第１膜を形成する第１工程と、
    前記エッチング層の前記第１表面をエッチングすることによって、該エッチング層の材料を有する第２膜を前記第１膜上に形成する第２工程と、
    前記第２工程後の前記基板を処理ガスのプラズマに晒すことによって、前記第１膜および前記第２膜を除去する第３工程と、
    を備え、
    前記第１膜は、電極材料を有し、
    前記処理ガスは、酸素を有する、
    方法。
  2. 前記エッチング層は、電極材料層を備え、
    前記電極材料層は、前記第１表面に延在し、
    前記第１工程は、前記電極材料層をエッチングし、該電極材料層の材料のスパッタによって前記第１膜を形成する、
    請求項１に記載の方法。
  3. 前記第１工程は、化学蒸着または物理蒸着によって前記第１膜を形成する、
    請求項１に記載の方法。
  4. 前記第１工程、前記第２工程、前記第３工程の一連の工程を繰り返し実行する、
    請求項１〜３の何れか一項に記載の方法。
  5. 前記エッチング層は、磁気トンネル接合領域を含む、
    請求項１〜４の何れか一項に記載の方法。
  6. 前記第１膜は、ルテニウムまたは炭素の電極材料を有する、
    請求項１〜５の何れか一項に記載の方法。
  7. 基板を処理する処理装置であって、
    前記基板が収容されるように構成される処理容器と、
    当該処理装置を制御するように構成される制御部と、
    を備え、
    前記制御部は、
    前記処理容器内に収容された前記基板がエッチング層とマスクとを備え、該マスクが該エッチング層の第１表面上に設けられている場合に、電極材料を有する第１膜を該マスクの第２表面に形成するように当該処理装置を制御するように構成される第１膜形成部と、
    前記第１膜形成部による前記第１膜の形成の後に前記エッチング層の前記第１表面をエッチングすることによって、該エッチング層の材料を有する第２膜を該第１膜上に形成するように当該処理装置を制御するように構成される第２膜形成部と、
    前記第２膜形成部によって前記第２膜が形成された前記基板を、酸素を有する処理ガスのプラズマに晒すことによって、前記第１膜および該第２膜を除去するように当該処理装置を制御するように構成される膜除去部と、
    を備える、
    処理装置。
  8. 前記第１膜形成部は、前記エッチング層が電極材料層を備え、該電極材料層が前記第１表面に延在する場合に、該電極材料層をエッチングし該電極材料層の材料のスパッタによって、前記第１膜を形成するように当該処理装置を制御するように構成される、
    請求項７に記載の処理装置。
  9. 基板を処理する処理システムであって、
    前記基板に対し成膜処理を行うように構成される成膜装置と、
    前記基板に対しエッチング処理を行うように構成されるエッチング装置と、
    当該処理システムを制御するように構成される制御部と、
    を備え、
    前記制御部は、
    前記成膜装置に収容された前記基板がエッチング層とマスクとを備え、該マスクが該エッチング層の第１表面上に設けられている場合に、電極材料を有する第１膜を該マスクの第２表面に形成するように当該処理システムを制御するように構成される第１膜形成部と、
    前記第１膜形成部による前記第１膜の形成の後に前記基板を前記エッチング装置に移送し前記エッチング層の前記第１表面をエッチングすることによって、該エッチング層の材料を有する第２膜を該第１膜上に形成するように当該処理システムを制御するように構成される第２膜形成部と、
    前記第２膜形成部によって前記第２膜が形成された前記基板を、酸素を有する処理ガスのプラズマに晒すことによって、前記第１膜および該第２膜を除去するように当該処理システムを制御するように構成される膜除去部と、
    を備える、
    処理システム。
  10. 前記第１膜形成部は、化学蒸着または物理蒸着によって前記第１膜を形成するように当該処理システムを制御するように構成される、
    請求項９に記載の処理システム。
JP2020534676A 2018-07-30 2019-07-30 基板を処理する方法、処理装置、および、処理システム Active JP7058332B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018142317 2018-07-30
JP2018142317 2018-07-30
PCT/JP2019/029885 WO2020027152A1 (ja) 2018-07-30 2019-07-30 基板を処理する方法、処理装置、および、処理システム

Publications (2)

Publication Number Publication Date
JPWO2020027152A1 true JPWO2020027152A1 (ja) 2021-08-02
JP7058332B2 JP7058332B2 (ja) 2022-04-21

Family

ID=69231825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020534676A Active JP7058332B2 (ja) 2018-07-30 2019-07-30 基板を処理する方法、処理装置、および、処理システム

Country Status (6)

Country Link
US (1) US11832524B2 (ja)
JP (1) JP7058332B2 (ja)
KR (1) KR20210035218A (ja)
CN (1) CN112352304A (ja)
TW (1) TWI812762B (ja)
WO (1) WO2020027152A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263420A (ja) * 1994-03-23 1995-10-13 Sony Corp 積層配線のドライエッチング方法およびドライエッチング装置
JP2005268252A (ja) * 2004-03-16 2005-09-29 Sony Corp 磁気記憶装置の製造方法
JP2010165980A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 磁性記憶素子を用いた半導体集積回路装置の製造方法
JP2012119564A (ja) * 2010-12-02 2012-06-21 Fujitsu Semiconductor Ltd 磁気抵抗効果素子及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299391A (ja) * 1992-04-16 1993-11-12 Sony Corp ドライエッチング方法
JP3185408B2 (ja) * 1992-09-29 2001-07-09 ソニー株式会社 ドライエッチング方法
US6177353B1 (en) * 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
US6893893B2 (en) * 2002-03-19 2005-05-17 Applied Materials Inc Method of preventing short circuits in magnetic film stacks
JP3818511B2 (ja) 2003-02-14 2006-09-06 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20060264054A1 (en) * 2005-04-06 2006-11-23 Gutsche Martin U Method for etching a trench in a semiconductor substrate
JP2007123766A (ja) * 2005-10-31 2007-05-17 Tokyo Electron Ltd エッチング方法、プラズマ処理装置及び記憶媒体
US20080194107A1 (en) * 2007-02-08 2008-08-14 Nec Electronics Corporation Method of manufacturing semiconductor device
CN101652841B (zh) * 2007-04-11 2012-01-18 株式会社爱发科 干蚀刻方法
KR100943860B1 (ko) * 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
CN102007570B (zh) * 2007-12-21 2013-04-03 朗姆研究公司 用高蚀刻速率抗蚀剂掩膜进行蚀刻
JP2010103224A (ja) 2008-10-22 2010-05-06 Toshiba Corp 磁気抵抗素子、及び磁気メモリ
JP2013258244A (ja) * 2012-06-12 2013-12-26 Tokyo Electron Ltd エッチング方法及びプラズマ処理装置
JP6041709B2 (ja) * 2013-03-05 2016-12-14 東京エレクトロン株式会社 金属層をエッチングする方法
KR102025256B1 (ko) * 2013-07-25 2019-09-26 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9123879B2 (en) * 2013-09-09 2015-09-01 Masahiko Nakayama Magnetoresistive element and method of manufacturing the same
JP2015084396A (ja) * 2013-09-19 2015-04-30 東京エレクトロン株式会社 エッチング方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9887350B2 (en) * 2015-05-31 2018-02-06 Headway Technologies, Inc. MTJ etching with improved uniformity and profile by adding passivation step
US9705071B2 (en) * 2015-11-24 2017-07-11 International Business Machines Corporation Structure and method to reduce shorting and process degradation in STT-MRAM devices
JP6656082B2 (ja) * 2016-05-19 2020-03-04 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263420A (ja) * 1994-03-23 1995-10-13 Sony Corp 積層配線のドライエッチング方法およびドライエッチング装置
JP2005268252A (ja) * 2004-03-16 2005-09-29 Sony Corp 磁気記憶装置の製造方法
JP2010165980A (ja) * 2009-01-19 2010-07-29 Hitachi Ltd 磁性記憶素子を用いた半導体集積回路装置の製造方法
JP2012119564A (ja) * 2010-12-02 2012-06-21 Fujitsu Semiconductor Ltd 磁気抵抗効果素子及びその製造方法

Also Published As

Publication number Publication date
CN112352304A (zh) 2021-02-09
JP7058332B2 (ja) 2022-04-21
US20220115589A1 (en) 2022-04-14
TWI812762B (zh) 2023-08-21
KR20210035218A (ko) 2021-03-31
US11832524B2 (en) 2023-11-28
WO2020027152A1 (ja) 2020-02-06
TW202013499A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
US10896821B2 (en) Asymmetric wafer bow compensation by physical vapor deposition
JP6211893B2 (ja) エッチング処理方法及び基板処理装置
CN112259457B (zh) 等离子体蚀刻方法、等离子体蚀刻装置和基板载置台
JP2007273620A (ja) 基板搬送装置及び基板処理装置
US20220131071A1 (en) Ion beam etching with sidewall cleaning
KR20160068668A (ko) Cu 배선의 형성 방법 및 성막 시스템, 기억 매체
TW202040684A (zh) 膜之蝕刻方法
TW201445627A (zh) 金屬層之蝕刻方法
JP2014183184A (ja) コバルト及びパラジウムを含む膜をエッチングする方法
JP2010199475A (ja) プラズマ処理装置のクリーニング方法及び記憶媒体
JP7058332B2 (ja) 基板を処理する方法、処理装置、および、処理システム
TWI723162B (zh) 磁阻元件之製造方法及磁阻元件之製造系統
US10790152B2 (en) Method for etching multilayer film
JP7390219B2 (ja) エッジリングの保持方法、プラズマ処理装置、及び基板処理システム
CN108257862A (zh) 半导体器件的制造方法、衬底处理装置及存储介质
TWI779102B (zh) 被加工物之處理方法
TW202119611A (zh) 半導體膜堆疊的積層圖案化
JP2016092102A (ja) 有機膜をエッチングする方法
US11640918B2 (en) Stage device, power supply mechanism, and processing apparatus
JP2010098247A (ja) 基板処理装置
TW202040689A (zh) 蝕刻膜之方法及電漿處理裝置
TW202334609A (zh) 測定方法及測定系統
TW201923895A (zh) 蝕刻方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210119

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220411

R150 Certificate of patent or registration of utility model

Ref document number: 7058332

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150