JPWO2019225121A1 - 電力用半導体素子の保護回路およびパワーモジュール - Google Patents

Abstract

電力用半導体素子の保護回路（１０００）は、電力用半導体素子（１）を駆動する駆動回路（５）と、並列に接続された第１の抵抗（３ａ）とインダクタ（３ｂ）とを含む電流検出部（３）と、電力用半導体素子（１）の短絡状態を検出する検出回路（４）とを備える。第１の抵抗（３ａ）の一端およびインダクタ（３ｂ）の一端は、電力用半導体素子（１）の一方の端子と接続される。検出回路（４）は、第１の抵抗（３ａ）およびインダクタ（３ｂ）に流れる電流に応じて変化する電力用半導体素子（１）の一方の端子の電圧と短絡検出電圧とを比較することによって、電力用半導体素子（１）の短絡状態を検出する。駆動回路（４）の基準電位が、第１の抵抗（３ａ）の他端およびインダクタ（３ｂ）の他端と接続される。

Description

本発明は、電力用半導体素子の保護回路およびパワーモジュールに関する。

大電力を制御できる電力用半導体素子は、直流または交流から周波数の異なる交流を発生させる電源回路、またはそのような電源回路を有する電力変換換装置において用いられている。電力用半導体素子を電力変換装置において用いる場合、アーム短絡または負荷短絡が発生した時の短絡電流による電力用半導体素子の破壊を防止するために、短絡保護回路が必要となる。

電力用半導体素子の短絡保護回路は、電力用半導体素子を流れる電流または電力用半導体素子に印加される電圧を測定し、測定された値が予め決められた値を超えた場合に、短絡電流を制限または遮断し、電力用半導体素子の破壊を防止する。

特許文献１には、電力用半導体素子の保護回路が記載されている。この保護回路は、図６に示されるように、シャント抵抗を用いて、電力用半導体素子に流れる電流を検出する。

特開２００７−２５９５３３号公報

特許文献１の図６のように、シャント抵抗による電流検出手段を用いて半導体素子を保護する場合、通常動作時でもシャント抵抗に電流が流れる。これによって、電力損失が発生する。

それゆえに、本発明の目的は、上記のような課題を解決するためになされたものであり、電力損失を低減することができる電力用半導体素子の保護回路およびパワーモジュールを提供することである。

本発明の電力用半導体素子の保護回路は、電力用半導体素子を駆動する駆動回路と、並列に接続された第１の抵抗とインダクタとを含む電流検出部と、電力用半導体素子の短絡状態を検出する検出部とを備える。第１の抵抗の一端およびインダクタの一端は、電力用半導体素子の一方の端子と接続される。検出部は、第１の抵抗およびインダクタに流れる電流に応じて変化する電力用半導体素子の一方の端子の電圧と短絡検出電圧とを比較することによって、電力用半導体素子の短絡状態を検出する。駆動回路の基準電位が、第１の抵抗の他端およびインダクタの他端と接続される。

本発明によれば、電流検出部が、並列に接続された第１の抵抗とインダクタとを含み、駆動回路の基準電位が、第１の抵抗の他端およびインダクタの他端と接続されることによって、電力損失を低減することができる。

実施の形態１による電力用半導体素子の保護回路１０００を示す図である。 従来例の電力用半導体素子の保護回路９０００を示す図である。 実施の形態１の保護回路１０００と、従来例の保護回路９０００の通常状態時（非短絡時）における動作例を示す図である。 実施の形態１の保護回路１０００と、従来例の保護回路９０００における短絡時における動作例を示す図である。 実施の形態２による電力用半導体素子の保護回路２０００を示す図である。 実施の形態３による電力用半導体素子の保護回路３０００を示す図である。 実施の形態４による電力用半導体素子の保護回路４０００を示す図である。 実施の形態５による電力用半導体素子の保護回路５０００を示す図である。 図８の保護回路５０００の詳細を示す図である。 実施の形態５の保護回路５０００の短絡状態時における動作例を示す図である。 実施の形態６による電力用半導体素子の保護回路６０００を示す図である。 図１１の判定回路１１の詳細を示す図である。 実施の形態６による判定回路１１の真理値表である。 実施の形態７による電力用半導体素子の保護回路７０００を示す図である。 実施の形態８のパワーモジュール１１１ａの構成を表わす図である。

実施の形態１．
図１は、実施の形態１による電力用半導体素子の保護回路１０００を示す図である。

図１に示すように、電力用半導体素子１の保護回路１０００は、駆動回路５と、電流検出部３と、検出部４と、遮断部６とを備える。

電力用半導体素子１は、Ｓｉ基板上に形成されるＩＧＢＴ（Insulated Gate Bipolar Transistor）である。電力用半導体素子１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＩＰＯＬＡＲトランジスタでもよい。電力用半導体素子１は、ＳｉＣ（Silicon Carbide）基板上に形成される電力用半導体素子、またはＧａＮ（Gallium Nitride）基板上に形成される電力用半導体素子でもよい。電力用半導体素子１は、電力用に使用される半導体素子であれば、これらに限らない。

電力用半導体素子１にダイオード２が逆並列に接続される。電力用半導体素子１のエミッタ端子は、ノードＮＤ１に接続される。

駆動回路５は、電力用半導体素子１を駆動する。駆動回路５は、たとえば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるインバータによって構成される。

電流検出部３は、並列に接続された第１の抵抗３ａとインダクタ３ｂとを含む。第１の抵抗３ａの一端およびインダクタ３ｂの一端は、ノードＮＤ１と接続される。ノードＮＤ１は、電力用半導体素子１のエミッタ端子および検出部４の入力と接続される。第１の抵抗３ａの他端およびインダクタ３ｂの他端は、基準電位ＶＳＳと接続される。ノードＮＤ１の電圧、すなわち、電力用半導体素子１のエミッタ端子の電圧と基準電位ＶＳＳとの差（以下、エミッタ電圧。）は、第１の抵抗３ａおよびインダクタ３ｂに流れる電流に応じて変化する。

検出部４は、第１の抵抗３ａおよびインダクタ３ｂに流れる電流に応じて変化するノードＮＤ１の電圧、すなわち電力用半導体素子１のエミッタ電圧Ｖｅと、予め定められた短絡検出電圧Ｖｓｅｎの大きさとを比較することによって、短絡状態を検出する。検出部４は、エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎ以下のときに、電力用半導体素子１が通常状態であると判定する。検出部４は、エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎを超えたときに、電力用半導体素子１が短絡状態であると判定する。検出部４は、電力用半導体素子１が通常状態であると判定したときには、状態判定信号Ｖｓｃをハイレベルに設定する。検出部４は、電力用半導体素子が短絡状態であると判定したときには、状態判定信号Ｖｓｃをロウレベルに設定する。

遮断部６は、状態判定信号Ｖｓｃに基づいて、駆動回路５へ入力される制御信号Ｖｓｉｇを遮断する。遮断部６は、例えば、駆動回路５へ入力される制御信号Ｖｓｉｇと、状態判定信号Ｖｓｃとを受ける論理積回路によって構成される。遮断部６は、駆動回路５へ内蔵されることも可能である。論理積回路は、状態判定信号Ｖｓｃがハイレベルのときには、制御信号Ｖｓｉｇを出力する。論理積回路は、状態判定信号Ｖｓｃがロウレベルのときには、制御信号Ｖｓｉｇを出力せず、一定値「０」（ロウレベル）を出力する。遮断部６は、論理積回路に限定されるものではなく、状態判定信号Ｖｓｃに基づいて駆動回路５から出力される駆動電圧Ｖｇを遮断する機能を有するものであればよい。

駆動回路５は、遮断部６から出力される制御信号Ｖｓｉｇに従って、駆動電圧Ｖｇを出力する。駆動回路５は、遮断部６の出力がロウレベルのときに、駆動電圧Ｖｇを出力しない。駆動回路５の基準電位は、第１の抵抗３ａの他端およびインダクタ３ｂの他端および基準電位ＶＳＳと接続される。駆動回路５がインバータで構成される場合には、インバータを構成するＮＭＯＳトランジスタのソースが接続される電位が駆動回路５の基準電位に相当する。

図２は、従来例の電力用半導体素子の保護回路９０００を示す図である。従来例の保護回路９０００は、一般的な短絡検出手段として抵抗９９のみで構成される電流検出部９９９を備える。

実施の形態１の通常状態時（非短絡時）の動作について説明する。
図３は、実施の形態１の保護回路１０００と、従来例の保護回路９０００の通常状態時（非短絡時）における動作例を示す図である。

図３において、Ｖｇｅは、従来例および実施の形態１における電力用半導体素子１のゲート電圧を表わす。Ｖｅ９は、従来例における電力用半導体素子１のエミッタ電圧、Ｖｅは、実施の形態１における電力用半導体素子１のエミッタ電圧を表わす。ＩＲ９は、従来例における電流検出部９９９内の抵抗９９を流れる電流、ＩＲ０は、実施の形態１における電流検出部３内の第１の抵抗３ａに流れる電流、ＩＬ０は、実施の形態１における電流検出部３内のインダクタ３ｂに流れる電流を表わす。

通常時（非短絡時）には、電力用半導体素子１のゲート電圧Ｖｇｅが上昇し、電力用半導体素子１のしきい値電圧を超えると電力用半導体素子１がオンとなる。これによって、電力用半導体素子１に電流Ｉｃが流れ始める。それに伴い、実施の形態１では、第１の抵抗３ａに電流ＩＲ０が流れる。また、インダクタ３ｂに流れる電流ＩＬ０は、１次遅れで上昇する。電力用半導体素子１に流れる電流Ｉｃは、電流検出部３に流れる電流に等しい。実施の形態１では、電力用半導体素子１が電流飽和状態になった後は、インダクタ３ｂに電流ＩＬが流れているため、第１の抵抗３ａに流れる電流ＩＲ０の減少量は大きい。その結果、第１の抵抗３ａでの電力損失が低下する。

一方、従来例では、電力用半導体素子１に流れる電流Ｉｃの全てが、電流検出部９９９内の抵抗９９に流れるため、電力用半導体素子１が電流飽和状態になった後でも、電流検出部９９９内の抵抗９９に流れる電流ＩＲ９の減少量は大きくならない。その結果、従来例では、実施の形態１よりも、電流検出部９９９内の抵抗９９で大きな電力損失が生じる。

上記のように、実施の形態１の電力用半導体素子１の保護回路１０００では、通常動作時(非短絡時)において、従来例の保護回路９０００に比べて、電力損失を低減することができる。また、従来例と同じ電力損失を許容する場合に、実施の形態１の電流検出部３内の第１の抵抗３ａの抵抗値を従来例の電流検出部９９９内の抵抗９９の抵抗値よりも大きくすることができる。その結果、本実施の形態では、短絡発生時の検出電圧（Ｖｅ）が大きくなり、短絡発生の検出精度を高くすることができる。

次に、実施の形態１の短絡時の動作について説明する。
図４は、実施の形態１の保護回路１０００と、従来例の保護回路９０００における短絡時における動作例を示す図である。

図４において、Ｖｇｅ１は、従来例における駆動回路５を遮断しない場合のゲート電圧、Ｖｇｅ２は、実施の形態１における駆動回路５を遮断しない場合のゲート電圧、Ｖｇｅ３は、実施の形態１における駆動回路５を遮断する場合のゲート電圧を表わす。

Ｖｅ９は、従来例における電力用半導体素子１のエミッタ電圧、Ｖｅは、実施の形態１における電力用半導体素子１のエミッタ電圧を表わす。ＩＲＳは、実施の形態１における電流検出部３内の第１の抵抗３ａに流れる電流、ＩＬＳは、実施の形態１における電流検出部３内のインダクタ３ｂを流れる電流、Ｉｃは、電力用半導体素子１に流れる電流を表わす。

図４に示すように、時刻ｔ１において電力用半導体素子１に過電流に流れて短絡動作が発生した場合、時刻ｔ２から電力用半導体素子１に流れる電流Ｉｃが上昇する。実施の形態１では、電流検出部３は、並列接続された第１の抵抗３ａとインダクタ３ｂとによって構成されるため、第１の抵抗３ａとインダクタ３ｂの電圧降下は等しい。短絡発生時に電力用半導体素子１に流れる電流Ｉｃは、第１の抵抗３ａとインダクタ３ｂとで分流される。

電力用半導体素子１に流れる電流変化ｄＩｃ／ｄｔが大きいため、インダクタ３ｂに流れる電流ＩＬＳは小さく、電流Ｉｃの大部分が第１の抵抗３ａに流れる。第１の抵抗３ａに電流ＩＲＳが流れると、電力用半導体素子１のエミッタ電圧Ｖｅが上昇する。従来例でも、同様に、電流Ｉｃが、電流検出部９９９内の抵抗９９に流れるので、電力用半導体素子１のエミッタ電圧Ｖｅ９が上昇する。

時刻ｔ３において、実施の形態１では、検出部４は、エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎと一致したときに、電力用半導体素子１が短絡状態であると判定し、状態判定信号Ｖｓｃをロウレベルに設定する。これによって、遮断部６によって、駆動回路５への制御信号Ｖｓｉｇが遮断される。その結果、電力用半導体素子１のゲート電圧Ｖｇｅ３が減少する。電力用半導体素子１のゲート電圧Ｖｇｅ３が０に近い値まで減少すると、電力用半導体素子１のエミッタ電圧Ｖｅが減少する。これに伴って、第１の抵抗３ａに流れる電流ＩＲＳが減少する。一方、インダクタ３ｂに流れる電流ＩＬＳは、１次遅れで徐々に上昇する。

従来例では、電力損失を小さくするため、電流検出部９９９内の抵抗９９の抵抗値を小さくする必要がある。抵抗９９の抵抗値を小さくするとトレードオフとして短絡発生時の検出電圧が小さくなり、検出精度が低くなる。一方、抵抗９９の抵抗値を大きくすると、検出電圧が大きくなり、検出精度は高くなるが、通常状態時において、大きな損失が発生する。

実施の形態１では、短絡発生時に電力用半導体素子１に大きな電流変化ｄＩｃ／ｄｔが生じた場合、まず、第１の抵抗３ａに電流が流れ、その後、１次遅れでインダクタ３ｂに電流が転流する。

実施の形態１では、通常動作時も同様に、電力用半導体素子１に流れる電流Ｉｃが、負荷と電源電圧で定められる電流に達した後、ｄＩｃ／ｄｔは小さくなる。そのため、第１の抵抗３ａに流れていた電流が、１次遅れでインダクタ３ｂに流れる。つまり、電力用半導体素子１に流れる電流変化ｄＩｃ／ｄｔが大きなごく短い期間のみ、第１の抵抗３ａに電流が流れるため、第１の抵抗３ａにおける電力損失を小さくすることができる。これによって、第１の抵抗３ａによる電力損失を大幅に低減できる。また、第１の抵抗３ａに大きな抵抗値を適用することによって、短絡発生時の検出電圧を大きくすることができるので、検出精度を高くすることができる。

実施の形態１では、短絡発生時の電流検出部３のエミッタ電圧Ｖｅによる保護回路の誤検出を防ぐためには、通常動作時に電力用半導体素子１に電流Ｉｃが流れた時のエミッタ電圧Ｖｅよりも短絡発生時の短絡検出電圧Ｖｓｅｎを大きく設定する必要がある。

通常動作時のエミッタ電圧Ｖｅは、インダクタ３ｂに流れる電流の変化ｄＩＬ０／ｄｔも影響する。インダクタ３ｂのインピーダンスが第１の抵抗３ａよりも低い場合、電力用半導体素子１に流れる電流Ｉｃは、インダクタ３ｂに流れる。その結果、インダクタ３ｂに流れる電流の変化ｄＩＬ０／ｄｔが大きくなり、エミッタ電圧Ｖｅが上昇する。エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎを超えると、検出部４は、短絡状態であると誤検出する。そのため、インダクタ３ｂのインピーダンスは、第１の抵抗３ａのインピーダンスよりも高く設定する必要がある。

インダクタ３ｂのインピーダンスは、第１の抵抗３ａのインピーダンスよりも高く設定されている場合、短絡が発生した瞬間の短絡電流は第１の抵抗３ａにほぼ流れるため、電力用半導体素子１のエミッタ電圧Ｖｅは、第１の抵抗３ａの電圧降下（Ｒ３×ＩＲＳ）に支配される。ここで、Ｒ３は第１の抵抗３ａの抵抗値、ＩＲＳは第１の抵抗３ａに流れる電流である。短絡発生時の電力用半導体素子１に流れる電流Ｉｃは、第１の抵抗３ａとインダクタ３ｂとで分流される。第１の抵抗３ａとインダクタ３ｂは並列接続されているため、第１の抵抗３ａの電圧降下（Ｒ３×ＩＲＳ）とインダクタ３ｂで発生する誘導起電力（Ｌ×ｄＩＬＳ／ｄｔ）は、どちらも、電力用半導体素子１のエミッタ電圧Ｖｅと等しくなる。Ｌは、インダクタ３ｂのインダクタンス、ＩＬＳは、インダクタ３ｂに流れる電流である。

以上より、本実施の形態では、誤動作無く正確に短絡発生時の状態を検出するには、インダクタ３ｂのインピーダンスを第１の抵抗３ａよりも高くし、かつ短絡発生時の短絡検出電圧Ｖｓｅｎと、インダクタ３ｂで発生する誘導起電力と、第１の抵抗３ａの電圧降下を式（１）の関係を満たすように設定する必要がある。ここで、式（１）の基準の電位は、駆動回路５の基準電位に接続されるＶＳＳ、第１の抵抗３ａの他端、およびインダクタ３ｂの他端に接続されるＶＳＳである。

Ve=L×dILS/dt=R3×IRS > Vsen > R3×IR0…(1)
式（１）において、ＩＬＳは短絡時にインダクタ３ｂに流れる電流であり、ＩＲＳは短絡時に第１の抵抗３ａに流れる電流であり、ＩＲ０は通常動作時に第１の抵抗３ａに流れる電流である。Ｌ×ｄＩＬＳ／ｄｔは、短絡発生時にインダクタ３ｂで発生する誘電起電力を表わす。Ｒ３×ＩＲＳは、短絡発生時の第１の抵抗３ａの電圧降下を表わす。Ｒ３×ＩＲ０は、通常状態時の第１の抵抗３ａの電圧降下を表わす。

さらに、本実施の形態では、駆動回路５の基準電位が第１の抵抗３ａの他端、インダクタ３ｂの他端、および基準電位ＶＳＳに接続されているので、電力用半導体素子１の制御端子（ゲート）に印加される電圧Ｖｇｅは、駆動回路５の駆動電圧Ｖｇからエミッタ電圧Ｖｅが減算された電圧となる。

したがって、短絡発生時に第１の抵抗３ａに電流が流れることでエミッタ電圧Ｖｅが上昇するが、電力用半導体素子１の制御端子にかかる電圧Ｖｇｅを制限することができる。つまり、電力用半導体素子１によって短絡電流のピーク値が抑制される負帰還の効果を得ることができる。その結果、電力用半導体素子１の飽和電流値すなわち短絡電流値が低く抑えられる。これによって、電力用半導体素子１にかかる電力を小さく制限することができる。したがって、短絡発生時から電力用半導体素子１が破壊するまでの時間を長くすることができる。よって、誤検出回避のためのフィルタ等により短絡状態の検出から駆動回路５を遮断するまでの時間が遅れた場合でも、電力用半導体素子１の破壊を抑制することができる。また、短絡時の電力用半導体素子１にかかる電力を小さく制限できるため、小さな短絡耐量すなわち小型の電力用半導体素子１を使用することもできる。

本実施の形態では、通常状態時(非短絡時)において、一般的な抵抗を用いた短絡検出手段を備える保護回路と比べて通常時の電力損失を低減することができる。通常動作時の電力損失を小さくしながら、短絡発生時の検出電圧を大きくすることによって検出精度を高くすることができる。

また、本実施の形態では、駆動回路５の基準電位が、駆動回路５の基準電位が第１の抵抗３ａの他端、インダクタ３ｂの他端、および基準電位ＶＳＳに接続されているので、電力用半導体素子１の制御端子にかかる電圧Ｖｇｅを制限する負帰還の効果が得られる。これによって、短絡電流の大きさを制限することができるので、短絡発生時に電力用半導体素子１に印加される電力を抑制することができる。その結果、電力用半導体素子１の破壊を抑制することができる。

特許文献１の図１の保護回路は、電力用半導体素子の電流検出手段と、電力用半導体素子の制御端子の電圧を検出する電圧検出手段とを備える。この保護回路は、電流検出手段の出力信号と電圧検出手段の出力信号とによって制御端子の電圧を制御することによって、電力用半導体素子の破壊を防止する。特許文献１の図１に示すように、電流検出手段からの信号と電圧検出手段からの信号とによって、電力用半導体素子を保護する場合、保護回路の回路規模が大きくなる。これに対して、本実施の形態の保護回路は、電流検出手段からの信号によって、電力用半導体素子を保護するので、保護回路の回路規模が小さい。

特許文献１の図５の保護回路は、カレントトランスを用いて電流を検出する。カレントトランスを用いた電流を検出する場合には、検出電流は高精度化するがコストが高くなる。これに対して、本実施の形態の保護回路は、カレントトランスを用いて電流を検出しない。

特許文献１の図６の保護回路は、シャント抵抗による電流検出手段を用いて電力用半導体素子を保護する。この保護回路では、通常動作時でもシャント抵抗に電流が流れる。これによって、電力損失が発生する。また、シャント抵抗の電力容量を満足するには、比較的小さい電力変換装置しか適用できない。これに対して、本実施の形態の保護回路は、シャント抵抗を用いて電力用半導体素子を保護しない。

特許文献１の図７の保護回路は、センス端子付きＩＧＢＴのセンス端子からシャント抵抗を用いて電流を検出する。電力用半導体素子（ＩＧＢＴ）内部にセンスセルが必要であり、電力用半導体素子のコストが高くなる。これに対して、本実施の形態の保護回路は、電力用半導体素子（ＩＧＢＴ）内部にセンスセルを設ける必要がない。

特許文献１の図８の保護回路は、インダクタのみを用いて電流を検出する。インダクタのみを用いて電流を検出するには、積分器が必要なため、保護回路が大きくなる。これに対して、本実施の形態の保護回路は、インダクタのみを用いて電流を検出しない。

実施の形態２．
図５は、実施の形態２による電力用半導体素子の保護回路２０００を示す図である。実施の形態２の保護回路２０００が、実施の形態１の保護回路１０００と相違する点は、電流検出部３が、ツェナーダイオード３ｃをさらに備える点である。

ツェナーダイオード３ｃは、第１の抵抗３ａおよびインダクタ３ｂに並列に接続される。ツェナーダイオード３ｃが追加されることによって、以下の２つの効果がある。

第１の効果について説明する。電力用半導体素子１の短絡時に電力用半導体素子１に電流変化ｄＩｃ／ｄｔが生じた場合、インダクタ３ｂではインダクタ３ｂのインダクタンスＬと電流変化ｄＩＬ／ｄｔとを乗算した電圧降下が発生する。この時、電力用半導体素子１のゲート電圧Ｖｇｅがインダクタ３ｂで発生する電圧降下によって低下し、電力用半導体素子１の電流変化ｄＩｃ／ｄｔが小さくなる。電力用半導体素子１の電流変化ｄＩｃ／ｄｔが小さくなると、インダクタ３ｂの電流変化ｄＩＬ／ｄｔも小さくなるので、インダクタ３ｂに発生する電圧降下が小さくなり、電力用半導体素子１のゲート電圧Ｖｇｅが上昇する。ゲート電圧Ｖｇｅが上昇すると、再び電力用半導体素子１の電流変化ｄＩｃ／ｄｔが大きくなり、インダクタ３ｂの電圧降下も大きくなる。

このように、短絡発生時にインダクタ３ｂで発生する電圧降下によって、電力用半導体素子１のゲート電圧Ｖｇｅが上昇と低下を繰り返す発振現象が生じる場合がある。

実施の形態２では、実施の形態１の電流検出部３が、ツェナーダイオード３ｃを備えることによって、電力用半導体素子１のエミッタ電圧Ｖｅの最大値をツェナーダイオード３ｃの降伏電圧の値で制限することができる。電力用半導体素子１のエミッタ電圧Ｖｅの最大値を制限することによって、電流検出部３で発生する電圧降下による電力用半導体素子１の発振現象を抑制することができる。これが、第１の効果である。ツェナーダイオード３ｃの降伏電圧値は、第１の抵抗３ａで設定される短絡発生時の短絡検出電圧Ｖｓｅｎよりも高い値に設定するのが好ましい。

第２の効果は、通常動作時に、電力用半導体素子１のエミッタ端子からコレクタ端子の方向に回生電流が流れたときに、電力用半導体素子１がオンするのを抑制できる点である。

電力用半導体素子１に回生電流が流れた場合、電力用半導体素子１のエミッタ端子からコレクタ端子の方向へ電流が流れる。実施の形態１では、電力用半導体素子１のエミッタ電圧Ｖｅが駆動回路５の基準電位ＶＳＳよりも低くなる。その結果、駆動回路５へオフの制御信号Ｖｓｉｇが入力されていても、電力用半導体素子１のゲート電圧Ｖｇｅが大きくなることによって、電力用半導体素子１がオフからオンに変化する。例えば、電力変換器のＮ側（下アーム）の電力用半導体素子１へオフの制御信号Ｖｓｉｇが入力され、Ｐ側（上アーム）の電力用半導体素子１はオンの制御信号が入力されているときには、回生電流によってＮ側の電力用半導体素子１がオンすると短絡状態となる。

実施の形態２では、第１の抵抗３ａおよびインダクタ３ｂと並列にツェナーダイオード３ｃが接続される。ツェナーダイオード３ｃの順方向電圧降下によって、電力用半導体素子１のエミッタ電圧Ｖｅの負電圧の大きさを制限し、電力用半導体素子１が誤ってオンすることを抑制する。

ここで、電力用半導体素子１に流れる還流電流の最大値がツェナーダイオード３ｃに流れた時のツェナーダイオード３ｃの順方向電圧降下の電圧値が、電力用半導体素子１のしきい値電圧より低く設定されるのが好ましい。

以上のように、電流検出部３は、並列に接続された第１の抵抗３ａとインダクタ３ｂとツェナーダイオード３ｃとを備えることによって、ツェナーダイオード３ｃの降伏電圧によってインダクタ３ｂで発生する電圧降下による電力用半導体素子の発振現象を抑制することができる。また、ツェナーダイオード３ｃの順方向電圧降下によって、電力用半導体素子１のエミッタ電圧Ｖｅの負電圧の大きさを制限し、電力用半導体素子１が誤ってオンすることを抑制することができる。

なお、ツェナーダイオード３ｃと並列に順方向電圧降下の電圧値が小さいダイオード（例えばショットキーバリアダイオード）を追加することによって、還流電流による負電圧の大きさを更に小さくすることもできる。

実施の形態３．
図６は、実施の形態３による電力用半導体素子の保護回路３０００を示す図である。実施の形態３の保護回路３０００が、実施の形態１の保護回路１０００と相違する点は、電流検出部３が、第２の抵抗３ｄをさらに備える点である。

第２の抵抗３ｄは、インダクタ３ｂに直列に接続される。第２の抵抗３ｄが追加されることによって、以下の２つの効果がある。

第１の効果は、第２の抵抗３ｄを用いて、電力用半導体素子１の短絡発生時において、電力用半導体素子１のエミッタ電圧Ｖｅを調整することができることである。これによって、検出精度を高くすることができる点である。

電力用半導体素子１が含まれる電源回路または電力変換装置（インバータ）等に接続される負荷が短絡した状態では、電力用半導体素子１が含まれるパワーモジュールの電源端子に接続される外部配線のインダクタまたはパワーモジュール内部の寄生インダクタンスが大きくなる。その結果、電力用半導体素子１に流れる電流Ｉｃの電流変化ｄＩｃ／ｄｔが小さくなる。これによって、電力用半導体素子の保護回路の電流検出部３のインダクタ３ｂに流れる電流ＩＬの電流変化ｄＩＬ／ｄｔも小さくなる。電流変化ｄＩＬ／ｄｔが小さくなると、実施の形態１において示した式（１）に示されるように、短絡発生時の電力用半導体素子１のエミッタ電圧Ｖｅが小さくなる。したがって、短絡発生時の短絡検出電圧Ｖｓｅｎを小さくする必要が生じる。短絡検出電圧Ｖｓｅｎが小さくなると、ノイズ等による影響で短絡状態を誤検出する問題が生じる。

実施の形態３では、電流検出部３のインダクタ３ｂに直列に第２の抵抗３ｄを追加することによって、第２の抵抗３ｄにおいて電圧降下（Ｒ３ｄ×Ｉ３ｄ）が発生する。Ｒ３ａは第１の抵抗３ａの抵抗値、Ｒ３ｄは第２の抵抗３ｄの抵抗値、Ｉ３ｄは第２の抵抗３ｄに流れる電流を表わす。抵抗値Ｒ３ｄを調整することによって、電力用半導体素子１のエミッタ電圧Ｖｅを調整することができるので、検出精度を高くすることができる。実施の形態３において、誤動作無く正確に短絡発生時の状態を検出するための条件は、式（２）のように変形される。

Ve=R3d×I3d+L×dILS/dt=R3a×IRS > Vsen > R3a×IR0…(2)
第２の効果は、実施の形態１よりも短絡発生時に電力用半導体素子１の制御端子にかかる電圧Ｖｇｅを制限する負帰還の効果を高くすることができる点である。これによって、電力用半導体素子１に流れる短絡電流Ｉｃが制限されるため、電力用半導体素子１にかかる電力を更に小さく制限することができる。

実施の形態３は、前述したように第２の抵抗３ｄの抵抗値を調整することによって、電力用半導体素子１のエミッタ電圧Ｖｅを調整することができる。すなわち、式（２）で示したように、短絡発生時の電力用半導体素子１のエミッタ電圧Ｖｅが実施の形態１よりも高くなることによって、電力用半導体素子１の制御端子にかかる電圧Ｖｇｅを制限する負帰還の効果をより高くすることができる。その結果、実施の形態３では、実施の形態１と比べて電力用半導体素子１に流れる短絡電流Ｉｃがより制限される。これによって、電力用半導体素子１にかかる電力を更に小さく制限することができる。なお、トレードオフとして通常動作時における第２の抵抗３ｄで発生する電力損失が大きくなる。よって、通常動作時の電力損失と短絡発生時の電力用半導体素子１にかかる電力の制限値のバランスを取りながら、第２の抵抗３ｄの抵抗値を設定する必要がある。

以上のように、実施の形態３の電力用半導体素子の保護回路は、実施の形態１の電流検出部３のインダクタ３ｂに直列に第２の抵抗３ｄを備えることによって、短絡発生時の電力用半導体素子１のエミッタ電圧Ｖｅを調整できるため、検出精度を高くすることができる。更に、エミッタ電圧Ｖｅを調整することによって、電力用半導体素子１の制御端子にかかる電圧Ｖｇｅを制限する負帰還の効果が高くなる。その結果、電力用半導体素子１に流れる短絡電流Ｉｃが制限されるため、電力用半導体素子１にかかる電力を更に小さく制限することができる。

図６では、インダクタ３ｂの他端が基準電位ＶＳＳに接続されているが、これに限定されるものではない。インダクタ３ｂと第２の抵抗３ｄの位置を入れ替え、インダクタ３ｂの一端を電力用半導体素子のエミッタ端子に接続し、第２の抵抗３ｄの一端をインダクタ３ｂの他端に接続し、第２の抵抗３ｄの他端を基準電位ＶＳＳに接続しても、同様の効果が得られる。

実施の形態４．
図７は、実施の形態４による電力用半導体素子の保護回路４０００を示す図である。

実施の形態４の保護回路４０００が、実施の形態の保護回路１０００と相違する点は、保護回路４０００が、遮断部６の代わりに遮断部７を備える点である。

遮断部７は、駆動回路５の出力と、第１の抵抗３ａの他端およびインダクタ３ｂの他端との間に配置される。遮断部７は、検出部４から出力される状態判定信号Ｖｓｃに従って、第１の抵抗３ａの他端、インダクタ３ｂ、および基準電位ＶＳＳと、駆動回路５の出力とを接続または遮断する。

遮断部７は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、バイポーラトランジスタまたはＲＴＣ（Real Time Control）回路などで構成される。遮断部７は、状態判定信号Ｖｓｃを用いて、第１の抵抗３ａの他端、インダクタ３ｂ、および基準電位ＶＳＳと、駆動回路５の出力とを接続または遮断する手段であれば、これに限らない。

図７に示すように、短絡発生時に検出部４から出力される状態判定信号Ｖｓｃによって、遮断部７がオンとなると、駆動回路５からの駆動電圧Ｖｇを基準電位ＶＳＳに引き下げられる。これによって、電力用半導体素子１にかかるゲート電圧Ｖｇｅが制御され、電力用半導体素子１の破壊を抑制する。遮断部７がＮＭＯＳトランジスタによって構成される場合には、検出部４は、電力用半導体素子１が通常状態であると判定したときには、状態判定信号Ｖｓｃをロウレベルに設定し、電力用半導体素子１が短絡状態であると判定したときには、状態判定信号Ｖｓｃをハイレベルに設定するものとしてもよい。

実施の形態１と比較すると、駆動回路５を介さずに検出部４から出力される状態判定信号Ｖｓｃを用いて遮断部７によって、電力用半導体素子１にかかるゲート電圧Ｖｇｅをより速く引き下げることができる。

以上のように、実施の形態４の電力用半導体素子の保護回路は、検出部４から出力される状態判定信号Ｖｓｃを用いて電力用半導体素子１のゲート電圧Ｖｇｅを制御する。これによって、短絡発生時に電力用半導体素子１にかかるゲート電圧Ｖｇｅを制御することが可能となる。その結果、本実施の形態では、実施の形態１よりも速くゲート電圧Ｖｇｅを引き下げることができるので、本実施の形態では、実施の形態１よりも電力用半導体素子１の破壊を抑制することができる。

実施の形態５．
図８は、実施の形態５による電力用半導体素子の保護回路５０００を示す図である。実施の形態５の保護回路５０００が、実施の形態１の保護回路１０００と相違する点は、実施の形態５の保護回路５０００が、第１のラッチ回路８、第２のラッチ回路９、および保持時間調整回路１０を備える点である。

第１のラッチ回路８は、検出部４の出力を受ける。第２のラッチ回路９の出力は、遮断部６と保持時間調整回路１０とに送られる。第２のラッチ回路９は、検出部４の出力を受ける。第２のラッチ回路９は、短絡状態が検出されたことを表わすエラー信号ＥＲＲを出力する。第１のラッチ回路８と第２のラッチ回路９とは外部からのリセット信号ＶＲ１によって、保持した状態をリセットする。

保持時間調整回路１０は、第１のラッチ回路８の出力と、外部からの制御信号ＡＤｊとを受ける。保護回路５０００が、第１のラッチ回路８、第２のラッチ回路９、および保持時間調整回路１０を備えることによって、以下の３つの効果が得られる。

第１の効果について説明する。電力用半導体素子１の短絡時に、検出部４は電流検出部３の電流変化に応じて変化するエミッタ電圧Ｖｅの大きさと、予め定められた検出電圧Ｖｓｅｎの大きさとを比較することによって短絡状態を判定し、遮断部６が制御信号Ｖｓｉｇを遮断する。しかしながら、制御信号Ｖｓｉｇが遮断される時間（以下、遮断時間）は、検出部４が短絡状態を判定している時間となる。保護回路５０００が、第１のラッチ回路８および保持時間調整回路１０を備えない場合、遮断時間を予め決めること、または調整することができない。遮断時間を調整できない場合、短絡時間よりも遮断時間が短い場合、遮断と短絡を繰り返す恐れがある。

実施の形態５では、保護回路５０００が、第１のラッチ回路８、および保持時間調整回路１０を備える。保持時間調整回路１０が遮断時間を調整して、第１のラッチ回路８が、調整した遮断時間の遮断信号Ｖｓｃを生成する。これによって、短絡時間よりも遮断時間が短くなることが無く、遮断と短絡を繰り返す発振現象を抑制することができる。

第２の効果は、第２のラッチ回路９によって、外部に短絡状態が検出されたことを表わすエラー信号ＥＲＲを出力できる点である。

実施の形態１では、検出部４が短絡状態を検出し、遮断部６が短絡状態を遮断することができるが、外部に短絡状態が検出されたことを表わすエラー信号を出力できない場合、外部からの制御信号Ｖｓｉｇを短絡状態に応じて制御することができない。保護回路５０００が、第２のラッチ回路９を備えることによって、外部に短絡状態が検出されたことを表わすエラー信号ＥＲＲを出力できるため、短絡状態の有無に合わせてユーザ側で制御信号Ｖｓｉｇを制御することができる。

第３の効果は、外部からのリセット信号ＶＲ１によって、第１のラッチ回路８と第２のラッチ回路９とをリセットできる点である。

リセット信号ＶＲ１によって、第１のラッチ回路８の保持状態をリセットすることによって、保持時間調整回路１０の予め決めた遮断時間よりも短い時間に遮断時間を設定することができる。これによって、ユーザ側で遮断時間を制御することができる。また、リセット信号ＶＲ１によって、短絡状態が検出されたことを表わすエラー信号ＥＲＲをリセットすることができる。

図９は、図８の保護回路５０００の詳細を示す図である。
図９に示すように、第１のラッチ回路８は、ワンショット回路８ｂと、ＲＳフリップフロップ８ａとを備える。第２のラッチ回路９は、ＲＳフリップフロップ９ａを備える。保持時間調整回路１０は、遅延回路１０ａと、ワンショット回路１０ｂとを備える。

図１０は、実施の形態５による電力用半導体素子の保護回路５０００における短絡時の動作例を示す図である。

図１０では、図９に示す各回路ブロックの詳細を示した保護回路５０００の各ノード（Ｖｓｉｇ、Ｖｓｉｇ２、Ｖｇｅ、Ｖｅ、Ｉｃ、検出部４の出力信号、Ｖｏ１、Ｖｓｃ、Ｖｓ１、ＶＲ２、Ｅｒｒ、ＶＲ１）に対応した信号を表す。

図１０に示すように、時刻ｔ１において電力用半導体素子１に過電流に流れて短絡動作が発生した場合、時刻ｔ２から電力用半導体素子１に流れる電流Ｉｃが上昇する。

時刻ｔ３において、エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎよりも大きくなると、電力用半導体素子１が短絡状態であると判定し、検出部４の出力信号がロウレベルからハイレベルに変化する。第１のラッチ回路８の内部のワンショット回路８ｂは、検出部４の出力信号の変化に応じて、ワンショットのパルス信号Ｖｏ１を生成する。

パルス信号Ｖｏ１は、第１のラッチ回路８の内部のＲＳフリップフロップ８ａのセット端子Ｓに入力される。ＲＳフリップフロップ８ａの出力端子Ｑの出力信号Ｖｓ１はロウレベルからハイレベルに変化し、ＲＳフリップフロップ８ａの出力端子Ｑｂの出力信号Ｖｓｃ（遮断信号）はハイレベルからロウレベルに変化する。出力信号Ｖｓｃは遮断部６に送られて、制御信号Ｖｓｉｇを遮断して、制御信号Ｖｓｉｇ２がロウレベルに変化する。パルス信号Ｖｏｌは、第２のラッチ回路９のＲＳフリップフロップ９ａのセット端子Ｓにも送られる。ＲＳフリップフロップ９ａの出力端子Ｑはロウレベルからハイレベルに変化し、短絡状態が検出されたことを表わすエラー信号ＥＲＲが外部に出力される。

時刻ｔ４において、エミッタ電圧Ｖｅが短絡検出電圧Ｖｓｅｎよりも小さくなると、検出部４の出力信号はハイレベルからロウレベルに変化する。

時刻ｔ５において、保持時間調整回路１０の内部の遅延回路１０ａは、予め遮断時間を制御する制御信号ＡＤｊを用いて遅延回路１０ａの遅延時間τを設定する。遅延回路１０ａは、ＲＳフリップフロップ８ａの出力信号Ｖｓ１を遅延時間τだけ遅延させる。ワンショット回路１０ｂは、遅延回路１０ａの出力信号を受けて、ＲＳフリップフロップ８ａの出力信号Ｖｓ１から遅延時間τだけ遅れたワンショットのパルス信号ＶＲ２を生成する。パルス信号ＶＲ２は、ＲＳフリップフロップ８ａのリセット端子Ｒ２に入力される。これによって、ＲＳフリップフロップ８ａの出力状態がリセットされて、遮断信号Ｖｓｃがハイレベルからロウレベルに変化する。従って、遮断信号Ｖｓｃは、保持時間調整回路１０で設定した時間τだけ制御信号Ｖｓｉｇを遮断することができる。

時刻ｔ６において、外部からリセット信号ＶＲ１をロウレベルからハイレベルに変化させると、ＲＳフリップフロップ９ａはリセットされて、エラー信号Ｅｒｒがハイレベルからロウレベルに変化する。

以上のように、実施の形態５の保護回路５０００は、第１のラッチ回路８、第２のラッチ回路９、および保持時間調整回路１０を備えることによって、上述のように３つの効果が得られる。第１の効果は、短絡時間よりも遮断時間が短くなることが無く、遮断と短絡を繰り返す発振現象を抑制する効果である。第２の効果は、外部に短絡状態の有無を表わす信号をできる効果である。第３の効果は、保持時間調整回路１０によって予め設定された遮断時間以外に遮断時間を制御できる効果である。

実施の形態６．
図１１は、実施の形態６による電力用半導体素子の保護回路６０００を示す図である。実施の形態６の保護回路６０００が、実施の形態３の保護回路３０００と相違する点は、実施の形態の保護回路６０００の検出部４は、第１の検出回路４ａ、第２の検出回路４ｂ、および判定回路１１を備える点である。

第１の検出回路４ａは、電力用半導体素子１のエミッタ電圧Ｖｅ（ＶＳＳ電位を基準）の大きさと、予め定められた第１の短絡検出電圧Ｖｓｅｎ１の大きさとを比較することによって、短絡状態を検出する。第１の検出回路４ａは、検出結果を表わす信号Ｖｓ１を出力する。

第２の検出回路４ｂは、第２の抵抗３ｄの電圧Ｖｒ（ＶＳＳ電位を基準）の大きさと、予め定められた第２の短絡検出電圧Ｖｓｅｎ２の大きさとを比較することによって、短絡状態を検出する。第２の検出回路４ｂは、検出結果を表わす信号Ｖｓ２を出力する。

判定回路１１は、第１の検出回路４ａの出力信号Ｖｓ１と第２の検出回路４ｂの出力信号Ｖｓ２とに応じて、電力変換器における短絡経路を判定する。判定回路１１は、さらに、電力用半導体素子が短絡状態であると判定したときには、遮断部６において駆動回路５へ入力される制御信号Ｖｓｉｇを遮断する。判定回路１１は、判定した短絡経路を表わす信号を外部へ出力する。

電力用半導体素子が含まれる電力変換器では、発生原因によって短絡経路が異なる短絡の経路がある。一般的な電力変換器の短絡経路としては、上アームと下アームとが短絡するアーム短絡、電力変換器の負荷が短絡する出力短絡、電力変換器の負荷が接地電位に短絡する地絡とがある。アーム短絡では、上アームと下アームとが直列に短絡し、短絡電流が流れる速度が速いため、短絡電流の電流変化（ｄＩｃ／ｄｔ）が大きくなる。一方、出力短絡と地絡では、電力変換器の負荷を介して短絡電流が流れる。負荷の大きさによってｄＩｃ／ｄｔの値が変化し、アーム短絡におけるｄＩｃ／ｄｔよりも小さくなる。

実施の形態６による電力用半導体素子１の保護回路６０００の検出部４は、第１の検出回路４ａと、第２の検出回路４ｂと、判定回路１１とを備えることによって、以下の効果が得られる。

実施の形態６による電力用半導体素子１の保護回路６０００の効果は、ｄＩｃ／ｄｔが異なる短絡経路においてアーム短絡とその他の短絡（出力短絡と地絡）とを判別できる点である。その結果、判定回路１１で判別した短絡の経路に応じて電力用半導体素子１の破壊を抑制することができる。

ｄＩｃ／ｄｔが大きいアーム短絡が発生した場合、インダクタ３ｂで発生する電圧降下が大きくなる。第１の検出回路４ａの短絡検出電圧Ｖｓｅｎ１をアーム短絡発生時のエミッタ電圧Ｖｅ（Ｖｅ＿ａｒｍ）よりも小さく設定（Ｖｓｅｎ１＜Ｖｅ＿ａｒｍ）する。

ｄＩｃ／ｄｔが小さい出力短絡または地絡が発生した場合、インダクタ３ｂで発生する電圧降下は小さくなり、第２の抵抗３ｄで発生する電圧降下が支配的となる。短絡状態によって電力用半導体素子１の電流が飽和した時、第２の抵抗３ｄに流れる電流Ｉ３ｄｓａｔは、電力用半導体素子に流れる電流Ｉｃが第１の抵抗３ａと第２の抵抗３ｄで分流されるため、Ｉｃ×Ｒ３ａ／（Ｒ３ａ＋Ｒ３ｄ）となる。

したがって、第１の検出回路４ａの短絡電出電圧Ｖｓｅｎ１を、Ｉ３ｄｓａｔとＲ３ｄの積よりも大きく設定し、かつアーム短絡発生時のエミッタ電圧Ｖｅ＿ａｒｍより小さく設定することによって、電力変換器のアーム短絡を検出することができる。

第２の検出回路４ｂの短絡検出電圧Ｖｓｅｎ２を、Ｉ３ｄｓａｔとＲ３ｄの積よりも小さく設定し、かつ第１の検出回路４ａの短絡検出電圧Ｖｓｅｎ１よりも小さく設定し、かつ通常動作時における第２の抵抗３ｄの抵抗値Ｒ３ｄと第２の抵抗３ｄに流れる電流ＩＲ３ｄよりも大きく設定することによって、電力変換器のアーム短絡と出力短絡と地絡とを検出することができる。

判定回路１１は、第１の検出回路４ａの検出結果と第２の検出回路４ｂの検出結果も用いて短絡の経路を判定する。

実施の形態６において、誤動作無く正確に判定回路１１によって、電力変換器の短絡経路を判定するため条件は式（３）のように変形される。

Ve_arm=I3ｄ+L×dILS_arm/dt > Vsen1 > I3dsat×R3d > Vsen2 > R3d×IR3d…(3)
式（３）において、ｄＩＬＳ＿ａｒｍはアーム短絡時にインダクタ３ｂに流れる電流である。

図１２は、図１１の判定回路１１の詳細を示す図である。
判定回路１１は、ＯＲ回路１１ａと、ＮＯＴ回路１１ｄと、ＮＯＴ回路１１ｃと、ＡＮＤ回路１１ｂとを備える。

ＯＲ回路１１ａは、第１の検出回路４ａの出力信号Ｖｓ１と、第２の検出回路４ｂの出力信号Ｖｓ２との論理和を出力する。ＯＲ回路１１ａの出力信号は、状態判定信号Ｅｒｒ０として外部に出力される。ＮＯＴ回路１１ｄは、ＯＲ回路１１ａの出力を反転して、遮断信号Ｖｓｃを出力する。

第１の検出回路４ａの出力信号Ｖｓ１は、状態判定信号Ｅｒｒ１として外部に出力される。

ＮＯＴ回路１１ｃは、第１の検出回路４ａの出力信号Ｖｓ１を反転する。ＡＮＤ回路１１ｂは、ＮＯＴ回路１１ｃの出力信号と、第２の検出回路４ｂの出力信号Ｖｓ２との論理積を出力する。ＡＮＤ回路１１ｂの出力信号は、状態判定信号Ｅｒｒ２として外部に出力される。

短絡発生時に判定回路１１から出力される状態判定信号Ｖｓｃに基づいて、駆動回路５へ入力される制御信号Ｖｓｉｇを遮断する。第１の検出回路４ａが、電力変換器がアーム短絡であると判定した時には、出力信号Ｖｓ１はハイレベルになる。第２の検出回路４ｂが、電力変換器が出力短絡、地絡の何れかの短絡であると判定した時には、出力信号Ｖｓ２はハイレベルになる。

図１３は、判定回路１１の真理値表を示す図である。図１３に示すように、判定回路１１に基づいて、駆動回路５へ入力される制御信号Ｖｓｉｇを遮断する信号Ｖｓｃは、電力変換器が通常状態であると判断した時にハイレベルであり、電力変換器がアーム短絡、出力短絡、地絡の何れかの短絡状態であると判定した時にロウレベルになる。

外部へ出力される状態判定信号Ｅｒｒ０は、判定回路１１によって電力変換器が通常状態であると判定された時はロウレベルになり、判定回路１１によって電力変換器がアーム短絡、出力短絡、地絡の何れかの短絡状態であると判定された時にハイレベルになる。

状態判定信号Ｅｒｒ１は、判定回路１１によって電力変換器がアーム短絡であると判定された時には、ハイレベルになり、判定回路１１によって電力変換器がアーム短絡であると判定されない時には、ロウレベルになる。

状態判定信号Ｅｒｒ２は、判定回路１１によって電力変換器が出力短絡または地絡であると判定された時には、ハイレベルになり、判定回路１１によって電力変換器が出力短絡または地絡であると判定さない時には、ロウレベルとなる。

実施の形態７．
図１４は、実施の形態７による電力用半導体素子の保護回路７０００を示す図である。

保護回路７０００は、実施の形態６の保護回路６０００と実施の形態５の保護回路５０００とを組み合わせたものである。

図１４に示すように、保護回路７０００は、第１の検出回路４ａと判定回路１１との間に、第１のラッチ回路８ｃと、第２のラッチ回路９ｃと、保持時間調整回路１０ｃとを備える。

保護回路７０００は、さらに、第２の検出回路４ｂと判定回路１１との間に、第１のラッチ回路８ｄと、第２のラッチ回路９ｄと、保持時間調整回路１０ｄとを備える。

保持時間調整回路１０ｃ、１０ｄへの入力信号は判定回路１１ｂの出力信号Ｅｒｒ１（アーム短絡検出信号）とＥｒｒ２（出力短絡、または地絡検出信号）を用いているが、保護回路５０００と同じ効果を得ることができる。

以上のように、実施の形態７の保護回路は、実施の形態６の保護回路６０００と実施の形態５の保護回路５０００の両方の機能を備えるので、保護回路５０００と保護回路６０００のそれぞれの効果を両方実現することができる。

実施の形態８．
図１５は、実施の形態８のパワーモジュール１１１ａの構成を表わす図である。

図１５に示すように、パワーモジュール１１１ａは、１つのパッケージに実装された電力用半導体素子１と、実施の形態１の電力用半導体素子の保護回路１０００とを備える。パワーモジュール１１１ａは、電力用半導体素子と電力用半導体素子の保護回路をそれぞれ一つ内蔵した構成（１ｉｎ１モジュール）を有する。パワーモジュール１１１ａは、電力用半導体素子と電力用半導体素子の保護回路をそれぞれ２つ以上内蔵した構成を有する構成（２ｉｎ１モジュールまたは６ｉｎ１モジュール）でもよい。また、実施の形態１の電力用半導体素子の保護回路１０００に代えて、実施の形態２〜７の電力用半導体素子の保護回路２０００〜６０００を用いてもよい。

実施の形態８では、パワーモジュールに実施の形態１〜７のいずれかの電力用半導体素子の保護回路を適用することによって、短絡動作時に電力用半導体素子の破壊を抑制する効果が高いパワーモジュールを提供することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 電力用半導体素子、２ フリーホイールダイオード、３，９９９ 電流検出部、３ａ 第１の抵抗、３ｂ インダクタ、３ｃ ツェナーダイオード、３ｄ 第２の抵抗、４ 検出部、４ａ 第１の検出回路、４ｂ 第２の検出回路、５ 駆動回路、６，７ 遮断部、８，８ｃ，９ｃ，８ｄ，９ｄ ラッチ回路、８ａ，９，９ａ ＲＳフリップフロップ、８ｂ，１０ｂ ワンショット回路、１０，１０ｃ，１０ｄ 保持時間調整回路、１０ａ 遅延回路、１１ 判定回路、１１ａ ＯＲ回路、１１ｂ ＡＮＤ回路、１１ｃ，１１ｄ ＮＯＴ回路、９９ 抵抗、１１１ａ パワーモジュール、１０００，２０００，３０００，４０００，５０００，６０００，７０００，９０００ 電力用半導体素子の保護回路。

Claims (16)

1. 電力用半導体素子を駆動する駆動回路と、
   並列に接続された第１の抵抗とインダクタとを含む電流検出部と、
   前記電力用半導体素子の短絡状態を検出する検出部とを備え、
   前記第１の抵抗の一端および前記インダクタの一端は、前記電力用半導体素子の一方の端子と接続され、
   前記検出部は、前記第１の抵抗および前記インダクタに流れる電流に応じて変化する前記電力用半導体素子の一方の端子の電圧と予め定められた短絡検出電圧とを比較することによって、前記電力用半導体素子の短絡状態を検出し、
   前記駆動回路の基準電位が、前記第１の抵抗の他端および前記インダクタの他端と接続される、電力用半導体素子の保護回路。
2. 前記インダクタのインピーダンスは、前記第１の抵抗のインピーダンスよりも高い、請求項１に記載の電力用半導体素子の保護回路。
3. 前記駆動回路の前記基準電位と、前記第１の抵抗の他端および前記インダクタの他端とが接続され、
   前記インダクタのインダクタンス値と前記電力用半導体素子の短絡時に前記インダクタに流れる電流の時間変化との積、および前記第１の抵抗の抵抗値と前記電力用半導体素子の短絡時に前記第１の抵抗に流れる電流値との積は、前記電力用半導体素子のエミッタ電圧に相当し、
   前記電力用半導体素子が短絡時に、前記短絡検出電圧は、前記電力用半導体素子のエミッタ電圧よりも小さく、
   前記電力用半導体素子が通常動作に、前記短絡検出電圧は、前前記電力用半導体素子のエミッタ電圧よりも大きい、請求項２に記載の電力用半導体素子の保護回路。
4. 前記電流検出部は、前記第１の抵抗および前記インダクタと並列に接続されたツェナーダイオードを備える、請求項１に記載の電力用半導体素子の保護回路。
5. 前記ツェナーダイオードの降伏電圧値は、前記短絡検出電圧よりも高い、請求項４に記載の電力用半導体素子の保護回路。
6. 前記ツェナーダイオードの順方向電圧降下の電圧値は、前記電力用半導体素子のしきい値電圧よりも低い、請求項４に記載の電力用半導体素子の保護回路。
7. 前記電流検出部は、前記インダクタに直列に接続された第２の抵抗をさらに備える、請求項１に記載の電力用半導体素子の保護回路。
8. 前記駆動回路の前記基準電位と、前記第１の抵抗の他端と、前記第２の抵抗の他端とが接続され、
   前記インダクタのインダクタンス値と前記電力用半導体素子の短絡時に前記インダクタに流れる電流の時間変化との積と前記第２の抵抗の抵抗値と前記電力用半導体素子の短絡時に前記第２の抵抗に流れる電流値との積との和、および前記第１の抵抗の抵抗値と前記電力用半導体素子の短絡時に前記第１の抵抗に流れる電流値との積は、前記電力用半導体素子のエミッタ電圧に相当し、
   前記電力用半導体素子が短絡時に、前記短絡検出電圧は、前記電力用半導体素子のエミッタ電圧よりも小さく、
   前記電力用半導体素子が通常動作時に、前記短絡検出電圧は、前記電力用半導体素子のエミッタ電圧よりも大きい、請求項７に記載の電力用半導体素子の保護回路。
9. 前記検出部は、前記電力用半導体素子が短絡状態であるか否かを示す状態判定信号を出力し、
   前記状態判定信号に従って、前記駆動回路へ入力される制御信号を遮断する遮断部をさらに備えた、請求項１に記載の電力用半導体素子の保護回路。
10. 前記検出部は、前記電力用半導体素子が短絡状態であるか否かを示す状態判定信号を出力し、
    前記駆動回路の出力と、前記第１の抵抗の他端および前記第２の抵抗の他端との間に配置された遮断部とを備え、
    前記遮断部は、前記状態判定信号に従って、前記駆動回路の出力と、前記第１の抵抗の他端および前記インダクタの他端との間を接続または遮断する、請求項７に記載の電力用半導体素子の保護回路。
11. 前記検出部で検出した信号を保持して、前記状態判定信号を出漁する第１のラッチ回路と、
    前記検出部で検出した信号を保持し、前記電力用半導体素子が短絡状態であるか否かを示す信号を外部へ出力する第２のラッチ回路と、
    前記第１のラッチ回路の保持時間を調整する保持時間調整回路とを備える、請求項９に記載の電力用半導体素子の保護回路。
12. 前記第１のラッチ回路および前記第２のラッチ回路は、外部からのリセット信号によってリセットされる、請求項１１に記載の電力用半導体素子の保護回路。
13. 前記検出部は、
    前記電力用半導体素子の一方の端子の電圧と、第１の短絡検出電圧とを比較することによって、前記電力用半導体素子の短絡状態を検出する第１の検出回路と、
    前記第２の抵抗の一端の電圧と、第２の短絡検出電圧とを比較することによって、前記電力用半導体素子の短絡状態を検出する第２の検出回路と、
    前記第１の検出回路の検出結果と前記第２の検出回路の検出結果とに基づいて、前記電力用半導体素子が含まれる電力変換器における短絡経路を判定する判定回路とを備える、請求項７に記載の電力用半導体素子の保護回路。
14. 前記判定回路は、前記第１の検出回路の検出結果と前記第２の検出回路の検出結果とに基づいて、前記電力変換器の状態が、通常状態と、アーム短絡状態と、出力短絡状態または地絡状態とのうちのいずれかであるか判定する、請求項１３に記載の電力用半導体素子の保護回路。
15. 前記インダクタのインダクタンス値と前記電力用半導体素子の短絡時に前記インダクタに流れる電流の時間変化との積と前記第２の抵抗の抵抗値と前記電力用半導体素子の短絡時に前記第２の抵抗に流れる電流値との積との和、および前記第１の抵抗の抵抗値と前記電力用半導体素子の短絡時に前記第１の抵抗に流れる電流値との積は、前記電力用半導体素子のエミッタ電圧に相当し、
    前記第１の短絡検出電圧は、前記電力用半導体素子が含まれる電力変換器でのアーム短絡発生時の前記電力用半導体素子のエミッタ電圧よりも小さく、
    前記第２の短絡検出電圧は、前記電力用半導体素子の飽和電流と前記第２の抵抗の抵抗値との積よりも小さく、
    前記第１の短絡検出電圧は、前記第２の短絡検出電圧よりも大きく、
    前記第２の短絡検出電圧は、通常動作時の前記第２の抵抗の抵抗値と前記第２の抵抗に流れる電流との積よりも大きい、請求項１３に記載の電力用半導体素子の保護回路。
16. １つのパッケージに実装された前記電力用半導体素子と、請求項１〜１５のいずれか１項に記載の電力用半導体素子の保護回路とを備えるパワーモジュール。

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