JPWO2019198360A1 - 力率改善制御回路 - Google Patents

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Abstract

従来はソフトスタート動作できないような短時間の瞬間停止時にもオーバーシュートの発生を抑制できる力率改善回路及びこれを使用したスイッチング電源装置を提供する。昇圧チョッパの出力電圧と基準電圧との差を増幅する信号を出力する誤差信号生成部と、この誤差信号生成部の応答特性を制御する応答制御部と、三角波信号を出力する発振部と、昇圧チョッパのインダクタ電流のゼロ電流を検出するゼロ電流検出部と、ゼロ電流検出信号、誤差信号及び三角波信号に基づいてスイッチング素子に対する駆動信号を生成する駆動信号生成部と、ゼロ電流検出信号に基づいて交流入力電圧の遮断状態を検出する入力遮断検出部とを備えている。発振部は三角波信号の傾きを、入力遮断検出部が入力遮断状態を検出したときに、入力遮断状態を検出していないときに比較して大きな傾きに制御する。

Description

本発明は、力率改善回路及びこれを使用したスイッチング電源装置に関する。
７５Ｗ以上のスイッチング電源装置は、高調波電流規制を満たすために力率改善機能を有する必要がある。この種のスイッチング電源装置としては、交流商用電源の交流電圧を整流する全波整流回路と、この全波整流回路の出力側に接続された力率を改善しながら所定の出力電圧を得るＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）コンバータを適用したＡＣＤＣコンバータで構成される第１コンバータと、この第１コンバータの出力側に接続されたＤＣＤＣコンバータで構成される第２コンバータとを備えた構成が提案されている（例えば、特許文献１参照）。
この特許文献１に記載された先行技術では、第１コンバータの出力電圧を出力電圧モニタ回路で３つの閾値電圧を用いてモニタすることにより、電源回路の動作状態を３段階にモニタし、モニタ結果をＶＡＯクランプコントロール回路に出力する。このＶＡＯクランプコントロール回路では、電圧アンプ（エラーアンプ）の出力電圧を２段階以上で任意にクランプ電圧を制御する。
したがって、電圧アンプの出力最高電圧を２種以上にクランプして実質的に昇圧コンバータのスイッチング素子に対する最大オン幅を抑制し、ソフトスタート機能を発揮するようにしている。
また、交流入力電圧のオフ状態を検出し交流入力電圧の瞬間停止時にもソフトスタート動作を行わせるようにことが提案されている（特許文献２参照）。
さらに、近年では、力率改善回路（ＰＦＣ）の応答性を制御することにより、力率改善回路の出力電圧のオーバーシュート、過電圧や過度のアンダーシュート、出力電圧低下を抑制したいユーザーの要求に対応するためにエラーアンプの応答性を補助する機能を持った制御ＩＣが提案されている（非特許文献１参照）。
特開２０１０−２７９１９０号公報 特開２０００−１１６１３４号公報
"電流連続モード制御 力率改善ＩＣ"１５／３０頁、［online］、［平成３０年２月１３日検索］、インターネット＜ＵＲＬ：https://felib.fujielectric.co.jp/download/details.htm?dataid=1734586&site=japan&lang=ja＞
特許文献１に記載された先行技術では、力率改善回路のエラーアンプ出力電圧に対するクランプ電圧が離散的に準備されるため、入力復電に応じてエラーアンプの出力電圧がクランプ電圧に掛からずスムーズに変化して出力電力供給可能な場合と、クランプ電圧に掛かるために供給電力制限が掛かり電源装置の出力が低下する場合が発生する可能性があり、各クランプ電圧を電源装置の電力容量毎などで変更する必要が生じるという課題がある。
また、特許文献２に記載された先行技術では、交流入力のオフ状態を検出し、瞬時停止時にもソフトスタート動作を行わせることができるが、ソフトスタート動作による供給電力制限によって出力電圧低下を抑制することが難しいという課題がある。
さらに、非特許文献１に記載された先行技術では、力率改善回路のエラーアンプの応答性を補助する機能を有しているが、比較的短時間の瞬間停止において、制御ＩＣ電源電圧が低下するものの低電圧誤動作防止信号ＵＶＬＯがＨレベルとなる電圧までは低下しないときは、ソフトスタート機能をリセットすることができない。そのため、交流入力が復電したときに、応答性の補助によってエラーアンプ出力が必要以上に高くなってしまって広いオン幅でスイッチングを再開し、補助をしない場合以上のオーバーシュートを発生させる可能性があるという未解決の課題がある。
そこで、本発明は、上記従来技術の課題に着目してなされたものであり、電源システムコストを増加させることなく、入力急変や負荷急変時の力率改善回路の出力電圧変化を抑制しつつ、制御回路のリセットが掛からずソフトスタート動作できないような短時間の瞬間停止時にもオーバーシュートの発生を抑制できる力率改善回路及びこれを使用したスイッチング電源装置を提供すること目的としている。
本発明の一態様である力率改善回路は、昇圧チョッパのスイッチング素子を制御して、交流入力電圧を全波整流した直流電圧から所定の出力電圧を得る力率改善回路であって、昇圧チョッパの前記出力電圧と基準電圧との差を増幅する信号を出力する誤差信号生成部と、三角波信号を出力する発振部と、昇圧チョッパのインダクタ電流のゼロ電流を検出するゼロ電流検出部と、このゼロ電流検出部のゼロ電流検出信号、誤差信号生成部からの誤差信号及び発振部からの三角波信号に基づいてスイッチング素子に対する駆動信号を生成する駆動信号生成部と、ゼロ電流検出部の検出信号に基づいて交流入力電圧の遮断状態を検出する入力遮断検出部とを備えている。発振部は、三角波信号の傾きを、入力遮断検出部が入力遮断状態を検出したときに、入力遮断状態を検出していないときに比較して大きな傾きに制御する
また、本発明に係るスイッチング電源装置の一態様は、上記構成を有する力率改善回路を備えている。
本発明の一態様によれば、電源システムコストが増加することなく、入力急変や負荷急変時の力率改善回路の出力変化を抑制しつつ、制御回路のリセットが掛からずソフトスタートできないような短時間の瞬間停止時にもオーバーシュートが発生しない力率改善回路及びこれを使用したスイッチング電源を提供することができる。
本発明に係る力率改善回路を備えたスイッチング電源装置の一実施形態を示す回路図である。 図１の力率改善回路の具体的構成を示す回路図である。 図２におけるランプ発振部の具体的構成を示す回路図である。 図３の第１定電流回路及び第２定電流回路の具体的構成を示す回路である。 ランプ発振部の動作を示す信号波形図である。 プルアップ制御部の動作を説明する信号波形図である。 本発明による力率改善回路の動作を説明する信号波形図である。 入力遮断検出部を設けない場合の交流入力電圧の瞬間停止状態が短い場合の動作を示す信号波形図である。 入力遮断検出部を設けない場合の交流入力電圧の瞬間停止状態が長い場合の動作を示す信号波形図である。
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下、本発明の一実施形態に係るスイッチング電源装置について図面を参照して説明する。
スイッチング電源装置１は、図１に示すように、交流電源２と、この交流電源２の交流入力電圧を全波整流する全波整流回路３とを備えている。また、スイッチング電源装置１は、全波整流回路３の直流出力電圧が入力される力率改善回路となる昇圧型の第１コンバータ１０と、電流共振型コンバータからなる第２コンバータ２０とを備えている。
第１コンバータ１０は、全波整流回路３の正極出力側及び負極出力側間に接続された昇圧チョッパ１１を備えている。この昇圧チョッパ１１は、平滑用コンデンサＣ１と、全波整流回路３の正極出力側に接続されたインダクタＬ１と、ダイオードＤ１との直列回路とを備えている。また、昇圧チョッパ１１は、ダイオードＤ１のカソード側と全波整流回路３の負極出力側との間に接続された出力コンデンサＣ２と、インダクタＬ１とダイオードＤ１のアノード側との接続点と全波整流回路３の負極出力側との間に接続された昇圧用スイッチング素子Ｑ１とを備えている。さらに、第１コンバータ１０は、昇圧用スイッチング素子Ｑ１を駆動する力率改善制御回路としての力率改善制御用ＩＣ１４を備えている。
力率改善制御用ＩＣ１４は、制御用電源端子ＶＣＣ、出力電圧検出端子としてのフィードバック端子ＦＢと、電圧誤差検出補償用端子ＣＯＭＰと、電流検出端子ＣＳと、ランプ発振部２７の発振波形を決定する抵抗を接続する抵抗接続用端子ＲＴと、出力端子ＯＵＴとを備えている。
制御用電源端子ＶＣＣには、図示しないが、第２コンバータ２０に設けられたトランスの補助巻線に誘起される電圧によって生成される制御電圧Ｖｃｃが入力される。
フィードバック端子ＦＢには、出力コンデンサＣ２と第２コンバータ２０の接続点および接地との間に接続された分圧抵抗Ｒ１１及びＲ１２の接続点Ｐ０が接続され、第１コンバータ１０の出力電圧Ｖｏの分圧電圧がフィードバック電圧ＶＦＢとして入力される。
電圧誤差検出補償用端子ＣＯＭＰには、後述するエラーアンプ２１の増幅出力のリップル成分を除去するコンデンサＣ１２とＲＣ位相補償回路１５とが並列に接続されている。ＲＣ位相補償回路１５は、抵抗Ｒ１５とコンデンサＣ１５とが直列に接続されてエラーアンプ２１の増幅出力に含まれる入力周波数の２倍の周波数より高い帯域をカットすべく当該帯域のゲインを０ｄＢより落とすようにしている。
電流検出端子ＣＳには、全波整流回路３の直流負極出力側と接地との間に接続されてインダクタ電流ＩＬ１を検出する電流検出用抵抗Ｒｃｓの検出電圧が、抵抗Ｒｉｓを介して入力されている。また、抵抗Ｒｉｓと電流検出端子ＣＳとの接続点と接地との間にフィルタ用コンデンサＣｉｓが接続されている。
出力端子ＯＵＴからは昇圧用スイッチング素子Ｑ１を駆動するパルス幅変調された駆動信号ＳＤＶが出力される。
また、力率改善制御用ＩＣ１４は、図２に示すように、誤差信号生成部となるエラーアンプ２１と、ゼロ電流検出部２２と、低電圧誤動作防止部２３、力率制御動作検出部２４、軽負荷状態検出部２５、過電圧保護部２６、発振部となるランプ発振部２７と、入力遮断検出部２８と、駆動信号生成部２９とを備えている。
エラーアンプ２１は、フィードバック端子ＦＢに入力されるフィードバック電圧ＶＦＢが反転入力側に供給され、非反転入力側に目標出力電圧を指示する基準電圧Ｖｒｅｆ１が供給されている。このエラーアンプ２１およびコンデンサＣ１２とＲＣ位相補償回路１５とによって基準電圧Ｖｒｅｆ１とフィードバック電圧ＶＦＢとの差電圧を増幅した誤差信号ＶＣＯＭＰが生成される。エラーアンプ２１の出力電流に含まれるリップル分をコンデンサＣ１２とＲＣ位相補償回路１５により平滑化することにより、定常状態の誤差信号ＶＣＯＭＰは略直流電圧となる。
ゼロ電流検出部２２は、インダクタＬ１を流れる脈流電流のゼロ又はゼロに近い値を検出する。電流検出用抵抗ＲＣＳで検出したインダクタ電流ＩＬ１に応じた負電圧はレベルシフト部３０でプルアップする。このレベルシフト部３０の出力電圧ＶＬＳは、電流検出用抵抗ＲＣＳに流れる電流の絶対値が小さいほど高い電圧となる。このレベルシフト部３０の出力電圧ＶＬＳは、フィルタ２２ａでノイズ除去してからコンパレータ２２ｂの非反転入力端子に入力される。このコンパレータ２２ｂの反転入力端子にはゼロ電流に相当する電圧より少し低い電圧である基準電圧Ｖｒｅｆ２が入力されている。したがって、昇圧用スイッチング素子Ｑ１がオフすることによりインダクタ電流ＩＬ１が減少してゼロ電流となると、コンパレータ２２ｂからハイレベルとなる検出信号が出力される。
コンパレータ２２ｂの出力側には、マスク回路２２ｃが接続され、このマスク回路２２ｃには、後述する駆動信号生成部２９のＲＳ型フリップフロップ２９ｄの否定出力端子／Ｑから出力される否定出力信号ＱＢが供給されている。このマスク回路２２ｃは昇圧用スイッチング素子Ｑ１がオフした直後のノイズによる誤動作を防止するためのもので、否定出力信号ＱＢがハイレベルに立ち上がると（すなわち昇圧用スイッチング素子Ｑ１がターンオフすると）所定時間（例えば７００ｎｓ）経過するまで入力信号であるコンパレータ２２ｂの出力の変化を後段に伝達しない（否定出力信号ＱＢがハイレベルに立ち上がる直前の出力を保持する）ものとなっている。
一方、交流入力電圧が遮断されると、インダクタＬ１に電流が流れなくなることから、コンパレータ２２ｂおよびマスク回路２２ｃの出力はハイレベルを維持するようになる。
このゼロ電流検出部２２から出力されるゼロ電流検出信号ＺＣＤは、入力遮断検出部２８及び駆動信号生成部２９に出力される。
低電圧誤動作防止部２３は、制御用電源端子ＶＣＣに反転入力端子が接続されたヒステリシス特性を有するコンパレータ２３ａを有する。このコンパレータ２３ａの非反転入力端子には、低電圧閾値となる基準電圧Ｖｒｅｆ３（ヒステリシス特性を有するため、実際は上側の基準電圧Ｖｒｅｆ３２と下側の基準電圧Ｖｒｅｆ３１の２つの基準電圧からなっている）が入力されている。このコンパレータ２３ａは、制御電圧Ｖｃｃが基準電圧Ｖｒｅｆ３より高い場合に正常状態を表すローレベルの低電圧誤動作防止信号ＵＶＬＯを出力し、制御電圧Ｖｃｃが基準電圧Ｖｒｅｆ３より低い場合に低電圧異常を表すハイレベルの低電圧誤動作防止信号ＵＶＬＯを出力する。
力率制御動作検出部２４は、フィードバック端子ＦＢに非反転入力端子が接続されたコンパレータ２４ａを有する。このコンパレータ２４ａの反転入力側には、力率改善動作閾値電圧となる基準電圧Ｖｒｅｆ４が入力されている。したがって、コンパレータ２４ａは、フィードバック電圧ＶＦＢが基準電圧Ｖｒｅｆ４以上であるときにはハイレベルとなり、フィードバック電圧ＶＦＢが基準電圧Ｖｒｅｆ４未満であるときにはローレベルとなる力率改善動作検出信号ＰＦＣ＿ＯＫを出力する。コンパレータ２４ａの出力側は、入力遮断検出部２８に設けられたオアゲート２８ｅの一方の入力側に接続されている。これにより、力率改善動作検出信号ＰＦＣ＿ＯＫがオアゲート２８ｅに入力される。
軽負荷状態検出部２５は、誤差信号ＶＣＯＭＰが反転入力端子に供給されるヒステリシス特性を有するコンパレータ２５ａを有する。このコンパレータ２５ａの非反転入力端子には、例えば０．６０Ｖ及び０．７０Ｖの基準電圧Ｖｒｅｆ５が入力されている。したがって、コンパレータ２５ａから、誤差信号ＶＣＯＭＰが０．６０Ｖ以下となるとハイレベルとなり、その後０．７０Ｖ以上となったときにはローレベルに復帰する軽負荷検出信号ＬＬＤが出力される。この軽負荷検出信号ＬＬＤは、入力遮断検出部２８に供給される。誤差信号ＶＣＯＭＰは負荷が軽いほど小さくなるので、負荷がある程度軽くなると軽負荷検出信号ＬＬＤはハイレベルになる。
過電圧保護部２６は、フィードバック端子ＦＢのフィードバック電圧ＶＦＢが非反転入力端子に供給されるコンパレータ２６ａを有する。このコンパレータ２６ａの非反転入力端子には、最大のフィードバック電圧ＶＦＢに近い基準電圧Ｖｒｅｆ６が供給されている。したがって、フィードバック電圧ＶＦＢが基準電圧Ｖｒｅｆ６以上となると過電圧状態と判断して、ハイレベルの過電圧保護信号ＯＶＰを出力する。この過電圧保護信号ＯＶＰは、後述する応答制御部４０のプルダウン制御部４２に供給される。
ランプ発振部２７は、三角波信号となる鋸歯状波信号を出力するとともに、ワンショット回路（ワンショットパルス生成部の一例）５３から出力されるワンショットパルスＰＯＳが入力された後、次のワンショットパルスＰＯＳが所定時間入力されないとハイレベルとなるパルス信号Ｔｏｎｍａｘを出力する。
このランプ発振部２７の具体的構成を図３に、その動作を示す信号波形図を図５に示す。ランプ発振部２７は、図３に示すように、制御電圧Ｖｃｃが入力される端子に接続された第１定電流回路２７ａと、制御電圧Ｖｃｃが入力される端子に接続された第２定電流回路２７ｂ及びＰチャネルＭＯＳＦＥＴ２７ｃの直列回路との並列回路とこの並列回路と接地との間に直列に接続されたＰチャネルＭＯＳＦＥＴ２７ｄ及び充放電用コンデンサＣｔと、この充放電用コンデンサＣｔと並列に接続された放電用のＮチャネルＭＯＳＦＥＴ２７ｅとを備えている。ＰチャネルＭＯＳＦＥＴ２７ｄを介して直列に接続された第１定電流回路２７ａおよび充放電用コンデンサＣｔによって充電部が構成されている。
また、ランプ発振部２７は、ＰチャネルＭＯＳＦＥＴ２７ｄと充放電用コンデンサＣｔ及びＮチャネルＭＯＳＦＥＴ２７ｅとの接続点に非反転入力端子が接続されたコンパレータ２７ｆと、このコンパレータ２７ｆの反転入力端子に接続された基準電圧生成部２７ｇとを備えている。コンパレータ２７ｆは、充放電用コンデンサＣｔの充電電圧を基準電圧Ｖｒｅｆ２７ｆ（詳細は後述）と比較する比較部の一例に相当する。また、ランプ発振部２７は、さらにＲＳ型フリップフロップ２７ｋとタイマー２７ｍを備えている。
基準電圧生成部２７ｇは、第１基準電源２７ｈ１と、第２基準電源２７ｈ２と、これら第１基準電源２７ｈ１及び第２基準電源２７ｈ２を選択する選択部２７ｉとを備えている。第１基準電源２７ｈ１の第１基準電圧Ｖｒｅｆ７１（第１参照電圧の一例）が鋸歯状波信号の下限電圧を決定し、第２基準電源２７ｈ２の第２基準電圧Ｖｒｅｆ７２（第２参照電圧の一例）が鋸歯状波信号の上限電圧を決定している。すなわち、Ｖｒｅｆ７２＞Ｖｒｅｆ７１に設定されている。
選択部２７ｉは、第１基準電源２７ｈ１及び第２基準電源２７ｈ２に個別に直列に接続されたアナログスイッチＡＳ１及びＡＳ２を備え、コンパレータ２７ｆの出力がローレベルであるときには第２基準電圧Ｖｒｅｆ７２を選択し、コンパレータ２７ｆの出力がハイレベルであるときには第１基準電圧Ｖｒｅｆ７１を選択する。そして、選択された第２基準電圧Ｖｒｅｆ７２又は第１基準電圧Ｖｒｅｆ７１が基準電圧Ｖｒｅｆ２７ｆとしてコンパレータ２７ｆの反転入力端子に入力される。このように、選択部２７ｉは、コンパレータ２７ｆの出力信号（比較信号の一例）に基づいてコンパレータ２７ｆに供給する第１基準電圧Ｖｒｅｆ７１と第１基準電圧Ｖｒｅｆ７１より高い第２基準電圧Ｖｒｅｆ７２を基準電圧Ｖｒｅｆ２７ｆとして選択する基準電圧選択部の一例に相当する。
そして、コンパレータ２７ｆの出力端子がＮチャネルＭＯＳＦＥＴ２７ｅのゲートおよびＲＳ型フリップフロップ２７ｋのセット端子Ｓに接続されている。このＲＳ型フリップフロップ２７ｋのリセット端子Ｒは後述するワンショット回路５３のワンショットパルスＰＯＳが入力されるスタート信号入力端子Ｓに接続され、肯定出力端子ＱはＰチャネルＭＯＳＦＥＴ２７ｄのゲートに接続されている。ワンショット回路５３のワンショットパルスＰＯＳはタイマー２７ｍのリセット入力端子Ｒに入力され、タイマー２７ｍの出力端子Ｏはパルス出力端子ＰＯに接続されている。タイマー２７ｍは、ハイレベルとなるワンショットパルスＰＯＳが所定時間入力されないと、パルス信号Ｔｏｎｍａｘを出力する。
また、ＰチャネルＭＯＳＦＥＴ２７ｃのゲートが入力遮断検出部２８からのスロープ制御信号ＳＬＣが入力されるスロープ制御端子ＳＣに論理反転回路２７ｊを介して接続され、充放電用コンデンサＣｔ及び放電用のＮチャネルＭＯＳＦＥＴ２７ｅの接続点がランプ出力端子Ｒａｍｐに接続されている。以下、符号「Ｒａｍｐ」は、ランプ出力端子Ｒａｍｐから出力されるランプ信号の符号にも用いられる。
ここで、第１定電流回路２７ａ及び第２定電流回路２７ｂは、図４に示すようにカレントミラー回路として構成されている。すなわち、カレントミラー回路は、制御電圧Ｖｃｃが供給される端子と抵抗接続用端子ＲＴとの間に、ドレインとゲートを結合したダイオード接続の入力側ＰチャネルＭＯＳＦＥＴＱＰ０と、ＮチャネルＭＯＳＦＥＴＱＮ１とが直列に接続されている。抵抗接続用端子ＲＴと接地との間にはランプ発振部２７の鋸歯状波信号の形状を決定する抵抗Ｒｔ（抵抗値もＲｔとする）が接続されている。
ＮチャネルＭＯＳＦＥＴＱＮ１のゲートには、オペアンプ（演算増幅器）ＯＰの出力端子が接続され、このオペアンプＯＰの非反転入力側には基準電圧Ｖｒｅｆ０が入力され、反転入力端子にはＮチャネルＭＯＳＦＥＴＱＮ１のソースが接続されている。入力側ＰチャネルＭＯＳＦＥＴＱＰ０のゲートには、第１定電流回路２７ａを構成するＰチャネルＭＯＳＦＥＴＱＰ１のゲートと第２定電流回路２７ｂを構成するＰチャネルＭＯＳＦＥＴＱＰ２のゲートとが接続されている。オペアンプＯＰの仮想短絡により抵抗Ｒｔには基準電圧Ｖｒｅｆ０が印加され、基準電流Ｉ０＝Ｖｒｅｆ０／Ｒｔの電流ＩＯがＱＰ０，ＱＮ１，Ｒｔの直列回路に流れる。
このカレントミラー回路では、オペアンプＯＰに供給される基準電圧Ｖｒｅｆ０に応じた基準電流Ｉ０に比例する電流が、第１定電流回路２７ａを構成するＰチャネルＭＯＳＦＥＴＱＰ１及びＱＰ２に流れる。
そして、ランプ発振部２７は、充放電用コンデンサＣｔの電圧が第２基準電圧Ｖｒｅｆ７２に達してコンパレータ２７ｆの出力信号、すなわちＮチャネルＭＯＳＦＥＴ２７ｅのゲート電圧Ｖｇ２７ｅがハイレベルとなるとＮチャネルＭＯＳＦＥＴ２７ｅがオンして充放電用コンデンサＣｔの電荷が放電され、充放電用コンデンサＣｔの電圧が第１基準電圧Ｖｒｅｆ７１に達するとコンパレータ２７ｆの出力信号、すなわちＮチャネルＭＯＳＦＥＴ２７ｅのゲート電圧Ｖｇ２７ｅがローレベルとなって充放電用コンデンサＣｔの放電が停止される。このように、ＮチャネルＭＯＳＦＥＴ２７ｅは、コンパレータ２７ｆの出力信号（比較信号の一例）に基づいて充放電用コンデンサＣｔの充電電荷を放電する放電部の一例に相当する。
コンパレータ２７ｆの反転入力端子に入力される基準電圧Ｖｒｅｆ２７ｆは、図５に示すように、充放電用コンデンサＣｔが放電される短時間のみ第１基準電圧Ｖｒｅｆ７１となり、それ以外の時間は第２基準電圧Ｖｅｆ７２となっている。
なお、ＮチャネルＭＯＳＦＥＴ２７ｅのソースを接地電位ではなく第１基準電圧Ｖｒｅｆ７１に接続しておけば、鋸歯状波のランプ信号Ｒａｍｐの最低電圧をより確実に第１基準電圧Ｖｒｅｆ７１とすることができる。この充放電用コンデンサＣｔの充電は、スロープ制御端子ＳＣに入力されるスロープ制御信号ＳＬＣがローレベルであるときには、ＰチャネルＭＯＳＦＥＴ２７ｃがオフ状態となることから、第１定電流回路２７ａからの定電流のみによって充電される。このため、鋸歯状波のランプ信号Ｒａｍｐの傾きが図５（ａ）に示すように緩やかになる。
これに対して、スロープ制御信号ＳＬＣがハイレベルであるときには、ＰチャネルＭＯＳＦＥＴ２７ｃがオン状態となることにより、第１定電流回路２７ａ及び第２定電流回路２７ｂの定電流の和の定電流によって充電される。このため、図５（ｂ）に示すように、鋸歯状波のランプ信号Ｒａｍｐの傾きが急になる。
ランプ発振部２７の発振動作はスタート信号入力端子Ｓに入力されるワンショット回路５３のワンショットパルスＰＯＳにより開始される。ワンショットパルスＰＯＳが入力されるとＲＳ型フリップフロップ２７ｋがリセットされてＰチャネルＭＯＳＦＥＴ２７ｄのゲート電圧Ｖｇ２７ｄがローレベルとなり、充放電用コンデンサＣｔの充電が開始される。なお、充電開始直前の充放電用コンデンサＣｔの電圧は、上述のようにＮチャネルＭＯＳＦＥＴ２７ｅによる放電の結果、第１基準電圧Ｖｒｅｆ７１となっている。
そして、鋸歯状波のランプ信号Ｒａｍｐが上限の第２基準電圧Ｖｒｅｆ７２に達すると、ＲＳ型フリップフロップ２７ｋがセットされてＰチャネルＭＯＳＦＥＴ２７ｄのゲート電圧Ｖｇ２７ｄがハイレベルとなり、充放電用コンデンサＣｔの充電が停止する。また、このタイミングで、上述のように充放電用コンデンサＣｔが放電されて、充放電用コンデンサＣｔの第１基準電圧Ｖｒｅｆ７１に保たれる。この状態は次のワンショットパルスＰＯＳが入力されるまで継続する。
入力遮断検出部２８は、図２に示すように、Ｄ型フリップフロップ２８ａと、２つの遮断信号保持用のＲＳ型フリップフロップ２８ｂ及び２８ｃと、オアゲート２８ｅとを備えている。Ｄ型フリップフロップ２８ａは、データ端子Ｄ、反転クロック端子ＣＫ、リセット端子Ｒ及び肯定出力端子Ｑを備えている。データ端子Ｄには、ゼロ電流検出部２２のゼロ電流検出信号ＺＣＤが入力されている。反転クロック端子ＣＫには、後述する駆動信号生成部２９のＲＳ型フリップフロップ２９ｄの肯定出力端子Ｑから出力される駆動用パルス信号ＱＱが入力されている。リセット端子Ｒには、低電圧誤動作防止部２３の低電圧誤動作防止信号ＵＶＬＯが入力されている。
したがって、Ｄ型フリップフロップ２８ａは、駆動用パルス信号ＱＱが立ち下がる時点で、ゼロ電流検出信号ＺＣＤがハイレベルすなわち、インダクタンス電流がゼロ電流であることを検出している状態になっていると、肯定出力端子Ｑから交流入力電圧の遮断状態を表すハイレベルの入力遮断検出信号ＡＣＳを出力する。これは、後述のように、交流入力電圧が遮断されていなければ昇圧用スイッチング素子Ｑ１がオン状態であると電流検出用抵抗ＲＣＳに流れる電流が増え続けるので、昇圧用スイッチング素子Ｑ１がターンオフする瞬間のゼロ電流検出信号ＺＣＤは必ずローレベルとなるはずである、という原理に基づいている。そして、このハイレベルの入力遮断検出信号ＡＣＳは、Ｄ型フリップフロップ２８ａのリセット端子Ｒにハイレベルの低電圧誤動作防止信号ＵＶＬＯ又が入力されたとき、もしくは駆動用パルス信号ＱＱが立ち下がる時点でゼロ電流検出信号ＺＣＤがローレベルになっているとき（すなわちゼロ電流ではなくなっているとき）にローレベルに反転される。
このＤ型フリップフロップ２８ａの肯定出力端子Ｑから出力されるハイレベルの入力遮断検出信号ＡＣＳが２つのＲＳ型フリップフロップ２８ｂ及び２８ｃに保持される。ＲＳ型フリップフロップ２８ｂはセット端子Ｓへの入力遮断検出信号ＡＣＳの立ち上がりエッジでセットされるフリップフロップ（例えば、データ入力端子がハイレベル固定、クロック端子に入力遮断検出信号ＡＣＳが入力されているＤ型フリップフロップ回路で構成する。）で、入力遮断検出信号ＡＣＳの保持状態が、軽負荷検出信号ＬＬＤがハイレベルとなるまで継続され、保持された入力遮断検出信号ＡＣＳが後述するプルダウン制御部４２に供給される。
また、ＲＳ型フリップフロップ２８ｃはセット優先のフリップフロップで、ハイレベルの入力遮断検出信号ＡＣＳの保持状態が、入力遮断検出信号ＡＣＳがローレベルとなるとともに低電圧誤動作防止信号ＵＶＬＯ又は力率改善動作検出信号ＰＦＣ＿ＯＫがハイレベル（すなわち、オアゲート２８ｅの出力信号がハイレベル）となるまで継続され、保持された入力遮断検出信号ＡＣＳがスロープ制御信号ＳＬＣとしてランプ発振部２７のスロープ制御端子ＳＣに入力される。
また、Ｄ型フリップフロップ２８ａの肯定出力端子Ｑから出力される入力遮断検出信号ＡＣＳが、後述するプルアップ制御部４１に供給される。
誤差信号ＶＣＯＭＰは応答制御部４０によって、応答特性が制御される。この応答制御部４０は、エラーアンプ２１の出力をプルアップするプルアップ制御部４１と、エラーアンプ２１の出力をプルダウンして低電圧誤動作防止部２３の閾値電圧より低い低電圧（低電位）に固定するプルダウン制御部４２とを備えている。
プルアップ制御部４１は、内部バイアス電源端子とエラーアンプ２１の出力との間に接続されるＰチャネルＭＯＳＦＥＴ４１ａとプルアップ抵抗４１ｂとの直列回路を備えている。また、プルアップ制御部４１は、コンパレータ４１ｃと、ＲＳ型フリップフロップ４１ｄと、オアゲート４１ｅとを備えている。
コンパレータ４１ｃは、フィードバック端子ＦＢに入力されるフィードバック電圧ＶＦＢが非反転入力端子に入力され、反転入力端子に第１基準電圧Ｖｒｅｆ８１及び第２基準電圧Ｖｒｅｆ８２が選択スイッチ４１ｆを介して入力されている。ここで、第１基準電圧Ｖｒｅｆ８１と第２基準電圧Ｖｒｅｆ８２とは、第１基準電圧Ｖｒｅｆ８１が第２基準電圧Ｖｒｅｆ８２に対して大きな値（Ｖｒｅｆ８１＞Ｖｒｅｆ８２）に設定されている。
そして、選択スイッチ４１ｆは、ＲＳ型フリップフロップ４１ｄの肯定出力端子Ｑから出力される出力信号がローレベルであるときに第１基準電圧Ｖｒｅｆ８１を選択し、ハイレベルであるときに第２基準電圧Ｖｒｅｆ８２を選択する。
ＲＳ型フリップフロップ４１ｄは、セット端子Ｓにコンパレータ４１ｃの出力信号ＵＶＰが入力され、リセット端子Ｒに低電圧誤動作防止部２３の低電圧誤動作防止信号ＵＶＬＯが入力され、肯定出力端子Ｑから出力される出力信号が選択スイッチ４１ｆ及びオアゲート４１ｅの負論理入力端子に供給されている。
オアゲート４１ｅは、入力端子に入力遮断検出部２８のＤ型フリップフロップ２８ａから出力される入力遮断検出信号ＡＣＳ及びコンパレータ４１ｃの出力信号ＵＶＰが入力され、負論理入力端子にＲＳ型フリップフロップ４１ｄの出力信号ＳＦＦＱが入力されている。そして、オアゲート４１ｅの出力端子がＰチャネルＭＯＳＦＥＴ４１ａのゲートに供給されている。
ここで、プルアップ制御部４１の動作について図６を伴って説明する。
先ず、低電圧誤動作防止信号ＵＶＬＯが、図６（ａ）に示すように時点ｔ０１でローレベルになって、昇圧チョッパ１１の昇圧用スイッチング素子Ｑ１のスイッチングが開始されると、これに応じて昇圧チョッパ１１の出力電圧が上昇する。これに応じてフィードバック電圧ＶＦＢが図６（ｂ）に示すように増加を開始する。このとき、ＲＳ型フリップフロップ４１ｄの肯定出力端子Ｑの出力信号ＳＦＦＱはローレベルを維持するため、選択スイッチ４１ｆで第１基準電圧Ｖｒｅｆ８１が選択されている。
その後、フィードバック電圧ＶＦＢが増加して時点ｔ０２で第１基準電圧Ｖｒｅｆ８１に達すると、コンパレータ４１ｃの出力信号ＵＶＰが図６（ｃ）に示すようにハイレベルとなる。これによって、ＲＳ型フリップフロップ４１ｄがセットされて、肯定出力端子Ｑから出力される出力信号ＳＦＦＱが図６（ｄ）に示すようにローレベルからハイレベルに反転する。
このため、選択スイッチ４１ｆで、第２基準電圧Ｖｒｅｆ８２が選択される。その後、例えば負荷が重くなって軽負荷状態から重負荷状態に切り替わり、フィードバック電圧ＶＦＢが時点ｔ０３で第２基準電圧Ｖｒｅｆ８２以下に低下すると、コンパレータ４１ｃの出力信号ＵＶＰが図６（ｃ）に示すように、ハイレベルからローレベルに反転する。このとき、低電圧誤動作防止信号ＵＶＬＯがローレベルを維持していることにより、ＲＳ型フリップフロップ４１ｄはセット状態を維持する。
この状態で、交流入力電圧が入力されているものとすると、入力遮断検出部２８のＤ型フリップフロップ２８ａの肯定出力端子Ｑから出力される入力遮断検出信号ＡＣＳはローレベルを維持する。したがって、オアゲート４１ｅの出力信号はハイレベルからローレベルに反転し、ＰチャネルＭＯＳＦＥＴ４１ａのゲートに供給される。このため、ＰチャネルＭＯＳＦＥＴ４１ａはオン状態となり、エラーアンプ２１の出力がプルアップされる。フィードバック電圧ＶＦＢは、第１コンバータ１０の出力電圧Ｖｏ、すなわち昇圧チョッパ１１の出力電圧の分圧電圧である。つまり、フィードバック電圧ＶＦＢは昇圧チョッパ１１の出力電圧に基づく電圧である。したがって、プルアップ制御部４１は、昇圧チョッパ１１の出力電圧に基づいて軽負荷状態から重負荷状態に切り換わる際にエラーアンプ２１の出力電圧をプルアップするように構成されている。
エラーアンプ２１の出力がプルアップされて誤差信号ＶＣＯＭＰの値が大きくなると昇圧用スイッチング素子Ｑ１のオン幅が広がって出力側により大きなエネルギが伝達され、出力電圧Ｖｏおよびその分圧電圧でありフィードバック電圧ＶＦＢが上昇に転ずる。その後フィードバック電圧ＶＦＢが時点ｔ０４で第２基準電圧Ｖｒｅｆ８２を超えると、コンパレータ４１ｃの出力信号ＶＵＶＰがハイレベルに復帰し、このハイレベルの出力信号ＶＵＶＰがオアゲート４１ｅを介してＰチャネルＭＯＳＦＥＴ４１ａのゲートに供給される。このため、ＰチャネルＭＯＳＦＥＴ４１ａがオフ状態となり、プルアップ動作が停止される。
また、制御電圧Ｖｃｃが低下して低電圧誤動作防止信号ＵＶＬＯがローレベルからハイレベルになると、リセット優先のＲＳ型フリップフロップ４１ｄの肯定出力端子Ｑの出力信号がローレベルとなることからオアゲート４１ｅの出力信号がハイレベルとなり、ＰチャネルＭＯＳＦＥＴ４１ａがオフ状態となり、エラーアンプ２１の出力のプルアップ動作が停止される。
したがって、プルアップ制御部４１では、フィードバック電圧ＶＦＢが第１基準電圧Ｖｒｅｆ８１を超えてから第２基準電圧Ｖｒｅｆ８２以下となるまでの間、および制御電圧Ｖｃｃが基準電圧Ｖｒｅｆ３以下になって低電圧誤動作防止信号ＵＶＬＯがハイレベルになっている間はプルアップ動作が停止される。このため、起動時や低電圧誤動作防止状態となったときに応答性を高めて過電圧状態となることを抑制できる。
プルダウン制御部４２は、エラーアンプ２１の出力端子と接地との間に接続されたプルダウン抵抗４２ａ及びＮチャネルＭＯＳＦＥＴ４２ｂの直列回路を有する。また、プルダウン制御部４２は、ＲＳ型フリップフロップ４２ｄ、アンドゲート４２ｅ、オアゲート４２ｆ及びタイマー４２ｇを備えている。
ＲＳ型フリップフロップ４２ｄは、リセット端子にタイマー４２ｇの出力信号が入力され、セット端子に低電圧誤動作防止信号ＵＶＬＯが入力され、肯定出力端子Ｑから出力される出力信号がアンドゲート４２ｅの一方の入力端子に供給されている。
アンドゲート４２ｅの他方の入力端子には過電圧保護部２６の過電圧保護信号ＯＶＰが入力されていて、アンドゲート４２ｅの出力信号はオアゲート４２ｆおよびタイマー４２ｇに入力されている。
タイマー４２ｇはその入力信号、すなわちアンドゲート４２ｅの出力信号がハイレベルとなった状態が所定期間継続するとハイレベルのパルス信号を出力し、ＲＳ型フリップフロップ４２ｄをリセットする。これにより、アンドゲート４２ｅの出力がハイレベルとなってＮチャネルＭＯＳＦＥＴ４２ｂをオンさせる期間に制限を設けることができる。
なお、ＲＳ型フリップフロップ４２ｄは、スイッチング電源装置１の起動時に低電圧誤動作防止信号ＵＶＬＯによってセットされているので、過電圧保護信号ＯＶＰがハイレベルになると、アンドゲート４２ｅの出力がハイレベルになってＮチャネルＭＯＳＦＥＴ４２ｂがオンする。そして、上述のように、アンドゲート４２ｅの出力信号がハイレベルとなった状態が所定期間継続するとＲＳ型フリップフロップ４２ｄがリセットされて、プルダウン制御部４２のプルダウン動作が終了する。これ以降、過電圧保護信号ＯＶＰによるプルダウン動作は、低電圧誤動作防止信号ＵＶＬＯが再度ハイレベルになるまでアクティブにはならない。
オアゲート４２ｆには、アンドゲート４２ｅの出力信号の他、低電圧誤動作防止信号ＵＶＬＯ及び入力遮断検出部２８のＲＳ型フリップフロップ２８ｂの肯定出力端子Ｑから出力される出力信号が入力されている。このオアゲート４２ｆの出力信号がＮチャネルＭＯＳＦＥＴ４２ｂのゲートに入力されている。
したがって、プルダウン制御部４２では、ＲＳ型フリップフロップ２８ｂの肯定出力又は低電圧誤動作防止信号ＵＶＬＯがハイレベルとなったとき（低電圧誤動作防止部２３が動作状態）、もしくは、過電圧保護信号ＯＶＰがハイレベルとなり、且つＲＳ型フリップフロップ４２ｄがセットされているときに、ＮチャネルＭＯＳＦＥＴ４２ｂがオン状態となる。これによって、誤差信号ＶＣＯＭＰがプルダウンされてスイッチング停止閾値（Ｖｒｅｆ７１）より低い電圧に固定される。
駆動信号生成部２９は、スタート信号生成部２９ａと、パルス幅変調用コンパレータ（パルス幅変調部の一例）２９ｂと、オアゲート２９ｃと、ＲＳ型フリップフロップ２９ｄと、アンドゲート２９ｅと、ドライバ２９ｆと、リスタートタイマ２９ｇとを備えている。
スタート信号生成部２９ａは、前述したゼロ電流検出部２２のゼロ電流検出信号ＺＣＤが入力される遅延回路５１と、この遅延回路５１の遅延信号とリスタートタイマ２９ｇの出力信号とが入力されたオアゲート５２と、このオアゲート５２の出力信号に基づいてワンショット信号を出力するワンショット回路５３とを備えている。
パルス幅変調用コンパレータ２９ｂには、非反転入力端子にランプ発振部２７から出力されるランプ信号Ｒａｍｐが入力され、反転入力端子に誤差信号ＶＣＯＭＰが入力され、出力端子からパルス幅変調信号を出力する。
オアゲート２９ｃには、パルス幅変調用コンパレータ２９ｂのパルス幅変調信号、ランプ発振部２７から出力されるパルス信号Ｔｏｎｍａｘ、過電流保護部６０からの過電流保護信号ＯＣＰが入力されている。
ＲＳ型フリップフロップ２９ｄは、セット端子Ｓにスタート信号生成部２９ａのワンショットパルスＰＯＳが入力され、リセット端子Ｒにオアゲート２９ｃの出力信号が入力されている。このＲＳ型フリップフロップ２９ｄの肯定出力端子Ｑから出力される駆動用パルス信号ＱＱが前述した入力遮断検出部２８に入力されているとともに、リスタートタイマ２９ｇに入力されている。また、ＲＳ型フリップフロップ２９ｄの否定出力端子／Ｑから出力される否定出力信号ＱＢが、マスク回路２２ｃに入力されている。
アンドゲート２９ｅには、ＲＳ型フリップフロップ２９ｄの駆動用パルス信号ＱＱが入力されるとともに、低電圧誤動作防止信号ＵＶＬＯが負論理入力端子に入力されている。このアンドゲート２９ｅの出力信号がドライバ２９ｆに供給され、このドライバ２９ｆから出力される駆動信号ＳＤＶが出力端子ＯＵＴから昇圧チョッパ１１の昇圧用スイッチング素子Ｑ１のゲートに出力される。
次に、上記実施形態の動作について図７を伴って説明する。
交流電源２から交流電源を全波整流回路３に供給している状態では、交流電源が全波整流回路３で全波整流されて図７（ａ）に示す正弦波の半周期分を折り返した形状の電圧波形を有する入力電圧ＶｉｎがインダクタＬ１に供給される。この交流電源を供給している状態では、図示しない電源回路から力率改善制御用ＩＣ１４に制御電圧Ｖｃｃが供給される。
そして、入力電圧ＶｉｎがインダクタＬ１及び昇圧用スイッチング素子Ｑ１により昇圧されてダイオードＤ１を通り、出力コンデンサＣ２で平滑化されて、略直流電圧となる一定の出力電力として第２コンバータ２０に供給される。この第２コンバータ２０は、例えば、共振用コンデンサ、絶縁トランス及びスイッチング素子を有するＬＬＣ電流共振型コンバータで構成され、トランスの二次側から安定化直流電力を出力する。
ここで、交流電源が正常に供給されている場合には、駆動信号生成部２９から図７（ｇ）に示す駆動信号ＳＤＶが昇圧用スイッチング素子Ｑ１のゲートに供給され、力率改善制御用ＩＣ１４のフィードバック端子ＦＢに入力されるフィードバック電圧ＶＦＢは図７（ｂ）に示すように、略一定電圧を維持している。
このため、誤差信号ＶＣＯＭＰも図７（ｉ）に示すように、略一定値となっている。
この状態では、力率改善制御用ＩＣ１４の電流検出端子ＣＳに入力される電流検出用抵抗ＲＣＳで検出されるインダクタ電流に応じた電圧は、負電圧で、電流検出用抵抗ＲＣＳに流れる電流が多いほど絶対値が大きくなる。電流検出用抵抗ＲＣＳに流れる電流がゼロであると電流検出端子ＣＳの電圧もゼロとなる。この電流検出端子ＣＳに入力される電流はレベルシフト部３０でレベルシフトされて正の電圧に変換される。変換された出力電圧ＶＬＳは、電流検出用抵抗ＲＣＳに流れる電流が小さいほど高くなる。
この出力電圧ＶＬＳがゼロ電流検出部２２に供給されて、コンパレータ２２ｂでゼロ電流に相当する電圧より少し低い基準電圧Ｖｒｅｆ２と比較することにより、ＶＬＳ≧Ｖｒｅｆ２となったときにコンパレータ２２ｂの出力信号がハイレベルとなって、ゼロ電流と判断することができる。このコンパレータ２２ｂの出力信号をマスク回路２２ｃに通すことにより、ゼロ電流検出信号ＺＣＤは、スイッチング直後のノイズの影響を除去した検出信号とすることができる。
このゼロ電流検出信号ＺＣＤが駆動信号生成部２９のスタート信号生成部２９ａに供給されて遅延回路５１で所定時間遅延されてからオアゲート５２を介してワンショット回路５３に供給される。このワンショット回路５３から出力されるワンショットパルスＰＯＳは、ＲＳ型フリップフロップ２９ｄのセット端子に供給されて、このＲＳ型フリップフロップ２９ｄをセットする。すなわち、昇圧用スイッチング素子Ｑ１がオフしてインダクタ電流がゼロになったことを検出すると、昇圧用スイッチング素子Ｑ１をターンオンさせるという臨界動作を行っている。昇圧用スイッチング素子Ｑ１がターンオンするとゼロ電流検出信号ＺＣＤが短時間でローレベルに戻るので、このときのゼロ電流検出信号ＺＣＤは短パルス信号となる。
これと同時に、ゼロ電流検出信号ＺＣＤは、入力遮断検出部２８のＤ型フリップフロップ２８ａのデータ端子Ｄに供給される。このＤ型フリップフロップ２８ａの負論理のクロック端子には駆動信号生成部２９のＲＳ型フリップフロップ２９ｄの肯定出力端子Ｑから出力される駆動用パルス信号ＱＱが入力される。このとき、駆動用パルス信号ＱＱは、ゼロ電流検出信号ＺＣＤに対して遅延回路５１で遅延された遅延信号をワンショット回路５３に供給してワンショットパルスＰＯＳを形成しているので、ゼロ電流検出信号ＺＣＤの立ち上がりに対して遅れて立ち上がる。
したがって、Ｄ型フリップフロップ２８ａでは、ゼロ電流検出信号ＺＣＤの状態を駆動用パルス信号ＱＱの立ち下がりで出力することになる。このとき、ゼロ電流検出信号ＺＣＤは、交流入力電圧が供給されている状態では、電流検出用抵抗ＲＣＳに流れる電流がゼロまたは極僅かな電流である場合を除けばローレベルとなっている。一方、昇圧用スイッチング素子Ｑ１がオン状態であると電流検出用抵抗ＲＣＳに流れる電流が増え続き得るので、昇圧用スイッチング素子Ｑ１がターンオフする瞬間のゼロ電流検出信号ＺＣＤは必ずローレベルとなるはずである。
このため、Ｄ型フリップフロップ２８ａは、昇圧用スイッチング素子Ｑ１のターンオフを決める駆動用パルス信号ＱＱの立ち下がりでゼロ電流検出信号ＺＣＤの値を記憶するので、Ｄ型フリップフロップ２８ａの肯定出力端子Ｑから出力される信号がローレベルではなく、ハイレベルであると、交流入力電圧が遮断されていると判断することができる。したがって、Ｄ型フリップフロップ２８ａの肯定出力端子Ｑから出力される出力信号を入力遮断検出信号ＡＣＳとすることができる。
時点ｔ１〜時点ｔ２までの間では、交流入力電圧が入力されており、全波整流回路３から全波整流出力がインダクタＬ１に供給されているので、Ｄ型フリップフロップ２８ａから出力される入力遮断検出信号ＡＣＳは、図７（ｈ）に示すように、ローレベルを維持する。
このため、ＲＳ型フリップフロップ２８ｂ及び２８ｃもリセット状態を維持する。
Ｄ型フリップフロップ２８ａから出力される入力遮断検出信号ＡＣＳがプルアップ制御部４１のオアゲート４１ｅに供給される。このプルアップ制御部４１では、フィードバック電圧ＶＦＢが第１基準電圧Ｖｒｅｆ８１を超えて、ＲＳ型フリップフロップ４１ｄがセットされているものとする。この状態では、選択スイッチ４１ｆで第２基準電圧Ｖｒｅｆ８２が選択されており、フィードバック電圧ＶＦＢが第２基準電圧Ｖｒｅｆ８２より高いものとすると、コンパレータ４１ｃの出力信号ＵＶＰがハイレベルとなっている。このため、コンパレータ４１ｃの出力信号ＵＶＰがオアゲート４１ｅを通じてＰチャネルＭＯＳＦＥＴ４１ａのゲートに供給されることにより、このＰチャネルＭＯＳＦＥＴ４１ａがオフ状態となり、エラーアンプ２１の出力に対するプルアップ動作が停止される。
一方、入力遮断検出部２８のＲＳ型フリップフロップ２８ｂがリセット状態であるので、ローレベルの出力信号がプルダウン制御部４２のオアゲート４２ｆに供給される。このとき、過電圧保護部２６のコンパレータ２６ａでは、フィードバック電圧ＶＦＢが基準電圧Ｖｒｅｆ６より低いので、過電圧保護信号ＯＶＰがローレベルとなっている。このため、アンドゲート４２ｅの出力はローレベルを維持している。そして、低電圧誤動作防止信号ＵＶＬＯもローレベルであるので、オアゲート４２ｆの出力信号がローレベルとなり、ＮチャネルＭＯＳＦＥＴ４２ｂがオフ状態に制御される。このため、プルダウン制御部４２によるエラーアンプ２１に対するプルダウン動作が停止されている。
さらに、入力遮断検出部２８のＲＳ型フリップフロップ２８ｃがリセット状態を維持することから、ローレベルの出力信号がランプ発振部２７のスロープ制御端子ＳＣに供給される。このため、ランプ発振部２７では、ローレベルの出力信号が論理反転回路２７ｊで論理反転されてＰチャネルＭＯＳＦＥＴ２７ｃのゲートに供給されるので、このＰチャネルＭＯＳＦＥＴ２７ｃがオフ状態となる。
したがって、第１定電流回路２７ａの定電流のみが充放電用コンデンサＣｔに供給されるので、充放電用コンデンサＣｔの電荷の蓄積が緩やかとなる。これにより、図５（ａ）に示すように、充放電用コンデンサＣｔの端子間電圧が緩やかに上昇し、第２基準電圧Ｖｒｅｆ７２に達したときに、充放電用コンデンサＣｔが放電されてその端子間電圧が第１基準電圧Ｖｒｅｆ７１まで一気に低下する、傾きの小さい鋸歯状波が生成される。この傾きの小さい鋸歯状波がランプ信号Ｒａｍｐとして駆動信号生成部２９のパルス幅変調用コンパレータ２９ｂに供給される。
パルス幅変調用コンパレータ２９ｂは、ランプ信号Ｒａｍｐと誤差信号ＶＣＯＭＰに基づいてパルス幅変調信号を生成し、このパルス幅変調信号がオアゲート２９ｃを介してＲＳ型フリップフロップ２９ｄのリセット端子Ｒに供給される。ＲＳ型フリップフロップ２９ｄの肯定出力端子Ｑからは駆動用パルス信号ＱＱが出力され、否定出力端子／Ｑからは否定出力信号ＱＢが出力される。駆動用パルス信号ＱＱはアンドゲート２９ｅ及びドライバ２９ｆを介して出力端子ＯＵＴから昇圧用スイッチング素子Ｑ１のゲートに出力されるとともに、入力遮断検出部２８のＤ型フリップフロップ２８ａに出力される。
次に、この交流電源が正常に入力されている状態から、時点ｔ２で交流電源２の瞬間停止が発生すると、全波整流回路３からインダクタＬ１に入力電圧Ｖｉｎが入力されない（平滑用コンデンサＣ１は容量が小さいため、Ｃ１の電荷は短時間でなくなる）ことにより、フィードバック電圧ＶＦＢが、図７（ｃ）に示すように、徐々に低下する。これと同時に、力率改善制御用ＩＣ１４に供給される制御電圧Ｖｃｃも図７（ｆ）に示すように、徐々に低下する。
また、駆動信号生成部２９では、しばらく駆動信号ＳＤＶの出力を継続し、昇圧用スイッチング素子Ｑ１がオン・オフ状態を継続するが、交流入力が遮断されているので、昇圧用スイッチング素子Ｑ１のソース・ドレイン間電圧Ｖｄｓは図７（ｅ）に示すようにゼロのままとなり、フィードバック電圧ＶＦＢは増加することなく減少を継続する。
このように、交流電源が遮断されると、電流検出用抵抗ＲＣＳに流れる電流がゼロとなることから、ゼロ電流検出部２２のコンパレータ２２ｂの出力信号がハイレベルのままとなり、図７（ｂ）に示すように、ほぼ時点ｔ２でハイレベルのままとなるゼロ電流検出信号ＺＣＤが入力遮断検出部２８に出力される。なお、ゼロ電流検出信号ＺＣＤは、交流電源が正常に印加されて昇圧用スイッチング素子Ｑ１のスイッチング動作が正常に行われているときに、上述のようにスイッチング素子がオフからオンに切り替わるタイミングでハイレベルとなるパルスが生成されるが、説明の簡単化のために図７（ｂ）には当該パルスを図示せず、交流電源が遮断されたときに生成されるハイレベルの信号のみを示している。
このため、Ｄ型フリップフロップ２８ａの肯定出力端子Ｑから駆動信号生成部２９のＲＳ型フリップフロップ２９ｄの駆動用パルス信号ＱＱが立ち下がる時点（ｔ３）でハイレベルのゼロ電流検出信号ＺＣＤが記憶されて、図７（ｈ）に示すように、ハイレベルに立ち上がる入力遮断検出信号ＡＣＳとしてＲＳ型フリップフロップ２８ｂ及び２８ｃに供給され、これらＲＳ型フリップフロップ２８ｂ及び２８ｃをセットする。
このため、ＲＳ型フリップフロップ２８ｂの肯定出力端子Ｑから出力されるハイレベルの出力信号がプルダウン制御部４２のオアゲート４２ｆを介してＮチャネルＭＯＳＦＥＴ４２ｂに供給される。このためＮチャネルＭＯＳＦＥＴ４２ｂがオン状態となり、エラーアンプ２１の出力に対するプルダウン動作を開始する。なお、時点（ｔ３）において入力遮断検出信号ＡＣＳがハイレベルに立ち上がることにより、オアゲート４１ｅにはハイレベルの入力遮断検出信号ＡＣＳが入力される。これにより、ＰチャネルＭＯＳＦＥＴ４１ａはオフ状態となり、エラーアンプ２１の出力のプルアップが中止（停止）される。このように、プルアップ制御部４１は、入力遮断検出部２８が交流入力電圧の遮断状態を検出したとき（すなわち入力遮断検出信号ＡＣＳがハイレベルに立ち上がったとき）に、エラーアンプ２１の出力電圧のプルアップを中止するように構成されている。
そのため、誤差信号ＶＣＯＭＰが図７（ｉ）に示すように、比較的急な勾配で減少する。
これと同時に、ＲＳ型フリップフロップ２８ｃのハイレベルの肯定出力信号がランプ発振部２７のスロープ制御端子ＳＣに供給される。このため、ランプ発振部２７では、ハイレベルの肯定出力信号が論理反転回路２７ｊによってローレベルに反転されてＰチャネルＭＯＳＦＥＴ２７ｃに供給されることにより、このＰチャネルＭＯＳＦＥＴ２７ｃがオン状態となる。したがって、充放電用コンデンサＣｔに第１定電流回路２７ａ及び第２定電流回路２７ｂの定電流が加算されて供給されることにより、充放電用コンデンサＣｔが急速に充電される。このため、ランプ発振部２７から図７（ｍ）に示すように、立ち上がりの傾きが大きな鋸歯状波のランプ信号Ｒａｍｐがパルス幅変調用コンパレータ２９ｂに出力される。
このため、同じ誤差信号ＶＣＯＭＰに対するパルス幅変調用コンパレータ２９ｂから出力されるパルス幅変調信号のパルス幅が、スロープ制御端子ＳＣに供給される信号がローレベルの場合に比べて狭くなる。
なお、ゼロ電流検出部２２から出力されるゼロ電流検出信号ＺＣＤがハイレベルを維持することにより、スタート信号生成部２９ａでゼロ電流検出信号ＺＣＤに基づいてワンショット信号ＳＯＳを形成することができない。この場合に対し、ＲＳ型フリップフロップ２９ｄの駆動用パルス信号ＱＱに基づいてリスタートタイマ２９ｇによってスタート信号を生成し、これをオアゲート５２に供給するようにしている。
そして、時点ｔ４で誤差信号ＶＣＯＭＰがスイッチング停止閾値すなわちランプ発振部２７の第１基準電圧Ｖｒｅｆ７１に達すると、パルス幅変調用コンパレータ２９ｂの出力が常にハイレベルとなり、リセット優先のＲＳ型フリップフロップ２９ｄが常にリセットされているようになるので、駆動信号ＳＤＶの出力が図７（ｇ）に示すように停止される。
また、プルダウン制御部４２の機能により誤差信号ＶＣＯＭＰが減少を続け、時点ｔ５で誤差信号ＶＣＯＭＰが軽負荷状態検出部２５の基準電圧Ｖｒｅｆ５以下となると、コンパレータ２５ａから出力される軽負荷検出信号ＬＬＤがハイレベルとなる。このため、入力遮断検出部２８のＲＳ型フリップフロップ２８ｂがリセットされ、その出力がローレベルになる。
このとき、制御電圧Ｖｃｃは低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３以下には低下していないので、低電圧誤動作防止信号ＵＶＬＯはローレベルを維持する。このため、プルダウン制御部４２のオアゲート４２ｆの出力がローレベルになり、ＮチャネルＭＯＳＦＥＴ４２ｂがオフしてプルダウン制御部４２によるプルダウン動作が停止する。これにより、２つの入力信号の差に基づき、誤差信号ＶＣＯＭＰを高めようとするエラーアンプ２１の本来の機能が働きだして、誤差信号ＶＣＯＭＰが時点ｔ５で上昇を開始する。
しかしながら、ランプ発振部２７から出力されるランプ信号Ｒａｍｐの立ち上がりの傾斜が急になっているので、パルス幅変調用コンパレータ２９ｂから出力されるパルス幅変調信号のオン状態の幅が狭い状態に制限される。このため、交流電源からの入力が復活した時点で誤差信号ＶＣＯＭＰがある程度大きくなっていても、昇圧用スイッチング素子Ｑ１のオン時間が通常時より短くなるため、ソフトスタート機能を発揮することができる。
その後時点ｔ６で、誤差信号ＶＣＯＭＰがスイッチング停止閾値の第２基準電圧Ｖｒｅｆ７２を超えるとパルス幅変調用コンパレータ２９ｂから再度パルス幅変調信号が出力され、ＲＳ型フリップフロップ２９ｄが常にリセットされている状態ではなくなる。これにより、肯定出力端子Ｑから駆動用パルス信号ＱＱが出力され、出力端子ＯＵＴから駆動信号ＳＤＶが昇圧用スイッチング素子Ｑ１のゲートに出力される。
しかしながら、この時点ｔ６でも交流の入力電圧Ｖｉｎが遮断状態を継続するので、ゼロ電流検出部２２から出力されるゼロ電流検出信号ＺＣＤはハイレベルを維持する。昇圧用スイッチング素子Ｑ１のソース・ドレイン間電圧Ｖｄｓも、図７（ｅ）に示すようにゼロのままである。
一方、フィードバック電圧ＶＦＢが力率制御動作検出部２４の基準電圧Ｖｒｅｆ４以下に低下すると、コンパレータ２４ａの出力信号である力率改善動作検出信号ＰＦＣ＿ＯＫが図７（ｄ）に示すように、ハイレベルからローレベルに反転する。
この状態では、まだ交流の入力電圧Ｖｉｎの供給が遮断されている状態を継続しているので、フィードバック電圧ＶＦＢは図７（ｃ）に示すように減少傾向を継続する。
そして、時点ｔ７で交流の入力電圧Ｖｉｎの供給が再開されると、ゼロ電流検出信号ＺＣＤがハイレベルからローレベルに反転し、スイッチング素子のスイッチングに伴いゼロ電流又はその近傍後である僅かな期間のみハイレベルとなる通常動作となる。
すなわち、スタート信号生成部２９ａでゼロ電流検出信号ＺＣＤによるスタート信号の生成が開始され、ゼロ電流検出信号ＺＣＤによるワンショットパルスＰｏｓでＲＳ型フリップフロップ２９ｄが順次セットされるようになる。
スイッチング素子のスイッチングが開始される時点ｔ７からフィードバック電圧ＶＦＢが増加を開始するが、この時点ｔ７でランプ発振部２７から出力されるランプ信号Ｒａｍｐの立ち上がりの傾斜が急であるので、昇圧用スイッチング素子Ｑ１のオン状態の期間が短く規制され、ソフトスタート機能が発揮される。
その後，時点ｔ８で、フィードバック電圧ＶＦＢの力率制御動作検出部２４の基準電圧Ｖｒｅｆ４を超えるので、そのコンパレータ２４ａの出力信号である力率改善動作検出信号ＰＦＣ＿ＯＫが図７（ｄ）に示すようにローレベルからハイレベルに反転する。このため、入力遮断検出部２８のＲＳ型フリップフロップ２８ｃがリセットされ、ランプ発振部２７のスロープ制御端子ＳＣに入力される出力信号がローレベルに反転する。
したがって、ランプ発振部２７のＰチャネルＭＯＳＦＥＴ２７ｃがオフ状態に制御されて、充放電用コンデンサＣｔに供給される充電電流が第１定電流回路２７ａのみに制限される。このため、充放電用コンデンサＣｔの端子間電圧の増加率（ｄＶ／ｄｔ）が少なくなり、鋸歯状波の立ち上がり時の傾斜が緩やかとなる。このランプ信号Ｒａｍｐが駆動信号生成部２９のパルス幅変調用コンパレータ２９ｂに入力されるので、パルス幅変調信号のオンの幅が広くなり、フィードバック電圧ＶＦＢの増加率が増大する。
このように、上記実施形態によると、交流入力電圧の瞬間停止が発生したときに、入力遮断検出部２８で交流入力電圧の遮断状態を検出し、交流入力電圧の遮断状態が継続している間、ランプ発振部２７から出力されるランプ信号Ｒａｍｐの立ち上がりの傾斜を、交流入力電圧の遮断が発生していないときの傾斜より大きく制御する鋸歯状波のスロープ制御を行うようにしている。
このため、交流入力電圧の瞬間停止が発生したときに、昇圧チョッパを構成するスイッチング素子に供給する駆動信号のオン状態のパルス幅を狭く制限してソフトスタート機能を発揮することができる。したがって、瞬間停止や起動時のオーバーシュートの発生を抑制することができる。
しかも、ソフトスタート機能を発揮するための構成が、ランプ発振部２７の充放電コンデンサに対して充電を行う定電流回路に並列に定電流回路とスイッチ部との直列回路を設け、スイッチ部を開閉制御するだけで、鋸歯状波の傾きを容易に変更することができる。
また、エラーアンプ２１の応答特性をプルアップ制御部４１及びプルダウン制御部４２で制御するようにしている。そして、交流入力電圧の遮断を検出したときには、制御電源が第１の基準電圧を超えるまでの間はエラーアンプ２１の応答特性を高めるプルアップ制御部４１のプルアップ動作を制限するようにしている。このため、交流入力電圧の回復後に過度のプルアップ動作によって過電圧状態となることを防止することができる。
ちなみに、前述した実施形態において、入力遮断検出部２８を設けない場合には、ランプ発振部２７の鋸歯状波の傾きを制御できないので、交流電源の瞬間停止に昇圧コンバータのスイッチング素子に供給する駆動信号のパルス幅を制限してソフトスタート機能を発揮することができず、オーバーシュートが生じる場合がある。
まず、図８に示すように、交流電源の瞬間停止が、制御電圧Ｖｃｃが低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３１以下まで低下せず、低電圧誤動作防止信号ＵＶＬＯがハイレベルとはならない場合を考える。交流電源が停止した時点ｔ１２で、フィードバック電圧ＶＦＢが減少し、制御電圧Ｖｃｃも減少する。前述した実施形態とは異なり、交流電源が停止した状態でも、プルダウン制御部４２のオアゲート４２ｆに入力遮断検出信号ＡＣＳでセットされるＲＳ型フリップフロップ２８ｂの出力信号が入力されることがないので、プルダウン動作は実行されない。また、プルアップ制御部４１のオアゲート４１ｅにハイレベルの入力遮断検出信号ＡＣＳが入力されることがないので、プルアップ動作が実行されて誤差信号ＶＣＯＭＰが上昇する。さらに、ランプ発振部２７から出力されるランプ信号Ｒａｍｐの立ち上がりの傾斜を変化させることがないので、ソフトスタート機能を発揮することができない。
その後、時点ｔ１３で交流電源の入力が再開すると、プルアップ制御部のプルアップ動作により誤差信号ＶＣＯＭＰが過大になっているので、これに応じて出力電圧Ｖｏは大きな傾きで急上昇し、時点ｔ１４でオーバーシュートを発生する。
一方、交流電源の瞬間停止が長くなって、制御電圧Ｖｃｃが低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３１以下まで低下する場合には、図９に示すように、制御電圧Ｖｃｃが低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３１に達した時点ｔ１２′で低電圧誤動作防止信号ＵＶＬＯがハイレベルとなる。
これにより、ＲＳ型フリップフロップ４１ｄがリセットされてオアゲート４１ｅの負論理入力端子の入力がローレベルとなり、オアゲート４１ｅの出力がハイレベルとなってプルアップ制御部４１のプルアップ動作が停止する。また、プルダウン制御部４２のＮチャネルＭＯＳＦＥＴ４２ｂがオン状態となって、エラーアンプ２１の出力に対してプルダウン動作を実行し、誤差信号ＶＣＯＭＰがスイッチング停止閾値より低い電圧に固定される。
その後時点ｔ１３で交流電源からの交流入力電圧の供給が再開されると、これに応じてフィードバック電圧ＶＦＢが上昇するとともに、制御電圧Ｖｃｃも上昇する。
そして、時点ｔ１３′で制御電圧Ｖｃｃが低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３２に達すると、低電圧誤動作防止信号ＵＶＬＯがローレベルに復帰し、プルダウン制御部４２のプルダウン動作が解除される。これにより、エラーアンプ２１が通常の動作を開始して、誤差信号ＶＣＯＭＰが上昇し、時点ｔ１４′で駆動信号ＳＤＶの出力が再開される。これによって、フィードバック電圧ＶＦＢが上昇する。この場合は、誤差信号ＶＣＯＭＰが低い値から徐々に上昇するので、ソフトスタート動作が実現されている。
したがって、入力遮断検出部２８を設けない場合には、交流電源の瞬間停止が短く制御電圧Ｖｃｃが低電圧誤動作防止部２３の基準電圧Ｖｒｅｆ３１に達しない場合には出力電圧のオーバーシュートを生じてしまう。
本実施形態では、交流電源の遮断状態を検出する入力遮断検出部２８を設けるととともに、ランプ発振部２７で入力遮断状態を検出したときに、鋸歯状波の立ち上がりの傾き（ｄＶ／ｄｔ）を大きくするスロープ制御を行うので、短時間の交流電源の瞬間停止時にもソフトスタート機能を発揮することができ、出力電圧のオーバーシュートを防止することができる。
なお、上記実施形態では、昇圧用スイッチング素子Ｑ１としてＭＯＳＦＥＴを適用したが、ＩＧＢＴ，バイポーラトランジスタ等のスイッチング素子を適用することもできる。
１…スイッチング電源装置、２…交流電源、３…全波整流回路、１０…第１コンバータ、１１…昇圧チョッパ、１４…力率改善制御用ＩＣ、２１…エラーアンプ、２２…ゼロ電流検出部、２３…低電圧誤動作防止部、２４…力率制御動作検出部、２５…軽負荷状態検出部、２６…過電圧保護部、２７…ランプ発振部、２８…入力遮断検出部、４０…応答制御部、４１…プルアップ制御部、４２…プルダウン制御部
本発明は、力率改善制御回路に関する。
そこで、本発明は、上記従来技術の課題に着目してなされたものであり、制御回路のリセットが掛からずソフトスタート動作できないような短時間の瞬間停止時にもオーバーシュートの発生を抑制できる力率改善制御回路を提供すること目的としている。
本発明の一態様は、交流入力電圧を整流した整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、交流入力電圧から生成される出力電圧と、に基づいて、インダクタ電流を制御するスイッチング素子をスイッチングする力率改善制御回路であって、出力電圧と基準電圧との差を増幅した誤差信号を出力する誤差信号生成部と、誤差信号を受けて、前記スイッチング素子のオン時間を制御するパルス幅変調信号を生成するパルス幅変調部と、インダクタ電流のゼロ電流を検出するゼロ電流検出部と、ゼロ電流検出部の検出信号に基づいて交流入力電圧の遮断状態を検出する入力遮断検出部と、を備えている。入力遮断検出部は、遮断状態を検出すると、パルス幅変調部にスイッチング素子のオン時間を短くさせる。
本発明の一態様によれば、制御回路のリセットが掛からずソフトスタートできないような短時間の瞬間停止時にもオーバーシュートが発生しない力率改善制御回路を提供することができる。
本発明に係る力率改善回路を備えたスイッチング電源装置の一実施形態を示す回路図である。 図１の力率改善制御回路の具体的構成を示す回路図である。 図２におけるランプ発振部の具体的構成を示す回路図である。 図３の第１定電流回路及び第２定電流回路の具体的構成を示す回路である。 ランプ発振部の動作を示す信号波形図である。 プルアップ制御部の動作を説明する信号波形図である。 本発明による力率改善制御回路の動作を説明する信号波形図である。 入力遮断検出部を設けない場合の交流入力電圧の瞬間停止状態が短い場合の動作を示す信号波形図である。 入力遮断検出部を設けない場合の交流入力電圧の瞬間停止状態が長い場合の動作を示す信号波形図である。

Claims (9)

  1. 昇圧チョッパのスイッチング素子を制御して、交流入力電圧を全波整流した直流電圧から所定の出力電圧を得る力率改善回路であって、
    前記昇圧チョッパの前記出力電圧と基準電圧との差を増幅する信号を出力する誤差信号生成部と、
    三角波信号を出力する発振部と、
    前記昇圧チョッパのインダクタ電流のゼロ電流を検出するゼロ電流検出部と、
    該ゼロ電流検出部のゼロ電流検出信号、前記誤差信号生成部からの誤差信号及び前記発振部からの三角波信号に基づいて前記スイッチング素子に対する駆動信号を生成する駆動信号生成部と、
    前記ゼロ電流検出部の検出信号に基づいて前記交流入力電圧の遮断状態を検出する入力遮断検出部とを備え、
    前記発振部は、前記三角波信号の傾きを、前記入力遮断検出部が入力遮断状態を検出したときに、入力遮断状態を検出していないときに比較して大きな傾きに制御する
    ことを特徴とする力率改善回路。
  2. 前記入力遮断検出部は、前記駆動信号生成部の駆動信号が前記スイッチング素子のターンオフを指示するタイミングで前記ゼロ電流検出部がゼロ電流を検出していると前記交流入力電圧が遮断していると判断することを特徴とする請求項１に記載の力率改善回路。
  3. 前記入力遮断検出部は、前記ゼロ電流検出部のゼロ電流検出信号がデータ端子に入力され、前記駆動信号生成部の駆動信号がクロック端子に入力されるＤ型フリップフロップと、該Ｄ型フリップフロップの出力信号を保持するＲＳ型フリップフロップを有することを特徴とする請求項２に記載の力率改善回路。
  4. 入力される制御電源の低下による誤動作を防止する誤動作防止信号を生成する低電圧誤動作防止部を備えていることを特徴とする請求項１から３の何れか一項に記載の力率改善回路。
  5. 前記誤差信号生成部の応答特性を制御する応答制御部を有し、
    該応答制御部は、前記発振部で前記発振部の三角波信号の傾きを大きな傾きに制御している間は前記誤差信号生成部の応答特性を高める制御を中止することを特徴とする請求項４に記載の力率改善回路。
  6. 前記応答制御部は、前記昇圧チョッパの出力電圧に基づいて軽負荷状態から重負荷状態に切り換わる際に前記誤差信号生成部の出力電圧をプルアップするプルアップ制御部と、前記低電圧誤動作防止部が動作状態であるときに前記誤差信号生成部の出力電圧をプルダウンして低電位に固定するプルダウン制御部とを備え、前記プルアップ制御部は、前記入力遮断検出部が交流入力電圧の遮断状態を検出したときに、前記誤差信号生成部の出力電圧のプルアップを中止することを特徴とする請求項５に記載の力率改善回路。
  7. 前記駆動信号生成部は、前記誤差信号生成部からの誤差信号及び前記発振部からの三角波信号に基づいてパルス幅変調信号を生成するパルス幅変調部と、前記ゼロ電流検出部からのゼロ電流検出信号に基づいてワンショットパルスを生成するワンショットパルス生成部と、該ワンショットパルス生成部から出力されるワンショットパルスがセット端子に入力され、前記パルス幅変調部から出力されるパルス幅変調信号がリセット端子に入力されるＲＳ型フリップフロップとを備えていることを特徴とする請求項１から６の何れか一項に記載の力率改善回路。
  8. 前記発振部は、第１定電流回路とコンデンサを直列に接続した充電部と、前記第１定電流回路と並列に接続された第２定電流回路及びスイッチング素子の直列回路と、前記コンデンサの充電電圧を基準電圧と比較する比較部と、該比較部の比較信号に基づいて前記コンデンサの充電電荷を放電する放電部と、前記比較部の比較信号に基づいて前記比較部に供給する第１参照電圧と当該第１参照電圧より高い第２参照電圧を基準電圧として選択する基準電圧選択部とを備えていることを特徴とする請求項１から７の何れか一項に記載の力率改善回路。
  9. 第１コンバータとして請求項１から８の何れか一項に記載の力率改善回路を備え、前記第１コンバータの出力に接続された第２コンバータを有することを特徴とするスイッチング電源装置。
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