JPWO2019026295A1 - 電源装置、および、電源装置の制御方法 - Google Patents

電源装置、および、電源装置の制御方法 Download PDF

Info

Publication number
JPWO2019026295A1
JPWO2019026295A1 JP2017566042A JP2017566042A JPWO2019026295A1 JP WO2019026295 A1 JPWO2019026295 A1 JP WO2019026295A1 JP 2017566042 A JP2017566042 A JP 2017566042A JP 2017566042 A JP2017566042 A JP 2017566042A JP WO2019026295 A1 JPWO2019026295 A1 JP WO2019026295A1
Authority
JP
Japan
Prior art keywords
output
circuit
signal
node
fixed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017566042A
Other languages
English (en)
Other versions
JP6445192B1 (ja
Inventor
小林　義則
義則 小林
山下　和郎
和郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6445192B1 publication Critical patent/JP6445192B1/ja
Publication of JPWO2019026295A1 publication Critical patent/JPWO2019026295A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/10—Constant-current supply systems
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16528—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values using digital techniques or performing arithmetic operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/26—Modifications for temporary blocking after receipt of control pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is ac
    • G05F1/40—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices
    • G05F1/44—Regulating voltage or current wherein the variable actually regulated by the final control device is ac using discharge tubes or semiconductor devices as final control devices semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0045—Full bridges, determining the direction of the current through the load

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Dc-Dc Converters (AREA)
  • Electronic Switches (AREA)
  • Inverter Devices (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

電源装置は、電源から電力を供給され、電流を出力する出力回路と、出力回路の電流の出力動作を制御する駆動回路と、出力回路の過電流を検出すると検出信号を第１ノードに出力する過電流検出回路と、第１ノードに入力された検出信号に基づいて、出力回路の出力動作を制御信号に拘わらず強制的にオフするためのオフ固定信号を駆動回路に出力するオフ固定回路と、 出力回路の出力動作を制御するための制御信号を駆動回路に出力することで、駆動回路により出力回路の出力動作を制御するとともに、検出信号が入力されるようになっている制御部と、を備える。

Description

本発明は、電源装置、および、電源装置の制御方法に関する発明である。
従来、出力波形を制御部ＣＰＵで構成している電源装置１００Ａ（図９）の出力回路ＯＣＡ（例えば、ブリッジ回路）の過電流を過電流検出回路ＸＡが、過電流閾値ＴＨＯに基づいて検出した場合、ハードウェアである時定数回路ＴＡによるＣＲ時定数で当該出力回路ＯＣＡをオフする（ドライバ回路ＤＣＡの駆動信号ＤＣＡの出力を停止（“Ｌｏｗ”レベルに固定）する）タイミング（期間）を決定（図１０）していた（例えば、特許文献１参照）。
このため、従来電源装置１００Ａでは、温度・精度の影響を大きく受けることとなる。
しかし、このような従来の電源装置１００Ａでは、過電流の検出結果に基づいて、制御部ＣＰＵで出力回路ＯＣＡのオン/オフを全て制御する場合、スイッチング周期が高くなる程、制御部ＣＰＵの処理負荷が増大する問題が発生する。
特開２０１５−１０６９８０
上述のように、従来の電源装置１００Ａでは、過電流の検出結果に基づいて、制御部ＣＰＵで出力回路ＯＣＡのオン/オフを全て制御する場合、スイッチング周期が高くなる程、制御部ＣＰＵの処理負荷が増大する問題が発生する。
そこで、本発明では、出力回路の過電流時に出力回路をオフする期間をＣＰＵでカウントしその他の処理をハードで行うことにより、スイッチング周期が高い場合でも当該制御部の処理負荷を低減することが可能な電源装置を提供することを目的とする。
本発明の一態様に係る実施例に従った電源装置は、
電源から電力を供給され、電流を出力する出力回路と、
前記出力回路の電流の出力動作を制御する駆動回路と、
前記出力回路の過電流を検出すると検出信号を第１ノードに出力する過電流検出回路と、
前記第１ノードに入力された前記検出信号に基づいて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフするためのオフ固定信号を出力ノードから前記駆動回路に出力するオフ固定回路と、
前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御するとともに、前記検出信号が入力されるようになっている制御部と、を備え、
前記駆動回路は、前記オフ固定信号に応じて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフにし、
前記制御部は、前記検出信号が入力されてからオフ期間の経過後に、前記出力回路の前記出力動作の強制的なオフを解除するための解除信号を前記オフ固定回路に出力し、
前記オフ固定回路は、前記解除信号に応じて前記オフ固定信号の出力を停止して、前記駆動回路が前記制御信号に基づいて前記出力回路の前記出力動作を制御する通常動作に復帰させることを特徴とする。
前記電源装置において、
前記オフ固定回路は、
前記第１ノードに入力された前記検出信号を前記オフ固定信号として前記駆動回路に出力し、
その後、前記解除信号の入力に応じて、前記オフ固定信号の出力を停止するように前記第１ノードの電位を制御する
ことを特徴とする。
前記電源装置において、
前記制御部は、
出力した前記解除信号をフィードバックし、フィードバックされた前記解除信号に異常があるか否かを検出し、
前記解除信号の異常を検出した場合には、前記制御信号により前記駆動回路を制御して、前記出力回路の前記出力動作を停止させる
ことを特徴とする。
前記電源装置において、
前記過電流検出回路は、
前記出力回路に前記出力動作による過電流を検出しない場合には、前記検出信号を前記第１ノードに出力しない
ことを特徴とする。
前記電源装置において、
前記制御部は、
前記解除信号を出力した後、前記検出信号が入力されていない場合には、前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御する
ことを特徴とする。
前記電源装置において、
前記駆動回路は、
前記制御信号と前記第１ノードの電位に基づいた信号とを演算した論理信号を出力する論理回路と、
前記論理信号に基づいて前記出力回路の電流の出力動作を制御するドライバと、を備える
ことを特徴とする。
前記電源装置において、
前記出力回路は、前記電源から供給される電力を制御して出力するブリッジ回路であることを特徴とする。
前記電源装置において、
前記ブリッジ回路は、
一端が前記電源に接続され、他端が第１の出力端子に接続された第１の出力トランジスタと、
一端が前記電源に接続され、他端が第２の出力端子に接続された第２の出力トランジスタと、
一端が前記第１の出力端子に接続され、他端が固定電位に接続された第３の出力トランジスタと、
一端が前記第２の出力端子に接続され、他端が固定電位に接続され、第４の出力トランジスタと、
一端が前記第３の出力トランジスタの他端に接続され、他端が前記固定電位に接続された第１の検出抵抗と、
一端が前記第４の出力トランジスタの他端に接続され、他端が前記固定電位に接続された第２の検出抵抗と、を備え、
前記過電流検出回路は、前記第１及び第２の検出抵抗に流れる電流を検出することで前記ブリッジ回路が出力する電流の過電流を検出し、この検出結果に応じた前記検出信号を出力し、
前記駆動回路は、通常動作時は、前記制御信号に基づいて前記第１ないし第４の出力トランジスタの動作を制御することで、前記ブリッジ回路の電力の出力動作を制御する
ことを特徴とする。
前記電源装置において、
前記制御部は、前記出力回路の前記出力動作を強制的にオフする前記オフ期間をソフトウエアで設定する
ことを特徴とする。
前記電源装置において、
前記出力ノードが前記第１ノードに接続され、
前記オフ固定回路は、
エミッタが前記電源に接続された第１のＰＮＰ型バイポーラトランジスタと、
一端が前記第１のＰＮＰ型バイポーラトランジスタのコレクタに接続された第１の制御抵抗と、
コレクタが前記第１の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、ベースに前記制御部から前記解除信号が入力されるようになっている第１のＮＰＮ型バイポーラトランジスタと、
一端が前記電源に接続され、他端が前記第１のＰＮＰ型バイポーラトランジスタのベースに接続された第２の制御抵抗と、
一端が前記第２の制御抵抗の他端に接続され、他端が前記第１ノードに接続された第３の制御抵抗と、
コレクタが前記第３の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、ベースが前記第１の制御抵抗の他端に接続された第２のＮＰＮ型バイポーラトランジスタと、を備え、
前記オフ固定回路は、
前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
ことを特徴とする。
前記電源装置において、
前記過電流検出回路は、
前記出力回路が出力する電流が予め設定された過電流閾値以上になった場合には、前記検出信号を出力し、
前記出力回路が出力する電流が前記過電流閾値未満になった場合には、前記検出信号を出力しない
ことを特徴とする。
前記電源装置において、
前記駆動回路は、
前記過電流検出回路により過電流が検出された場合には、前記第１ノードの前記検出信号に基づいて前記オフ固定回路が出力する前記オフ固定信号に応じて、前記第１ないし第４の出力トランジスタの動作を停止させ、
その後、前記解除信号に基づいた前記オフ固定回路からの前記オフ固定信号の出力停止に応じて前記第１ないし第４の出力トランジスタの動作の停止を解除し、
その後、前記制御信号に基づいて前記第１ないし第４の出力トランジスタの動作を制御することを特徴とする。
前記電源装置において、
前記出力ノードが前記第１ノードに接続され、
前記オフ固定回路は、
一端が前記電源に接続され、他端が前記第１ノードに接続された第１の制御抵抗と、
一端が前記電源に接続された第２の制御抵抗と、
一端が前記第１ノードに接続され、他端が固定電位に接続されたキャパシタと、
エミッタが前記第１ノードに接続され、他端が前記固定電位に接続され、ベースが前記第２の制御抵抗の他端に接続されたＰＮＰ型バイポーラトランジスタと、
コレクタが前記第２の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、 ベースに前記制御部から前記解除信号が入力されるようになっているＮＰＮ型バイポーラトランジスタと、を備え、
前記出力ノードが前記第１ノードに接続され、
前記オフ固定回路は、
前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
ことを特徴とする。
前記電源装置において、
前記オフ固定回路は、
一端が前記電源に接続され、他端が前記出力ノードに接続された第１の制御抵抗と、
一端が前記電源に接続された第２の制御抵抗と、
一端が前記第２の制御抵抗の他端に接続され、他端が前記第１ノードに接続された第３の制御抵抗と、
一端が前記第１の制御抵抗の他端に接続され、他端が固定電位に接続された第１のキャパシタと、
一端が前記第２の制御抵抗の一端に接続され、他端が前記固定電位に接続された第２のキャパシタと、
一端が前記第２の制御抵抗の他端に接続され、他端が前記固定電位に接続された第３のキャパシタと、
一端が前記第２の制御抵抗の他端に接続された第４の制御抵抗と、
コレクタが前記第２のキャパシタの他端に接続され、エミッタが前記固定電位に接続され、 ベースに前記制御部から前記解除信号が入力されるようになっているＮＰＮ型バイポーラトランジスタと、
一端が前記第１の制御抵抗の他端に接続され、他端が前記固定電位に接続され、前記第２の制御抵抗の他端の電位が予め設定されたリセット閾値未満である場合には、前記第１のキャパシタの一端と他端との間を導通して前記第１のキャパシタの電荷を放電させ、一方、前記第２の制御抵抗の他端の前記電位が前記リセット閾値以上である場合には、前記第１のキャパシタの一端と他端との間を遮断するリセット回路と、を備え、
前記オフ固定回路は、
前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
ことを特徴とする。
本発明の一態様に係る実施例に従った電源装置の制御方法は、
電源から電力を供給され、電流を出力する出力回路と、前記出力回路の電流の出力動作を制御する駆動回路と、前記出力回路の過電流を検出すると検出信号を第１ノードに出力する過電流検出回路と、前記第１ノードに入力された前記検出信号に基づいて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフするためのオフ固定信号を出力ノードから前記駆動回路に出力するオフ固定回路と、前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御するとともに、前記検出信号が入力されるようになっている制御部と、を備えた電源装置の制御方法であって、
前記駆動回路により、前記オフ固定信号に応じて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフにし、
前記制御部により、前記検出信号が入力されてからオフ期間の経過後に、前記出力回路の前記出力動作の強制的なオフを解除するための解除信号を前記オフ固定回路に出力し、
前記オフ固定回路により、前記解除信号に応じて前記オフ固定信号の出力を停止して、前記駆動回路が前記制御信号に基づいて前記出力回路の前記出力動作を制御する通常動作に復帰させる
ことを特徴とする。
本発明の一態様に係る電源装置は、電源から電力を供給され、電流を出力する出力回路と、出力回路の電流の出力動作を制御する駆動回路と、出力回路の過電流を検出すると、検出信号を第１ノードに出力する過電流検出回路と、第１ノードに入力された検出信号に基づいて、出力回路の出力動作を制御信号に拘わらず強制的にオフするためのオフ固定信号を駆動回路に出力するオフ固定回路と、出力回路の出力動作を制御するための制御信号を駆動回路に出力することで、駆動回路により出力回路の出力動作を制御するとともに、検出信号が入力されるようになっている制御部ＣＰＵと、を備える。
そして、駆動回路は、オフ固定信号に応じて、出力回路の出力動作を制御信号に拘わらず強制的にオフにし、制御部は、検出信号が入力されてから予め設定されたオフ期間の経過後に、出力回路の出力動作の強制的なオフを解除するための解除信号をオフ固定回路に出力し、オフ固定回路は、解除信号に応じてオフ固定信号の出力を停止して、駆動回路が制御信号に基づいて出力回路の出力動作を制御する通常動作に復帰させる。
すなわち、本発明の電源装置では、過電流検出回路の検出結果に基づいて出力回路を強制的にオフし、制御部ＣＰＵが設定するオフ期間の経過後に出力する解除信号に基づいて出力回路を通常動作に復帰させる。
これにより、出力回路の過電流時に出力回路をオフする期間を制御部ＣＰＵでカウントしその他の処理をハードで行うことにより、スイッチング周期が高い場合でも当該制御部ＣＰＵの処理負荷を低減することができる。
特に、制御部ＣＰＵで過電流時に出力回路をオフする期間を設定しているため、温度・精度の影響を受けずかつ通信で簡単に設定変更ができる。
図１は、第１の実施形態に係る電源装置１００の構成の一例を示す図である。 図２は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４との関係の一例を示す波形図である。 図３は、図１に示すオフ固定回路Ｙの回路構成の一例を示す図である。 図４は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図３に示すオフ固定回路Ｙの各信号と、の関係の一例を示す波形図である。 図５は、変形例１に係る、図１に示すオフ固定回路Ｙの回路構成の他の例を示す図である。 図６は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図５に示すオフ固定回路Ｙの各信号と、の関係の他の例を示す波形図である。 図７は、変形例２に係る、図１に示すオフ固定回路Ｙの回路構成のさらに他の例を示す図である。 図８は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図７に示すオフ固定回路Ｙの各信号と、の関係の他の例を示す波形図である。 図９は、従来の電源装置１００Ａの構成の一例を示す図である。 図１０は、図９に示す出力回路ＯＣＡが出力する電流Ｉａｃと、駆動回路ＤＣＡが出力する駆動信号ＳＤとの関係の一例を示す波形図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
 第１の実施形態
図１は、第１の実施形態に係る電源装置１００の構成の一例を示す図である。また、図２は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４との関係の一例を示す波形図である。また、図３は、図１に示すオフ固定回路Ｙの回路構成の一例を示す図である。また、図４は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図３に示すオフ固定回路Ｙの各信号と、の関係の一例を示す波形図である。なお、図２、図４の例においては、駆動信号ＳＤ１〜ＳＤ４の波形を簡単のため、１つの波形として表現している。
第１の実施形態に係る電源装置１００は、例えば、インバータ、又は、コンバータを構成する。この電源装置１００は、例えば、図１に示すように、出力回路ＯＣと、駆動回路ＤＣと、過電流検出回路Ｘと、オフ固定回路Ｙと、制御部（マイコン）ＣＰＵと、を備える。
ここで、出力回路ＯＣは、電源Ｖｃｃから電力を供給され、第１、第２の出力端子ＴＯ１、ＴＯ２に所定の電流Ｉａｃを出力するようになっている。
この出力回路ＯＣは、例えば、図１に示すように、電源Ｖｃｃから供給される電力を制御して出力するブリッジ回路ＢＣである。
そして、例えば、図１に示すように、ブリッジ回路ＢＣは、第１の出力トランジスタＴｒ１と、第２の出力トランジスタＴｒ２と、第３の出力トランジスタＴｒ３と、第４の出力トランジスタＴｒ４と、第１の検出抵抗Ｒ１と、第２の検出抵抗Ｒ２と、を備える。
第１の出力トランジスタＴｒ１は、例えば、図１に示すように、一端（コレクタ）が電源Ｖｃｃに接続され、他端（エミッタ）が第１の出力端子ＴＯ１に接続され、ベースに駆動信号ＳＤ１が入力されるＮＰＮ型バイポーラトランジスタである。
また、第２の出力トランジスタＴｒ２は、一端（コレクタ）が電源Ｖｃｃに接続され、他端（エミッタ）が第２の出力端子ＴＯ２に接続され、ベースに駆動信号ＳＤ２が入力されるＮＰＮ型バイポーラトランジスタである。
また、第３の出力トランジスタＴｒ３は、一端（コレクタ）が第１の出力端子ＴＯ１に接続され、他端（エミッタ）が固定電位（グランド）に接続され、ベースに駆動信号ＳＤ３が入力されるＮＰＮ型バイポーラトランジスタである。
また、第４の出力トランジスタＴｒ４は、一端（コレクタ）が第２の出力端子ＴＯ２に接続され、他端（エミッタ）が固定電位（グランド）に接続され、ベースに駆動信号ＳＤ３が入力されるＮＰＮ型バイポーラトランジスタである。
また、第１の検出抵抗Ｒ１は、一端が第３の出力トランジスタＴｒ３の他端（エミッタ）に接続され、他端が固定電位（グランド）に接続されている。
また、第２の検出抵抗Ｒ２は、一端が第４の出力トランジスタＴｒ４の他端（エミッタ）に接続され、他端が固定電位（グランド）に接続されている。
また、図１に示す駆動回路ＤＣは、出力回路ＯＣの電流の出力動作を制御するようになっている。
この駆動回路ＤＣは、例えば、図１に示すように、第１のハイサイド論理回路ＡＨ１と、第２のハイサイド論理回路ＡＨ２と、第１のローサイド論理回路ＡＬ１と、第２のローサイド論理回路ＡＬ２と、ハイサイドドライバＤＣＨと、ローサイドドライバＤＣＬと、を備える。
そして、第１のハイサイド論理回路ＡＨ１は、第１の制御信号ＳＣ１と第１ノードＩＮ１の電位に基づいた信号とを演算した論理信号ＳＨ１を出力するようになっている。
また、第２のハイサイド論理回路ＡＨ２は、第２の制御信号ＳＣ２と第１ノードＩＮ１の電位に基づいた信号とを演算した論理信号ＳＨ２を出力するようになっている。
また、第１のローサイド論理回路ＡＬ１は、第３の制御信号ＳＣ３と第１ノードＩＮ１の電位に基づいた信号とを演算した論理信号ＳＬ１を出力するようになっている。
また、第２のローサイド論理回路ＡＬ２は、第４の制御信号ＳＣ４と第１ノードＩＮ１の電位に基づいた信号とを演算した論理信号ＳＬ２を出力するようになっている。
また、ハイサイドドライバＤＣＨは、論理信号ＳＨ１、ＳＨ２に基づいて、駆動信号ＳＤ１、ＳＤ２により、出力回路ＯＣの電流の出力動作を制御する（第１、第２の出力トランジスタＴｒ１、Ｔｒ２を制御する）ようになっている。
また、ローサイドドライバＤＣＬは、論理信号ＳＬ１、ＳＬ２に基づいて、駆動信号ＳＤ３、ＳＤ４により、出力回路ＯＣの電流の出力動作を制御する（第３、第４の出力トランジスタＴｒ３、Ｔｒ４を制御する）ようになっている。
この駆動回路ＤＣは、通常動作時は、第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を制御することで、ブリッジ回路ＢＣの電力の出力動作を制御するようになっている。
なお、この通常動作時には、出力回路ＯＣは、駆動信号ＳＤ１〜ＳＤ４に応じて、貫通電流が流れないように、第１、第２の出力トランジスタＴｒ１、Ｔｒ２が相補的にオン／オフするとともに、第３、第４の出力トランジスタＴｒ３、Ｔｒ４相補的にオン／オフする。これにより、既述のように、出力回路ＯＣは、電源Ｖｃｃから供給される電力に基づいて、第１、第２の出力端子ＴＯ１、ＴＯ２に所定の電流を出力する。
また、駆動回路ＤＣは、過電流が過電流検出回路Ｘにより検出された場合には、第１ノードＩＮ１の検出信号ＳＸに基づいてオフ固定回路Ｙが出力するオフ固定信号ＯＵＴ２に応じて、第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を停止させるようになっている。
その後、駆動回路ＤＣは、解除信号ＯＵＴ１に基づいたオフ固定回路Ｙからのオフ固定信号ＯＵＴ２の出力停止に応じて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作の停止を解除するようになっている。
その後、駆動回路ＤＣは、第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を制御するようになっている。
また、図１に示す過電流検出回路Ｘは、出力回路ＯＣの過電流を検出すると検出信号ＳＸ（例えば、“Ｌｏｗ”レベルの信号）を第１ノードＩＮ１に出力するようになっている。一方、この過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出しない場合には、“Ｌｏｗ”レベルの検出信号ＳＸを第１ノードＩＮ１に出力しない（すなわち、“Ｈｉｇｈ”レベルの信号を出力する）ようになっている。
例えば、過電流検出回路Ｘは、出力回路ＯＣが出力する電流が予め設定された過電流閾値ＴＨＯ以上になった場合には、検出信号ＳＸを出力するようになっている。一方、過電流検出回路Ｘは、出力回路ＯＣが出力する電流が過電流閾値ＴＨＯ未満になった場合には、検出信号ＳＸを出力しないようになっている。
この過電流検出回路Ｘは、例えば、図１に示すように、第１の検出抵抗Ｒ１及び第２の検出抵抗Ｒ２に流れる電流の電流値を検出し、この検出結果に基づいて、出力回路ＯＣの過電流を検出するようになっている。
より詳しくは、過電流検出回路Ｘは、第１及び第２の検出抵抗Ｒ１、Ｒ２に流れる電流を検出することでブリッジ回路ＢＣが出力する電流Ｉａｃの過電流を検出し、この検出結果に応じた検出信号ＳＸ（例えば、“Ｌｏｗ”レベルの信号）を出力するようになっている。
また、図１に示すオフ固定回路Ｙは、第１ノードＩＮ１に入力された検出信号ＳＸに基づいて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフするためのオフ固定信号ＯＵＴ２を出力ノードＮＹから駆動回路ＤＣに出力するようになっている。
このオフ固定回路Ｙは、例えば、図３に示すように、第１のＰＮＰ型バイポーラトランジスタＴｒａと、第１のＮＰＮ型バイポーラトランジスタＴｒｂと、第１の制御抵抗Ｒａと、第２の制御抵抗Ｒｂと、第３の制御抵抗Ｒｃと、第２のＮＰＮ型バイポーラトランジスタＴｒｃと、を備える。
この図３の例では、出力ノードＮＹが第１ノードＩＮ１に接続されている。
また、第１のＰＮＰ型バイポーラトランジスタＴｒａは、エミッタが電源Ｖｃｃに接続されている。
また、第１の制御抵抗Ｒａは、一端が第１のＰＮＰ型バイポーラトランジスタのコレクタに接続されている。
また、第１のＮＰＮ型バイポーラトランジスタＴｒｂは、コレクタが第１の制御抵抗の他端に接続され、エミッタが固定電位（グランド）に接続され、ベースに制御部ＣＰＵから解除信号ＯＵＴ１が入力されるようになっている。
また、第２の制御抵抗Ｒｂは、一端が電源Ｖｃｃに接続され、他端が第１のＰＮＰ型バイポーラトランジスタＴｒａのベースに接続されている。
また、第３の制御抵抗Ｒｃは、一端が第２の制御抵抗Ｒｂの他端に接続され、他端が第１ノードＩＮ１に接続されている。
また、第２のＮＰＮ型バイポーラトランジスタＴｒｃは、コレクタが第３の制御抵抗Ｒｃの他端に接続され、エミッタが固定電位（グランド）に接続され、ベースが第１の制御抵抗Ｒａの他端に接続されている。
このオフ固定回路Ｙは、第１ノードＩＮ１に入力された検出信号ＳＸ（“Ｌｏｗ”レベル）をオフ固定信号ＯＵＴ２として駆動回路ＤＣに出力（第１ノードＩＮ１の電位を“Ｌｏｗ”レベルにラッチ）し、その後、解除信号ＯＵＴ１（“Ｈｉｇｈ”レベル）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
すなわち、このオフ固定回路Ｙは、過電流検出回路Ｘから出力された検出信号ＳＸに応じて、第１ノードＩＮ１の電位に基づいた信号を、オフ固定信号ＯＵＴ２として、駆動回路ＤＣに出力するようになっている。
一方、オフ固定回路Ｙは、制御部ＣＰＵから出力された解除信号ＯＵＴ１に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止するようになっている。
また、制御部ＣＰＵは、例えば、図１に示すように、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号（ＰＷＭ信号）ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御するとともに、検出信号ＳＸが（第２ノードＩＮ２を介して）入力されるようになっている。
また、駆動回路ＤＣは、オフ固定信号ＯＵＴ２に応じて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにするようになっている。
また、制御部ＣＰＵは、検出信号ＳＸが入力されてからオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１（例えば、“Ｈｉｇｈ”レベル）をオフ固定回路Ｙに出力するようになっている。
そして、既述のオフ固定回路Ｙは、当該解除信号ＯＵＴ１（例えば、“Ｈｉｇｈ”レベル）に応じてオフ固定信号ＯＵＴ２の出力を停止して、駆動回路ＤＣが第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させるようになっている。
また、制御部ＣＰＵは、解除信号ＯＵＴ１を出力した後、第２ノードＮ２に検出信号ＳＸ（“Ｌｏｗ”レベル）が入力されていない場合には、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御するようになっている。
これにより、解除信号ＯＵＴ１を出力した後、過電流が検出されない場合には、適切に通常動作に復帰することができる。
また、制御部ＣＰＵは、出力した解除信号ＯＵＴ１をフィードバックし、フィードバックされた解除信号に異常（所定の信号が出力されていない等）があるか否かを検出し、解除信号の異常を検出した場合には、第１ないし第４の制御信号ＳＣ１〜ＳＣ４により駆動回路ＤＣを制御して、出力回路ＯＣの出力動作を停止させるようになっている。
これにより、解除信号に異常（所定の信号が出力されていない等）がある場合に、出力回路ＯＣの出力動作を停止させて、電源装置１００の誤動作等を抑制することができる。
なお、制御部ＣＰＵは、出力回路ＯＣの出力動作を強制的にオフする当該オフ期間ＴＧＦを、例えば、ソフトウエアで設定するようになっている。
これにより、出力回路ＯＣの出力動作を強制的にオフするオフ期間ＴＧＦを設定する自由度を高めることができる。
ここで、以上のような構成を有する第１の実施形態に係る電源装置１００の動作の一例について、図４を用いて説明する。
まず、制御部ＣＰＵは、例えば、図４に示すように、通常動作時は、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号（ＰＷＭ信号）ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御する。
この通常動作時に、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出してない（出力回路ＯＣが出力する電流が過電流閾値ＴＨＯ未満である）場合は、“Ｌｏｗ”レベルの検出信号ＳＸを第１ノードＩＮ１に出力しない（すなわち、“Ｈｉｇｈ”レベルの信号を出力する）。
そして、オフ固定回路Ｙは、制御部ＣＰＵから通常動作時に出力ノードＮａから出力された信号（“Ｌｏｗ”レベルの信号）に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止（“Ｈｉｇｈ”レベルの信号を出力）している。
そして、駆動回路ＤＣは、この通常動作時は、第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を制御することで、ブリッジ回路ＢＣの電力の出力動作を制御する。
その後、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出する（出力回路ＯＣが出力する電流Ｉａｃが過電流閾値ＴＨＯに達する）と、この検出結果に応じた検出信号ＳＸ（“Ｌｏｗ”レベルの信号）を出力する。
そして、オフ固定回路Ｙは、この第１ノードＩＮ１に入力された検出信号ＳＸをオフ固定信号ＯＵＴ２として駆動回路ＤＣに出力（第１ノードＩＮ１の電位を“Ｌｏｗ”レベルにラッチ）する。
そして、駆動回路ＤＣは、オフ固定回路Ｙが出力するオフ固定信号ＯＵＴ２に応じて、第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を停止させて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにする。
これにより、出力回路ＯＣが出力する電流Ｉａｃが低下することとなる。
その後、制御部ＣＰＵは、検出信号ＳＸが入力されてからオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１（例えば、“Ｈｉｇｈ”レベル）をオフ固定回路Ｙに出力する。
そして、オフ固定回路Ｙは、解除信号ＯＵＴ１（“Ｈｉｇｈ”レベルの信号）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
そして、既述のオフ固定回路Ｙからのオフ固定信号ＯＵＴ２の出力の停止に応じて、駆動回路ＤＣは第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させる。
なお、既述のように、制御部ＣＰＵは、解除信号ＯＵＴ１を出力した後、第２ノードＮ２に検出信号ＳＸ（“Ｌｏｗ”レベル）が入力されていない場合には、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御することとなる。
これにより、電源装置１００は、解除信号ＯＵＴ１を出力した後、過電流が検出されない場合には、適切に通常動作に復帰することができる。
以上のように、本発明の一態様に係る電源装置は、電源から電力を供給され、電流を出力する出力回路ＯＣと、出力回路の電流の出力動作を制御する駆動回路ＤＣと、出力回路の過電流を検出すると、検出信号ＳＸを第１ノードＩＮ１に出力する過電流検出回路Ｘと、第１ノードに入力された検出信号ＳＸに基づいて、出力回路の出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフするためのオフ固定信号ＯＵＴ２を駆動回路に出力するオフ固定回路Ｙと、出力回路の出力動作を制御するための第１ないし第４の制御信号ＳＣ１〜ＳＣ４を駆動回路に出力することで、駆動回路により出力回路の出力動作を制御するとともに、検出信号ＳＸが入力されるようになっている制御部ＣＰＵと、を備える。
そして、駆動回路は、オフ固定信号に応じて、出力回路の出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにし、制御部は、検出信号ＳＸが入力されてから予め設定されたオフ期間ＴＧＦの経過後に、出力回路の出力動作の強制的なオフを解除するための解除信号をオフ固定回路に出力し、オフ固定回路は、解除信号に応じてオフ固定信号の出力を停止して、駆動回路が第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路の出力動作を制御する通常動作に復帰させる。
すなわち、本発明の電源装置では、過電流検出回路の検出結果に基づいて出力回路を強制的にオフし、制御部ＣＰＵが設定するオフ期間ＴＧＦの経過後に出力する解除信号に基づいて出力回路を通常動作に復帰させる。
これにより、出力回路の過電流時に出力回路をオフする期間を制御部ＣＰＵでカウントしその他の処理をハードで行うことにより、スイッチング周期が高い場合でも当該制御部ＣＰＵの処理負荷を低減することができる。
特に、制御部ＣＰＵで過電流時に出力回路をオフする期間を設定しているため、温度・精度の影響を受けずかつ通信で簡単に設定変更ができる。
（変形例１）
既述の第１の実施形態では、第１ノードＩＮ１に入力された検出信号ＳＸに基づいて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフするためのオフ固定信号ＯＵＴ２を出力ノードＮＹから駆動回路ＤＣに出力するオフ固定回路Ｙの回路構成の一例について説明した。
しかしながら、このオフ固定回路Ｙは、同様の機能を発揮できれば、回路構成は異なっていてもよい。そこで、本変形例１では、このオフ固定回路Ｙに注目した回路構成の他の例について説明する。
ここで、図５は、変形例１に係る、図１に示すオフ固定回路Ｙの回路構成の他の例を示す図である。また、図６は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図５に示すオフ固定回路Ｙの各信号と、の関係の他の例を示す波形図である。なお、図６の例においては、駆動信号ＳＤ１〜ＳＤ４の波形を簡単のため、１つの波形として表現している。また、図５において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
例えば、図５に示すように、オフ固定回路Ｙは、第１の制御抵抗Ｒｅと、第２の制御抵抗Ｒｆと、キャパシタＣと、ＰＮＰ型バイポーラトランジスタＴｒｆと、ＮＰＮ型バイポーラトランジスタＴｒｅと、を備える。
そして、第１の制御抵抗Ｒｅは、一端が電源Ｖｃｃに接続され、他端が第１ノードＩＮ１（出力ノードＮＹ）に接続されている。
また、第２の制御抵抗Ｒｆは、一端が電源Ｖｃｃに接続されている。
また、キャパシタＣは、一端が第１ノードＩＮ１に接続され、他端が固定電位（グランド）に接続されている。
また、ＰＮＰ型バイポーラトランジスタＴｒｆは、エミッタが第１ノードＩＮ１に接続され、他端が固定電位（グランド）に接続され、ベースが第２の制御抵抗Ｒｆの他端に接続されている。
また、ＮＰＮ型バイポーラトランジスタＴｒｅは、コレクタが第２の制御抵抗Ｒｆの他端に接続され、エミッタが固定電位（グランド）に接続され、ベースに制御部ＣＰＵの出力ノードＮａから解除信号が第３ノードＩＮ３を介して入力されるようになっている。このＮＰＮ型バイポーラトランジスタＴｒｅのベースは、例えば、図５に示すように、第３ノードＩＮ３を介して制御部ＣＰＵの出力ノードＮａに接続されている。
ここで、オフ固定信号を出力するための出力ノードＮＹが第１ノードＩＮ１に接続されている。
このオフ固定回路Ｙは、過電流検出回路Ｘから出力された検出信号ＳＸに応じて、第１ノードＩＮ１の電位に基づいた信号を、オフ固定信号ＯＵＴ２として、駆動回路ＤＣＡに出力するようになっている。
一方、オフ固定回路Ｙは、制御部ＣＰＵから出力された解除信号ＯＵＴ１に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止するようになっている。
ここで、以上のような構成を有する変形例１の電源装置１００の動作の一例について、図６を用いて説明する。
まず、制御部ＣＰＵは、例えば、図６に示すように、通常動作時は、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号（ＰＷＭ信号）ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御する。
この通常動作時に、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出してない（出力回路ＯＣが出力する電流が過電流閾値ＴＨＯ未満である）場合は、“Ｌｏｗ”レベルの検出信号ＳＸを第１ノードＩＮ１に出力しない（すなわち、“Ｈｉｇｈ”レベルの信号を出力する）。
そして、オフ固定回路Ｙは、制御部ＣＰＵから通常動作時に出力ノードＮａから出力された信号（“Ｌｏｗ”レベルの信号）に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止（“Ｈｉｇｈ”レベルの信号を出力）している。
そして、駆動回路ＤＣは、この通常動作時は、第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を制御することで、ブリッジ回路ＢＣの電力の出力動作を制御する。
その後、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出する（出力回路ＯＣが出力する電流Ｉａｃが過電流閾値ＴＨＯに達する）と、この検出結果に応じた検出信号ＳＸ（“Ｌｏｗ”レベルの信号）を出力する。
そして、オフ固定回路Ｙは、この第１ノードＩＮ１に入力された検出信号ＳＸをオフ固定信号ＯＵＴ２として駆動回路ＤＣに出力（制御部ＣＰＵが出力ノードＮａから出力する“Ｈｉｇｈ”レベルの信号に応じて第１ノードＩＮ１の電位を“Ｌｏｗ”レベルにラッチ）する。
そして、駆動回路ＤＣは、オフ固定回路Ｙが出力するオフ固定信号ＯＵＴ２に応じて、第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を停止させて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにする。
これにより、出力回路ＯＣが出力する電流Ｉａｃが低下することとなる。
その後、制御部ＣＰＵは、検出信号ＳＸが入力されてからオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１（ここでは、“Ｌｏｗ”レベルの信号）をオフ固定回路Ｙに出力する。
そして、オフ固定回路Ｙは、解除信号ＯＵＴ１（“Ｌｏｗ”レベルの信号）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
そして、既述のオフ固定回路Ｙからのオフ固定信号ＯＵＴ２の出力の停止に応じて、駆動回路ＤＣは第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させる。
なお、既述のように、制御部ＣＰＵは、解除信号ＯＵＴ１を出力した後、第２ノードＮ２に検出信号ＳＸ（“Ｌｏｗ”レベル）が入力されていない場合には、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御することとなる。
これにより、電源装置１００は、解除信号ＯＵＴ１を出力した後、過電流が検出されない場合には、適切に通常動作に復帰することができる。
このように、本変形例１においても、駆動回路ＤＣは、オフ固定信号ＯＵＴ２に応じて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにし、制御部ＣＰＵは、検出信号ＳＸが入力されてから予め設定されたオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１をオフ固定回路Ｙに出力し、オフ固定回路Ｙは、解除信号ＯＵＴ１に応じてオフ固定信号ＯＵＴ２の出力を停止して、駆動回路ＤＣが第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させる。
すなわち、本変形例１の電源装置では、第１の実施形態と同様に、過電流検出回路の検出結果に基づいて出力回路を強制的にオフし、制御部ＣＰＵが設定するオフ期間ＴＧＦの経過後に出力する解除信号に基づいて出力回路を通常動作に復帰させる。
これにより、出力回路の過電流時に出力回路をオフする期間を制御部ＣＰＵでカウントしその他の処理をハードで行うことによりス、イッチング周期が高い場合でも当該制御部ＣＰＵの処理負荷を低減することができる。
（変形例２）
本変形例２では、オフ固定回路Ｙの回路構成のさらに他の例について説明する。
ここで、図７は、変形例２に係る、図１に示すオフ固定回路Ｙの回路構成のさらに他の例を示す図である。また、図８は、図１に示す出力回路ＯＣ（ブリッジ回路ＢＣ）が出力する電流Ｉａｃと、駆動回路ＤＣが出力する駆動信号ＳＤ１〜ＳＤ４と、図７に示すオフ固定回路Ｙの各信号と、の関係の他の例を示す波形図である。なお、図８の例においては、駆動信号ＳＤ１〜ＳＤ４の波形を簡単のため、１つの波形として表現している。また、図７において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。なお、本変形例２に係る当該オフ固定回路Ｙ以外の電源装置１００の構成は、第１の実施形態と同様である。
例えば、図７に示すように、オフ固定回路Ｙは、第１の制御抵抗Ｒｇと、第２の制御抵抗Ｒｈと、第３の制御抵抗Ｒｉと、第１のキャパシタＣｇと、第２のキャパシタＣｈと、第３のキャパシタＣｉと、第４の制御抵抗Ｒｊと、ＮＰＮ型バイポーラトランジスタＴｒｇと、リセット回路Ｚと、を備える。
第１の制御抵抗Ｒｇは、一端が電源Ｖｃｃに接続され、他端が出力ノードＮＹに接続されている。
第２の制御抵抗Ｒｈは、一端が電源Ｖｃｃに接続されている。
第３の制御抵抗Ｒｉは、一端が第２の制御抵抗Ｒｈの他端に接続され、他端が第１ノードＩＮ１に接続されている。
第１のキャパシタＣｇは、一端が第１の制御抵抗Ｒｇの他端に接続され、他端が固定電位（グランド）に接続されている。
第２のキャパシタＣｈは、一端が第２の制御抵抗Ｒｈの一端に接続され、他端が固定電位（グランド）に接続されている。
第３のキャパシタＣｉは、一端が第２の制御抵抗Ｒｈの他端に接続され、他端が固定電位（グランド）に接続されている。
第４の制御抵抗Ｒｊは、一端が第２の制御抵抗Ｒｈの他端に接続されている。
ＮＰＮ型バイポーラトランジスタＴｒｇは、コレクタが第４の制御抵抗Ｒｊの他端に接続され、エミッタが固定電位（グランド）に接続され、ベースに制御部ＣＰＵから解除信号ＯＵＴ１が入力されるようになっている。このＮＰＮ型バイポーラトランジスタＴｒｇのベースは、例えば、図７に示すように、第３ノードＩＮ３を介して制御部ＣＰＵの出力ノードＮａに接続されている。
リセット回路Ｚは、一端が第１の制御抵抗Ｒｇの他端に接続され、他端が固定電位（グランド）に接続されている。
このリセット回路Ｚは、例えば、第２の制御抵抗Ｒｈの他端の電位が予め設定されたリセット閾値未満である（制御部ＣＰＵが出力する“Ｈｉｇｈ”レベルの信号に応じてＮＰＮ型バイポーラトランジスタＴｒｇがオンしている）場合には、第１のキャパシタＣｇの一端と他端との間を導通して第１のキャパシタＣｇの電荷を放電させるようになっている。
これにより、オフ固定回路Ｙは、この第１ノードＩＮ１に入力された検出信号ＳＸをオフ固定信号ＯＵＴ２として駆動回路ＤＣに出力（第１ノードＩＮ１の電位を“Ｌｏｗ”レベルにラッチ）する。
一方、このリセット回路Ｚは、第２の制御抵抗Ｒｈの他端の電位が該リセット閾値以上になった（制御部ＣＰＵが出力する“Ｌｏｗ”レベルの信号に応じてＮＰＮ型バイポーラトランジスタＴｒｇがオフした）場合には、予め設定された保持期間ＴＫの経過後、第１のキャパシタＣｇの一端と他端との間を遮断するようになっている。
これにより、オフ固定回路Ｙは、解除信号ＯＵＴ１（“Ｈｉｇｈ”レベルの信号）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
すなわち、このオフ固定回路Ｙは、過電流検出回路Ｘから出力された検出信号Ｘに応じて、第１ノードＩＮ１の電位に基づいた信号を、オフ固定信号ＯＵＴ２として、駆動回路ＤＣに出力するようになっている。
一方、オフ固定回路Ｙは、制御部ＣＰＵから出力された解除信号ＯＵＴ１に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止するようになっている。
ここで、以上のような構成を有する変形例２に係る電源装置１００の動作の一例について、図８を用いて説明する。
まず、制御部ＣＰＵは、例えば、図８に示すように、通常動作時は、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号（ＰＷＭ信号）ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御する。
この通常動作時に、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出してない（出力回路ＯＣが出力する電流が過電流閾値ＴＨＯ未満である）場合は、“Ｌｏｗ”レベルの検出信号ＳＸを第１ノードＩＮ１に出力しない（すなわち、“Ｈｉｇｈ”レベルの信号を出力する）。
そして、オフ固定回路Ｙは、制御部ＣＰＵから通常動作時に出力ノードＮａから出力された信号（“Ｌｏｗ”レベルの信号）に応じて、駆動回路ＤＣへのオフ固定信号ＯＵＴ２の出力を停止（“Ｈｉｇｈ”レベルの信号を出力）している。
そして、駆動回路ＤＣは、この通常動作時は、第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を制御することで、ブリッジ回路ＢＣの電力の出力動作を制御する。
そして、リセット回路Ｚは、第２の制御抵抗Ｒｈの他端の電位が該リセット閾値以上になった（制御部ＣＰＵが出力する“Ｌｏｗ”レベルの信号に応じてＮＰＮ型バイポーラトランジスタＴｒｇがオフした）場合には、予め設定された保持期間ＴＫの経過後、第１のキャパシタＣｇの一端と他端との間を遮断する。
これにより、オフ固定回路Ｙは、解除信号ＯＵＴ１（ここでは“Ｌｏｗ”レベルの信号）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
その後、過電流検出回路Ｘは、出力回路ＯＣに出力動作による過電流を検出する（出力回路ＯＣが出力する電流Ｉａｃが過電流閾値ＴＨＯに達する）と、この検出結果に応じた検出信号ＳＸ（“Ｌｏｗ”レベルの信号）を出力する。
そして、リセット回路Ｚは、第２の制御抵抗Ｒｈの他端の電位が予め設定されたリセット閾値未満である（制御部ＣＰＵが検出信号ＳＸに応じて出力する“Ｈｉｇｈ”レベルの信号に応じてＮＰＮ型バイポーラトランジスタＴｒｇがオンしている）場合には、第１のキャパシタＣｇの一端と他端との間を導通して第１のキャパシタＣｇの電荷を放電させる。
これにより、オフ固定回路Ｙは、この第１ノードＩＮ１に入力された検出信号ＳＸをオフ固定信号ＯＵＴ２として駆動回路ＤＣに出力（第１ノードＩＮ１の電位を“Ｌｏｗ”レベルにラッチ）する。
そして、駆動回路ＤＣは、オフ固定回路Ｙが出力するオフ固定信号ＯＵＴ２に応じて、第１ないし第４の出力トランジスタＴｒ１〜Ｔｒ４の動作を停止させて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにする。
これにより、出力回路ＯＣが出力する電流Ｉａｃが低下することとなる。
その後、制御部ＣＰＵは、検出信号ＳＸが入力されてからオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１（ここでは、“Ｌｏｗ”レベルの信号）をオフ固定回路Ｙに出力する。
そして、オフ固定回路Ｙは、解除信号ＯＵＴ１（“Ｌｏｗ”レベルの信号）の入力に応じて、オフ固定信号ＯＵＴ２の出力を停止するように第１ノードＩＮ１の電位を制御する（“Ｈｉｇｈ”レベルにラッチする）。
そして、既述のオフ固定回路Ｙからのオフ固定信号ＯＵＴ２の出力の停止に応じて、駆動回路ＤＣは第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させる。
なお、既述のように、制御部ＣＰＵは、解除信号ＯＵＴ１を出力した後、第２ノードＮ２に検出信号ＳＸ（“Ｌｏｗ”レベル）が入力されていない場合には、出力回路ＯＣの出力動作を制御するための第１ないし第４の制御信号ＳＣ１〜ＳＣ４を駆動回路ＤＣに出力することで、駆動回路ＤＣにより出力回路ＯＣの出力動作を制御することとなる。
これにより、電源装置１００は、解除信号ＯＵＴ１を出力した後、過電流が検出されない場合には、適切に通常動作に復帰することができる。
このように、本変形例２においても、駆動回路ＤＣは、オフ固定信号ＯＵＴ２に応じて、出力回路ＯＣの出力動作を第１ないし第４の制御信号ＳＣ１〜ＳＣ４に拘わらず強制的にオフにし、制御部ＣＰＵは、検出信号ＳＸが入力されてから予め設定されたオフ期間ＴＧＦの経過後に、出力回路ＯＣの出力動作の強制的なオフを解除するための解除信号ＯＵＴ１をオフ固定回路Ｙに出力し、オフ固定回路Ｙは、解除信号ＯＵＴ１に応じてオフ固定信号ＯＵＴ２の出力を停止して、駆動回路ＤＣが第１ないし第４の制御信号ＳＣ１〜ＳＣ４に基づいて出力回路ＯＣの出力動作を制御する通常動作に復帰させる。
すなわち、本変形例２の電源装置では、既述の第１の実施形態と同様に、過電流検出回路の検出結果に基づいて出力回路を強制的にオフし、制御部ＣＰＵが設定するオフ期間ＴＧＦの経過後に出力する解除信号に基づいて出力回路を通常動作に復帰させる。
これにより、出力回路の過電流時に出力回路をオフする期間を制御部ＣＰＵでカウントしその他の処理をハードで行うことにより、スイッチング周期が高い場合でも当該制御部ＣＰＵの処理負荷を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 電源装置
ＯＣ 出力回路
ＤＣ 駆動回路
Ｘ 過電流検出回路
Ｙ オフ固定回路
ＣＰＵ 制御部（マイコン）
ＢＣ ブリッジ回路
Ｔｒ１ 第１の出力トランジスタ
Ｔｒ２ 第２の出力トランジスタ
Ｔｒ３ 第３の出力トランジスタ
Ｔｒ４ 第４の出力トランジスタ
Ｒ１ 第１の検出抵抗
Ｒ２ 第２の検出抵抗
ＡＨ１ 第１のハイサイド論理回路
ＡＨ２ 第２のハイサイド論理回路
ＡＬ１ 第１のローサイド論理回路
ＡＬ２ 第２のローサイド論理回路
ＤＣＨ ハイサイドドライバ
ＤＣＬ ローサイドドライバ

Claims (15)

  1. 電源から電力を供給され、電流を出力する出力回路と、
    前記出力回路の電流の出力動作を制御する駆動回路と、
    前記出力回路の過電流を検出すると検出信号を第１ノードに出力する過電流検出回路と、
    前記第１ノードに入力された前記検出信号に基づいて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフするためのオフ固定信号を出力ノードから前記駆動回路に出力するオフ固定回路と、
    前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御するとともに、前記検出信号が入力されるようになっている制御部と、を備え、
    前記駆動回路は、前記オフ固定信号に応じて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフにし、
    前記制御部は、前記検出信号が入力されてからオフ期間の経過後に、前記出力回路の前記出力動作の強制的なオフを解除するための解除信号を前記オフ固定回路に出力し、
    前記オフ固定回路は、前記解除信号に応じて前記オフ固定信号の出力を停止して、前記駆動回路が前記制御信号に基づいて前記出力回路の前記出力動作を制御する通常動作に復帰させることを特徴とする電源装置。
  2. 前記オフ固定回路は、
    前記第１ノードに入力された前記検出信号を前記オフ固定信号として前記駆動回路に出力し、
    その後、前記解除信号の入力に応じて、前記オフ固定信号の出力を停止するように前記第１ノードの電位を制御する
    ことを特徴とする請求項１に記載の電源装置。
  3. 前記制御部は、
    出力した前記解除信号をフィードバックし、フィードバックされた前記解除信号に異常があるか否かを検出し、
    前記解除信号の異常を検出した場合には、前記制御信号により前記駆動回路を制御して、前記出力回路の前記出力動作を停止させる
    ことを特徴とする請求項２に記載の電源装置。
  4. 前記過電流検出回路は、
    前記出力回路に前記出力動作による過電流を検出しない場合には、前記検出信号を前記第１ノードに出力しない
    ことを特徴とする請求項２に記載の電源装置。
  5. 前記制御部は、
    前記解除信号を出力した後、前記検出信号が入力されていない場合には、前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御する
    ことを特徴とする請求項４に記載の電源装置。
  6. 前記駆動回路は、
    前記制御信号と前記第１ノードの電位に基づいた信号とを演算した論理信号を出力する論理回路と、
    前記論理信号に基づいて前記出力回路の電流の出力動作を制御するドライバと、を備える
    ことを特徴とする請求項１に記載の電源装置。
  7. 前記出力回路は、前記電源から供給される電力を制御して出力するブリッジ回路であることを特徴とする請求項２に記載の電源装置。
  8. 前記ブリッジ回路は、
    一端が前記電源に接続され、他端が第１の出力端子に接続された第１の出力トランジスタと、
    一端が前記電源に接続され、他端が第２の出力端子に接続された第２の出力トランジスタと、
    一端が前記第１の出力端子に接続され、他端が固定電位に接続された第３の出力トランジスタと、
    一端が前記第２の出力端子に接続され、他端が固定電位に接続され、第４の出力トランジスタと、
    一端が前記第３の出力トランジスタの他端に接続され、他端が前記固定電位に接続された第１の検出抵抗と、
    一端が前記第４の出力トランジスタの他端に接続され、他端が前記固定電位に接続された第２の検出抵抗と、を備え、
    前記過電流検出回路は、前記第１及び第２の検出抵抗に流れる電流を検出することで前記ブリッジ回路が出力する電流の過電流を検出し、この検出結果に応じた前記検出信号を出力し、
    前記駆動回路は、通常動作時は、前記制御信号に基づいて前記第１ないし第４の出力トランジスタの動作を制御することで、前記ブリッジ回路の電力の出力動作を制御する
    ことを特徴とする請求項７に記載の電源装置。
  9. 前記制御部は、前記出力回路の前記出力動作を強制的にオフする前記オフ期間をソフトウエアで設定する
    ことを特徴とする請求項１に記載の電源装置。
  10. 前記出力ノードが前記第１ノードに接続され、
    前記オフ固定回路は、
    エミッタが前記電源に接続された第１のＰＮＰ型バイポーラトランジスタと、
    一端が前記第１のＰＮＰ型バイポーラトランジスタのコレクタに接続された第１の制御抵抗と、
    コレクタが前記第１の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、ベースに前記制御部から前記解除信号が入力されるようになっている第１のＮＰＮ型バイポーラトランジスタと、
    一端が前記電源に接続され、他端が前記第１のＰＮＰ型バイポーラトランジスタのベースに接続された第２の制御抵抗と、
    一端が前記第２の制御抵抗の他端に接続され、他端が前記第１ノードに接続された第３の制御抵抗と、
    コレクタが前記第３の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、ベースが前記第１の制御抵抗の他端に接続された第２のＮＰＮ型バイポーラトランジスタと、を備え、
    前記オフ固定回路は、
    前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
    一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
    ことを特徴とする請求項５に記載の電源装置。
  11. 前記過電流検出回路は、
    前記出力回路が出力する電流が予め設定された過電流閾値以上になった場合には、前記検出信号を出力し、
    前記出力回路が出力する電流が前記過電流閾値未満になった場合には、前記検出信号を出力しない
    ことを特徴とする請求項２に記載の電源装置。
  12. 前記駆動回路は、
    前記過電流検出回路により過電流が検出された場合には、前記第１ノードの前記検出信号に基づいて前記オフ固定回路が出力する前記オフ固定信号に応じて、前記第１ないし第４の出力トランジスタの動作を停止させ、
    その後、前記解除信号に基づいた前記オフ固定回路からの前記オフ固定信号の出力停止に応じて前記第１ないし第４の出力トランジスタの動作の停止を解除し、
    その後、前記制御信号に基づいて前記第１ないし第４の出力トランジスタの動作を制御することを特徴とする請求項８に記載の電源装置。
  13. 前記出力ノードが前記第１ノードに接続され、
    前記オフ固定回路は、
    一端が前記電源に接続され、他端が前記第１ノードに接続された第１の制御抵抗と、
    一端が前記電源に接続された第２の制御抵抗と、
    一端が前記第１ノードに接続され、他端が固定電位に接続されたキャパシタと、
    エミッタが前記第１ノードに接続され、他端が前記固定電位に接続され、ベースが前記第２の制御抵抗の他端に接続されたＰＮＰ型バイポーラトランジスタと、
    コレクタが前記第２の制御抵抗の他端に接続され、エミッタが前記固定電位に接続され、 ベースに前記制御部から前記解除信号が入力されるようになっているＮＰＮ型バイポーラトランジスタと、を備え、
    前記出力ノードが前記第１ノードに接続され、
    前記オフ固定回路は、
    前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
    一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
    ことを特徴とする請求項５に記載の電源装置。
  14. 前記オフ固定回路は、
    一端が前記電源に接続され、他端が前記出力ノードに接続された第１の制御抵抗と、
    一端が前記電源に接続された第２の制御抵抗と、
    一端が前記第２の制御抵抗の他端に接続され、他端が前記第１ノードに接続された第３の制御抵抗と、
    一端が前記第１の制御抵抗の他端に接続され、他端が固定電位に接続された第１のキャパシタと、
    一端が前記第２の制御抵抗の一端に接続され、他端が前記固定電位に接続された第２のキャパシタと、
    一端が前記第２の制御抵抗の他端に接続され、他端が前記固定電位に接続された第３のキャパシタと、
    一端が前記第２の制御抵抗の他端に接続された第４の制御抵抗と、
    コレクタが前記第２のキャパシタの他端に接続され、エミッタが前記固定電位に接続され、 ベースに前記制御部から前記解除信号が入力されるようになっているＮＰＮ型バイポーラトランジスタと、
    一端が前記第１の制御抵抗の他端に接続され、他端が前記固定電位に接続され、前記第２の制御抵抗の他端の電位が予め設定されたリセット閾値未満である場合には、前記第１のキャパシタの一端と他端との間を導通して前記第１のキャパシタの電荷を放電させ、一方、前記第２の制御抵抗の他端の前記電位が前記リセット閾値以上である場合には、前記第１のキャパシタの一端と他端との間を遮断するリセット回路と、を備え、
    前記オフ固定回路は、
    前記過電流検出回路から出力された前記検出信号に応じて、前記第１ノードの電位に基づいた信号を、前記オフ固定信号として、前記駆動回路に出力し、
    一方、前記制御部から出力された前記解除信号に応じて、前記駆動回路への前記オフ固定信号の出力を停止する
    ことを特徴とする請求項５に記載の電源装置。
  15. 電源から電力を供給され、電流を出力する出力回路と、前記出力回路の電流の出力動作を制御する駆動回路と、前記出力回路の過電流を検出すると検出信号を第１ノードに出力する過電流検出回路と、前記第１ノードに入力された前記検出信号に基づいて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフするためのオフ固定信号を出力ノードから前記駆動回路に出力するオフ固定回路と、前記出力回路の前記出力動作を制御するための制御信号を前記駆動回路に出力することで、前記駆動回路により前記出力回路の前記出力動作を制御するとともに、前記検出信号が入力されるようになっている制御部と、を備えた電源装置の制御方法であって、
    前記駆動回路により、前記オフ固定信号に応じて、前記出力回路の前記出力動作を前記制御信号に拘わらず強制的にオフにし、
    前記制御部により、前記検出信号が入力されてからオフ期間の経過後に、前記出力回路の前記出力動作の強制的なオフを解除するための解除信号を前記オフ固定回路に出力し、
    前記オフ固定回路により、前記解除信号に応じて前記オフ固定信号の出力を停止して、前記駆動回路が前記制御信号に基づいて前記出力回路の前記出力動作を制御する通常動作に復帰させる
    ことを特徴とする電源装置の制御方法。
JP2017566042A 2017-08-04 2017-08-04 電源装置、および、電源装置の制御方法 Active JP6445192B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/028487 WO2019026295A1 (ja) 2017-08-04 2017-08-04 電源装置、および、電源装置の制御方法

Publications (2)

Publication Number Publication Date
JP6445192B1 JP6445192B1 (ja) 2018-12-26
JPWO2019026295A1 true JPWO2019026295A1 (ja) 2019-08-08

Family

ID=64899571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017566042A Active JP6445192B1 (ja) 2017-08-04 2017-08-04 電源装置、および、電源装置の制御方法

Country Status (5)

Country Link
US (1) US10333303B2 (ja)
EP (1) EP3664272A4 (ja)
JP (1) JP6445192B1 (ja)
CN (1) CN109804564B (ja)
WO (1) WO2019026295A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7191767B2 (ja) 2019-05-27 2022-12-19 株式会社東芝 電流検出回路
US11921532B2 (en) * 2021-10-20 2024-03-05 Landis+Gyr Technology, Inc. Controlling pulsed operation of a power supply during a power outage

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6149614A (ja) * 1984-08-17 1986-03-11 富士通株式会社 過電流制御回路
JP2000295878A (ja) * 1999-04-01 2000-10-20 Koyo Seiko Co Ltd 電動パワーステアリング装置
JP4273805B2 (ja) * 2003-03-31 2009-06-03 株式会社豊田自動織機 電源装置
JP4869753B2 (ja) * 2006-03-20 2012-02-08 三菱電機株式会社 インバータ
JP2008118834A (ja) * 2006-11-08 2008-05-22 Toyota Industries Corp サージ低減回路およびサージ低減回路を備えたインバータ装置
JP5282492B2 (ja) * 2008-09-03 2013-09-04 富士電機株式会社 スイッチング素子駆動回路
GB2469127A (en) * 2009-04-04 2010-10-06 Dyson Technology Ltd Overcurrent control system for an electric machine
JP2013247821A (ja) * 2012-05-29 2013-12-09 Sharp Corp 過電圧保護回路及び電源装置
JP6308519B2 (ja) 2013-11-29 2018-04-11 株式会社東芝 モータ駆動装置及びモータ制御方法
TWI506905B (zh) * 2014-06-20 2015-11-01 Chicony Power Tech Co Ltd 輸出短路保護裝置
CN107408878B (zh) * 2015-09-30 2019-07-30 富士电机株式会社 多相电力变换装置的控制电路

Also Published As

Publication number Publication date
CN109804564B (zh) 2023-01-06
CN109804564A (zh) 2019-05-24
EP3664272A1 (en) 2020-06-10
US20190089157A1 (en) 2019-03-21
WO2019026295A1 (ja) 2019-02-07
EP3664272A4 (en) 2020-08-12
US10333303B2 (en) 2019-06-25
JP6445192B1 (ja) 2018-12-26

Similar Documents

Publication Publication Date Title
JP5764231B2 (ja) 電子回路
JP5046791B2 (ja) Ｌｅｄ駆動回路
JP2004056982A (ja) 電源回路
KR20130123230A (ko) Ｌｅｄ 드라이버 ｉｃ, 그 구동 방법, 및 이를 이용한 ｌｅｄ 발광 장치
JP6445192B1 (ja) 電源装置、および、電源装置の制御方法
JP6171724B2 (ja) Ｌｅｄ電源装置及びｌｅｄ照明装置
JP5621900B2 (ja) 入力回路および当該入力回路の集積回路
TW201306466A (zh) 電源控制電路
JP6337716B2 (ja) スイッチング素子の故障検出回路
US8084961B2 (en) Backlight module control system and control method thereof
JP2020191229A (ja) 発光制御装置、光源装置及び投写型映像表示装置
JP6922550B2 (ja) Ｌｅｄ点灯装置及びｌｅｄ照明装置
JP2008205662A (ja) スイッチングアンプ
JP4148243B2 (ja) 異常検出回路
JP6439653B2 (ja) 定電圧電源回路
CN109863675B (zh) 用于操作切换电源的方法和电路
JP2008271732A (ja) 誘導性負荷駆動制御回路
JP2008067531A (ja) スイッチング制御回路
TWI767831B (zh) 用於風扇的驅動裝置以及驅動程式更新方法
JP2008054042A (ja) 絶縁型接点出力回路
KR101650434B1 (ko) 모터 구동장치 및 그의 구동 방법
JP2010051043A (ja) 突入電流防止回路
KR101184805B1 (ko) 전압 다운 컨버터
JP2011139612A (ja) モータ駆動回路及びそれを備えたモータ
JP2005039946A (ja) 自励発振式負荷駆動装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171220

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181128

R150 Certificate of patent or registration of utility model

Ref document number: 6445192

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150