JP2013247821A - 過電圧保護回路及び電源装置 - Google Patents
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Abstract
【課題】電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現する。
【解決手段】電源回路の出力電圧が過電圧であるとき、ハイレベルの過電圧検出信号Bが第1ラッチ回路25に入力され、第1ラッチ回路25は、その入力状態を保持して電源イネーブル信号Cをローレベルとし、電源回路を停止させる。一方、エッジ検出回路26は、電源イネーブル信号Cのハイレベルからローレベルへの切り替わりエッジを検出し、エッジ検出信号Dを出力する。ゲート回路29は、そのエッジ検出信号Dの入力に応答してリセット信号(ローレベルの信号G)を第1ラッチ回路25に供給し、これによって電源イネーブル信号Cがハイレベルに戻って電源回路が再起動する。エッジ検出信号Dは第2ラッチ回路28にて保持され、次回、過電圧が検出されたときには、第2ラッチ回路28の出力Fに応答してリセット信号は第1ラッチ回路25に供給されない。
【選択図】図2
【解決手段】電源回路の出力電圧が過電圧であるとき、ハイレベルの過電圧検出信号Bが第1ラッチ回路25に入力され、第1ラッチ回路25は、その入力状態を保持して電源イネーブル信号Cをローレベルとし、電源回路を停止させる。一方、エッジ検出回路26は、電源イネーブル信号Cのハイレベルからローレベルへの切り替わりエッジを検出し、エッジ検出信号Dを出力する。ゲート回路29は、そのエッジ検出信号Dの入力に応答してリセット信号(ローレベルの信号G)を第1ラッチ回路25に供給し、これによって電源イネーブル信号Cがハイレベルに戻って電源回路が再起動する。エッジ検出信号Dは第2ラッチ回路28にて保持され、次回、過電圧が検出されたときには、第2ラッチ回路28の出力Fに応答してリセット信号は第1ラッチ回路25に供給されない。
【選択図】図2
Description
本発明は、回路等を過電圧状態から保護するための過電圧保護回路、及び、それを利用した電源装置に関する。
電子機器に組み込まれる電源回路が故障し、通常よりも高い電源電圧である過電圧が出力された場合、耐圧の低い部品が破損することがある。故に、このような過電圧の発生を検出し、電源回路の動作を停止させる過電圧保護回路を電源回路に付随して設けておくことが多い。
図5に、一般的な過電圧保護回路を含む電源装置のブロック図を示す。図示されないAC−DCコンバータ回路にて交流100V(ボルト)から生成された直流電圧が電源入力端子11を介して電源回路12に入力され、電源回路12は、入力直流電圧を所望の直流電圧に変換して電源出力端子13に出力する。電源回路12から出力される直流電圧は、電源電圧として後段の各種回路に供給される。電源回路12にスイッチング電源集積回路が用いられることが多い。電源回路12には、電源動作(電源電圧の生成動作)の実行/不実行を指定するためのイネーブル端子が設けられており、一般的には、一定値以上の電圧がイネーブル端子に入力されている場合には電源動作を実行し、それより低い電圧がイネーブル端子に入力されている場合には電源動作を停止する。
過電圧検出回路14は、電源回路12の出力電圧を監視する。そして、その電圧値が閾値以上であるとき過電圧と判断して、過電圧を示す過電圧検出信号をラッチ回路15に保持させる。ラッチ回路15は、過電圧検出前には電源回路12のイネーブル端子に一定電圧を与えて電源回路12を動作させるが、過電圧検出後は過電圧検出信号に従い、イネーブル端子に0Vを与えて電源回路12を停止させる。これにより、電源回路12の出力電圧は低下するため、過電圧検出回路14の出力信号は電源回路12が過電圧状態にないことを指し示す。しかし、ラッチ回路15は、先ほど入力された、過電圧を示す過電圧検出信号を保持し続けるため、電源回路12は停止したままになる。但し、雷サージや静電気放電によるノイズ混入で一時的に過電圧状態になった場合において、電源回路12の動作を停止させ続けることは好ましくない。そこで、通常は、別途、マイコン16においても出力電圧の監視を行い、出力電圧値が一定値よりも低い場合には過電圧検出回路による保護動作が働いたと判断して電源回路12の動作停止の解除信号をラッチ回路15に与え、これによって電源回路12を再起動させる。本明細書において、マイコンとはマイクロコンピュータ又はマイクロプロセッサを意味する。このようなマイコン16を設けておくことで、ノイズ混入による一時的な過電圧状態が発生しても電源回路12を自動復帰させることができる。逆に考えれば、図5の電源装置では、マイコン16が無いと、電源回路12の自動復帰が不能である。
これに対し、過電圧検出回路に相当する検出回路を2つ用意し、一方の検出回路が過電圧を検出したときに電源回路を停止させ、他方の検出回路の検出電圧値が過電圧に相当する閾値を下回ったときに電源回路の動作を復帰させる方法がある(例えば下記特許文献1参照)。
しかしながら、このような2つの過電圧検出回路を用いる場合、電源回路が真に故障していたとしても電源回路の起動及び停止が際限なく繰り返されるので、電源回路内の部品及び電源回路に接続される部品の保護にとって望ましくない。マイコンを用いれば、ラッチの解除だけでなく、過電圧検出以降の処理をマイコンだけで実現することも可能である。しかし、近年、マイコンが安価になったとはいえ、過電圧保護回路のためだけにマイコンを使うことはコストアップに繋がる。
そこで本発明は、電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現可能な過電圧保護回路及び電源装置を提供することを目的とする。
本発明に係る過電圧保護回路は、入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路に接続された過電圧保護回路であって、前記電源回路の出力電圧と所定電圧との比較に基づき前記電源回路の出力電圧が過電圧であるか否かを表す過電圧検出信号を出力する過電圧検出回路と、前記電源回路の出力電圧が過電圧であるときの前記過電圧検出信号を保持可能であり、保持状態に応じた信号を前記電源動作のオン又はオフを制御するイネーブル信号として前記電源回路に出力する第1ラッチ回路と、前記第1ラッチ回路の出力信号のエッジを検出することでエッジ検出信号を生成するエッジ検出回路と、前記エッジ検出回路からのエッジ検出信号を遅延させるエッジ検出信号遅延回路と、前記エッジ検出信号遅延回路によって遅延されたエッジ検出信号を保持可能な第2ラッチ回路と、前記エッジ検出信号と前記第2ラッチ回路の保持信号に基づき、前記第1ラッチ回路における信号の保持をリセットするリセット回路と、を備えたことを特徴とする。
このような構成により、過電圧を検出した際に、第1ラッチ回路を通じて電源動作を停止させる一方で過電圧が検出されたという情報を第2ラッチ回路に記憶させることができる。1回目の過電圧検出時点では、その情報が第2ラッチ回路に記憶されていないため、リセット回路にてリセットを行うことができ、結果、電源動作を再起動させることができる。電源回路に故障が発生していて過電圧が再度検出された場合には、第2ラッチ回路の記憶情報を表す第2ラッチ回路の保持信号に基づき再度のリセットを行わない、といったことが可能である。これにより、電源回路の故障時における電源動作の起動及び停止の繰り返しが回避される。このような動作はマイコンを使わずに実現されるため安価で済む。
また具体的には例えば、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から出力されたとき、前記第1ラッチ回路は、自身の出力信号を、前記電源動作をオンにするオン信号から前記電源動作をオフにするオフ信号へと切り替え、且つ、前記エッジ検出回路は、該切り替えを示すパルス信号を前記エッジ検出信号に含めて出力し、前記リセット回路は、前記パルス信号の幅に対応する時間だけ前記リセットを行い、且つ、前記第2ラッチ回路は、そのリセットの後、前記エッジ検出信号遅延回路を通じて供給された前記パルス信号に基づき特定信号を保持及び出力し、そのリセットによって前記第1ラッチ回路の出力信号が前記オフ信号から前記オン信号に戻って前記電源動作が再開された後、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から再度出力されたとき、前記第1ラッチ回路は、自身の出力信号を再び前記オン信号から前記オフ信号へと切り替えて保持し、この際、前記リセット回路は、前記第2ラッチ回路が保持した前記特定信号に基づき前記リセットを行わずとも良い。
また例えば、前記第1ラッチ回路が起動するときにおいて、前記電源動作をオンさせる信号が前記イネーブル信号として前記第1ラッチ回路から前記電源回路に供給され、前記第1ラッチ回路は、前記過電圧検出信号を受けるセット端子と前記リセット回路の出力信号を受けるリセット端子を有し、前記リセット回路の出力信号による前記リセットを前記過電圧検出信号の保持よりも優先すると良い。
これにより、第1ラッチ回路に対する電源投入によって電源動作が起動する。リセット入力時に外来ノイズが原因で過電圧が繰り返し発生した際、仮に過電圧検出信号の保持がリセットよりも優先されたならば、電源動作のオン、オフが交互に繰り返し発生するが、上記構成により、このようなオン、オフの繰り返し発生が抑制される。
また例えば、前記第1ラッチ回路は、NPNトランジスタ、PNPトランジスタ、第1抵抗及び第2抵抗を有し、前記NPNトランジスタのコレクタと前記PNPトランジスタのベースは前記第1抵抗を介して接続されるとともに、前記PNPトランジスタのコレクタと前記NPNトランジスタのベースは前記第2抵抗を介して接続されていてもよい。
これにより、第1ラッチ回路への電源投入時において、両トランジスタを常にオフ状態にすることができ、結果、第1ラッチ回路の出力信号の論理値を常に一定にすることができる。故に、一般的な論理回路を用いてラッチ回路を形成する場合に必要となりうる初期化回路が不要である。
或いは例えば、前記第1ラッチ回路は、N型FET、P型FET、第1抵抗及び第2抵抗を有し、前記N型FETのドレインと前記P型FETのゲートは前記第1抵抗を介して接続されるとともに、前記P型FETのドレインと前記N型FETのゲートは前記第2抵抗を介して接続されていてもよい。
バイポーラトランジスタを用いて第1ラッチ回路を形成するよりも、FETを用いて第1ラッチ回路を形成した方が部品コストが低いこともある。FETを用いて第1ラッチ回路を形成可能にしておくことで、使用部品の選択幅が広がり、より安価な部品を選ぶ機会を増やすことができる。
また例えば、前記パルス信号の幅は、前記電源回路の出力電圧が前記所定電圧を超えてから、前記第1ラッチ回路の出力信号が前記オフ信号になったことで前記電源動作が停止して前記電源回路の出力電圧が前記所定電圧以下になるまでの期間の長さよりも長いと良い。
初回の過電圧検出時、エッジ検出信号中のパルス信号の幅に対応する時間だけリセットを行うことで電源動作を再開させることができる。一方、過電圧検出回路は、電源回路の出力電圧が所定電圧を超えてから、第1ラッチ回路のオフ信号出力を通じて該出力電圧が所定電圧以下になるまでの期間、過電圧の発生を示す過電圧検出信号を出力する。仮に、この期間の長さがエッジ検出信号中のパルス信号の幅よりも大きいと、リセットによって電源動作を再開させても過電圧検出回路の出力によって電源動作が再び停止する。これを防止すべく、上記のようなパルス信号の幅の設定を行うと良い。
また例えば、前記リセット回路からの前記リセットの信号の前記第1ラッチ回路への伝達を遅延させるリセット遅延回路を、前記リセット回路及び前記第1ラッチ回路間に挿入してもよい。
過電圧の検出時、第1ラッチ回路からのイネーブル信号にて電源動作を停止させることができるが、一方で、この信号は、エッジ検出回路及びリセット回路を通じて、電源動作を再開させるリセットの信号を作り出す。仮に、電源動作をオフするためのイネーブル信号の幅が短すぎると、その信号の入力を電源回路にて認識できず、電源動作がオフにならないこともある。上記のリセット遅延回路の挿入により、電源動作をオフするためのイネーブル信号の幅を拡大することができるので、確実に電源動作をオフにすることができる。
本発明に係る電源装置は、入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路と、前記電源回路に接続された上記の過電圧保護回路と、を備えたことを特徴とする。
本発明によれば、電源動作の自動復帰と故障時の電源動作停止を安価な構成で実現可能な過電圧保護回路及び電源装置を提供することが可能である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
図1に、本発明の実施形態に係る電源装置100の概略構成ブロック図を示す。電源装置100は、符号1〜9によって参照される各部位を備える。電源回路2が、過電圧保護の対象となる電源回路である。図示されない他の電源回路、例えば、ACアダプタのような交流100V(ボルト)から直流電圧を生成するAC/DCコンバータ回路が電源入力端子1に接続され、そのAC/DCコンバータ回路からの直流電圧が電源入力端子1に印加される。尚、記号A〜Gは、電圧又は信号を示す記号であって、後に参照される。
電源回路2は電源動作を実行する。電源動作は、電源入力端子1に加わる直流電圧(入力電圧)を所望の電圧値を有する他の直流電圧に変換して該他の直流電圧を出力電圧VOとして出力する動作である。出力電圧(電源電圧)VOが出力される電源回路2の出力端子は電源装置100の電源出力端子3に接続されており、従って出力電圧VOは電源出力端子3に印加される。電源回路2の出力端子と電源出力端子3は共通の端子であっても良い。出力電圧VOは、電源出力端子3を介し、出力電圧VOを必要とする任意の回路(不図示)に供給される。電源回路2は、電源動作を行うか否かを指定するためのイネーブル端子を有しており、イネーブル端子へ入力される電源イネーブル信号に応じて、電源動作を実行する又は不実行とする。以下、電源動作の実行を電源動作のオンとも表現し、電源動作の不実行及び停止を電源動作のオフとも表現する。電源回路2として、公知又は汎用のスイッチング電源集積回路を用いることができる。
過電圧検出回路4は電源回路2に接続され、出力電圧VOが過電圧検出回路4に入力される。過電圧検出回路4は、ツェナーダイオード等を用いて得られた所定の一定電圧を内部に判定電圧VTHとして持ち、出力電圧VOを判定電圧VTHと比較することで出力電圧VOが過電圧であるか否かを検出して、その検出結果を表す信号を過電圧検出信号として出力する。本実施形態では、出力電圧VOがゼロ又は正の値を持つとする。電源装置100において、出力電圧VOに対する正常電圧範囲が定められており、正常電圧範囲の上限値よりも或る程度高い電圧が判定電圧VTHに設定される。過電圧検出回路4は、出力電圧VOが判定電圧VTHよりも高いとき出力電圧VOは過電圧であると検出し、出力電圧VOが判定電圧VTH以下であるとき出力電圧VOは過電圧でないと検出する。以下の説明において、特に記述なき限り、過電圧とは、電源回路2の出力電圧VOの過電圧を指し、過電圧の検出とは、過電圧検出回路4による過電圧の検出を指す。
第1ラッチ回路5は、過電圧検出信号に応じた電源イネーブル信号を電源回路2のイネーブル端子に出力することにより、電源回路2における電源動作のオン/オフを制御する。通常、第1ラッチ回路5は、電源動作をオンにする電源イネーブル信号を出力する。但し、第1ラッチ回路5は、出力電圧VOが過電圧であることを示す過電圧検出信号が入力されたとき、出力電圧VOが過電圧であることを示す過電圧検出信号(換言すれば、出力電圧VOが過電圧であることを示す情報)を保持し、信号の保持状態に応じた電源イネーブル信号を出力することで電源動作をオフにする。第1ラッチ回路5にて保持された信号及び情報は、ゲート回路9の出力に応じてリセットされうる。
エッジ検出回路6は、電源イネーブル信号の変化を検出し、検出した電源イネーブル信号の変化情報をパルス信号に変換して出力する。本実施形態において、エッジ検出回路6にて検出される変化は、電源動作をオンからオフに変化させる電源イネーブル信号の変化である。エッジ検出回路6は、第1ラッチ回路5から出力される電源イネーブル信号のエッジを検出することで上記パルス信号を含むエッジ検出信号を生成し、該エッジ検出信号を遅延回路7及びゲート回路9に出力する。電源動作をオンからオフに変化させる電源イネーブル信号の変化(即ちエッジ)が検出されることで、過電圧が検出されたという情報が得られる。
遅延回路7は、エッジ検出回路6からのエッジ検出信号、即ちエッジ検出回路6から入力された電源イネーブル信号の変化情報を所定の遅延時間だけ遅延させてから第2ラッチ回路8に出力する。この遅延時間の間であれば、外来ノイズの影響で過電圧の現象が生じても電源動作を復帰可能である(復帰の理由は後述の説明から明らかとなる)。
第2ラッチ回路8には、遅延回路7によって遅延されたエッジ検出信号が入力される。第2ラッチ回路8は、遅延回路7によって遅延されたエッジ検出信号を保持し、その保持した信号を出力可能である。具体的には、第2ラッチ回路8は、エッジ検出信号にて示される電源イネーブル信号の変化情報(電源動作をオンからオフに変化させる電源イネーブル信号の変化の情報)を遅延回路7の出力信号に基づき保持し、保持した情報を出力する。但し、この保持のタイミングは、遅延回路7の機能により、電源イネーブル信号が実際に変化したタイミングから遅延時間分だけ遅れる。この保持により、過電圧検出が1回以上行われたことが第2ラッチ回路8に記憶される。
ゲート回路9は、エッジ検出回路6及び第2ラッチ回路8の出力信号を入力とする論理演算を行い、その論理演算の結果を第1ラッチ回路5に出力する。第1ラッチ回路5に対するゲート回路9の出力信号は、第1ラッチ回路5による信号及び情報の保持をリセットするリセット信号でありうる。エッジ検出回路6から出力されるエッジ検出信号は現過電圧検出情報を表し、第2ラッチ回路8の出力信号は第2ラッチ回路8にて保持されている過去過電圧検出情報を表す。現過電圧検出情報は、現在、過電圧と検出されているか否かを表し、過去過電圧検出情報は、過去に過電圧が1回でも検出されたか否かを表す。ここにおける現在とは、ゲート回路9にて論理演算を行うタイミングを指し、過去とは、そのタイミングよりも前のタイミングを指す。ゲート回路9は、現在において過電圧であると検出されているとき、過去に過電圧が1回も検出されていなければリセット信号を第1ラッチ回路5に出力するが、そうでなければリセット信号を第1ラッチ回路5に出力しない。
図2に、回路5〜9の具体的な回路構成例を示す。図2の回路25〜29を夫々回路5〜9として用いることができる。尚、回路4及び回路5〜9(従って回路25〜29)の電源は、電源入力端子1から供給されているものとする。電源入力端子1の印加電圧が電源電圧Vccとして加わるラインを電源ラインと呼ぶ。レギュレータ回路等を用いて電源入力端子1の印加電圧から生成された直流電圧が電源電圧Vccとして電源ラインに加わっていても良い。尚、電源回路2の出力電圧VOも電源電圧と呼ばれうるものであるが、電源電圧Vccは、電源回路2の出力電圧VOと異なるものである。過電圧検出回路4の回路構成は公知であるため、その詳細な回路構成の図示及び説明を割愛する。
過電圧検出回路4は、出力電圧VOが過電圧でないとき、論理値0の過電圧検出信号を出力し、出力電圧VOが過電圧であるとき、論理値1の過電圧検出信号を出力する。過電圧検出信号に限らず、ここでは、ローレベルの電圧信号が0の論理値を示し、ハイレベルの電圧信号が1の論理値を示すものとする。ローレベルの電圧は、第1電圧範囲内の電圧を指し、ハイレベルの電圧は、第1電圧範囲よりも高い第2電圧範囲内の電圧を指す。電源電圧Vccはハイレベルの電圧に属する。ハイレベルの電圧は、バイポーラトランジスタをオンにするためのベース−エミッタ間電圧(約0.6V)よりも十分に大きいものとする。
第1ラッチ回路25は、PNP型のバイポーラトランジスタであるPNPトランジスタ251と、NPN型のバイポーラトランジスタであるNPNトランジスタ252を有し、更に、抵抗253〜257とショットキバリアダイオード258を有する。また、第1ラッチ回路25は、過電圧検出回路4からの過電圧検出信号を受けるセット端子25Sと、ゲート回路29の出力信号を受けるリセット端子25Rを有する。
PNPトランジスタ251において、エミッタは電源ラインに接続され、ベースは抵抗255を介して電源ラインに接続されていると共に抵抗256を介してNPNトランジスタ252のコレクタに接続され、コレクタは抵抗253を介してNPNトランジスタ252のベースに接続されている。NPNトランジスタ252において、エミッタは0V(ボルト)の基準電位を有するグランドラインに接続され、ベースは抵抗254を介してグランドラインに接続されている。NPNトランジスタ252のベース、抵抗253及び抵抗254の共通接続点は、ショットキバリアダイオード258のアノードに接続されていると共に、抵抗257を介してセット端子25Sに接続されている。リセット端子25Rは、ショットキバリアダイオード258のカソードに接続されている。NPNトランジスタ252のコレクタにおける電圧信号が電源イネーブル信号(C)として、第1ラッチ回路25から出力される。
NPNトランジスタ252がオフのとき、論理値1の電源イネーブル信号が第1ラッチ回路25から出力されて電源回路2のイネーブル端子に供給され、NPNトランジスタ252がオンのとき、論理値0の電源イネーブル信号が第1ラッチ回路25から出力されて電源回路2のイネーブル端子に供給される。任意のバイポーラトランジスタにおいて、トランジスタのオンとは、当該トランジスタのコレクタ−エミッタ間が導通状態になることを指し、トランジスタのオフとは、当該トランジスタのコレクタ−エミッタ間が非導通状態(遮断状態)になることを意味する。電源回路2は、論理値1の電源イネーブル信号(即ち、ハイレベルの電源イネーブル信号)がイネーブル端子に供給されたとき、電源動作を実行し、論理値0の電源イネーブル信号(即ち、ローレベルの電源イネーブル信号)がイネーブル端子に供給されたとき、電源動作を実行しない。
電源電圧Vccが0Vから定常電圧まで上昇するとき、第1ラッチ回路25が起動するが、このとき、過電圧検出信号の論理値は0であって(即ち過電圧検出信号はローレベルであって)、トランジスタ251及び252は自動的にオフ状態(遮断状態)になるため、論理値1の電源イネーブル信号が第1ラッチ回路25から電源イネーブル端子に供給されて電源動作がオンになる。第1ラッチ回路を、一般的なCMOS(Complementary Metal Oxide Semiconductor)論理回路などを用いて作成すると、第1ラッチ回路の起動時において第1ラッチ回路の出力状態が不定になるため、その出力状態の論理値を0又は1に設定するための初期化回路が必要になる。図2の第1ラッチ回路25では、このような初期化回路が不要になる。
出力電圧VOが過電圧でないとき、過電圧検出回路4から論理値0の過電圧検出信号がセット端子25Sに入力されるため、NPNトランジスタ252はオフとなる。一方、出力電圧VOが過電圧であると、過電圧検出回路4から論理値1の過電圧検出信号がセット端子25Sに入力されるため、リセット端子25Rの電圧がハイレベルであることを前提として、NPNトランジスタ252がオンになり、NPNトランジスタ252のコレクタ電圧がローレベルになる。NPNトランジスタ252がオンになると、PNPトランジスタ251のベース−エミッタ間に電圧が加わってPNPトランジスタ251もオンになる。PNPトランジスタ251がオンになると、過電圧検出信号の論理値が0に戻ったとしても、NPNトランジスタ252のベース−エミッタ間に、NPNトランジスタ252をオンさせる電圧が加わり続けるので、NPNトランジスタ252はオンのまま維持され、結果、論理値0の電源イネーブル信号の出力が保持される。
このように、論理値1の過電圧検出信号(即ち、過電圧が検出されたときの過電圧検出信号)は第1ラッチ回路25に対するセット信号として機能する。論理値1の過電圧検出信号がセット端子25Sに入力されたとき、第1ラッチ回路25は、その過電圧検出信号を保持(ラッチ)し、保持信号に応じた電源イネーブル信号(即ち、論理値0の電源イネーブル信号)の出力を保持することで、電源動作のオフを維持する。
但し、第1ラッチ回路25による上記の保持及びそれによる電源動作のオフの維持は、リセット信号の入力によってリセットされる(解消される)。リセット信号は、ゲート回路29からリセット端子25Rに入力されうる論理値0の電圧信号(即ちローレベルの電圧信号)である。リセット端子25Rに加わる電圧信号の論理値が1であるとき、ダイオード258には逆方向電圧が加わるのでダイオード258はオフ状態になり、第1ラッチ回路25における上記の保持に影響は無い。一方、トランジスタ251及び252がオンのときに論理値0の電圧信号(即ちリセット信号)がリセット端子25Rに入力されると、ダイオード258に順方向電圧が加わってダイオード258がオン状態になり、結果、NPNトランジスタ252のベース−エミッタ間の電圧が0V近辺まで低下するためNPNトランジスタ252がオフとなり、これに続いてPNPトランジスタ251もオフとなる。
過電圧検出信号の論理値が1であっても、リセット信号の入力時には上記と同様のトランジスタ動作が成される。つまり、過電圧検出信号の論理値が1であっても(即ち、セット端子25Sにセット信号が入力されていても)、リセット端子25Rにリセット信号が入力されたならば、NPNトランジスタ252がオフとなる。このように、第1ラッチ回路25は、リセット信号をセット信号よりも優先する。換言すれば、第1ラッチ回路25は、ゲート回路29の出力信号によるリセットを、過電圧が検出されたことを示す過電圧検出信号の保持よりも優先する。
リセット優先の必要性は以下の通りである。過電圧の原因が外来ノイズである場合、過電圧検出信号の論理値は短時間において0及び1間で頻繁に変動する可能性がある。一方、リセット信号は、後述するように或る一定の幅を持つ。従って、仮にセット優先としたならば、第1ラッチ回路におけるセット及びリセット状態が頻繁に切り替わり、電源動作オン/オフが短時間で繰り返し切り替わる。これは、電源回路2に過度のストレスを与え、電源回路2の故障発生の元になりうる。リセット優先にすることで、これを防止することができる。
エッジ検出回路26には、第1ラッチ回路25の出力信号(即ち電源イネーブル信号)が入力される。エッジ検出回路26は、第1ラッチ回路25の出力信号における論理値の1から0への切り替わり(即ち、第1ラッチ回路25の出力信号のハイレベルからローレベルへの切り替わり)を、第1ラッチ回路25の出力信号のエッジとして検出し、検出結果を示すエッジ検出信号を生成及び出力する。図2の回路例において、エッジ検出回路26は符号261〜264によって参照される各部位から成る。電源イネーブル信号がインバータ261の入力端子及びNORゲート(否定論理和の論理回路)264の第1入力端子に入力され、インバータ261の出力端子が抵抗262及びコンデンサ263の直列回路を介してグランドラインに接続されていると共に抵抗262を介してNORゲート264の第2入力端子に入力されている。NORゲート264の出力端子から、エッジ検出回路26の出力信号であるエッジ検出信号(D)が出力される。エッジ検出回路26は、通常、論理値0の電圧信号(即ちローレベルの信号)を出力しているが、電源イネーブル信号の論理値が1から0に切り替わると、その切り替わりのタイミングを起点として、一定の幅を有する論理値1のパルス信号を出力する(図3も参照)。エッジ検出信号は、このパルス信号を含む。パルス信号の幅は、抵抗262及びコンデンサ263から成るローパスフィルタの時定数で定まる。
遅延回路27には、エッジ検出回路26の出力信号(D)が入力される。遅延回路27は、エッジ検出回路26の出力信号(即ちエッジ検出信号)を所定の遅延時間だけ遅延させてから第2ラッチ回路28に出力する。図2の回路例において、遅延回路27は符号271〜273によって参照される各部位から成る。遅延前のエッジ検出信号であるエッジ検出回路26の出力信号が抵抗271及びコンデンサ272から成るローパスフィルタに入力され、そのローパスフィルタの出力信号がバッファ論理回路273に入力されることで該バッファ論理回路273から遅延の成されたエッジ検出信号(E)が出力される。遅延回路27における遅延時間は、抵抗271及びコンデンサ272から成るローパスフィルタの時定数で定まる。
第2ラッチ回路28は、遅延回路27から出力される、遅延の成されたエッジ検出信号(E)が入力されるセット端子28Sを有する。セット端子28Sに入力される論理値1の電圧信号は、第2ラッチ回路28のセット信号として機能する。第2ラッチ回路28は、基本的に第1ラッチ回路25と同様の回路構成を有するが、第2ラッチ回路28にリセット機能は不要である。従って、電源電圧Vccが0Vから定常電圧まで上昇することで第2ラッチ回路28が起動するとき、第2ラッチ回路28は論理値1の信号を出力し、遅延回路27を通じて遅延の成されたエッジ検出信号中のパルス信号を受けたとき、第2ラッチ回路28は、パルス信号における論理値1を保持して、以後、論理値0の信号(F)をゲート回路29に出力し続ける。
図2の回路例では、第2ラッチ回路28は、PNP型のバイポーラトランジスタであるPNPトランジスタ281と、NPN型のバイポーラトランジスタであるNPNトランジスタ282と、抵抗283〜286とを有する。PNPトランジスタ281において、エミッタは電源ラインに接続され、ベースは抵抗285を介して電源ラインに接続されていると共に抵抗286を介してNPNトランジスタ282のコレクタに接続され、コレクタは抵抗283を介してNPNトランジスタ282のベースに接続されている。NPNトランジスタ282において、エミッタはグランドラインに接続され、ベースは抵抗284を介してグランドラインに接続されている。NPNトランジスタ282のベース、抵抗283及び抵抗284の共通接続点は、セット端子28Sに接続されている。NPNトランジスタ282のコレクタにおける電圧信号が、第2ラッチ回路28の出力信号(F)としてゲート回路29に与えられる。
ゲート回路29は、NANDゲート291にて形成される。NANDゲート291は、エッジ検出回路26から出力されるエッジ検出信号と、第2ラッチ回路28の出力信号(NPNトランジスタ282のコレクタにおける電圧信号)とを入力信号とし、その2つの入力信号の否定論理積を出力する。図2の回路例において、NANDゲート291の出力信号(G)がリセット端子25Rに入力されている。
図3は、図1及び図2に示す回路の動作タイミングチャートである。このタイミングチャートを参照して、図1及び図2に示す回路の動作を説明する。図3において、波形300Aは電源入力端子1の印加電圧Aの波形であり、波形300Bは過電圧検出回路4の出力信号である過電圧検出信号Bの波形であり、波形300Cは第1ラッチ回路5、25の出力信号である電源イネーブル信号Cの波形であり、波形300Dはエッジ検出回路6、26の出力信号であるエッジ検出信号Dの波形であり、波形300Eは遅延回路7、27の出力信号Eの波形であり、波形300Fは第2ラッチ回路8、28の出力信号Fの波形であり、波形300Gはゲート回路9、29の出力信号Gの波形であり、波形300Hは、電源回路2の出力電圧H(即ちVO)の波形である。時間が進行するにつれ、時刻T1〜T9が、この順番で順次訪れるものとする。
時刻T1以前において、電源入力端子1の印加電圧Aが0Vから上昇し始め、時刻T1において電源入力端子1の印加電圧Aが定常電圧に達する(以後、電源入力端子1の印加電圧Aは定常電圧に維持されるものとする)。従って、時刻T1において、第1ラッチ回路5、25の出力信号C及び第2ラッチ回路8、28の出力信号Fの論理値が1になる。時刻T1において、エッジ検出回路6、26の出力信号D及び遅延回路7、27の出力信号Eの論理値は0であり、故に、ゲート回路9、29の出力信号Gの論理値は1となる。時刻T1において、信号Cの論理値1に応答して電源回路2は電源動作を開始する。過電圧検出信号Bの論理値は時刻T4に至るまで0である。
時刻T2において、電源回路2の出力電圧VOが上昇し終わり、電源回路2は、正常電圧範囲内の所定電圧値を有する出力電圧H(VO)を出力する。
時刻T3において、外来ノイズや電源回路2の故障に起因して電源回路2の出力電圧Hが上昇してゆく。
時刻T4において、電源回路2の出力電圧H(VO)が判定電圧VTHを超えて過電圧になり、この過電圧が過電圧検出回路4にて検出されて過電圧検出信号Bの論理値が0から1に切り替わる。これを受け、第1ラッチ回路5、25が電源イネーブル信号Cの論理値を1から0に変化させ、論理値0の電源イネーブル信号Cが出力される状態を保持する。電源イネーブル信号Cの論理値が0に切り替わることで、電源回路2は電源動作をオフにする動作を始めようとする。一方、電源イネーブル信号Cにおける論理値1から論理値0への変化がエッジ検出回路6、26にて検出され、エッジ検出回路6、26は出力信号Dの論理値を0から1に切り替える。この結果、NANDゲート291に論理値1の電圧信号D及びFが入力されるため、出力信号Gの論理値は1から0に切り替わる、即ちリセット信号が第1ラッチ回路5、25に入力される。結果、時刻T4において論理値が1から0に切り替わった電源イネーブル信号Cは、時刻T5において再び論理値1の信号に変化する。これにより、電源回路2は電源動作を再開しようとする。尚、図3では、信号Bのアップエッジ、信号Cのダウンエッジ、信号Dのアップエッジ及び信号Gのダウンエッジが全て同一時刻T4にて生じているように示されているが、それらのエッジの発生時刻は若干量ずつずれている。
電源回路2は時刻T4にて電源動作を停止するので、電源回路2の出力電圧Hは低下する。この低下が過電圧検出回路4にて検出されることで、過電圧検出信号Bの論理値が1から0に変化する。つまり、時刻T4を起点とする論理値1のパルス信号が過電圧検出信号Bに含まれることになる。図3の例では、過電圧検出信号Bの論理値が1から0に戻る時刻が時刻T5と一致しているが、実際には、その時刻は、過電圧検出回路4のヒステリシス特性、電源出力端子3に接続されたデカップリングコンデンサ(不図示)及び負荷(不図示)の大きさに依存して、時刻T5と異なりうる。
時刻T4において論理値が1から0に切り替わった過電圧検出信号Bが再び論理値0に戻る時刻(以下、時刻T5’と呼ぶ)において、ゲート回路9、19の出力信号の論理値が0、つまり、エッジ検出回路6、26の出力信号Dの論理値が1になっていなければならない。なぜなら、時刻T4で過電圧検出信号Bの論理値が1になった後、過電圧検出信号Bの論理値が0に戻るよりも先にゲート回路9、29の出力信号Gの論理値が1になってしまうと、第1ラッチ回路5、25が電源イネーブル信号Cの論理値を再び0にして、電源動作を恒常的にオフにしてしまうからである。そこで、エッジ検出回路6、26から出力されるエッジ検出信号D中の論理値1のパルス幅が、過電圧検出信号B中の論理値1のパルス幅よりも長くなるように、抵抗262及びコンデンサ263から成るローパスフィルタの時定数を調整すればよい。換言すれば、電源回路2の出力電圧Hが判定電圧VTHを超えた時刻T4から、電源イネーブル信号Cの論理値が0になったことに伴う電源動作の停止を介して出力電圧Hが判定電圧VTH以下になる時刻T5’までの期間の長さよりも、エッジ検出信号D中の論理値1のパルス幅を長くすれば良く、その手段として、エッジ検出回路6、26における上記時定数の調整を利用できる。
時刻T4でオフになった電源動作が時刻T5で再開する。電源動作を再開する際、電源回路2の構成によっては一時的に出力を短絡状態にする(出力電圧Hを0Vにまで落とす)。図3の例では、そのような一時的な短絡状態が実現されることを想定しているため、時刻T5において出力電圧Hが0Vにまで低下する。また、図3では、所謂ソフトスタート機能が電源回路2に設けられていることが想定されており、時刻T5以後において出力電圧Hが徐々に上昇するように波形300Hが描かれている。
時刻T6において、エッジ検出信号Dの論理値が1から0に戻る。これにより、ゲート回路9、29の出力信号Gの論理値が0から1に戻り、第1ラッチ回路5、25がリセットとされる状態が終了する。但し、時刻T6以前において既に電源イネーブル信号Cは1の論理値をとっている。
時刻T5以後において徐々に上昇してきた出力電圧Hが時刻T7において所定の電圧値に達し、上昇を停止する。
エッジ検出信号Dに含まれる論理値1のパルス信号は、所定の遅延時間だけ遅れてから遅延回路7、27の出力信号Eに現れる。この遅延時間は、時刻T4及びT8間の時間差に相当する。従って、時刻T8において、信号Eの論理値は0から1に変化する。その後、エッジ検出信号D中の論理値1のパルス幅の分だけ時間が経過すると、信号Eの論理値は1から0に戻る。時刻T8において、遅延回路7、27の出力信号Eが論理値1をとることは、第2ラッチ回路8、28にセット信号が入力されることに相当する。故に、時刻T8において第2ラッチ回路8、28は出力信号Fの論理値を1から0に切り替え、時刻T8以後、論理値0の信号Fを保持及び出力する。
時刻T4における過電圧の検出は1回目の過電圧の検出に相当する。図3では、電源回路2に故障が発生しており、結果、時刻T9において出力電圧Hが再び基準電圧VTHを超えたことが想定されている。そうすると、時刻T9において、2回目の過電圧が検出されて過電圧検出信号Bの論理値が再び0から1に切り替わる。この結果、第1ラッチ回路5、25の出力信号Cの論理値は再び1から0に切り替わり、第1ラッチ回路5、25は論理値0の信号Cが出力される状態を保持する。故に、電源回路2の電源動作は再びオフとなる。一方、時刻T9における信号Cの論理値変化に応答して、エッジ検出回路6、26は論理値1のパルス信号を出力する。これによって、ゲート回路9、29の入力信号の一方(D)が論理値1を持つが、第2ラッチ回路8、28の出力信号Fは0の論理値を保持しているので、ゲート回路9、29は論理値1の信号Gを出力し続ける。つまり、2回目の過電圧の検出に対して、第1ラッチ回路5、25にリセットがかからず、時刻T9以後、電源動作はオフのままで維持されることになる。
時刻T4以後、時刻T8までは過電圧が何度検出されても電源回路2は自動復帰することができる。故に、遅延回路7、27における遅延時間、即ち、時刻T4及びT8間の時間は、外来ノイズが連続して現れる可能性を考慮して定めておけば良い。
上述の構成により、外来ノイズ等により出力電圧Hが瞬間的に過電圧になっても電源回路2は自動復帰することができる。この自動復帰のために、マイコン等は不要であるため、コスト増大を抑制することができる。一方、一定時間の経過後に過電圧が再度検出された場合には、電源回路2に故障が発生していると判断して、それ以降は電源回路2を復帰しないようにできる。これにより、故障状態の電源回路2を動作させ続けることによる弊害が抑制される。尚、図2の回路では、相応数の部品が用いられてはいるが、図2の回路で用いられる部品は比較的安価な部品ばかりである(例えば数10円で図2の回路を全て形成可能である)。故に、上述と同様の自動復帰等をマイコンを使って実現する構成よりも、図2の構成は安価で済む。
また、電源入力端子1の電圧は5Vを超える場合がある。従って、図2のNORゲート264、バッファ論理回路273及びNANDゲート291は、汎用CMOS論理回路で形成されると良い。4000系や4500系と呼ばれる汎用CMOS論理回路は、動作が比較的低速であるが、18Vまでの電源電圧で動作可能だからであり、また、電源装置100に内在する過電圧保護回路は高速動作が求められないからである。一方、TTL(Transistor-Transistor-Logic)コンパチブルの高速CMOS論理回路は5V以下の電源電圧でしか動作しない。故に、TTLコンパチブルの高速CMOS論理回路にてゲート264、273及び291を形成する場合には、高速CMOS論理回路に対する専用の電源回路が必要になる(或いは必要になりうる)。
また、第1及び第2ラッチ回路をバイポーラトランジスタを用いて形成する回路例を図2に示したが、第1及び第2ラッチ回路においてバイポーラトランジスタをFET(電界効果トランジスタ)に置き換えても良い。この置き換えを行っても、バイポーラトランジスタを用いた場合と同様のラッチ機能を実現できる。使用する部品の選択幅を広げることで、より安価な部品を選ぶ機会を増やすことができる。具体的には例えば、図4に示す如く、第1ラッチ回路25において、PNPトランジスタ251及びNPNトランジスタ252をそれぞれP型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)251a及びN型MOSFET252aに置き換えても良く、第2ラッチ回路28において、PNPトランジスタ281及びNPNトランジスタ282をそれぞれP型MOSFET281a及びN型MOSFET282aに置き換えても良い。この場合、PNPトランジスタ251、NPNトランジスタ252、PNPトランジスタ281、NPNトランジスタ282のコレクタ、ベース及びエミッタが接続されていた箇所に、夫々、P型MOSFET251a、N型MOSFET252a、P型MOSFET281a、N型MOSFET282aのドレイン、ゲート及びソースを接続すれば良い。図4において、MOSFET251a、252a、281a及び282aを、接合型FETに置き換えてもよい。
また、時刻T4から時刻T5までの時間が短すぎると、電源回路2が論理値0の電源イネーブル信号Cの入力を認識できず、電源動作がオフにならないこともある。このような事象は電源回路2の回路構成に依存する。従って、このような事象が発生しうる電源回路2が用いられる場合には、ゲート回路9、29と第1ラッチ回路5、25との間に、遅延回路7、27と同じ構成を有する第2遅延回路(不図示)を挿入すればよい。第2遅延回路は、ゲート回路9、29の出力信号Gを所定の遅延時間だけ遅延させてから第1ラッチ回路5、25に出力する(リセット端子25Rに出力する)。この場合、電源イネーブル信号Cにおける論理値0を電源回路2が認識できるように、第2遅延回路の遅延時間の調整によって、電源イネーブル信号Cにおける論理値0のパルス幅(即ち時刻T4及びT5間の時間)を調整すればよい。
<<変形等>>
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈1及び注釈2を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈1及び注釈2を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
[注釈1]
上述の例では、ハイレベルの電圧信号に論理値1を割り当て、ローレベルの電圧信号に論理値0を割り当てたが、ハイレベルの電圧信号に論理値0を割り当て、ローレベルの電圧信号に論理値1を割り当てても良い。
上述の例では、ハイレベルの電圧信号に論理値1を割り当て、ローレベルの電圧信号に論理値0を割り当てたが、ハイレベルの電圧信号に論理値0を割り当て、ローレベルの電圧信号に論理値1を割り当てても良い。
[注釈2]
電源装置100の構成及び動作について以下のようなことが言える。電源装置100は電源回路2に対する過電圧保護回路を内包している。過電圧保護回路は、第1ラッチ回路25、エッジ検出回路26、遅延回路27、第2ラッチ回路28及びゲート回路29にて具体化されうる第1ラッチ回路5、エッジ検出回路6、遅延回路7、第2ラッチ回路8及びゲート回路9を備えており、上記第2遅延回路(リセット遅延回路)を更に備えうる。
第1ラッチ回路5、25は、出力電圧Hが過電圧であるときの過電圧検出信号Bを保持可能であり、詳細には信号Bに含まれうる論理値1の信号(状態)を保持して、保持状態に応じた論理値を有する信号Cを出力する。
第2ラッチ回路8、28は、信号Cに基づくエッジ検出信号を保持可能である。図1、図2及び図4の構成において、第2ラッチ回路8、28は、遅延の成されたエッジ検出信号、即ち信号Eを保持可能であり、詳細には信号Eに含まれうる論理値1の信号(状態)を保持して、保持状態に応じた論理値を有する信号Fを出力する。
リセット回路とも言うべきゲート回路9、29は、信号D及びFに基づき、第1ラッチ回路5、25における信号の保持をリセットするリセット信号Gを出力可能である。
電源装置100の構成及び動作について以下のようなことが言える。電源装置100は電源回路2に対する過電圧保護回路を内包している。過電圧保護回路は、第1ラッチ回路25、エッジ検出回路26、遅延回路27、第2ラッチ回路28及びゲート回路29にて具体化されうる第1ラッチ回路5、エッジ検出回路6、遅延回路7、第2ラッチ回路8及びゲート回路9を備えており、上記第2遅延回路(リセット遅延回路)を更に備えうる。
第1ラッチ回路5、25は、出力電圧Hが過電圧であるときの過電圧検出信号Bを保持可能であり、詳細には信号Bに含まれうる論理値1の信号(状態)を保持して、保持状態に応じた論理値を有する信号Cを出力する。
第2ラッチ回路8、28は、信号Cに基づくエッジ検出信号を保持可能である。図1、図2及び図4の構成において、第2ラッチ回路8、28は、遅延の成されたエッジ検出信号、即ち信号Eを保持可能であり、詳細には信号Eに含まれうる論理値1の信号(状態)を保持して、保持状態に応じた論理値を有する信号Fを出力する。
リセット回路とも言うべきゲート回路9、29は、信号D及びFに基づき、第1ラッチ回路5、25における信号の保持をリセットするリセット信号Gを出力可能である。
時刻T4において電源回路2の出力電圧Hが過電圧であることを示す信号が過電圧検出信号Bとして過電圧検出回路4から出力されたとき、第1ラッチ回路5、25は、自身の出力信号Cを、電源動作をオンにするオン信号から電源動作をオフにするオフ信号へと切り替え、且つ、エッジ検出回路6、26は、該切り替えを示すパルス信号をエッジ検出信号Dに含めて出力し、且つ、リセット回路としてのゲート回路9、29は、パルス信号の幅に対応する時間だけリセットを行い(リセット信号を出力し)、且つ、第2ラッチ回路8、28は、そのリセットの後、遅延回路7、27を通じて供給された上記パルス信号に基づき特定信号(論理値0の信号F)を保持及び出力する。
そのリセットによって第1ラッチ回路5、25の出力信号Cが時刻T5においてオフ信号からオン信号に戻って電源動作が再開された後、時刻T9において、電源回路2の出力電圧Hが過電圧であることを示す信号が過電圧検出信号Bとして過電圧検出回路4から再度出力されたとき、第1ラッチ回路5、25は、自身の出力信号Cを再びオン信号からオフ信号へと切り替えて保持し、この際、リセット回路としてのゲート回路9、29は、第2ラッチ回路8、28が保持した上記特定信号に基づき再度のリセットを行わない。
そのリセットによって第1ラッチ回路5、25の出力信号Cが時刻T5においてオフ信号からオン信号に戻って電源動作が再開された後、時刻T9において、電源回路2の出力電圧Hが過電圧であることを示す信号が過電圧検出信号Bとして過電圧検出回路4から再度出力されたとき、第1ラッチ回路5、25は、自身の出力信号Cを再びオン信号からオフ信号へと切り替えて保持し、この際、リセット回路としてのゲート回路9、29は、第2ラッチ回路8、28が保持した上記特定信号に基づき再度のリセットを行わない。
1 電源入力端子
2 電源回路
3 電源出力端子
4 過電圧検出回路
5、25 第1ラッチ回路
6、26 エッジ検出回路
7、27 遅延回路
8、28 第2ラッチ回路
9、29 ゲート回路
100 電源装置
2 電源回路
3 電源出力端子
4 過電圧検出回路
5、25 第1ラッチ回路
6、26 エッジ検出回路
7、27 遅延回路
8、28 第2ラッチ回路
9、29 ゲート回路
100 電源装置
Claims (8)
- 入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路に接続された過電圧保護回路であって、
前記電源回路の出力電圧と所定電圧との比較に基づき前記電源回路の出力電圧が過電圧であるか否かを表す過電圧検出信号を出力する過電圧検出回路と、
前記電源回路の出力電圧が過電圧であるときの前記過電圧検出信号を保持可能であり、保持状態に応じた信号を前記電源動作のオン又はオフを制御するイネーブル信号として前記電源回路に出力する第1ラッチ回路と、
前記第1ラッチ回路の出力信号のエッジを検出することでエッジ検出信号を生成するエッジ検出回路と、
前記エッジ検出回路からのエッジ検出信号を遅延させるエッジ検出信号遅延回路と、
前記エッジ検出信号遅延回路によって遅延されたエッジ検出信号を保持可能な第2ラッチ回路と、
前記エッジ検出信号と前記第2ラッチ回路の保持信号に基づき、前記第1ラッチ回路における信号の保持をリセットするリセット回路と、を備えた
ことを特徴とする過電圧保護回路。 - 前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から出力されたとき、前記第1ラッチ回路は、自身の出力信号を、前記電源動作をオンにするオン信号から前記電源動作をオフにするオフ信号へと切り替え、且つ、前記エッジ検出回路は、該切り替えを示すパルス信号を前記エッジ検出信号に含めて出力し、前記リセット回路は、前記パルス信号の幅に対応する時間だけ前記リセットを行い、且つ、前記第2ラッチ回路は、そのリセットの後、前記エッジ検出信号遅延回路を通じて供給された前記パルス信号に基づき特定信号を保持及び出力し、
そのリセットによって前記第1ラッチ回路の出力信号が前記オフ信号から前記オン信号に戻って前記電源動作が再開された後、前記電源回路の出力電圧が過電圧であることを示す信号が前記過電圧検出信号として前記過電圧検出回路から再度出力されたとき、前記第1ラッチ回路は、自身の出力信号を再び前記オン信号から前記オフ信号へと切り替えて保持し、この際、前記リセット回路は、前記第2ラッチ回路が保持した前記特定信号に基づき前記リセットを行わない
ことを特徴とする請求項1に記載の過電圧保護回路。 - 前記第1ラッチ回路が起動するときにおいて、前記電源動作をオンさせる信号が前記イネーブル信号として前記第1ラッチ回路から前記電源回路に供給され、
前記第1ラッチ回路は、前記過電圧検出信号を受けるセット端子と前記リセット回路の出力信号を受けるリセット端子を有し、前記リセット回路の出力信号による前記リセットを前記過電圧検出信号の保持よりも優先する
ことを特徴とする請求項1又は請求項2に記載の過電圧保護回路。 - 前記第1ラッチ回路は、NPNトランジスタ、PNPトランジスタ、第1抵抗及び第2抵抗を有し、
前記NPNトランジスタのコレクタと前記PNPトランジスタのベースは前記第1抵抗を介して接続されるとともに、前記PNPトランジスタのコレクタと前記NPNトランジスタのベースは前記第2抵抗を介して接続される
ことを特徴とする請求項3に記載の過電圧保護回路。 - 前記第1ラッチ回路は、N型FET、P型FET、第1抵抗及び第2抵抗を有し、
前記N型FETのドレインと前記P型FETのゲートは前記第1抵抗を介して接続されるとともに、前記P型FETのドレインと前記N型FETのゲートは前記第2抵抗を介して接続される
ことを特徴とする請求項3に記載の過電圧保護回路。 - 前記パルス信号の幅は、前記電源回路の出力電圧が前記所定電圧を超えてから、前記第1ラッチ回路の出力信号が前記オフ信号になったことで前記電源動作が停止して前記電源回路の出力電圧が前記所定電圧以下になるまでの期間の長さよりも長い
ことを特徴とする請求項2に記載の過電圧保護回路。 - 前記リセット回路からの前記リセットの信号の前記第1ラッチ回路への伝達を遅延させるリセット遅延回路を、前記リセット回路及び前記第1ラッチ回路間に挿入した
ことを特徴とする請求項1〜請求項6の何れかに記載の過電圧保護回路。 - 入力電圧から電源電圧を生成する電源動作を行って該電源電圧を出力する電源回路と、
前記電源回路に接続された、請求項1〜請求項7の何れかに記載の過電圧保護回路と、を備えた
ことを特徴とする電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP6445192B1 (ja) * | 2017-08-04 | 2018-12-26 | 新電元工業株式会社 | 電源装置、および、電源装置の制御方法 |
WO2019026295A1 (ja) * | 2017-08-04 | 2019-02-07 | 新電元工業株式会社 | 電源装置、および、電源装置の制御方法 |
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