JP5621900B2 - 入力回路および当該入力回路の集積回路 - Google Patents

Description

本発明は、制御機器の各種信号方式に対応する入力回路および当該入力回路の集積回路に関する。

従来から、ＰＬＣ（programmable logic controller）等の制御機器の各種信号として、ＮＰＮオープンコレクタ制御、ＰＮＰオープンコレクタ制御、リレー制御の三種類が使用されている。

特許文献１には、ＮＰＮ式のスイッチング素子とＰＮＰ式のスイッチング素子とを混在させて同時接続する入力回路について開示されている。

特許文献１記載の入力回路においては、スイッチング素子が接続可能な第１の外部端子と、第１の抵抗及び第２の抵抗と、第１の入力端子及び第２の入力端子に対してＡＣ入力が可能なフォトカプラと、を有し、第１の入力端子は、第１の外部端子に接続され、第２の入力端子は、第１の抵抗を介して電源部の一方の極性部に接続されるとともに、第２の抵抗を介して電源部の他方の極性部に接続されることを特徴とするものである。

特許文献２には、ネジ端子、突っ込み端子など端子台の仕様が異なる場合に容易に対応できるとともに、工作性の良い制御基板を得る制御基板について開示されている。

特許文献２記載の制御基板においては、制御部と、この制御部を実装する制御部実装用プリント基板と、コネクタと、を有する制御用基板と、端子台と、シンク仕様またはソ−ス仕様を選択する手段と、を実装する脱着式端子台基板用プリント基板と、コネクタと、を有する脱着式端子台基板と、を備え、制御用基板コネクタと脱着式端子台基板コネクタとを接続することにより構成したものである。

特許文献３記載には、判別手段により前回の運転時に判別された判別結果を記憶する記憶手段を備え、この記憶手段に記憶されている判別結果と判別手段により今回の運転時に判別された判別結果とを比較する比較手段を備え、前回運転時の判別結果と今回運転時の判別結果が相違することが判定されたときにその相違を報知する報知手段を備えるように構成したので、シンク入力とソース入力のいずれにも対応可能な構成でありながら、製造コストを安くすることができ、また、誤操作の発生を極力防止することができるインターフェイス回路について開示されている。

特許文献３記載のインターフェイス回路においては、接点入力やロジック等の入力信号を取り込む入力端子を備えたインターフェイス回路において、入力端子にプルアップ抵抗を接続する接続状態とプルダウン抵抗を接続する接続状態とを切替える切替手段と、この切替手段の切替接続状態を判別してシンク入力であるかソース入力であるかを判別する判別手段と、この判別手段の判別結果に基づいて、入力信号を反転させた信号を出力する信号出力状態と入力信号をそのまま出力する信号出力状態とを切替える信号切替手段と、判別手段により前回の運転時に判別された判別結果を記憶する記憶手段と、この記憶手段に記憶されている判別結果と判別手段により今回の運転時に判別された判別結果とを比較する比較手段と、前回運転時の判別結果と今回運転時の判別結果が相違することが判定されたときにその相違を報知する報知手段とを備えたものである。

特開２００５−１４３００２号公報 特開２００５−１４２５９５号公報 特許３５５７３３５号公報

以上のように、特許文献１は、フォトカプラに流れる電流制御を抵抗を中心に行っていることから、待機時の消費電力が大きくなるという課題がある。
また、特許文献１から特許文献３のいずれにおいても、ＮＰＮオープンコレクタ制御、ＰＮＰオープンコレクタ制御について、考慮対応できる文献が存在するがリレー制御まで対応していない。特に、特許文献３は、スイッチが必要となり、スイッチを実装する必要があり、製造コスト面でコストがかかるという問題がある。また、スイッチを実装する場合には、製造コスト（製造工数）およびはんだ屑が発生する怖れもある。

本発明の目的は、ＮＰＮオープンコレクタ制御、ＰＮＰオープンコレクタ制御、リレー制御に対応し、かつ消費電力を抑制する入力回路および当該入力回路の集積回路を提供することである。

第１の参考例に従う入力回路は、制御機器から入力端子を介して入力された信号を制御対象機器へ与えるための入力回路であって、入力端子から第１抵抗を介してＡＣ入力が可能なフォトカプラと、第１ダイオードとを介して電源部に接続された第１回路と、入力端子から第１抵抗を介してフォトカプラと、ツェナーダイオードとを介して接地された第２回路とを有するものである。

入力回路において、入力端子にＮＰＮオープンコレクタ出力またはリレー出力が接続された場合、内部電源端子にかかる内部電源から第１ダイオード、フォトカプラ、第１抵抗を介して、入力端子に接続されたＮＰＮオープンコレクタ出力またはリレー出力のＧＮＤ側に電流を流すことができる。
また、入力端子にＰＮＰオープンコレクタ出力が接続された場合、入力端子にかかる外部電源から第１抵抗、フォトカプラ、ツェナーダイオード、接地の順に、電流を流すことができる。
その結果、当該入力回路は、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力またはリレー出力のいずれにも対応することができ、さらに待機時の消費電力を抑制することができる。
また、部品点数を最小限に抑制できるので、製造コストの増加を抑制することができる。

入力回路において、第１回路のフォトカプラおよび第１ダイオードの間に第２抵抗が挿入され、第２回路のフォトカプラおよびツェナーダイオードの間に第３抵抗が挿入されたものである。

第２抵抗および第３抵抗が挿入されることにより、電流の調整を容易に行うことができる。

入力回路において、第１ダイオードは、ツェナーダイオードである。

ツェナーダイオードを用いることで、一定電圧で電流を流すことができるため、電流調整が容易になる。

（４）
本発明の実施形態に従う入力回路は、制御機器から入力端子を介して入力された信号を制御対象機器へ与えるための入力回路であって、入力端子側に第４ダイオードのアノードが接続され、第４ダイオードのカソード側に第４抵抗の一端側が接続され、第４抵抗の他端側に第５抵抗の一端側が接続され、第５抵抗の他端側に第６抵抗の一端側が接続され、第６抵抗の他端側が接地され、第５抵抗の他端側であって、第６抵抗の一端側に第５ダイオードのアノードが接続され、第５ダイオードのカソードが入力端子側に接続され、第４抵抗の一端側に第６ダイオードのカソードが接続され、第６ダイオードのアノード側に内部電源端子が設けられ、第４抵抗と並列に、発光素子が接続され、発光素子に対向して受光素子が接続されたものである。

入力回路において、入力端子にＮＰＮオープンコレクタ出力またはリレー出力が接続された場合、内部電源端子にかかる内部電源から第６ダイオード、発光素子、第５抵抗、第５ダイオード、入力端子に接続されたＮＰＮオープンコレクタ出力またはリレー出力のＧＮＤ側に電流を流すことができる。
また、入力端子にＰＮＰオープンコレクタ出力が接続された場合、入力端子にかかる外部電源から第４ダイオード、発光素子または第４抵抗、第５抵抗、第６抵抗、接地の順に、電流を流すことができる。
その結果、当該入力回路は、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力またはリレー出力のいずれにも対応することができ、さらに待機時の消費電力を抑制することができる。

入力回路において、第５抵抗の抵抗値は、第６抵抗の抵抗値よりも低くてもよい。

入力端子にＮＰＮオープンコレクタ出力またはリレー出力が接続された場合、第６抵抗に電流を流すことを防止することができ、第４抵抗の両端電圧が発光素子の順方向電圧を満たすことができる。その結果、受光素子の二次側回路をＯＮすることができる。

入力回路において、第４抵抗は、入力端子への入力信号が入力されない場合、少なくとも発光素子に電流が流れない抵抗値を有してもよい。

この場合、第４抵抗の抵抗値が、入力端子に入力信号が入力されない場合、発光素子に電流が流れないように設定されるので、入力回路の待機状態において、二次側回路（受光素子）をＯＦＦすることができ、待機時の消費電力を抑制することができる。

入力回路において、内部電源端子に加わる内部電源をさらに備え、内部電源は、制御機器における外部電源よりも低い電圧を有してもよい。

この場合、内部電源は、制御機器の外部電源よりも低い電圧で設定されるので、入力信号が入力されない場合と比較して、第４抵抗に大きな電流を流すことができ、発光素子に電流が流れ、二次側回路（受光素子）をＯＮすることができる。

本発明の実施形態に従う集積回路は、請求項１から請求項４のいずれか１項に記載の入力回路を１または複数個を、一体に集積し、素子化したものである。

この場合、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力またはリレー出力の全てに対応する入力回路を一体に素子化したので、省スペース、かつ一部品として利用することができる。また、複数個の入力回路を集積、素子化した場合、共通の内部電源端子を用いることができ、コストを低減することができる。

本発明の第１の参考例に係る入力回路の一例を示す模式図である。 本発明の第２の参考例に係る入力回路の一例を示す模式図である。 本発明の第３の参考例に係る入力回路の一例を示す模式図である。 本発明の実施の形態に係る入力回路の一例を示す模式図である。 図４の入力回路の他の例を示す模式図である。 本発明に係る入力回路を含む表示灯を説明するための模式図である。 本発明に係る入力回路を含む表示灯を説明するための模式図である。 複数の入力回路を集積回路化した場合を説明するための模式図である。 本発明に係る入力回路を含む音声出力システムを説明するための模式図である。 本発明に係る入力回路を含む音声出力システムを説明するための模式図である。

以下、本発明に係る実施の形態について図面を用いて説明する。本実施の形態においては、入力回路の一例を示しつつ説明を行う。

（第１の参考例）
まず、図１は、本発明の第１の参考例に係る入力回路１００の一例を示す模式図である。

図１に示すように、入力回路１００は、主に入力端子ＩＮ、出力端子ＯＵＴ１，ＯＵＴ２、ダイオードＤ１，ツェナーダイオードＺＤ１、抵抗Ｒ１，Ｒ２、ＡＣ入力可能なフォトカプラＰＣ、内部電源端子Ｖ２ｉｎおよびコンデンサＣからなる。

図１の入力回路１００は、入力端子ＩＮ側に、抵抗Ｒ１の一端側が接続され、抵抗Ｒ１の他端側にＡＣ入力可能なフォトカプラＰＣの一端側が接続される。ＡＣ入力可能なフォトカプラＰＣの他端側にダイオードＤ１のカソード側が接続され、ダイオードＤ１のアノード側に内部電源端子Ｖ２ｉｎが設けられる。
また、ＡＣ入力可能なフォトカプラＰＣの他端側にツェナーダイオードＺＤ１のカソード側が接続され、ツェナーダイオードＺＤ１のアノード側が接地（ＧＮＤ）される。
また、ＡＣ入力可能なフォトカプラＰＣに対して抵抗Ｒ２およびコンデンサＣが並列に設けられる。受光端子の両端に出力端子ＯＵＴ１，ＯＵＴ２が設けられる。出力端子ＯＵＴ１，ＯＵＴ２には、入力回路１００外の二次側回路（図示せず）が接続される。

次に、入力回路１００の各パラメータの設計条件について説明を行う。
図１の入力回路１００においては、外部電源Ｖ１と内部電源Ｖ２とは、内部電源Ｖ２＜外部電源Ｖ１の関係を有するように設計する。これは、フォトカプラＰＣのＯＮ・ＯＦＦ制御を行う上で重要であり、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１は、外部電源Ｖ１より小さく、内部電源Ｖ２より大きくしている。
つまり、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続されたとき、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１より外部電源Ｖ１は大きいため、フォトカプラＰＣに電流が流れ、フォトカプラＰＣはＯＮする。他方、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続されたとき、ツェナーダイオードＺＤ１のツェナー電圧ＶＺ１より内部電源Ｖ２は小さいため、ツェナーダイオードＺＤ１に電流は流れず、フォトカプラＰＣに電流が流れ、フォトカプラＰＣはＯＮする。なお、ＰＮＰオープンコレクタ出力およびＮＰＮオ−プンコレクタ出力が共に入力端子ＩＮに接続されないとき、フォトカプラＰＣに電流は流れず、フォトカプラＰＣはＯＦＦ状態を維持する。
ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続されたときにフォトカプラＰＣに順方向電圧ＶＦＰが印加され、且つツェナーダイオードＺＤ１にツェナー電圧ＶＺ１が印加され、さらにＮＰＮオープンコレクタ出力が入力端子ＩＮに接続されたときにフォトカプラＰＣに順方向電圧ＶＦＰが印加されるような抵抗値を抵抗Ｒ１は有する。

また、参考例において、内部電源Ｖ２と、ダイオードＤ１の順方向電圧Ｖｆｄと、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２との関係から、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ２−Ｖｆｄ−Ｖｆｐ）／Ｒ１}−（Ｖｆｐ／Ｒ２）＞Ｉｆｐｍｉｎを満たすように設計される。

さらに、外部電源Ｖ１と、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１と、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２との関係から、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ１−Ｖｆｐ−Ｖｚ１）／（Ｒ２）}−（Ｖｆｐ／Ｒ１）＞Ｉｆｐｍｉｎを満たすように設計される。

上記の条件に従い、具体的例示を行う。例えば、外部電源Ｖ１が２４ボルト（Ｖ）の場合、内部電源Ｖ２は、５ボルト（Ｖ）に設定する。

また、抵抗Ｒ１は、８２０オーム（Ω）に設定し、抵抗Ｒ２は、４．７キロオーム（ｋΩ）に設定する。

（入力信号がＯＦＦの場合）
入力端子ＩＮに対して入力信号が与えられない場合、入力回路１００では、抵抗Ｒ１が開放状態にあるためフォトカプラＰＣには電圧が印加されず、フォトカプラＰＣはＯＮしない。また、ツェナーダイオードＺＤ１の働きにより内部電源Ｖ２からＧＮＤ側に電流も流れない。

（ＮＰＮオープンコレクタ出力、またはリレー出力接続の場合）
図１に示すように、入力端子ＩＮに対してＮＰＮオープンコレクタ出力、またはリレー出力が接続された場合、入力回路１００では、内部電源Ｖ２、ダイオードＤ１、フォトカプラＰＣおよび抵抗Ｒ２、抵抗Ｒ１、外部電圧Ｖ１のＧＮＤの経路（ルート）で電流が流れる。また、ＮＰＮオープンコレクタが漏れ電流により動作した場合に、その影響でフォトカプラＰＣがＯＮし、二次側回路がＯＮにならないように抵抗Ｒ２の抵抗値は設定される。

（ＰＮＰオープンコレクタ出力接続の場合）
図１に示すように、入力端子ＩＮに対してＰＮＰオープンコレクタ出力が接続された場合、入力回路１００では、外部電源Ｖ１、抵抗Ｒ１、フォトカプラＰＣおよび抵抗Ｒ２、ツェナーダイオードＺＤ１、内部電圧ＧＮＤの経路（ルート）で電流が流れる。
また、ツェナーダイオードＺＤ１は内部電圧Ｖ２では動作しないが、ツェナー電圧ＶＺ１は外部電圧Ｖ１に比べ充分小さく設定されており、ツェナーダイオードＺＤ１は外部電圧Ｖ１により電流が内部電圧Ｖ２のＧＮＤに向かって電流が流れる。このときフォトカプラＰＣの順方向電圧Ｖｆｐが満たされ、二次側回路がＯＮされる。

以上のように、図１に示すように、入力回路１００は、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力、リレー出力のいずれも対応することができる。
また、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力、リレー出力のいずれが接続されてもフォトカプラＰＣの二次側から出力される電流は一方向である。
なお、図１に示すＮＰＮオープンコレクタ出力、ＰＮＰオープンコレクタ出力、リレー出力のいずれも、工作機械、生産ラインのセンサ、シーケンサ（ＰＬＣ等）、洗車機、エレベータ、エスカレータ等の制御機器等、他の任意の機器の出力であり、入力回路１００の出力端子ＯＵＴ１，ＯＵＴ２には、二次側回路を有する発光装置、信号表示灯、照明装置、音声報知機器、情報表示機器（ＬＥＤ、ドットマトリクス表示器）、インターフェイスコンバータ、および通信変換器等の任意の装置が接続される。

（他の例）
図２は、図１の入力回路の他の例を示す模式図である。以下、図２の入力回路１００が図１の入力回路１００と異なる点について説明を行う。

図２に示すように、入力回路１００は、図１の入力回路１００のダイオードＤ１の代わりに、ツェナーダイオードＺＤ２を設けたものである。

続いて、入力回路１００の各パラメータの設計条件について説明を行う。
図２の入力回路１００においては、図１の入力回路と異なり、外部電源Ｖ１と内部電源Ｖ２とは、内部電源Ｖ２≦外部電源Ｖ１の関係を有するように設計する。
また、待機電流を０に限りなく近づける（待機電流≒０）ために、内部電源Ｖ２と、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１、ツェナーダイオードＺＤ２のツェナー電圧Ｖｚ２との関係は、内部電圧Ｖ２＞Ｖｚ１＋Ｖｚ２が条件となる。また、内部電源Ｖ２＝外部電源Ｖ１の関係のときは、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１、ツェナーダイオードＺＤ２のツェナー電圧Ｖｚ２との関係は、同じものであることが望ましい。例えば、内部電圧が５Ｖまたは１２Ｖであっても、ツェナー電圧７Ｖ程度であれば、上記条件を満たす。

また、参考例において、内部電源Ｖ２と、ツェナーダイオードＺＤ２のツェナー電圧Ｖｚ２と、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２との関係から、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ２−Ｖｚ２−Ｖｆｐ）／Ｒ１}−（Ｖｆｐ／Ｒ２）＞Ｉｆｐｍｉｎを満たすように設計される。

さらに、外部電源Ｖ１と、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１と、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２との関係から、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ１−Ｖｆｐ−Ｖｚ１）／（Ｒ２）}−（Ｖｆｐ／Ｒ１）＞Ｉｆｐｍｉｎを満たすように設計される。

その結果、図２に示す入力回路１００は、図１の入力回路１００と同様の動作を実施することができる。

（さらに他の例）
図３は、図１の入力回路のさらに他の例を示す模式図である。以下、図３の入力回路１００が図１の入力回路１００と異なる点について説明を行う。

図３に示すように、入力回路１００は、図１の入力回路１００のダイオードＤ１とフォトカプラＰＣとの間に抵抗Ｒ３を設け、図１の入力回路１００のツェナーダイオードＺＤ１とフォトカプラＰＣとの間に抵抗Ｒ４を設けたものである。

続いて、入力回路１００の各パラメータの設計条件について説明を行う。
図３の入力回路１００においては、図１の入力回路と同様に、外部電源Ｖ１と内部電源Ｖ２とは、内部電源Ｖ２＜外部電源Ｖ１の関係を有するように設計する。

また、参考例において、内部電源Ｖ２と、ダイオードＤ１の順方向電圧Ｖｆｄ、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２，Ｒ３との関係から、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ２−Ｖｆｄ−Ｖｆｐ）／（Ｒ１＋Ｒ３）}−（Ｖｆｐ／Ｒ２）＞Ｉｆｐｍｉｎを満たすように設計される。

さらに、外部電源Ｖ１と、ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１と、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２，Ｒ４との関係から、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、Ｉｆｐｍｉｎは、{（Ｖ１−Ｖｆｐ−Ｖｚ１）／（Ｒ１＋Ｒ４）}−（Ｖｆｐ／Ｒ２）＞Ｉｆｐｍｉｎを満たすように設計される。

その結果、図３に示す入力回路１００は、図１の入力回路１００と同様の動作を実施することができる。

（本発明の実施の形態）
次に、図４は、本発明の実施の形態に係る入力回路１００の一例を示す模式図である。

図４に示すように、入力回路１００は、主に入力端子ＩＮ、出力端子ＯＵＴ１，ＯＵＴ２、ダイオードＤ１，Ｄ２，Ｄ３、抵抗Ｒ１，Ｒ２，Ｒ３、フォトカプラＰＣ、内部電源端子Ｖ２ｉｎおよびコンデンサＣからなる。

図４の入力回路１００は、入力端子ＩＮ側に、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソード側に抵抗Ｒ１の一端側が接続される。抵抗Ｒ１の他端側に、抵抗Ｒ２の一端側が接続され、抵抗Ｒ２の他端側に抵抗Ｒ３の一端側が接続され、抵抗Ｒ３の他端側が接地（ＧＮＤ）される。

抵抗Ｒ２および抵抗Ｒ３の間にダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードが入力端子ＩＮ側に接続される。抵抗Ｒ１の一端側にダイオードＤ３のカソードが接続され、ダイオードＤ３のアノード側に内部電源端子Ｖ２ｉｎが設けられる。

また、抵抗Ｒ１と並列にコンデンサＣと、フォトカプラＰＣとが設けられる。フォトカプラＰＣは、発光素子ＨＤと、発光素子ＨＤに対向して設けられた受光素子ＰＤからなる。受光端子ＰＤの両端に出力端子ＯＵＴ１，ＯＵＴ２が設けられる。出力端子ＯＵＴ１，ＯＵＴ２には、入力回路１００外の二次側回路（図示せず）が接続される。

次に、入力回路１００の各パラメータの設計条件について説明を行う。
図４の入力回路１００においては、外部電源Ｖ１と内部電源Ｖ２とは、内部電源Ｖ２＜外部電源Ｖ１の関係を有するように設計する。これは、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された際に、抵抗Ｒ１の両端電圧が、フォトカプラＰＣの順方向電圧Ｖｆｐを満たすようにするためである。

また、本実施の形態において、ダイオードＤ１，Ｄ２，Ｄ３は、同一のものからなる。ここで、内部電源Ｖ２およびダイオードＤ１，Ｄ２，Ｄ３の順方向電圧Ｖｆｄの差と、抵抗Ｒ１，Ｒ２，Ｒ３との関係から、ＰＮＰオープンコレクタ出力およびＮＰＮオープンコレクタ出力、リレー出力のいずれの出力信号も入力端子ＩＮに入力されない場合を考慮し、フォトカプラＰＣがＯＦＦするための一次側電圧Ｖｆｐｍｉｎは、（Ｖ２−Ｖｆｄ）×Ｒ１／（Ｒ１＋Ｒ２＋Ｒ３）＜Ｖｆｐｍｉｎを満たすように設計される。

また、内部電源Ｖ２と、ダイオードＤ１，Ｄ２，Ｄ３の順方向電圧Ｖｆｄと、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２との関係から、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ２−２Ｖｆｄ−Ｖｆｐ）／Ｒ２}−（Ｖｆｐ／Ｒ１）＞Ｉｆｐｍｉｎを満たすように設計される。

さらに、外部電源Ｖ１と、ダイオードＤ１，Ｄ２，Ｄ３の順方向電圧Ｖｆｄと、フォトカプラＰＣの順方向電圧Ｖｆｐと、抵抗Ｒ１，Ｒ２，Ｒ３との関係から、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ１−Ｖｆｄ−Ｖｆｐ）／（Ｒ２＋Ｒ３）}−（Ｖｆｐ／Ｒ１）＞Ｉｆｐｍｉｎを満たすように設計される。

上記の条件に従い、具体的例示を行う。例えば、外部電源Ｖ１が２４ボルト（Ｖ）の場合、内部電源Ｖ２は、５ボルト（Ｖ）に設定する。

また、抵抗Ｒ１は、８２０オーム（Ω）に設定し、抵抗Ｒ２は、５６０オーム（Ω）に設定し、抵抗Ｒ３は、４．７キロオーム（ｋΩ）に設定する。

（入力信号がＯＦＦの場合）
入力端子ＩＮに対して入力信号が与えられない場合、入力回路１００では、抵抗Ｒ１によって、フォトカプラＰＣの順方向電圧Ｖｆｐが制限され、フォトカプラＰＣには、電流が流れない。したがって、内部電源Ｖ２、ダイオードＤ３、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の経路（ルート）で電流が流れる。当該電流値は、（５Ｖ−０．６Ｖ）／５６０Ω＋４．７ｋΩ＋８２０Ω≒０．７２ｍＡとなる。この電流値が待機状態で常に流れる電流となる。また、抵抗Ｒ１の両端（一端側および他端側）における電圧値は、０．７２ｍＡ×８２０Ω＝０．５９ボルト（Ｖ）であり、フォトカプラＰＣの両端電圧もこれと等しくなるため、フォトカプラＰＣの順方向電圧Ｖｆｐの値を満たさない。その結果、二次側回路は、ＯＮされない。

（ＮＰＮオープンコレクタ出力、またはリレー出力接続の場合）
図４に示すように、入力端子ＩＮに対してＮＰＮオープンコレクタ出力、またはリレー出力が接続された場合、入力回路１００では、内部電源Ｖ２、ダイオードＤ３、フォトカプラＰＣおよび抵抗Ｒ１、抵抗Ｒ２、ダイオードＤ２、外部電圧Ｖ１のＧＮＤの経路（ルート）で電流が流れる。ここで、抵抗Ｒ３の抵抗値を大きく設定しているので、抵抗Ｒ３へ電流がほとんど流れない。そして、外部電圧Ｖ１のＧＮＤへ向かって電流が流れることで、抵抗Ｒ１の両端（一端側および他端側）電圧がフォトカプラＰＣの順方向電圧Ｖｆｐを満たし、二次側回路がＯＮされる。

（ＰＮＰオープンコレクタ出力接続の場合）
図４に示すように、入力端子ＩＮに対してＰＮＰオープンコレクタ出力が接続された場合、入力回路１００では、外部電源Ｖ１、ダイオードＤ１、フォトカプラＰＣおよび抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、内部電圧ＧＮＤの経路（ルート）で電流が流れる。ここで、大きな抵抗値に設定した抵抗Ｒ３を経由して電流が流れるが、外部電圧Ｖ１は、内部電圧Ｖ２と比べて大きい値のため、入力端子ＩＮに入力信号が与えられない場合と比較して、大きな電流が流れる。これにより、抵抗Ｒ１の両端（一端側および他端側）電圧がフォトカプラＰＣの順方向電圧Ｖｆｐを満たし、二次側回路がＯＮされる。

以上のように、図４に示すように、入力回路１００は、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力、リレー出力のいずれも対応することができる。また、抵抗Ｒ３の値が抵抗Ｒ２の値よりも大きく設定されているため、入力端子ＩＮに対して入力信号が与えられない場合の待機状態で流れる消費電力を抑制することができる。さらに、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力、リレー出力のいずれが接続されてもフォトカプラＰＣに流れる電流は一方向であるため、両極または片極のいずれのフォトカプラも使用することができる。
なお、図４に示すＮＰＮオープンコレクタ出力、ＰＮＰオープンコレクタ出力、リレー出力のいずれも、工作機械、生産ラインのセンサ、シーケンサ（ＰＬＣ等）、洗車機、エレベータ、エスカレータ等の制御機器等、他の任意の機器の出力であり、入力回路１００の出力端子ＯＵＴ１，ＯＵＴ２には、二次側回路を有する発光装置、信号表示灯、照明装置、音声報知機器、情報表示機器（ＬＥＤ、ドットマトリクス表示器）、インターフェイスコンバータ、および通信変換器等の任意の装置が接続される。

（他の実施形態）
図５は、図４の入力回路の他の例を示す模式図である。以下、図５の入力回路１００が図４の入力回路１００と異なる点について説明を行う。

図５に示すように、入力回路１００は、図４の入力回路１００の抵抗Ｒ３の代わりに、ツェナーダイオードＺＤを設けてもよい。

続いて、入力回路１００の各パラメータの設計条件について説明を行う。
ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された際の外部電源Ｖ１と内部電源Ｖ２との関係、ＮＰＮオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎの関係は、図４の入力回路１００と同じ条件となる。

一方、ＰＮＰオープンコレクタ出力およびＮＰＮオープンコレクタ出力、リレー出力のいずれも入力端子ＩＮに入力されない場合を考慮すると、フォトカプラＰＣがＯＦＦするための一次側電流Ｉｆｐｍｉｎは、ツェナーダイオードＺＤの逆方向電流Ｉｒよりも大きいことが条件となる。

さらに、外部電源Ｖ１と、ダイオードＤ１，Ｄ２，Ｄ３の順方向電圧Ｖｆｄと、フォトカプラＰＣの順方向電圧Ｖｆｐと、ツェナーダイオードＶＺの電圧Ｖｚと、抵抗Ｒ１，Ｒ２との関係から、ＰＮＰオープンコレクタ出力が入力端子ＩＮに接続された場合、フォトカプラＰＣがＯＮするための一次側電流Ｉｆｐｍｉｎは、{（Ｖ１−Ｖｆｄ−Ｖｆｐ−Ｖｚ）／Ｒ２}−（Ｖｆｐ／Ｒ１）＞Ｉｆｐｍｉｎを満たすように設計される。

その結果、図５に示す入力回路１００は、図４の入力回路１００と同様の動作を実施することができる。

次に、図６または図７は、本発明に係る入力回路１０１，〜，１０５を含む表示灯２００を説明するための模式図である。

図６および図７に示すように、表示灯２００は、入力回路１０１，〜，入力回路１０５、点滅ユニット２０１、ブザーユニット２０２、表示ユニット２０３，２０４，２０５（１段目、２段目、３段目）を含む。

なお、図６および図７に示す入力回路１０１，１０２，１０３，１０４，１０５は、図１から図５に示した入力回路１００と同様の回路構成からなる。

図６に示すように、表示灯２００の点滅ユニット２０１は、入力回路１０１を介して点滅ユニット出力のＰＮＰオープンコレクタ出力と、接続可能に設けられる。同様に、ブザーユニット２０２は、入力回路１０２を介してブザーユニット出力のＰＮＰオープンコレクタ出力と接続可能に設けられる。

また、表示ユニット（３段目）２０３は、入力回路１０３を介して表示ユニット（３段目）出力のＰＮＰオープンコレクタ出力と接続可能に設けられ、表示ユニット（２段目）２０４は、入力回路１０４を介して表示ユニット（３段目）出力のＰＮＰオープンコレクタ出力と接続可能に設けられ、表示ユニット（１段目）２０５は、入力回路１０５を介して表示ユニット（３段目）出力のＰＮＰオープンコレクタ出力に接続可能に設けられる。

このように、何らスイッチまたは制御装置等を変更させることなく、ＰＮＰオープンコレクタ出力に対して、入力回路１０１，〜，１０５を備えた表示灯２００を直接接続することができる。

一方、図７に示すように、表示灯２００の点滅ユニット２０１は、入力回路１０１を介して点滅ユニット出力のＮＰＮオープンコレクタ出力と接続可能に設けられる。同様に、ブザーユニット２０２は、入力回路１０２を介してブザーユニット出力のＮＰＮオープンコレクタ出力と接続可能に設けられる。

また、表示ユニット（３段目）２０３は、入力回路１０３を介して表示ユニット（３段目）出力のＮＰＮオープンコレクタ出力と接続可能に設けられ、表示ユニット（２段目）２０４は、入力回路１０４を介して表示ユニット（３段目）出力のＮＰＮオープンコレクタ出力と接続可能に設けられ、表示ユニット（１段目）２０５は、入力回路１０５を介して表示ユニット（３段目）出力のＮＰＮオープンコレクタ出力と接続可能に設けられる。

以上のように、何らスイッチまたは制御装置等を変更させることなく、ＮＰＮオープンコレクタ出力に表示灯２００を直接接続することができる。したがって、ＰＮＰオープンコレクタ出力およびＮＰＮオープンコレクタ出力のいずれであっても、表示灯２００を直接接続することができる。

以上のように、ヨーロッパ等の欧州各地においては、ＰＮＰオープンコレクタ出力が主流であり、日本では、ＮＰＮオープンコレクタ出力が主流である。したがって、本発明に係る入力回路１００、１０１，〜，１０５においては、いずれの地域でも対応することができるので、使用地域毎の機種の変更が必要なくなり、在庫保有を円滑にし、コスト低減を図ることができる。

また、図８に示すように、各入力回路１０１，〜，１０５を一体に集積回路１１０として設けてもよい。この場合、回路ユニット構成を簡略、簡素化することができる。

次に、図９および図１０は、本発明に係る入力回路１０１，〜，１０４を含む音声出力システム５００を説明するための模式図である。

図９および図１０に示すように、音声出力システム５００は、入力回路１０１，〜，入力回路１０５、音声出力装置３００を含む。音声出力装置３００は、記録装置３１０を内蔵する。

なお、図９および図１０に示す入力回路１０１，１０２，１０３，１０４は、図１から図５に示した入力回路１００と同様の回路構成からなる。

図９および図１０に示すように、音声出力システム５００では、ＰＮＰオープンコレクタ出力に入力回路１０１が接続される。例えば、当該ＰＮＰオープンコレクタ出力が就業開始時間に応じてフラグを立てる場合（入力信号がある場合）、当該入力回路１０１がオン（ＯＮ）され、音声出力装置３００から記録装置３１０に記録された所定のメッセージ“コンベヤーは、自動運転を開始します”と発音される。

また、同様に、ＰＮＰオープンコレクタ出力に入力回路１０２が接続され、当該ＰＮＰオープンコレクタ出力が就業終了時間に応じてフラグを立てる場合（入力信号がある場合）、当該入力回路１０２がオン（ＯＮ）され、音声出力装置３００から記録装置３１０に記録された所定のメッセージ“コンベヤーは、自動停止します”と発音される。

同様に、ＰＮＰオープンコレクタ出力に入力回路１０３が接続され、当該ＰＮＰオープンコレクタ出力がコンベアラインにおける異常を検知した場合に応じてフラグを立てる場合（入力信号がある場合）、当該入力回路１０３がオン（ＯＮ）され、音声出力装置３００から記録装置３１０に記録された所定のメッセージ“コンベヤーライン異常です”と発音され、当該ＰＮＰオープンコレクタ出力がコンベアラインにおける侵入を検知した場合に応じてフラグを立てる場合（センサ等の入力信号がある場合）、当該入力回路１０４がオン（ＯＮ）され、音声出力装置３００から記録装置３１０に記録された所定のメッセージ“これより先は立入らないでください”と発音される。

＜他の例＞
なお、図１から図５の入力回路１００においては、内部電源端子Ｖ２ｉｎを設けることとしているが、内部電源Ｖ２を入力回路１００に含めて、内部電源端子Ｖ２ｉｎを省略してもよい。

また、図９および図１０の説明において、入力回路１０１，〜，１０４の個々に応じてメッセージを発音させることとしているが、これに限定されず、入力回路１０１，〜，１０４のうち複数の入力がＯＮされた場合に、予め定められた他のメッセージを発音させてもよい。

本実施の形態に係る入力回路１００および集積回路１１０は、入力端子ＩＮが入力端子に相当し、入力回路１００，１０１，〜，１０５が入力回路に相当し、集積回路１１０が集積回路に相当し、ダイオードＤ１が第４ダイオードに相当し、抵抗Ｒ１が第４抵抗に相当し、抵抗Ｒ２が第５抵抗に相当し、抵抗Ｒ３またはツェナーダイオードＺＤが第６抵抗に相当し、ダイオードＤ２が第５ダイオードに相当し、ダイオードＤ３が第６ダイオードに相当し、内部電源端子Ｖ２ｉｎが内部電源端子に相当し、発光素子ＨＤが発光素子に相当し、受光素子ＰＤが受光素子に相当し、内部電源Ｖ２が内部電源に相当し、外部電源Ｖ１が外部電源に相当し、工作機械、生産ラインのセンサ、シーケンサ、洗車機、エレベータ、エスカレータ等の制御機器が、制御機器に相当し、発光装置、音声報知機器、情報表示機器、インタフェィスコンバータ等が制御対象機器に相当する。

以上のことから、入力回路１００，１０１，〜，１０５および集積回路１１０においては、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力またはリレー出力のいずれにも対応することができ、さらに入力端子ＩＮに入力信号が入力されない場合、発光素子に電流が流れないように設定されるので、入力回路１００の待機状態において、二次側回路をＯＦＦすることができ、待機時の消費電力を抑制することができる。

また、ＰＮＰオープンコレクタ出力、ＮＰＮオープンコレクタ出力またはリレー出力の全てに対応する入力回路１００を一体に素子化した集積回路１１０は、省スペース、かつ一部品として利用することができる。また、複数個の回路を集積化した場合、共通の内部電源端子Ｖ２ｉｎを用いることができる。このように、本発明は、入力回路を有する製品に全適用することができる。

本発明の好ましい実施の形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。

１００，１０１，〜，１０５ 入力回路
１１０ 集積回路
ＩＮ 入力端子
Ｃ コンデンサ
Ｄ１，Ｄ２，Ｄ３ ダイオード
ＨＤ 発光素子
ＰＤ 受光素子
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｖ２ｉｎ 内部電源端子

Claims (6)

1. 制御機器から入力端子を介して入力された信号を制御対象機器へ与えるための入力回路であって、
   前記入力端子側に第４ダイオードのアノードが接続され、前記第４ダイオードのカソード側に第４抵抗の一端側が接続され、第４抵抗の他端側に第５抵抗の一端側が接続され、第５抵抗の他端側に第６抵抗の一端側が接続され、第６抵抗の他端側が接地され、
   第５抵抗の他端側であって、前記第６抵抗の一端側に第５ダイオードのアノードが接続され、第５ダイオードのカソードが前記入力端子側に接続され、
   前記第４抵抗の一端側に第６ダイオードのカソードが接続され、前記第６ダイオードのアノード側に接続される内部電源をさらに備え、前記内部電源は、前記制御機器における外部電源より低い電圧を有し、
   前記第４抵抗と並列に発光素子が接続され、前記発光素子に対向して受光素子が接続されたことを特徴とする入力回路。
2. 制御機器から入力端子を介して入力された信号を制御対象機器へ与えるための入力回路であって、
   前記入力端子側に第４ダイオードのアノードが接続され、前記第４ダイオードのカソード側に第４抵抗の一端側が接続され、第４抵抗の他端側に第５抵抗の一端側が接続され、第５抵抗の他端側に第１のツェナーダイオードのカソード側が接続され、第１のツェナーダイオードのアノード側が接地され、
   第５抵抗の他端側であって、第６抵抗の一端側に第５ダイオードのアノードが接続され、第５ダイオードのカソードが前記入力端子側に接続され、
   前記第４抵抗の一端側に第６ダイオードのカソードが接続され、前記第６ダイオードのアノード側に接続される内部電源をさらに備え、前記内部電源は、前記制御機器における外部電源より低い電圧を有し、
   前記第４抵抗と並列に発光素子が接続され、前記発光素子に対向して受光素子が接続されたことを特徴とする入力回路。
3. 前記第５抵抗の抵抗値は、前記第６抵抗の抵抗値よりも低いことを特徴とする請求項１記載の入力回路。
4. 前記第４抵抗は、前記入力端子への入力信号が入力されない場合、少なくとも前記発光素子に電流が流れない抵抗値を有することを特徴とする請求項１乃至３のいずれか１項に記載の入力回路。
5. 前記入力端子には、リレー出力信号が入力されることを特徴とする請求項１乃至４のいずれか１項に記載の入力回路。
6. 請求項１から請求項５のいずれか１項に記載の入力回路を１または複数個を、一体に集積し、素子化したことを特徴とする集積回路。