JPWO2019021426A1 - ドハティ増幅器及び増幅回路 - Google Patents
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Abstract
信号分配器（２）が、増幅対象の信号の電力が閾値以上であれば、一方の信号をキャリア増幅器（６）に出力して、一方の信号よりも位相が９０度遅れている他方の信号をピーク増幅器（８）に出力し、かつ、増幅対象の信号の周波数に従って位相調整器（７）による信号の移相量を調整し、増幅対象の信号の電力が閾値未満であれば、他方の信号をピーク増幅器（８）に出力せずに、一方の信号をキャリア増幅器（６）に出力する。
Description
この発明は、増幅対象の信号を増幅するドハティ増幅器及び増幅回路に関するものである。
ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの増幅素子は、飽和領域付近で動作する大信号動作時では、電力効率が良好になるが、入出力特性の線形性が劣化する。
また、増幅素子は、飽和領域よりも低い電力領域で動作する小信号動作時では、入出力特性の線形性が良好になるが、電力効率が低下するという問題がある。この問題を解決している増幅器として、ドハティ増幅器が知られている。
また、増幅素子は、飽和領域よりも低い電力領域で動作する小信号動作時では、入出力特性の線形性が良好になるが、電力効率が低下するという問題がある。この問題を解決している増幅器として、ドハティ増幅器が知られている。
以下の特許文献１に開示されているドハティ増幅器は、以下に示す（１）〜（７）の要素を備えている。
（１）増幅対象の信号を２つの信号に分配する分配器
（２）分配器により分配された一方の信号を増幅するキャリア増幅器
（３）一端がキャリア増幅器の出力側と接続されている第１の伝送線路
（４）分配器により分配された他方の信号の位相を９０度だけ遅延させる位相調整器
（５）位相調整器により位相が遅延された信号を増幅するピーク増幅器
（６）一端がピーク増幅器の出力側と接続されている第２の伝送線路
（７）第１の入力端子が第１の伝送線路の他端と接続され、第２の入力端子が第２の伝送線路の他端と接続されている合成器
（１）増幅対象の信号を２つの信号に分配する分配器
（２）分配器により分配された一方の信号を増幅するキャリア増幅器
（３）一端がキャリア増幅器の出力側と接続されている第１の伝送線路
（４）分配器により分配された他方の信号の位相を９０度だけ遅延させる位相調整器
（５）位相調整器により位相が遅延された信号を増幅するピーク増幅器
（６）一端がピーク増幅器の出力側と接続されている第２の伝送線路
（７）第１の入力端子が第１の伝送線路の他端と接続され、第２の入力端子が第２の伝送線路の他端と接続されている合成器
ドハティ増幅器は、キャリア増幅器の飽和領域では、キャリア増幅器とピーク増幅器の双方が動作し、飽和領域よりも低い電力領域では、キャリア増幅器のみが動作（以下、バックオフ動作と称する）することで、入出力特性の高い線形性と、高い電力効率とを実現することができる。
しかし、特許文献１に開示されているドハティ増幅器は、増幅対象の信号の電力に関わらず、分配器により分配された信号が、常にピーク増幅器に与えられる。このため、バックオフ動作時でも、ピーク増幅器が動作してしまうため、バックオフ動作時に無駄な電力消費が生じてしまうという課題があった。
また、キャリア増幅器の出力側には、第１の伝送線路が接続され、ピーク増幅器の出力側には、第２の伝送線路が接続されているため、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの整合が図られる。しかし、増幅対象の信号の周波数が、所望の周波数から変化すると、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの間に不整合が生じる。このため、増幅対象の信号の周波数が、所望の周波数から変化してしまうと、電力効率が低下してしまうという課題があった。
しかし、特許文献１に開示されているドハティ増幅器は、増幅対象の信号の電力に関わらず、分配器により分配された信号が、常にピーク増幅器に与えられる。このため、バックオフ動作時でも、ピーク増幅器が動作してしまうため、バックオフ動作時に無駄な電力消費が生じてしまうという課題があった。
また、キャリア増幅器の出力側には、第１の伝送線路が接続され、ピーク増幅器の出力側には、第２の伝送線路が接続されているため、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの整合が図られる。しかし、増幅対象の信号の周波数が、所望の周波数から変化すると、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの間に不整合が生じる。このため、増幅対象の信号の周波数が、所望の周波数から変化してしまうと、電力効率が低下してしまうという課題があった。
この発明は上記のような課題を解決するためになされたもので、バックオフ動作時での無駄な電力消費を抑えることができるとともに、増幅対象の信号の周波数が変化しても、電力効率の低下を抑えることができるドハティ増幅器及び増幅回路を得ることを目的とする。
この発明に係るドハティ増幅器は、増幅対象の信号を分配する信号分配器と、信号分配器により分配された一方の信号を増幅するキャリア増幅器と、キャリア増幅器により増幅された信号の位相を調整する位相調整器と、信号分配器により分配された他方の信号を増幅するピーク増幅器と、位相調整器により位相が調整された信号とピーク増幅器により増幅された信号とを合成する信号合成器とを備え、信号分配器は、増幅対象の信号の電力が閾値以上であれば、一方の信号をキャリア増幅器に出力して、一方の信号よりも位相が９０度遅れている他方の信号をピーク増幅器に出力し、かつ、増幅対象の信号の周波数に従って位相調整器による信号の移相量を調整し、増幅対象の信号の電力が閾値未満であれば、他方の信号をピーク増幅器に出力せずに、一方の信号をキャリア増幅器に出力するようにしたものである。
この発明によれば、信号分配器が、増幅対象の信号の電力が閾値以上であれば、一方の信号をキャリア増幅器に出力して、一方の信号よりも位相が９０度遅れている他方の信号をピーク増幅器に出力し、かつ、増幅対象の信号の周波数に従って位相調整器による信号の移相量を調整し、増幅対象の信号の電力が閾値未満であれば、他方の信号をピーク増幅器に出力せずに、一方の信号をキャリア増幅器に出力するように構成したので、バックオフ動作時での無駄な電力消費を抑えることができるとともに、増幅対象の信号の周波数が変化しても、電力効率の低下を抑えることができる効果がある。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１によるドハティ増幅器を示す構成図である。
図１において、入力端子１は、増幅対象の信号が入力される端子である。
この実施の形態１では、増幅対象の信号がデジタル信号である例を説明するが、増幅対象の信号がアナログ信号である場合には、デジタルアナログコンバータ３，４は不要である。
図１では、デジタルアナログコンバータ３，４を「ＤＡＣ」のように表記している。
図１は、この発明の実施の形態１によるドハティ増幅器を示す構成図である。
図１において、入力端子１は、増幅対象の信号が入力される端子である。
この実施の形態１では、増幅対象の信号がデジタル信号である例を説明するが、増幅対象の信号がアナログ信号である場合には、デジタルアナログコンバータ３，４は不要である。
図１では、デジタルアナログコンバータ３，４を「ＤＡＣ」のように表記している。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄを分配する分配器であり、例えば、デジタルシグナルプロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で実現される。
具体的には、信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐと事前に設定された閾値Ｐｔｈとを比較する。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であれば、分配した一方のデジタル信号である第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力し、分配した他方のデジタル信号である第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力する。このときは、信号分配器２は、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定する。
また、信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整する。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐが閾値Ｐｔｈ未満であれば、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力せずに、第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力する。
具体的には、信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐと事前に設定された閾値Ｐｔｈとを比較する。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であれば、分配した一方のデジタル信号である第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力し、分配した他方のデジタル信号である第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力する。このときは、信号分配器２は、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定する。
また、信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整する。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐが閾値Ｐｔｈ未満であれば、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力せずに、第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力する。
デジタルアナログコンバータ３は、信号分配器２から出力された第１のデジタル信号Ｄ１を第１のアナログ信号Ａ１に変換し、第１のアナログ信号Ａ１をアップコンバータ５に出力する。
デジタルアナログコンバータ４は、信号分配器２から出力された第２のデジタル信号Ｄ２を第２のアナログ信号Ａ２に変換し、第２のアナログ信号Ａ２をアップコンバータ５に出力する。
デジタルアナログコンバータ４は、信号分配器２から出力された第２のデジタル信号Ｄ２を第２のアナログ信号Ａ２に変換し、第２のアナログ信号Ａ２をアップコンバータ５に出力する。
アップコンバータ５は、デジタルアナログコンバータ３から出力された第１のアナログ信号Ａ１の周波数を高める周波数変換を実施し、周波数変換後の第１のアナログ信号Ａ１をキャリア増幅器６に出力する。
また、アップコンバータ５は、デジタルアナログコンバータ４から出力された第２のアナログ信号Ａ２の周波数を高める周波数変換を実施し、周波数変換後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
また、アップコンバータ５は、デジタルアナログコンバータ４から出力された第２のアナログ信号Ａ２の周波数を高める周波数変換を実施し、周波数変換後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
キャリア増幅器６は、例えば、ＡＢ級で動作する増幅素子で実現される。
キャリア増幅器６は、アップコンバータ５から出力された第１のアナログ信号Ａ１を増幅し、増幅後の第１のアナログ信号Ａ１を位相調整器７に出力する。
位相調整器７は、キャリア増幅器６から出力された増幅後の第１のアナログ信号Ａ１の位相を調整し、位相調整後の第１のアナログ信号Ａ１を信号合成器９に出力する。
キャリア増幅器６は、アップコンバータ５から出力された第１のアナログ信号Ａ１を増幅し、増幅後の第１のアナログ信号Ａ１を位相調整器７に出力する。
位相調整器７は、キャリア増幅器６から出力された増幅後の第１のアナログ信号Ａ１の位相を調整し、位相調整後の第１のアナログ信号Ａ１を信号合成器９に出力する。
ピーク増幅器８は、例えば、Ａ級又はＣ級で動作する増幅素子で実現される。
ピーク増幅器８は、アップコンバータ５から出力された第２のアナログ信号Ａ２を増幅し、増幅後の第２のアナログ信号Ａ２を信号合成器９に出力する。
信号合成器９は、一方の入力側が位相調整器７の出力側と接続され、他方の入力側がピーク増幅器８の出力側と接続されている。
信号合成器９は、位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１とピーク増幅器８から出力された増幅後の第２のアナログ信号Ａ２とを合成し、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２との合成信号Ｓを出力端子１０に出力する。
出力端子１０は、合成信号Ｓを出力する端子である。
ピーク増幅器８は、アップコンバータ５から出力された第２のアナログ信号Ａ２を増幅し、増幅後の第２のアナログ信号Ａ２を信号合成器９に出力する。
信号合成器９は、一方の入力側が位相調整器７の出力側と接続され、他方の入力側がピーク増幅器８の出力側と接続されている。
信号合成器９は、位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１とピーク増幅器８から出力された増幅後の第２のアナログ信号Ａ２とを合成し、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２との合成信号Ｓを出力端子１０に出力する。
出力端子１０は、合成信号Ｓを出力する端子である。
図２は、この発明の実施の形態１によるドハティ増幅器の位相調整器７を示す構成図である。
図２において、誘導素子１１は、一端がキャリア増幅器６の出力側と接続され、他端が信号合成器９の一方の入力側と接続されているインダクタである。
第１の可変容量素子１２は、一端がキャリア増幅器６の出力側と接続され、他端が接地されており、信号分配器２によって容量値Ｃ１が調整される可変コンデンサである。
第２の可変容量素子１３は、一端が信号合成器９の一方の入力側と接続され、他端が接地されており、信号分配器２によって容量値Ｃ２が調整される可変コンデンサである。
図２において、誘導素子１１は、一端がキャリア増幅器６の出力側と接続され、他端が信号合成器９の一方の入力側と接続されているインダクタである。
第１の可変容量素子１２は、一端がキャリア増幅器６の出力側と接続され、他端が接地されており、信号分配器２によって容量値Ｃ１が調整される可変コンデンサである。
第２の可変容量素子１３は、一端が信号合成器９の一方の入力側と接続され、他端が接地されており、信号分配器２によって容量値Ｃ２が調整される可変コンデンサである。
次に動作について説明する。
信号分配器２は、入力端子１からデジタル信号Ｄが入力されると、デジタル信号Ｄを２つに分配する。
ここでは、説明の便宜上、分配した一方のデジタル信号を第１のデジタル信号Ｄ１とし、分配した他方のデジタル信号を第２のデジタル信号Ｄ２とする。
信号分配器２は、入力端子１からデジタル信号Ｄが入力されると、デジタル信号Ｄを２つに分配する。
ここでは、説明の便宜上、分配した一方のデジタル信号を第１のデジタル信号Ｄ１とし、分配した他方のデジタル信号を第２のデジタル信号Ｄ２とする。
信号分配器２は、デジタル信号Ｄの電力Ｐと事前に設定された閾値Ｐｔｈとを比較する。
閾値Ｐｔｈは、キャリア増幅器６が飽和する電力、あるいは、キャリア増幅器６が飽和する電力よりも数パーセント小さい電力などに設定されている。
信号分配器２は、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であれば、第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力し、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力する。
このとき、信号分配器２は、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定する。
ここでは、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定しているが、θ１−θ２＝９０°であればよく、例えば、θ１＝２０°に設定し、θ２＝−１１０°に設定してもよい。
閾値Ｐｔｈは、キャリア増幅器６が飽和する電力、あるいは、キャリア増幅器６が飽和する電力よりも数パーセント小さい電力などに設定されている。
信号分配器２は、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であれば、第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力し、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力する。
このとき、信号分配器２は、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定する。
ここでは、第１のデジタル信号Ｄ１の位相をθ１＝０°に設定し、第２のデジタル信号Ｄ２の位相をθ２＝−９０°に設定しているが、θ１−θ２＝９０°であればよく、例えば、θ１＝２０°に設定し、θ２＝−１１０°に設定してもよい。
また、信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、デジタル信号Ｄの周波数ｆと、位相調整器７における第１の可変容量素子１２の容量値Ｃ１及び第２の可変容量素子１３の容量値Ｃ２との関係を示すテーブルを記憶している。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃ１及び容量値Ｃ２をそれぞれ取得する。
信号分配器２は、第１の可変容量素子１２の容量値が取得したＣ１になるように、第１の可変容量素子１２を調整する。
また、信号分配器２は、第２の可変容量素子１３の容量値が取得したＣ２になるように、第２の可変容量素子１３を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、デジタル信号Ｄの周波数ｆと、位相調整器７における第１の可変容量素子１２の容量値Ｃ１及び第２の可変容量素子１３の容量値Ｃ２との関係を示すテーブルを記憶している。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃ１及び容量値Ｃ２をそれぞれ取得する。
信号分配器２は、第１の可変容量素子１２の容量値が取得したＣ１になるように、第１の可変容量素子１２を調整する。
また、信号分配器２は、第２の可変容量素子１３の容量値が取得したＣ２になるように、第２の可変容量素子１３を調整する。
例えば、信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも高ければ、第１の可変容量素子１２の容量値Ｃ１が基準の容量値Ｃ１，０よりも小さくなるように、第１の可変容量素子１２を調整する。また、信号分配器２は、第２の可変容量素子１３の容量値Ｃ２が基準の容量値Ｃ２，０よりも小さくなるように、第２の可変容量素子１３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、第１の可変容量素子１２の容量値Ｃ１が基準の容量値Ｃ１，０よりも大きくなるように、第１の可変容量素子１２を調整する。また、信号分配器２は、第２の可変容量素子１３の容量値Ｃ２が基準の容量値Ｃ２，０よりも大きくなるように、第２の可変容量素子１３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、第１の可変容量素子１２及び第２の可変容量素子１３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、第１の可変容量素子１２の容量値Ｃ１が基準の容量値Ｃ１，０よりも大きくなるように、第１の可変容量素子１２を調整する。また、信号分配器２は、第２の可変容量素子１３の容量値Ｃ２が基準の容量値Ｃ２，０よりも大きくなるように、第２の可変容量素子１３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、第１の可変容量素子１２及び第２の可変容量素子１３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
信号分配器２は、入力端子１から入力されたデジタル信号Ｄの電力Ｐが閾値Ｐｔｈ未満であれば、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力せずに、第１のデジタル信号Ｄ１をデジタルアナログコンバータ３に出力する。
また、信号分配器２は、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上である場合と同様に、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整する。
ここでは、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ未満である場合も、信号分配器２が、位相調整器７による信号の移相量を調整しているが、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力しないため、信号合成器９が、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２とを合成せずに、第１のアナログ信号Ａ１を合成信号Ｓとして出力している。したがって、信号分配器２が、位相調整器７による信号の移相量を調整しないようにしてもよい。
また、信号分配器２は、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上である場合と同様に、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整する。
ここでは、デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ未満である場合も、信号分配器２が、位相調整器７による信号の移相量を調整しているが、第２のデジタル信号Ｄ２をデジタルアナログコンバータ４に出力しないため、信号合成器９が、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２とを合成せずに、第１のアナログ信号Ａ１を合成信号Ｓとして出力している。したがって、信号分配器２が、位相調整器７による信号の移相量を調整しないようにしてもよい。
デジタルアナログコンバータ３は、信号分配器２から出力された第１のデジタル信号Ｄ１を第１のアナログ信号Ａ１に変換し、第１のアナログ信号Ａ１をアップコンバータ５に出力する。
デジタルアナログコンバータ４は、信号分配器２から第２のデジタル信号Ｄ２が出力されている場合、第２のデジタル信号Ｄ２を第２のアナログ信号Ａ２に変換し、第２のアナログ信号Ａ２をアップコンバータ５に出力する。
デジタルアナログコンバータ４は、信号分配器２から第２のデジタル信号Ｄ２が出力されている場合、第２のデジタル信号Ｄ２を第２のアナログ信号Ａ２に変換し、第２のアナログ信号Ａ２をアップコンバータ５に出力する。
アップコンバータ５は、デジタルアナログコンバータ３から出力された第１のアナログ信号Ａ１の周波数を高める周波数変換を実施し、周波数変換後の第１のアナログ信号Ａ１をキャリア増幅器６に出力する。
アップコンバータ５は、デジタルアナログコンバータ４から第２のアナログ信号Ａ２が出力されている場合、第２のアナログ信号Ａ２の周波数を高める周波数変換を実施し、周波数変換後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
アップコンバータ５は、デジタルアナログコンバータ４から第２のアナログ信号Ａ２が出力されている場合、第２のアナログ信号Ａ２の周波数を高める周波数変換を実施し、周波数変換後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
キャリア増幅器６は、アップコンバータ５から出力された第１のアナログ信号Ａ１を増幅し、増幅後の第１のアナログ信号Ａ１を位相調整器７に出力する。
デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であるか否かにかかわらず、アップコンバータ５から第１のアナログ信号Ａ１が出力されるため、キャリア増幅器６は、常に、第１のアナログ信号Ａ１を増幅する。
デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上であるか否かにかかわらず、アップコンバータ５から第１のアナログ信号Ａ１が出力されるため、キャリア増幅器６は、常に、第１のアナログ信号Ａ１を増幅する。
ピーク増幅器８は、アップコンバータ５から出力された第２のアナログ信号Ａ２を増幅し、増幅後の第２のアナログ信号Ａ２を信号合成器９に出力する。
デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上である場合に限り、アップコンバータ５から第２のアナログ信号Ａ２が出力される。このため、ピーク増幅器８は、キャリア増幅器６の飽和領域では、第２のアナログ信号Ａ２を増幅するが、キャリア増幅器６の飽和領域よりも低い電力領域では、第２のアナログ信号Ａ２を増幅しない。
したがって、飽和領域よりも低い電力領域では、キャリア増幅器６のみが動作するバックオフ動作となる。
デジタル信号Ｄの電力Ｐが閾値Ｐｔｈ以上である場合に限り、アップコンバータ５から第２のアナログ信号Ａ２が出力される。このため、ピーク増幅器８は、キャリア増幅器６の飽和領域では、第２のアナログ信号Ａ２を増幅するが、キャリア増幅器６の飽和領域よりも低い電力領域では、第２のアナログ信号Ａ２を増幅しない。
したがって、飽和領域よりも低い電力領域では、キャリア増幅器６のみが動作するバックオフ動作となる。
位相調整器７は、キャリア増幅器６から出力された増幅後の第１のアナログ信号Ａ１の位相を調整し、位相調整後の第１のアナログ信号Ａ１を信号合成器９に出力する。
位相調整器７による信号の移相量は、信号分配器２によって、デジタル信号Ｄの周波数ｆに従って調整されているので、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による位相調整後の第１のアナログ信号Ａ１の位相は、−９０°になる。
位相調整器７による信号の移相量は、信号分配器２によって、デジタル信号Ｄの周波数ｆに従って調整されているので、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による位相調整後の第１のアナログ信号Ａ１の位相は、−９０°になる。
キャリア増幅器６の飽和領域では、信号合成器９は、位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１とピーク増幅器８から出力された増幅後の第２のアナログ信号Ａ２とを合成し、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２との合成信号Ｓを出力端子１０に出力する。
位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１の位相は−９０°であり、ピーク増幅器８から出力された増幅後の第２のアナログ信号Ａ２の位相は−９０°であるため、信号合成器９では、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２とが同相合成される。
位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１の位相は−９０°であり、ピーク増幅器８から出力された増幅後の第２のアナログ信号Ａ２の位相は−９０°であるため、信号合成器９では、第１のアナログ信号Ａ１と第２のアナログ信号Ａ２とが同相合成される。
飽和領域よりも低い電力領域では、キャリア増幅器６のみの動作であるバックオフ動作となって、ピーク増幅器８から増幅後の第２のアナログ信号Ａ２が出力されない。このため、信号合成器９は、位相調整器７から出力された位相調整後の第１のアナログ信号Ａ１を合成信号Ｓとして出力端子１０に出力する。
バックオフ動作時には、第２のアナログ信号Ａ２がピーク増幅器８に入力されないため、ピーク増幅器８での無駄な電力消費を抑えることができる。
バックオフ動作時には、第２のアナログ信号Ａ２がピーク増幅器８に入力されないため、ピーク増幅器８での無駄な電力消費を抑えることができる。
図３は、キャリア増幅器６の入力信号である第１のアナログ信号Ａ１と、ピーク増幅器８の入力信号である第２のアナログ信号Ａ２との電力の関係を示す説明図である。
図３の例では、−６〜０（ｄＢｍ）がキャリア増幅器６の飽和領域である。
図３の例では、第１のアナログ信号Ａ１は、キャリア増幅器６に対して線形に入力されているが、第２のアナログ信号Ａ２は、キャリア増幅器６が飽和領域であるときだけ、ピーク増幅器８に入力されていることを示している。
図３の例では、信号分配器２における閾値Ｐｔｈは、例えば、−６（ｄＢｍ）に設定される。
図３の例では、−６〜０（ｄＢｍ）がキャリア増幅器６の飽和領域である。
図３の例では、第１のアナログ信号Ａ１は、キャリア増幅器６に対して線形に入力されているが、第２のアナログ信号Ａ２は、キャリア増幅器６が飽和領域であるときだけ、ピーク増幅器８に入力されていることを示している。
図３の例では、信号分配器２における閾値Ｐｔｈは、例えば、−６（ｄＢｍ）に設定される。
図４は、実施の形態１のドハティ増幅器の出力電力に対する電力効率と、特許文献１に開示されているドハティ増幅器の出力電力に対する電力効率とを示す説明図である。
図４より、キャリア増幅器６の飽和領域では、どちらのドハティ増幅器も、キャリア増幅器６とピーク増幅器８が並列に動作して、電力効率が高くなることが分かる。
例えば、キャリア増幅器６の飽和領域であるときの出力電力が２７（ｄＢｍ）では、どちらのドハティ増幅器も、電力効率が８０（％）に近い高効率になっている。
特許文献１に開示されているドハティ増幅器は、バックオフ動作時でも、増幅対象の信号がピーク増幅器に与えられる。このため、ピーク増幅器が動作してしまうので、実施の形態１のドハティ増幅器よりも、電力効率が低下している。
図４より、キャリア増幅器６の飽和領域では、どちらのドハティ増幅器も、キャリア増幅器６とピーク増幅器８が並列に動作して、電力効率が高くなることが分かる。
例えば、キャリア増幅器６の飽和領域であるときの出力電力が２７（ｄＢｍ）では、どちらのドハティ増幅器も、電力効率が８０（％）に近い高効率になっている。
特許文献１に開示されているドハティ増幅器は、バックオフ動作時でも、増幅対象の信号がピーク増幅器に与えられる。このため、ピーク増幅器が動作してしまうので、実施の形態１のドハティ増幅器よりも、電力効率が低下している。
図５は、実施の形態１のドハティ増幅器におけるバックオフ動作時の電力効率の周波数特性と、特許文献１に開示されているドハティ増幅器におけるバックオフ動作時の電力効率の周波数特性とのシミュレーション結果を示す説明図である。
図５において、横軸は、規格化周波数であり、縦軸は、バックオフ動作時の電力効率である。
特許文献１に開示されているドハティ増幅器は、キャリア増幅器の出力側には、第１の伝送線路が接続され、ピーク増幅器の出力側には、第２の伝送線路が接続されているため、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの整合が図られる。しかし、増幅対象の信号の周波数が、所望の周波数から変化すると、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの間に不整合が生じる。
このため、特許文献１に開示されているドハティ増幅器は、図５に示すように、周波数の比帯域幅が広がるにつれて電力効率が減少している。
実施の形態１のドハティ増幅器は、信号分配器２がデジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整しているため、特許文献１に開示されているドハティ増幅器と比べて、周波数の比帯域幅が広がっても、電力効率が高くなっている。
図５において、横軸は、規格化周波数であり、縦軸は、バックオフ動作時の電力効率である。
特許文献１に開示されているドハティ増幅器は、キャリア増幅器の出力側には、第１の伝送線路が接続され、ピーク増幅器の出力側には、第２の伝送線路が接続されているため、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの整合が図られる。しかし、増幅対象の信号の周波数が、所望の周波数から変化すると、キャリア増幅器の出力インピーダンスとピーク増幅器の出力インピーダンスとの間に不整合が生じる。
このため、特許文献１に開示されているドハティ増幅器は、図５に示すように、周波数の比帯域幅が広がるにつれて電力効率が減少している。
実施の形態１のドハティ増幅器は、信号分配器２がデジタル信号Ｄの周波数ｆに従って位相調整器７による信号の移相量を調整しているため、特許文献１に開示されているドハティ増幅器と比べて、周波数の比帯域幅が広がっても、電力効率が高くなっている。
以上で明らかなように、この実施の形態１によれば、信号分配器２が、増幅対象の信号の電力が閾値以上であれば、一方の信号をキャリア増幅器６に出力して、一方の信号よりも位相が９０度遅れている他方の信号をピーク増幅器８に出力し、かつ、増幅対象の信号の周波数に従って位相調整器７による信号の移相量を調整し、増幅対象の信号の電力が閾値未満であれば、他方の信号をピーク増幅器８に出力せずに、一方の信号をキャリア増幅器６に出力するように構成している。これにより、バックオフ動作時での無駄な電力消費を抑えることができるとともに、増幅対象の信号の周波数が変化しても、電力効率の低下を抑えることができる効果を奏する。
この実施の形態１では、キャリア増幅器６が、ＡＢ級で動作する増幅素子で実現され、ピーク増幅器８が、Ａ級又はＣ級で動作する増幅素子で実現される例を示している。
キャリア増幅器６及びピーク増幅器８を実現する増幅素子としては、増幅作用を有する半導体素子であればよい。例えば、Ｓｉ（シリコン）−ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）、ＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ ＴｒａｎｓＩｓｔｏｒ）、または、ＨＢＴ（Ｈｅｔｅｒｏ ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。
また、キャリア増幅器６及びピーク増幅器８のそれぞれは、寄生成分及び整合回路を含んでいるものであってもよい。
キャリア増幅器６及びピーク増幅器８を実現する増幅素子としては、増幅作用を有する半導体素子であればよい。例えば、Ｓｉ（シリコン）−ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）、ＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ ＴｒａｎｓＩｓｔｏｒ）、または、ＨＢＴ（Ｈｅｔｅｒｏ ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。
また、キャリア増幅器６及びピーク増幅器８のそれぞれは、寄生成分及び整合回路を含んでいるものであってもよい。
実施の形態２．
上記実施の形態１では、位相調整器７が、誘導素子１１、第１の可変容量素子１２及び第２の可変容量素子１３を備えている例を示している。
この実施の形態２では、位相調整器７が、第１の誘導素子２１、第２の誘導素子２２及び可変容量素子２３を備えている例を説明する。
上記実施の形態１では、位相調整器７が、誘導素子１１、第１の可変容量素子１２及び第２の可変容量素子１３を備えている例を示している。
この実施の形態２では、位相調整器７が、第１の誘導素子２１、第２の誘導素子２２及び可変容量素子２３を備えている例を説明する。
図６は、この発明の実施の形態２によるドハティ増幅器の位相調整器７を示す構成図である。
図６において、第１の誘導素子２１は、一端がキャリア増幅器６の出力側と接続されているインダクタである。
第２の誘導素子２２は、一端が第１の誘導素子２１の他端と接続され、他端が信号合成器９の一方の入力側と接続されているインダクタである。
可変容量素子２３は、一端が第１の誘導素子２１の他端と接続され、他端が接地されている可変コンデンサである。
図６において、第１の誘導素子２１は、一端がキャリア増幅器６の出力側と接続されているインダクタである。
第２の誘導素子２２は、一端が第１の誘導素子２１の他端と接続され、他端が信号合成器９の一方の入力側と接続されているインダクタである。
可変容量素子２３は、一端が第１の誘導素子２１の他端と接続され、他端が接地されている可変コンデンサである。
次に動作について説明する。
信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による移相量を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による移相量を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、デジタル信号Ｄの周波数ｆと、位相調整器７における可変容量素子２３の容量値Ｃとの関係を示すテーブルを記憶している。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃを取得する。
信号分配器２は、可変容量素子２３の容量値が取得したＣになるように、可変容量素子２３を調整する。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃを取得する。
信号分配器２は、可変容量素子２３の容量値が取得したＣになるように、可変容量素子２３を調整する。
例えば、信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも高ければ、可変容量素子２３の容量値Ｃが基準の容量値Ｃ０よりも小さくなるように、可変容量素子２３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、可変容量素子２３の容量値Ｃが基準の容量値Ｃ０よりも大きくなるように、可変容量素子２３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、可変容量素子２３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、可変容量素子２３の容量値Ｃが基準の容量値Ｃ０よりも大きくなるように、可変容量素子２３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、可変容量素子２３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
位相調整器７が、第１の誘導素子２１、第２の誘導素子２２及び可変容量素子２３を備えている場合でも、上記実施の形態１と同様に、デジタル信号Ｄの周波数ｆに従って信号の移相量を調整することができる。
実施の形態３．
上記実施の形態１では、位相調整器７が、誘導素子１１、第１の可変容量素子１２及び第２の可変容量素子１３を備えている例を示している。
この実施の形態２では、位相調整器７が、伝送線路３１、第１の可変容量素子３２及び第２の可変容量素子３３を備えている例を説明する。
上記実施の形態１では、位相調整器７が、誘導素子１１、第１の可変容量素子１２及び第２の可変容量素子１３を備えている例を示している。
この実施の形態２では、位相調整器７が、伝送線路３１、第１の可変容量素子３２及び第２の可変容量素子３３を備えている例を説明する。
図７は、この発明の実施の形態３によるドハティ増幅器の位相調整器７を示す構成図である。
図７において、伝送線路３１は、一端がキャリア増幅器６の出力側と接続され、他端が信号合成器９の一方の入力側と接続されている線路である。
第１の可変容量素子３２は、一端がキャリア増幅器６の出力側と接続され、他端が接地されている可変コンデンサである。
第２の可変容量素子３３は、一端が信号合成器９の一方の入力側と接続され、他端が接地されている可変コンデンサである。
図７において、伝送線路３１は、一端がキャリア増幅器６の出力側と接続され、他端が信号合成器９の一方の入力側と接続されている線路である。
第１の可変容量素子３２は、一端がキャリア増幅器６の出力側と接続され、他端が接地されている可変コンデンサである。
第２の可変容量素子３３は、一端が信号合成器９の一方の入力側と接続され、他端が接地されている可変コンデンサである。
次に動作について説明する。
信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による移相量を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、位相調整器７で位相が９０°遅れるように、デジタル信号Ｄの周波数ｆに従って位相調整器７による移相量を調整する。
以下、位相調整器７による移相量の調整方法を具体的に説明する。
信号分配器２は、デジタル信号Ｄの周波数ｆと、位相調整器７における第１の可変容量素子３２の容量値Ｃ１及び第２の可変容量素子３３の容量値Ｃ２との関係を示すテーブルを記憶している。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃ１及び容量値Ｃ２をそれぞれ取得する。
信号分配器２は、第１の可変容量素子３２の容量値が取得したＣ１になるように、第１の可変容量素子３２を調整する。
また、信号分配器２は、第２の可変容量素子３３の容量値が取得したＣ２になるように、第２の可変容量素子３３を調整する。
信号分配器２は、テーブルを参照して、デジタル信号Ｄの周波数ｆに対応する容量値Ｃ１及び容量値Ｃ２をそれぞれ取得する。
信号分配器２は、第１の可変容量素子３２の容量値が取得したＣ１になるように、第１の可変容量素子３２を調整する。
また、信号分配器２は、第２の可変容量素子３３の容量値が取得したＣ２になるように、第２の可変容量素子３３を調整する。
例えば、信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも高ければ、第１の可変容量素子３２の容量値Ｃ１が基準の容量値Ｃ１，０よりも小さくなるように、第１の可変容量素子３２を調整する。また、信号分配器２は、第２の可変容量素子３３の容量値Ｃ２が基準の容量値Ｃ２，０よりも小さくなるように、第２の可変容量素子３３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、第１の可変容量素子３２の容量値Ｃ１が基準の容量値Ｃ１，０よりも大きくなるように、第１の可変容量素子３２を調整する。また、信号分配器２は、第２の可変容量素子３３の容量値Ｃ２が基準の容量値Ｃ２，０よりも大きくなるように、第２の可変容量素子３３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、第１の可変容量素子３２及び第２の可変容量素子３３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０よりも低ければ、第１の可変容量素子３２の容量値Ｃ１が基準の容量値Ｃ１，０よりも大きくなるように、第１の可変容量素子３２を調整する。また、信号分配器２は、第２の可変容量素子３３の容量値Ｃ２が基準の容量値Ｃ２，０よりも大きくなるように、第２の可変容量素子３３を調整する。
信号分配器２は、デジタル信号Ｄの周波数ｆが基準の周波数ｆ０と一致していれば、第１の可変容量素子３２及び第２の可変容量素子３３を調整しない。
これにより、デジタル信号Ｄの周波数ｆが変化しても、位相調整器７による信号の移相量を９０°に設定することが可能になる。したがって、第１のデジタル信号Ｄ１の位相がθ１＝０°に設定されていれば、位相調整器７の出力信号の位相が−９０°になる。
位相調整器７が、伝送線路３１、第１の可変容量素子３２及び第２の可変容量素子３３を備えている場合でも、上記実施の形態１と同様に、デジタル信号Ｄの周波数ｆに従って信号の移相量を調整することができる。
実施の形態４．
上記実施の形態１では、キャリア増幅器６とピーク増幅器８を備えるドハティ増幅器を示している。
この実施の形態４では、キャリア増幅器６と直列に第１のドライブ増幅器４１が接続され、ピーク増幅器８と直列に第２のドライブ増幅器４２が接続されている例を説明する。
上記実施の形態１では、キャリア増幅器６とピーク増幅器８を備えるドハティ増幅器を示している。
この実施の形態４では、キャリア増幅器６と直列に第１のドライブ増幅器４１が接続され、ピーク増幅器８と直列に第２のドライブ増幅器４２が接続されている例を説明する。
図８は、この発明の実施の形態４によるドハティ増幅器を示す構成図である。図８において、図１と同一符号は同一または相当部分を示すので説明を省略する。
第１のドライブ増幅器４１は、アップコンバータ５から出力された第１のアナログ信号Ａ１を増幅し、増幅後の第１のアナログ信号Ａ１をキャリア増幅器６に出力する。
第２のドライブ増幅器４２は、アップコンバータ５から出力された第２のアナログ信号Ａ２を増幅し、増幅後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
第１のドライブ増幅器４１は、アップコンバータ５から出力された第１のアナログ信号Ａ１を増幅し、増幅後の第１のアナログ信号Ａ１をキャリア増幅器６に出力する。
第２のドライブ増幅器４２は、アップコンバータ５から出力された第２のアナログ信号Ａ２を増幅し、増幅後の第２のアナログ信号Ａ２をピーク増幅器８に出力する。
キャリア増幅器６の前段に第１のドライブ増幅器４１を設け、ピーク増幅器８の前段に第２のドライブ増幅器４２を設けている点以外は、上記実施の形態１と同様である。
第１のドライブ増幅器４１が第１のアナログ信号Ａ１を増幅し、第２のドライブ増幅器４２が第２のアナログ信号Ａ２を増幅することで、上記実施の形態１よりも、ドハティ増幅器の出力電力を高めることができる。
第１のドライブ増幅器４１が第１のアナログ信号Ａ１を増幅し、第２のドライブ増幅器４２が第２のアナログ信号Ａ２を増幅することで、上記実施の形態１よりも、ドハティ増幅器の出力電力を高めることができる。
実施の形態５．
この実施の形態５では、複数のドハティ増幅器が並列に接続されている増幅回路について説明する。
この実施の形態５では、複数のドハティ増幅器が並列に接続されている増幅回路について説明する。
図９は、この発明の実施の形態５による増幅回路を示す構成図である。図９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
信号合成器５０は、２つの信号合成器９から出力された合成信号Ｓを互いに合成して、２つの合成信号Ｓの合成信号を出力端子１０に出力する。
図９では、２つのドハティ増幅器が並列に接続されている増幅回路を示しているが、３つ以上のドハティ増幅器が並列に接続されている増幅回路であってもよい。
信号合成器５０は、２つの信号合成器９から出力された合成信号Ｓを互いに合成して、２つの合成信号Ｓの合成信号を出力端子１０に出力する。
図９では、２つのドハティ増幅器が並列に接続されている増幅回路を示しているが、３つ以上のドハティ増幅器が並列に接続されている増幅回路であってもよい。
複数のドハティ増幅器が並列に接続される場合でも、上記実施の形態１と同様に、バックオフ動作時での無駄な電力消費を抑えることができるとともに、増幅対象の信号の周波数が変化しても、電力効率の低下を抑えることができる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明は、増幅対象の信号を増幅するドハティ増幅器及び増幅回路に適している。
１ 入力端子、２ 信号分配器、３，４ デジタルアナログコンバータ、５ アップコンバータ、６ キャリア増幅器、７ 位相調整器、８ ピーク増幅器、９ 信号合成器、１０ 出力端子、１１ 誘導素子、１２ 第１の可変容量素子、１３ 第２の可変容量素子、２１ 第１の誘導素子、２２ 第２の誘導素子、２３ 可変容量素子、３１ 伝送線路、３２ 第１の可変容量素子、３３ 第２の可変容量素子、４１ 第１のドライブ増幅器、４２ 第２のドライブ増幅器、５０ 信号合成器。
Claims (6)
- 増幅対象の信号を分配する信号分配器と、
前記信号分配器により分配された一方の信号を増幅するキャリア増幅器と、
前記キャリア増幅器により増幅された信号の位相を調整する位相調整器と、
前記信号分配器により分配された他方の信号を増幅するピーク増幅器と、
前記位相調整器により位相が調整された信号と前記ピーク増幅器により増幅された信号とを合成する信号合成器とを備え、
前記信号分配器は、増幅対象の信号の電力が閾値以上であれば、前記一方の信号を前記キャリア増幅器に出力して、前記一方の信号よりも位相が９０度遅れている前記他方の信号を前記ピーク増幅器に出力し、かつ、増幅対象の信号の周波数に従って前記位相調整器による信号の移相量を調整し、増幅対象の信号の電力が前記閾値未満であれば、前記他方の信号を前記ピーク増幅器に出力せずに、前記一方の信号を前記キャリア増幅器に出力することを特徴とするドハティ増幅器。 - 前記位相調整器は、
一端が前記キャリア増幅器の出力側と接続され、他端が前記信号合成器の一方の入力側と接続されている誘導素子と、
一端が前記キャリア増幅器の出力側と接続され、他端が接地されている第１の可変容量素子と、
一端が前記信号合成器の一方の入力側と接続され、他端が接地されている第２の可変容量素子とを備えていることを特徴とする請求項１記載のドハティ増幅器。 - 前記位相調整器は、
一端が前記キャリア増幅器の出力側と接続されている第１の誘導素子と、
一端が前記第１の誘導素子の他端と接続され、他端が前記信号合成器の一方の入力側と接続されている第２の誘導素子と、
一端が前記第１の誘導素子の他端と接続され、他端が接地されている可変容量素子とを備えていることを特徴とする請求項１記載のドハティ増幅器。 - 前記位相調整器は、
一端が前記キャリア増幅器の出力側と接続され、他端が前記信号合成器の一方の入力側と接続されている伝送線路と、
一端が前記キャリア増幅器の出力側と接続され、他端が接地されている第１の可変容量素子と、
一端が前記信号合成器の一方の入力側と接続され、他端が接地されている第２の可変容量素子とを備えていることを特徴とする請求項１記載のドハティ増幅器。 - 前記信号分配器により分配された一方の信号を増幅して、増幅後の信号を前記キャリア増幅器に出力する第１のドライブ増幅器と、
前記信号分配器により分配された他方の信号を増幅して、増幅後の信号を前記ピーク増幅器に出力する第２のドライブ増幅器とを備えていることを特徴とする請求項１記載のドハティ増幅器。 - 増幅対象の信号を分配する信号分配器と、
前記信号分配器により分配された一方の信号を増幅するキャリア増幅器と、
前記キャリア増幅器により増幅された信号の位相を調整する位相調整器と、
前記信号分配器により分配された他方の信号を増幅するピーク増幅器と、
前記位相調整器により位相が調整された信号と前記ピーク増幅器により増幅された信号とを合成する信号合成器とを備え、
前記信号分配器は、増幅対象の信号の電力が閾値以上であれば、前記一方の信号を前記キャリア増幅器に出力して、前記一方の信号よりも位相が９０度遅れている前記他方の信号を前記ピーク増幅器に出力し、かつ、増幅対象の信号の周波数に従って前記位相調整器による信号の移相量を調整し、増幅対象の信号の電力が前記閾値未満であれば、前記他方の信号を前記ピーク増幅器に出力せずに、前記一方の信号を前記キャリア増幅器に出力するドハティ増幅器が、
複数並列に接続されている増幅回路。
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