JPWO2020208813A1 - ドハティ増幅回路 - Google Patents
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Abstract
ドハティ増幅回路（１００，１００ａ，１００ｂ）は、第１信号を増幅し、動作周波数が、第１動作周波数、又は、第１動作周波数の２分の１の周波数である第２動作周波数である第１増幅器（１４０）と、第２信号を増幅し、動作周波数が、第１動作周波数、又は、第２動作周波数である第２増幅器（１５０）と、一端が第１増幅器（１４０）の出力端子と接続され、第２動作周波数において、第１動作周波数における電気長より９０度短い電気長を有するマルチバンド回路（１６０）と、一端が第２増幅器（１５０）の出力端子と接続され、他端がマルチバンド回路（１６０）の他端と接続され、第１動作周波数において、マルチバンド回路（１６０）が有する第１動作周波数における電気長より９０度長い電気長を有し、第２動作周波数において、マルチバンド回路（１６０）が有する第２動作周波数における電気長より９０度長い電気長を有する出力回路（１７０）と、を備えた。
Description
この発明は、ドハティ増幅回路に関するものである。
ドハティ増幅器は、入力信号の電力に関わらず入力信号を増幅するキャリアアンプと、入力信号の電力が所定の電力以上であるときだけ入力信号を増幅するピークアンプとを備える。ドハティ増幅器は、キャリアアンプが入力信号を増幅した後の出力信号と、ピークアンプが入力信号を増幅した後の出力信号とを合成して合成信号を生成する。ドハティ増幅器は、生成した合成信号を出力する。
一般的なドハティ増幅器は、適用可能な動作周波数が１つに限られ、２つ以上の動作周波数の信号を増幅することができない。
一般的なドハティ増幅器は、適用可能な動作周波数が１つに限られ、２つ以上の動作周波数の信号を増幅することができない。
これに対して、特許文献１には、キャリアアンプ及びピークアンプの後段に、それぞれが予め決められた周波数に対応した複数の四分の一波長線路と、動作周波数に応じて接続する四分の一波長線路を切り替える切替器とを有する出力回路を備えることにより、複数の周波数に亘って入力信号を増幅するドハティ増幅回路が開示されている。
しかしながら、特許文献１に開示されたドハティ増幅回路は、それぞれが予め決められた周波数に対応した複数の四分の一波長線路と、四分の一波長線路を切り替える切替器とが必要であるため、回路が大型なものになってしまう。
この発明は、上述の問題点を解決するためのもので、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できるドハティ増幅回路を提供することを目的としている。
この発明に係るドハティ増幅回路は、第１信号を増幅し、動作周波数が、第１動作周波数、又は、第１動作周波数の２分の１の周波数である第２動作周波数である第１増幅器と、第２信号を増幅し、動作周波数が、第１動作周波数、又は、第２動作周波数である第２増幅器と、一端が第１増幅器の出力端子と接続され、第２動作周波数において、第１動作周波数における電気長より９０度短い電気長を有するマルチバンド回路と、一端が第２増幅器の出力端子と接続され、他端がマルチバンド回路の他端と接続され、第１動作周波数において、マルチバンド回路が有する第１動作周波数における電気長より９０度長い電気長を有し、第２動作周波数において、マルチバンド回路が有する第２動作周波数における電気長より９０度長い電気長を有する出力回路と、を備えた。
この発明によれば、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
図１から図８を参照して実施の形態１に係るドハティ増幅回路１００について説明する。
図１から図８を参照して実施の形態１に係るドハティ増幅回路１００について説明する。
図１は、実施の形態１に係るドハティ増幅回路１００の要部の構成の一例を示すブロック図である。
実施の形態１に係るドハティ増幅回路１００は、信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、第１増幅器１４０、第２増幅器１５０、マルチバンド回路１６０、出力回路１７０、信号出力端子１９９、及び、制御部１８０を備える。
実施の形態１に係るドハティ増幅回路１００は、信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、第１増幅器１４０、第２増幅器１５０、マルチバンド回路１６０、出力回路１７０、信号出力端子１９９、及び、制御部１８０を備える。
信号入力端子１０１は、増幅対象の入力信号が入力される端子である。
分配器１１０は、例えば、Ｔ分岐回路、ウィルキンソン電力分配回路、又は９０度ハイブリッド回路等により構成された、信号入力端子１０１から入力された入力信号を２つの信号に分配し、分配後の２つの信号を第１信号及び第２信号として出力する回路である。
分配器１１０は、入力信号を等分配するものであっても、不当分配するものであっても良い。すなわち、分配器１１０が出力する第１信号及び第２信号の振幅は、等しいものであっても、異なるものであって良い。実施の形態１では、分配器１１０は、入力信号を等分配するものとして説明する。すなわち、実施の形態１では、分配器１１０が出力する第１信号及び第２信号の振幅は、等しいものとして説明する。
分配器１１０が出力した第１信号は、第１入力回路１１１に入力される。
分配器１１０が出力した第２信号は、第２入力回路１１２に入力される。
分配器１１０は、例えば、Ｔ分岐回路、ウィルキンソン電力分配回路、又は９０度ハイブリッド回路等により構成された、信号入力端子１０１から入力された入力信号を２つの信号に分配し、分配後の２つの信号を第１信号及び第２信号として出力する回路である。
分配器１１０は、入力信号を等分配するものであっても、不当分配するものであっても良い。すなわち、分配器１１０が出力する第１信号及び第２信号の振幅は、等しいものであっても、異なるものであって良い。実施の形態１では、分配器１１０は、入力信号を等分配するものとして説明する。すなわち、実施の形態１では、分配器１１０が出力する第１信号及び第２信号の振幅は、等しいものとして説明する。
分配器１１０が出力した第１信号は、第１入力回路１１１に入力される。
分配器１１０が出力した第２信号は、第２入力回路１１２に入力される。
第１入力回路１１１は、一端が分配器１１０に接続され、他端が第１増幅器１４０の入力端子に接続されている。分配器１１０が出力した第１信号は、第１入力回路１１１を介して、第１増幅器１４０に入力される。
第１入力回路１１１は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等を組み合わせることにより構成された回路等である。第１入力回路１１１は、第１入力回路１１１が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、第１入力回路１１１における特定インピーダンスである。
第１入力回路１１１は、能動素子を有し、当該能動素子により、インピーダンスを変成する機能、又は、位相を変化させる機能等を有するものであっても良い。
第１入力回路１１１は、例えば、第１動作周波数Ｆ０と、第１動作周波数Ｆ０の２分の１の周波数である第２動作周波数Ｆ０／２とにおいて、９０度の電気長を有するものである。
第１入力回路１１１は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等を組み合わせることにより構成された回路等である。第１入力回路１１１は、第１入力回路１１１が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、第１入力回路１１１における特定インピーダンスである。
第１入力回路１１１は、能動素子を有し、当該能動素子により、インピーダンスを変成する機能、又は、位相を変化させる機能等を有するものであっても良い。
第１入力回路１１１は、例えば、第１動作周波数Ｆ０と、第１動作周波数Ｆ０の２分の１の周波数である第２動作周波数Ｆ０／２とにおいて、９０度の電気長を有するものである。
第２入力回路１１２は、一端が分配器１１０に接続され、他端が第２増幅器１５０の入力端子に接続されている。分配器１１０が出力した第２信号は、第２入力回路１１２を介して、第２増幅器１５０に入力される。
第２入力回路１１２は、例えば、入力された第２信号の位相に対して、出力する第２信号の位相に遅延が発生しないような線路（以下「入力線路」という。）により構成される。すなわち、第２入力回路１１２が入力線路により構成される場合、第２入力回路１１２は、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて、０度の電気長を有するものとなる。
第２入力回路１１２は、例えば、入力された第２信号の位相に対して、出力する第２信号の位相に遅延が発生しないような線路（以下「入力線路」という。）により構成される。すなわち、第２入力回路１１２が入力線路により構成される場合、第２入力回路１１２は、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて、０度の電気長を有するものとなる。
第１増幅器１４０は、ＦＥＴ（ＦＩＥＬＤ−ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ）、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路により構成され、第１増幅器１４０の入力端子に入力された第１信号を増幅し、増幅後の第１信号を第３信号として出力する。
第１増幅器１４０は、動作周波数が、第１動作周波数Ｆ０又は第２動作周波数Ｆ０／２である増幅器である。
第１増幅器１４０は、第１信号の周波数が第１動作周波数Ｆ０である場合、すなわち、入力信号の周波数が第１動作周波数Ｆ０である場合、キャリアアンプとして作用する動作級（以下「第１動作級」という。）の増幅器として動作する。第１動作級は、例えば、ＡＢ級である。第１増幅器１４０は、第１信号の周波数が第２動作周波数Ｆ０／２である場合、すなわち、入力信号の周波数が第２動作周波数Ｆ０／２である場合、ピークアンプとして作用する動作級（以下「第２動作級」という。）の増幅器として動作する。第２動作級は、例えば、B級又はＣ級である。
第１増幅器１４０は、動作周波数が、第１動作周波数Ｆ０又は第２動作周波数Ｆ０／２である増幅器である。
第１増幅器１４０は、第１信号の周波数が第１動作周波数Ｆ０である場合、すなわち、入力信号の周波数が第１動作周波数Ｆ０である場合、キャリアアンプとして作用する動作級（以下「第１動作級」という。）の増幅器として動作する。第１動作級は、例えば、ＡＢ級である。第１増幅器１４０は、第１信号の周波数が第２動作周波数Ｆ０／２である場合、すなわち、入力信号の周波数が第２動作周波数Ｆ０／２である場合、ピークアンプとして作用する動作級（以下「第２動作級」という。）の増幅器として動作する。第２動作級は、例えば、B級又はＣ級である。
第２増幅器１５０は、ＦＥＴ（ＦＩＥＬＤ−ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ）、又は、ＦＥＴとインピーダンス変換回路とを含む増幅回路により構成され、第２増幅器１５０の入力端子に入力された第２信号を増幅し、増幅後の第２信号を第４信号として出力する。
第２増幅器１５０は、動作周波数が、第１動作周波数Ｆ０、又は、第２動作周波数Ｆ０／２である増幅器である。
第２増幅器１５０は、第２信号の周波数が第１動作周波数Ｆ０である場合、すなわち、入力信号の周波数が第１動作周波数Ｆ０である場合、第２動作級の増幅器として動作する。第１増幅器１４０は、第２信号の周波数が第２動作周波数Ｆ０／２である場合、すなわち、入力信号の周波数が第２動作周波数Ｆ０／２である場合、第１動作級の増幅器として動作する。
第２増幅器１５０は、動作周波数が、第１動作周波数Ｆ０、又は、第２動作周波数Ｆ０／２である増幅器である。
第２増幅器１５０は、第２信号の周波数が第１動作周波数Ｆ０である場合、すなわち、入力信号の周波数が第１動作周波数Ｆ０である場合、第２動作級の増幅器として動作する。第１増幅器１４０は、第２信号の周波数が第２動作周波数Ｆ０／２である場合、すなわち、入力信号の周波数が第２動作周波数Ｆ０／２である場合、第１動作級の増幅器として動作する。
マルチバンド回路１６０は、一端が第１増幅器１４０の出力端子に接続され、他端が信号出力端子１９９に接続されている。第１増幅器１４０の出力端子から出力された第３信号は、マルチバンド回路１６０を介して信号出力端子１９９に出力される。
マルチバンド回路１６０は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路である。マルチバンド回路１６０は、マルチバンド回路１６０が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、マルチバンド回路１６０における特定インピーダンスである。
マルチバンド回路１６０は、第１動作周波数Ｆ０において９０度の電気長を有し、且つ、第２動作周波数Ｆ０／２において０度の電気長を有するものである。
マルチバンド回路１６０は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路である。マルチバンド回路１６０は、マルチバンド回路１６０が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、マルチバンド回路１６０における特定インピーダンスである。
マルチバンド回路１６０は、第１動作周波数Ｆ０において９０度の電気長を有し、且つ、第２動作周波数Ｆ０／２において０度の電気長を有するものである。
図４は、マルチバンド回路１６０の要部の構成の一例を示す回路図である。
マルチバンド回路１６０の入力端子１６０−ｉｎは、第１増幅器１４０の出力端子に接続されている。マルチバンド回路１６０の出力端子１６０−ｏｕｔは、信号出力端子１９９に接続されている。
図４に示すマルチバンド回路１６０は、容量値がＣ１である第１キャパシタ１６１及び第２キャパシタ１６４と、容量値がＣ２である第３キャパシタ１６６と、インダクタンス値がＬ１である第１インダクタ１６２及び第２インダクタ１６３と、インダクタンス値がＬ２である第３インダクタ１６５とにより構成されたものである。Ｃ１、Ｃ２、Ｌ１、及びＬ２の値は、第１動作周波数Ｆ０及び第２動作周波数Ｆ０／２に基づいて、式１及び式２により与えられる。
マルチバンド回路１６０の入力端子１６０−ｉｎは、第１増幅器１４０の出力端子に接続されている。マルチバンド回路１６０の出力端子１６０−ｏｕｔは、信号出力端子１９９に接続されている。
図４に示すマルチバンド回路１６０は、容量値がＣ１である第１キャパシタ１６１及び第２キャパシタ１６４と、容量値がＣ２である第３キャパシタ１６６と、インダクタンス値がＬ１である第１インダクタ１６２及び第２インダクタ１６３と、インダクタンス値がＬ２である第３インダクタ１６５とにより構成されたものである。Ｃ１、Ｃ２、Ｌ１、及びＬ２の値は、第１動作周波数Ｆ０及び第２動作周波数Ｆ０／２に基づいて、式１及び式２により与えられる。
図５は、図４に示すマルチバンド回路１６０の第１動作周波数Ｆ０における等価回路図である。
第１動作周波数Ｆ０において、図４に示す第１キャパシタ１６１と第１インダクタ１６２とは、合成された並列リアクタンスとして扱われ、図５に示すように、容量値がＣ１´である第４キャパシタ１６７と等価なものとして表現される。また、第１動作周波数Ｆ０において、図４に示す第２キャパシタ１６４と第２インダクタ１６３とは、合成された並列リアクタンスとして扱われ、図５に示すように、容量値がＣ１´である第５キャパシタ１６８と等価なものとして表現される。Ｃ１´は、式３により与えられる。
第１動作周波数Ｆ０において、図４に示す第１キャパシタ１６１と第１インダクタ１６２とは、合成された並列リアクタンスとして扱われ、図５に示すように、容量値がＣ１´である第４キャパシタ１６７と等価なものとして表現される。また、第１動作周波数Ｆ０において、図４に示す第２キャパシタ１６４と第２インダクタ１６３とは、合成された並列リアクタンスとして扱われ、図５に示すように、容量値がＣ１´である第５キャパシタ１６８と等価なものとして表現される。Ｃ１´は、式３により与えられる。
また、第１動作周波数Ｆ０において、図４に示す第３キャパシタ１６６と第３インダクタ１６５とは、合成された直列リアクタンスとして扱われ、図５に示すように、インダクタンス値がＬ２´である第４インダクタ１６９と等価なものとして表現される。Ｌ２´は、式４により与えられる。
マルチバンド回路１６０は、上述のとおり、特定インピーダンスを有するものであり、また、第１動作周波数Ｆ０において９０度の電気長を有するものである。したがって、Ｃ１´とＬ２´とは、式５及び式６により与えられる。
ここで、Ｚ０は、マルチバンド回路１６０における特定インピーダンスが示すインピーダンス値である。
図４に示すマルチバンド回路１６０を、式１、式２、式３、式４、式５、及び式６により決定される容量値又はインダクタンス値を有する第１キャパシタ１６１、第２キャパシタ１６４、第３キャパシタ１６６、第１インダクタ１６２、第２インダクタ１６３、及び第３インダクタ１６５により構成することにより、マルチバンド回路１６０は、第１動作周波数Ｆ０において、インピーダンス値がＺ０である特定インピーダンスと、９０度の電気長とを有するものとなる。
図６は、図４に示すマルチバンド回路１６０の第２動作周波数Ｆ０／２における等価回路図である。
第２動作周波数Ｆ０／２において、互いに並列に接続された第１キャパシタ１６１と第１インダクタ１６２とは、式１で与えられるように並列共振する。そのため、第１キャパシタ１６１と第１インダクタ１６２とが合成された図６の破線１６７ａにより示した並列リアクタンスが示すインピーダンス値は、∞となる。したがって、マルチバンド回路１６０の入力端子１６０−ｉｎは、グランドに対して開放端と等価なものになる。
また、第２動作周波数Ｆ０／２において、互いに並列に接続された第２キャパシタ１６４と第２インダクタ１６３とは、式１で与えられるように並列共振する。そのため、第２キャパシタ１６４と第２インダクタ１６３とが合成された図６の破線１６８ａにより示した並列リアクタンスが示すインピーダンス値は、∞となる。したがって、マルチバンド回路１６０の出力端子１６０−ｏｕｔは、グランドに対して開放端と等価なものになる。
第２動作周波数Ｆ０／２において、互いに並列に接続された第１キャパシタ１６１と第１インダクタ１６２とは、式１で与えられるように並列共振する。そのため、第１キャパシタ１６１と第１インダクタ１６２とが合成された図６の破線１６７ａにより示した並列リアクタンスが示すインピーダンス値は、∞となる。したがって、マルチバンド回路１６０の入力端子１６０−ｉｎは、グランドに対して開放端と等価なものになる。
また、第２動作周波数Ｆ０／２において、互いに並列に接続された第２キャパシタ１６４と第２インダクタ１６３とは、式１で与えられるように並列共振する。そのため、第２キャパシタ１６４と第２インダクタ１６３とが合成された図６の破線１６８ａにより示した並列リアクタンスが示すインピーダンス値は、∞となる。したがって、マルチバンド回路１６０の出力端子１６０−ｏｕｔは、グランドに対して開放端と等価なものになる。
また、第２動作周波数Ｆ０／２において、互いに直列に接続された第３キャパシタ１６６と第３インダクタ１６５とは、式２で与えられるように直列共振する。そのため、第３キャパシタ１６６と第３インダクタ１６５とが合成された図６の破線１６９ａにより示した直列リアクタンスが示すインピーダンス値は、０となる。したがって、マルチバンド回路１６０の入力端子１６０−ｉｎは、マルチバンド回路１６０の出力端子１６０−ｏｕｔと、短絡されたものと等価なものになる。
図４に示すマルチバンド回路１６０は、第２動作周波数Ｆ０／２において、マルチバンド回路１６０の入力端子１６０−ｉｎとマルチバンド回路１６０の出力端子１６０−ｏｕｔとが、短絡されたものと等価なものになり、グランドに対して開放端と等価なものになる。したがって、図４に示すマルチバンド回路１６０は、第２動作周波数Ｆ０／２において、短絡された回路素子とみなせるものとなるため、第２動作周波数Ｆ０／２において０度の電気長を有するものとなる。
出力回路１７０は、一端が第２増幅器１５０の出力端子と接続され、他端が信号出力端子１９９と接続されており、第２増幅器１５０の出力端子から出力された第４信号は、出力回路１７０を介して信号出力端子１９９に出力される。
出力回路１７０は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路である。出力回路１７０は、出力回路１７０が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、出力回路１７０における特定インピーダンスである。
出力回路１７０は、第１動作周波数Ｆ０において１８０度の電気長を有し、且つ、第２動作周波数Ｆ０／２において９０度の電気長を有するものである。
出力回路１７０は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路である。出力回路１７０は、出力回路１７０が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、出力回路１７０における特定インピーダンスである。
出力回路１７０は、第１動作周波数Ｆ０において１８０度の電気長を有し、且つ、第２動作周波数Ｆ０／２において９０度の電気長を有するものである。
制御部１８０は、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０が第１動作級として動作し、且つ、第２増幅器１５０が第２動作級として動作するように制御し、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
制御部１８０は、信号入力端子１０１、第１増幅器１４０、及び第２増幅器１５０に接続されている。
制御部１８０は、信号入力端子１０１から入力信号を受けて、入力信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。すなわち、制御部１８０は、信号入力端子１０１から入力信号を受けて、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
制御部１８０は、信号入力端子１０１、第１増幅器１４０、及び第２増幅器１５０に接続されている。
制御部１８０は、信号入力端子１０１から入力信号を受けて、入力信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。すなわち、制御部１８０は、信号入力端子１０１から入力信号を受けて、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
制御部１８０は、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定できれば、信号入力端子１０１から受けた入力信号を用いて第１信号及び第２信号の周波数を判定するものに限定されない。例えば、制御部１８０は、信号入力端子１０１に替えて、第１入力回路１１１の一端若しくは他端、又は、第２入力回路１１２の一端若しくは他端に接続され、第１信号又は第２信号を受けて、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定するものであっても良い。
制御部１８０が、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であると判定した場合、制御部１８０は、第１増幅器１４０が第１動作級として動作し、且つ、第２増幅器１５０が第２動作級として動作するように制御する。
また、制御部１８０が、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であると判定した場合、制御部１８０は、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
また、制御部１８０が、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であると判定した場合、制御部１８０は、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
より具体的には、制御部１８０が、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であると判定した場合、制御部１８０は、例えば、第１増幅器１４０が第１動作級として動作するように第１増幅器１４０に対して制御信号を送信する。第１増幅器１４０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第１増幅器１４０が第１動作級として動作するように第１増幅器１４０の回路を切り替える。
同様に、制御部１８０が、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であると判定した場合、制御部１８０は、例えば、第２増幅器１５０が第２動作級として動作するように第２増幅器１５０に対して制御信号を送信する。第２増幅器１５０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第２増幅器１５０が第２動作級として動作するように第２増幅器１５０の回路を切り替える。
同様に、制御部１８０が、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であると判定した場合、制御部１８０は、例えば、第２増幅器１５０が第２動作級として動作するように第２増幅器１５０に対して制御信号を送信する。第２増幅器１５０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第２増幅器１５０が第２動作級として動作するように第２増幅器１５０の回路を切り替える。
また、制御部１８０が、制御部１８０が、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であると判定した場合、制御部１８０は、例えば、第１増幅器１４０が第２動作級として動作するように第１増幅器１４０に対して制御信号を送信する。第１増幅器１４０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第１増幅器１４０が第２動作級として動作するように第１増幅器１４０の回路を切り替える。
同様に、制御部１８０が、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であると判定した場合、制御部１８０は、例えば、第２増幅器１５０が第１動作級として動作するように第２増幅器１５０に対して制御信号を送信する。第２増幅器１５０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第２増幅器１５０が第１動作級として動作するように第２増幅器１５０の回路を切り替える。
同様に、制御部１８０が、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であると判定した場合、制御部１８０は、例えば、第２増幅器１５０が第１動作級として動作するように第２増幅器１５０に対して制御信号を送信する。第２増幅器１５０は、例えば、制御部１８０が送信した制御信号を受信して、受信した制御信号に基づいて、第２増幅器１５０が第１動作級として動作するように第２増幅器１５０の回路を切り替える。
実施の形態１に係るドハティ増幅回路１００の動作について説明する。
図２は、図１に示すドハティ増幅回路１００において、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合の等価回路を示す図である。
第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０は、第１動作級として動作し、第２増幅器１５０は、第２動作級として動作する。すなわち、当該場合、第１増幅器１４０は、キャリアアンプとして作用し、第２増幅器１５０は、ピークアンプとして作用する。
図２は、図１に示すドハティ増幅回路１００において、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合の等価回路を示す図である。
第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０は、第１動作級として動作し、第２増幅器１５０は、第２動作級として動作する。すなわち、当該場合、第１増幅器１４０は、キャリアアンプとして作用し、第２増幅器１５０は、ピークアンプとして作用する。
ピークアンプとして作用する第２増幅器１５０がバックオフ動作する場合、第２増幅器１５０の出力端子側は、高インピーダンスとなるため、第２増幅器１５０の出力端子と出力回路１７０との間は、等価的に開放端となる。出力回路１７０は、上述のとおり、第１動作周波数Ｆ０において１８０度の電気長を有するものであるため、当該場合、第２増幅器１５０の出力端子と信号出力端子１９９との間も、等価的に開放端となる。
したがって、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であり、且つ、ピークアンプとして作用する第２増幅器１５０がバックオフ動作する場合、出力回路１７０と第２増幅器１５０とは、信号出力端子１９９において影響を与えないものとなる。
したがって、第１信号及び第２信号の周波数が第１動作周波数Ｆ０であり、且つ、ピークアンプとして作用する第２増幅器１５０がバックオフ動作する場合、出力回路１７０と第２増幅器１５０とは、信号出力端子１９９において影響を与えないものとなる。
上述のとおり、第１動作周波数Ｆ０において、第１入力回路１１１は９０度の電気長を有し、第２入力回路１１２は０度の電気長を有し、マルチバンド回路１６０は９０度の電気長を有し、出力回路１７０は１８０度の電気長を有している。そのため、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とは、いずれもドハティ増幅器の位相条件を満たすものである。ドハティ増幅器として動作する条件は、公知であるため詳細な説明を省略する。
したがって、図１に示すドハティ増幅回路１００は、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、バックオフ動作時と飽和動作時とにおいて、入力信号を増幅することができる。
したがって、図１に示すドハティ増幅回路１００は、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、バックオフ動作時と飽和動作時とにおいて、入力信号を増幅することができる。
図３は、図１に示すドハティ増幅回路１００において、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合の等価回路を示す図である。
第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０は、第２動作級として動作し、第２増幅器１５０は、第１動作級として動作する。すなわち、当該場合、第１増幅器１４０は、ピークアンプとして作用し、第２増幅器１５０は、キャリアアンプとして作用する。
第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０は、第２動作級として動作し、第２増幅器１５０は、第１動作級として動作する。すなわち、当該場合、第１増幅器１４０は、ピークアンプとして作用し、第２増幅器１５０は、キャリアアンプとして作用する。
ピークアンプとして作用する第１増幅器１４０がバックオフ動作する場合、第１増幅器１４０の出力端子側は、高インピーダンスとなるため、第１増幅器１４０の出力端子とマルチバンド回路１６０との間は、等価的に開放端となる。マルチバンド回路１６０は、上述のとおり、第２動作周波数Ｆ０／２において０度の電気長を有するものであるため、当該場合、第１増幅器１４０の出力端子と信号出力端子１９９との間も、等価的に開放端となる。
したがって、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であり、且つ、ピークアンプとして作用する第１増幅器１４０がバックオフ動作する場合、マルチバンド回路１６０と第１増幅器１４０とは、信号出力端子１９９において影響を与えないものとなる。
したがって、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２であり、且つ、ピークアンプとして作用する第１増幅器１４０がバックオフ動作する場合、マルチバンド回路１６０と第１増幅器１４０とは、信号出力端子１９９において影響を与えないものとなる。
上述のとおり、第２動作周波数Ｆ０／２において、第１入力回路１１１は９０度の電気長を有し、第２入力回路１１２は０度の電気長を有し、マルチバンド回路１６０は０度の電気長を有し、出力回路１７０は９０度の電気長を有している。そのため、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とは、いずれもドハティ増幅器の位相条件を満たすものである。
したがって、図１に示すドハティ増幅回路１００は、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、バックオフ動作時と飽和動作時とにおいて、入力信号を増幅することができる。
したがって、図１に示すドハティ増幅回路１００は、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、バックオフ動作時と飽和動作時とにおいて、入力信号を増幅することができる。
図７は、実施の形態１に係るドハティ増幅回路１００における第１増幅器１４０及び第２増幅器１５０がバックオフ動作した際の、入力信号の周波数と電力変換効率との関係の一例を示す図である。
図７は、制御部１８０が第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合の、入力信号の周波数と電力変換効率との関係、及び、制御部１８０が第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合の、入力信号の周波数と電力変換効率との関係を示している。
ドハティ増幅回路１００は、図７に示すように、制御部１８０が、第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合も、第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合も、第１増幅器１４０及び第２増幅器１５０がバックオフ動作した際に、高効率な特性が得られるものである。
図７は、制御部１８０が第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合の、入力信号の周波数と電力変換効率との関係、及び、制御部１８０が第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合の、入力信号の周波数と電力変換効率との関係を示している。
ドハティ増幅回路１００は、図７に示すように、制御部１８０が、第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合も、第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合も、第１増幅器１４０及び第２増幅器１５０がバックオフ動作した際に、高効率な特性が得られるものである。
図８は、実施の形態１に係るドハティ増幅回路１００における第１増幅器１４０及び第２増幅器１５０が飽和動作した際の、入力信号の周波数と電力変換効率との関係の一例を示す図である。
図８は、制御部１８０が第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合の、入力信号の周波数と電力変換効率との関係、及び、制御部１８０が第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合の、入力信号の周波数と電力変換効率との関係を示している。
ドハティ増幅回路１００は、図８に示すように、制御部１８０が、第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合も、第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合も、第１増幅器１４０及び第２増幅器１５０が飽和動作した際に、高効率な特性が得られるものであることがわかる。
図８は、制御部１８０が第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合の、入力信号の周波数と電力変換効率との関係、及び、制御部１８０が第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合の、入力信号の周波数と電力変換効率との関係を示している。
ドハティ増幅回路１００は、図８に示すように、制御部１８０が、第１信号及び第２信号が第１動作周波数Ｆ０であると判定した場合も、第１信号及び第２信号が第２動作周波数Ｆ０／２であると判定した場合も、第１増幅器１４０及び第２増幅器１５０が飽和動作した際に、高効率な特性が得られるものであることがわかる。
以上のように、ドハティ増幅回路１００は、第１信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第１動作周波数Ｆ０の２分の１の周波数である第２動作周波数Ｆ０／２である第１増幅器１４０と、第２信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第２動作周波数Ｆ０／２である第２増幅器１５０と、一端が第１増幅器１４０の出力端子と接続され、第２動作周波数Ｆ０／２において、第１動作周波数Ｆ０における電気長より９０度短い電気長を有するマルチバンド回路１６０と、一端が第２増幅器１５０の出力端子と接続され、他端がマルチバンド回路１６０の他端と接続され、第１動作周波数Ｆ０において、マルチバンド回路１６０が有する第１動作周波数Ｆ０における電気長より９０度長い電気長を有し、第２動作周波数Ｆ０／２において、マルチバンド回路１６０が有する第２動作周波数Ｆ０／２における電気長より９０度長い電気長を有する出力回路１７０と、を備えた。
このように構成することで、ドハティ増幅回路１００は、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
このように構成することで、ドハティ増幅回路１００は、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
実施の形態１では、一例として、第２入力回路１１２が入力線路により構成されるものとして説明したが、これに限定されるものではない。
例えば、第２入力回路１１２は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路等であっても良い。第２入力回路１１２は、第２入力回路１１２が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、第２入力回路１１２における特定インピーダンスである。
例えば、第２入力回路１１２は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等により構成された回路、又は、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等の組み合わせることにより構成された回路等であっても良い。第２入力回路１１２は、第２入力回路１１２が、集中定数素子、分布定数素子、π型回路、又はＴ型回路等を有する上述の回路等により構成されることで、所定のインピーダンスを有するものにできる。ここで言う所定のインピーダンスとは、第２入力回路１１２における特定インピーダンスである。
また、実施の形態１では、一例として、第２入力回路１１２が入力線路により構成されることにより、第２入力回路１１２が第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて０度の電気長を有し、且つ、第１入力回路１１１が第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて９０度の電気長を有するものとして説明したが、これに限定されるものではない。
具体的には、第１入力回路１１１は、第２入力回路１１２が有する第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とおける電気長より、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とおいて、それぞれ９０度だけ長い電気長を有するものであれば良い。
より具体的には、例えば、第２入力回路１１２が、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等を有する上述の回路等により構成された場合、第２入力回路１１２は、第２入力回路１１２が出力する第２信号の位相が、第２入力回路１１２に入力された第２信号の位相に対して、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて所定の遅延を有するものとなる。したがって、当該場合、第１入力回路１１１は、第２入力回路１１２が有する第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおける電気長より、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて、それぞれ９０度だけ長い電気長を有するように構成されたものであれば良い。
より具体的には、例えば、第２入力回路１１２が、集中定数素子、分布定数素子、π型回路、若しくはＴ型回路等を有する上述の回路等により構成された場合、第２入力回路１１２は、第２入力回路１１２が出力する第２信号の位相が、第２入力回路１１２に入力された第２信号の位相に対して、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて所定の遅延を有するものとなる。したがって、当該場合、第１入力回路１１１は、第２入力回路１１２が有する第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおける電気長より、第１動作周波数Ｆ０と第２動作周波数Ｆ０／２とにおいて、それぞれ９０度だけ長い電気長を有するように構成されたものであれば良い。
また、実施の形態１では、マルチバンド回路１６０は、第１動作周波数Ｆ０において９０度の電気長を有し、第２動作周波数Ｆ０／２においてマルチバンド回路１６０は０度の電気長を有するものであり、且つ、出力回路１７０は、第１動作周波数Ｆ０において１８０度の電気長を有し、第２動作周波数Ｆ０／２において９０度の電気長を有するものであるとして説明したが、これに限定されるものではない。
具体的には、マルチバンド回路１６０は、第２動作周波数Ｆ０／２において、第１動作周波数Ｆ０における電気長より９０度短い電気長を有するものであり、且つ、出力回路１７０は、第１動作周波数Ｆ０において、マルチバンド回路１６０が有する第１動作周波数Ｆ０における電気長より９０度長い電気長を有し、第２動作周波数Ｆ０／２において、マルチバンド回路１６０が有する第２動作周波数Ｆ０／２における電気長より９０度長い電気長を有するものであれば良い。
具体的には、マルチバンド回路１６０は、第２動作周波数Ｆ０／２において、第１動作周波数Ｆ０における電気長より９０度短い電気長を有するものであり、且つ、出力回路１７０は、第１動作周波数Ｆ０において、マルチバンド回路１６０が有する第１動作周波数Ｆ０における電気長より９０度長い電気長を有し、第２動作周波数Ｆ０／２において、マルチバンド回路１６０が有する第２動作周波数Ｆ０／２における電気長より９０度長い電気長を有するものであれば良い。
また、実施の形態１では、第１動作級は、キャリアアンプとして作用するＡＢ級等の動作級であり、第２動作級は、ピークアンプとして作用するＢ級又はＣ級等の動作級であるものとして説明したが、ドハティ増幅回路１００は、第１動作級が、ピークアンプとして作用するＢ級又はＣ級等の動作級であり、第２動作級は、キャリアアンプとして作用するＡＢ級等の動作級であっても良い。
実施の形態２．
図９を参照して実施の形態２に係るドハティ増幅回路１００ａの要部の構成の一例について説明する。
実施の形態２に係るドハティ増幅回路１００ａは、実施の形態１に係るドハティ増幅回路１００における信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、及び制御部１８０に換えて、第１信号発生器１２１、第２信号発生器１２２、及び制御部１８０ａを備えたものである。
図９は、実施の形態２に係るドハティ増幅回路１００ａの要部の構成の一例を示すブロック図である。
実施の形態２に係るドハティ増幅回路１００ａの構成において、実施の形態１に係るドハティ増幅回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図９の構成については、説明を省略する。
図９を参照して実施の形態２に係るドハティ増幅回路１００ａの要部の構成の一例について説明する。
実施の形態２に係るドハティ増幅回路１００ａは、実施の形態１に係るドハティ増幅回路１００における信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、及び制御部１８０に換えて、第１信号発生器１２１、第２信号発生器１２２、及び制御部１８０ａを備えたものである。
図９は、実施の形態２に係るドハティ増幅回路１００ａの要部の構成の一例を示すブロック図である。
実施の形態２に係るドハティ増幅回路１００ａの構成において、実施の形態１に係るドハティ増幅回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図９の構成については、説明を省略する。
実施の形態２に係るドハティ増幅回路１００ａは、第１信号発生器１２１、第２信号発生器１２２、第１増幅器１４０、第２増幅器１５０、マルチバンド回路１６０、出力回路１７０、信号出力端子１９９、及び、制御部１８０ａを備える。
第１信号発生器１２１は、第１信号を出力するものである。第１信号発生器１２１は、第１増幅器１４０の入力端子に接続されている。第１信号発生器１２１が出力する第１信号は、第１増幅器１４０に入力される。
第２信号発生器１２２は、第２信号を出力するものである。第２信号発生器１２２は、第２増幅器１５０の入力端子に接続されている。第２信号発生器１２２が出力する第２信号は、第２増幅器１５０に入力される。
第２信号発生器１２２は、第２信号を出力するものである。第２信号発生器１２２は、第２増幅器１５０の入力端子に接続されている。第２信号発生器１２２が出力する第２信号は、第２増幅器１５０に入力される。
第１信号発生器１２１と第２信号発生器１２２とは、同期接続されている。
第１信号発生器１２１は、同期接続により、第２信号発生器１２２から、第２信号発生器１２２が出力する第２信号の周波数を示す周波数情報と、第２信号発生器１２２が出力する第２信号の位相を示す位相情報とを取得する。第１信号発生器１２１は、同期接続により、周波数情報及び位相情報に加えて、第２信号発生器１２２から、第２信号発生器１２２が出力する第２信号の振幅を示す振幅情報を取得するものであっても良い。
実施の形態２では、第１信号発生器１２１が、同期接続により、第２信号発生器１２２から周波数情報及び位相情報等を取得するものとして説明するが、ドハティ増幅回路１００ａは、これに限定されるものではない。ドハティ増幅回路１００ａは、第２信号発生器１２２が、同期接続により、第１信号発生器１２１から周波数情報及び位相情報等を取得するものであっても良い。
第１信号発生器１２１は、同期接続により、第２信号発生器１２２から、第２信号発生器１２２が出力する第２信号の周波数を示す周波数情報と、第２信号発生器１２２が出力する第２信号の位相を示す位相情報とを取得する。第１信号発生器１２１は、同期接続により、周波数情報及び位相情報に加えて、第２信号発生器１２２から、第２信号発生器１２２が出力する第２信号の振幅を示す振幅情報を取得するものであっても良い。
実施の形態２では、第１信号発生器１２１が、同期接続により、第２信号発生器１２２から周波数情報及び位相情報等を取得するものとして説明するが、ドハティ増幅回路１００ａは、これに限定されるものではない。ドハティ増幅回路１００ａは、第２信号発生器１２２が、同期接続により、第１信号発生器１２１から周波数情報及び位相情報等を取得するものであっても良い。
第１信号発生器１２１は、第２信号発生器１２２から取得した周波数情報及び位相情報に基づいて、第２信号発生器１２２が出力する第２信号と同じ周波数であり、且つ、第２信号発生器１２２が出力する第２信号の位相より９０度遅延させた信号を第１信号として出力する。
実施の形態２では、第１信号発生器１２１は、第２信号発生器１２２が出力する第２信号の位相より９０度遅延させた信号を第１信号として出力するものとして説明するが、第１信号発生器１２１が出力する第１信号の位相は、これに限定されるものではない。具体的には、ドハティ増幅回路１００ａは、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすものであれば良い。
実施の形態２では、第１信号発生器１２１は、第２信号発生器１２２が出力する第２信号の位相より９０度遅延させた信号を第１信号として出力するものとして説明するが、第１信号発生器１２１が出力する第１信号の位相は、これに限定されるものではない。具体的には、ドハティ増幅回路１００ａは、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすものであれば良い。
より具体的には、例えば、ドハティ増幅回路１００ａは、第１信号発生器１２１と第１増幅器１４０との間に実施の形態１に係る第１入力回路１１１と、第２信号発生器１２２と第２増幅器１５０との間に実施の形態１に係る第２入力回路１１２とを備え、第１信号発生器１２１が、第２信号発生器１２２が出力する第２信号と同位相の信号を第１信号として出力するように構成しても良い。
また、例えば、ドハティ増幅回路１００ａが、第１信号発生器１２１と第１増幅器１４０との間、又は、第２信号発生器１２２と第２増幅器１５０との間に、入力された信号の位相を所定量だけ変化させる回路等を有する場合、第１信号発生器１２１は、ドハティ増幅回路１００ａが、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすような位相の信号を第１信号として出力するものであっても良い。
また、例えば、ドハティ増幅回路１００ａが、第１信号発生器１２１と第１増幅器１４０との間、又は、第２信号発生器１２２と第２増幅器１５０との間に、入力された信号の位相を所定量だけ変化させる回路等を有する場合、第１信号発生器１２１は、ドハティ増幅回路１００ａが、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすような位相の信号を第１信号として出力するものであっても良い。
第１信号発生器１２１は、第２信号発生器１２２から取得した振幅情報に基づいて、第２信号発生器１２２が出力する第２信号の振幅に相当する振幅の信号を第１信号として出力する。
実施の形態２では、第１信号発生器１２１が、第２信号発生器１２２が出力する第２信号の振幅に相当する振幅の信号を第１信号として出力するものとして説明するが、第１信号発生器１２１が出力する第１信号の振幅は、これに限定されるものではない。例えば、第１信号発生器１２１が出力する第１信号の振幅は、第２信号発生器１２２が出力する第２信号の振幅より大きいものであっても、小さいものであっても良い。
実施の形態２では、第１信号発生器１２１が、第２信号発生器１２２が出力する第２信号の振幅に相当する振幅の信号を第１信号として出力するものとして説明するが、第１信号発生器１２１が出力する第１信号の振幅は、これに限定されるものではない。例えば、第１信号発生器１２１が出力する第１信号の振幅は、第２信号発生器１２２が出力する第２信号の振幅より大きいものであっても、小さいものであっても良い。
制御部１８０ａは、第２信号発生器１２２に接続されている。制御部１８０ａは、第２信号発生器１２２から周波数情報を取得する。
制御部１８０ａは、第２信号発生器１２２から取得した周波数情報に基づいて、第２信号の周波数が、すなわち、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
実施の形態２では、制御部１８０ａは、第２信号発生器１２２に接続されているものとして説明するが、制御部１８０ａは、第２信号発生器１２２に接続されているものに限定されるものではない。例えば、制御部１８０ａは、第１信号発生器１２１に接続され、第１信号発生器１２１から周波数情報を取得し、第１信号発生器１２１から取得した周波数情報に基づいて、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定するものであっても良い。
制御部１８０ａは、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０が第１動作級として動作し、且つ、第２増幅器１５０が第２動作級として動作するように制御する。また、制御部１８０ａは、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
制御部１８０ａは、第２信号発生器１２２から取得した周波数情報に基づいて、第２信号の周波数が、すなわち、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
実施の形態２では、制御部１８０ａは、第２信号発生器１２２に接続されているものとして説明するが、制御部１８０ａは、第２信号発生器１２２に接続されているものに限定されるものではない。例えば、制御部１８０ａは、第１信号発生器１２１に接続され、第１信号発生器１２１から周波数情報を取得し、第１信号発生器１２１から取得した周波数情報に基づいて、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定するものであっても良い。
制御部１８０ａは、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０が第１動作級として動作し、且つ、第２増幅器１５０が第２動作級として動作するように制御する。また、制御部１８０ａは、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
実施の形態２に係るドハティ増幅回路１００ａにおけるその他の構成及び動作は、実施の形態１に係るドハティ増幅回路１００における構成及び動作と同様であるため、説明を省略する。
以上のように、ドハティ増幅回路１００ａは、第１信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第１動作周波数Ｆ０の２分の１の周波数である第２動作周波数Ｆ０／２である第１増幅器１４０と、第２信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第２動作周波数Ｆ０／２である第２増幅器１５０と、一端が第１増幅器１４０の出力端子と接続され、第２動作周波数Ｆ０／２において、第１動作周波数Ｆ０における電気長より９０度短い電気長を有するマルチバンド回路１６０と、一端が第２増幅器１５０の出力端子と接続され、他端がマルチバンド回路１６０の他端と接続され、第１動作周波数Ｆ０において、マルチバンド回路１６０が有する第１動作周波数Ｆ０における電気長より９０度長い電気長を有し、第２動作周波数Ｆ０／２において、マルチバンド回路１６０が有する第２動作周波数Ｆ０／２における電気長より９０度長い電気長を有する出力回路１７０と、第１増幅器１４０が増幅する第１信号を出力する第１信号発生器１２１と、第２増幅器１５０が増幅する第２信号を出力する第２信号発生器１２２と、を備え、第１信号発生器１２１が、第２信号発生器１２２が出力する第２信号と比較して、９０度位相遅延させた第１信号を出力するように構成した。
このように構成することで、ドハティ増幅回路１００ａは、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
実施の形態３．
このように構成することで、ドハティ増幅回路１００ａは、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
実施の形態３．
図１０を参照して実施の形態３に係るドハティ増幅回路１００ｂの要部の構成の一例について説明する。
実施の形態３に係るドハティ増幅回路１００ｂは、実施の形態１に係るドハティ増幅回路１００における信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、及び制御部１８０に換えて、制御端子１０２、デジタルシグナルプロセッサ１３０、第１Ｄ／Ａコンバータ１３１、第２Ｄ／Ａコンバータ１３２、アップコンバータ１３３、及び制御部１８０ｂを備えたものである。
図１０は、実施の形態３に係るドハティ増幅回路１００ｂの要部の構成の一例を示すブロック図である。
実施の形態３に係るドハティ増幅回路１００ｂの構成において、実施の形態１に係るドハティ増幅回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図１０の構成については、説明を省略する。
実施の形態３に係るドハティ増幅回路１００ｂは、実施の形態１に係るドハティ増幅回路１００における信号入力端子１０１、分配器１１０、第１入力回路１１１、第２入力回路１１２、及び制御部１８０に換えて、制御端子１０２、デジタルシグナルプロセッサ１３０、第１Ｄ／Ａコンバータ１３１、第２Ｄ／Ａコンバータ１３２、アップコンバータ１３３、及び制御部１８０ｂを備えたものである。
図１０は、実施の形態３に係るドハティ増幅回路１００ｂの要部の構成の一例を示すブロック図である。
実施の形態３に係るドハティ増幅回路１００ｂの構成において、実施の形態１に係るドハティ増幅回路１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図１０の構成については、説明を省略する。
実施の形態３に係るドハティ増幅回路１００ｂは、制御端子１０２、デジタルシグナルプロセッサ１３０、第１Ｄ／Ａコンバータ１３１、第２Ｄ／Ａコンバータ１３２、アップコンバータ１３３、第１増幅器１４０、第２増幅器１５０、マルチバンド回路１６０、出力回路１７０、信号出力端子１９９、及び、制御部１８０ｂを備える。
制御端子１０２は、デジタルシグナルプロセッサ１３０を制御するための制御信号を外部から受けるものである。制御端子１０２は、デジタルシグナルプロセッサ１３０に接続されている。
制御端子１０２が受けた制御信号は、デジタルシグナルプロセッサ１３０に入力される。
制御端子１０２が受けた制御信号は、デジタルシグナルプロセッサ１３０に入力される。
デジタルシグナルプロセッサ１３０は、制御端子１０２を介して制御信号が入力され、入力された制御信号に基づいて、第１デジタル信号と第２デジタル信号とを出力するものである。
デジタルシグナルプロセッサ１３０が出力する第１デジタル信号と第２デジタル信号とは、同じ周波数のデジタル信号である。
また、デジタルシグナルプロセッサ１３０は、デジタルシグナルプロセッサ１３０が出力する第２デジタル信号の位相と比較して、９０度位相遅延させた第１デジタル信号を出力する。
また、デジタルシグナルプロセッサ１３０は、デジタルシグナルプロセッサ１３０が出力する第１デジタル信号又は第２デジタル信号の周波数を示す周波数情報を出力する。
デジタルシグナルプロセッサ１３０は、第１Ｄ／Ａコンバータ１３１及び第２Ｄ／Ａコンバータ１３２に接続されている。
デジタルシグナルプロセッサ１３０が出力する第１デジタル信号は、第１Ｄ／Ａコンバータ１３１に入力される。
デジタルシグナルプロセッサ１３０が出力する第２デジタル信号は、第２Ｄ／Ａコンバータ１３２に入力される。
デジタルシグナルプロセッサ１３０が出力する第１デジタル信号と第２デジタル信号とは、同じ周波数のデジタル信号である。
また、デジタルシグナルプロセッサ１３０は、デジタルシグナルプロセッサ１３０が出力する第２デジタル信号の位相と比較して、９０度位相遅延させた第１デジタル信号を出力する。
また、デジタルシグナルプロセッサ１３０は、デジタルシグナルプロセッサ１３０が出力する第１デジタル信号又は第２デジタル信号の周波数を示す周波数情報を出力する。
デジタルシグナルプロセッサ１３０は、第１Ｄ／Ａコンバータ１３１及び第２Ｄ／Ａコンバータ１３２に接続されている。
デジタルシグナルプロセッサ１３０が出力する第１デジタル信号は、第１Ｄ／Ａコンバータ１３１に入力される。
デジタルシグナルプロセッサ１３０が出力する第２デジタル信号は、第２Ｄ／Ａコンバータ１３２に入力される。
第１Ｄ／Ａコンバータ１３１は、デジタルシグナルプロセッサ１３０が出力した第１デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の第１デジタル信号を第１アナログ信号として出力するものである。
第２Ｄ／Ａコンバータ１３２は、デジタルシグナルプロセッサ１３０が出力した第２デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の第２デジタル信号を第２アナログ信号として出力するものである。
第１Ｄ／Ａコンバータ１３１がＤ／Ａ変換する第１デジタル信号の位相は、第２Ｄ／Ａコンバータ１３２がＤ／Ａ変換する第２デジタル信号の位相と比較して、９０度位相遅延されたものであるため、第１Ｄ／Ａコンバータ１３１は、第２Ｄ／Ａコンバータ１３２が出力する第２アナログ信号の位相と比較して、９０度位相遅延された第１アナログ信号を出力する。
第１Ｄ／Ａコンバータ１３１及び第２Ｄ／Ａコンバータ１３２は、アップコンバータ１３３に接続されている。
第１Ｄ／Ａコンバータ１３１が出力した第１アナログ信号と、第２Ｄ／Ａコンバータ１３２が出力した第２アナログ信号とは、アップコンバータ１３３に入力される。
第２Ｄ／Ａコンバータ１３２は、デジタルシグナルプロセッサ１３０が出力した第２デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の第２デジタル信号を第２アナログ信号として出力するものである。
第１Ｄ／Ａコンバータ１３１がＤ／Ａ変換する第１デジタル信号の位相は、第２Ｄ／Ａコンバータ１３２がＤ／Ａ変換する第２デジタル信号の位相と比較して、９０度位相遅延されたものであるため、第１Ｄ／Ａコンバータ１３１は、第２Ｄ／Ａコンバータ１３２が出力する第２アナログ信号の位相と比較して、９０度位相遅延された第１アナログ信号を出力する。
第１Ｄ／Ａコンバータ１３１及び第２Ｄ／Ａコンバータ１３２は、アップコンバータ１３３に接続されている。
第１Ｄ／Ａコンバータ１３１が出力した第１アナログ信号と、第２Ｄ／Ａコンバータ１３２が出力した第２アナログ信号とは、アップコンバータ１３３に入力される。
アップコンバータ１３３は、第１Ｄ／Ａコンバータ１３１が出力した第１アナログ信号を周波数変換して、周波数変換後の第１アナログ信号を第１信号として出力する。
アップコンバータ１３３は、第２Ｄ／Ａコンバータ１３２が出力した第２アナログ信号を周波数変換して、周波数変換後の第２アナログ信号を第２信号として出力する。
アップコンバータ１３３が周波数変換する第１アナログ信号の位相は、アップコンバータ１３３が周波数変換する第２アナログ信号の位相と比較して、９０度位相遅延されたものであるため、アップコンバータ１３３は、アップコンバータ１３３が出力する第２信号の位相と比較して、９０度位相遅延された第１信号を出力する。
アップコンバータ１３３は、第１増幅器１４０の入力端子に接続されている。アップコンバータ１３３が出力する第１信号は、第１増幅器１４０に入力される。
アップコンバータ１３３は、第２増幅器１５０の入力端子に接続されている。アップコンバータ１３３が出力する第２信号は、第２増幅器１５０に入力される。
アップコンバータ１３３は、第２Ｄ／Ａコンバータ１３２が出力した第２アナログ信号を周波数変換して、周波数変換後の第２アナログ信号を第２信号として出力する。
アップコンバータ１３３が周波数変換する第１アナログ信号の位相は、アップコンバータ１３３が周波数変換する第２アナログ信号の位相と比較して、９０度位相遅延されたものであるため、アップコンバータ１３３は、アップコンバータ１３３が出力する第２信号の位相と比較して、９０度位相遅延された第１信号を出力する。
アップコンバータ１３３は、第１増幅器１４０の入力端子に接続されている。アップコンバータ１３３が出力する第１信号は、第１増幅器１４０に入力される。
アップコンバータ１３３は、第２増幅器１５０の入力端子に接続されている。アップコンバータ１３３が出力する第２信号は、第２増幅器１５０に入力される。
実施の形態３では、デジタルシグナルプロセッサ１３０は、デジタルシグナルプロセッサ１３０が出力する第２デジタル信号の位相より９０度遅延させた信号を第１デジタル信号として出力するものとして説明するが、デジタルシグナルプロセッサ１３０が出力する第１デジタル信号の位相は、これに限定されるものではない。具体的には、ドハティ増幅回路１００ｂは、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすものであれば良い。
より具体的には、例えば、ドハティ増幅回路１００ｂは、アップコンバータ１３３と第１増幅器１４０との間に実施の形態１に係る第１入力回路１１１と、アップコンバータ１３３と第２増幅器１５０との間に実施の形態１に係る第２入力回路１１２とを備え、デジタルシグナルプロセッサ１３０が、デジタルシグナルプロセッサ１３０が出力する第２デジタル信号と同位相の信号を第１デジタル信号として出力するように構成しても良い。
また、例えば、ドハティ増幅回路１００ｂが、アップコンバータ１３３と第１増幅器１４０との間、又は、アップコンバータ１３３と第２増幅器１５０との間に、入力された信号の位相を所定量だけ変化させる回路等を有する場合、デジタルシグナルプロセッサ１３０は、ドハティ増幅回路１００ｂが、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすような位相の信号を第１デジタル信号として出力するものであっても良い。
また、例えば、ドハティ増幅回路１００ｂが、アップコンバータ１３３と第１増幅器１４０との間、又は、アップコンバータ１３３と第２増幅器１５０との間に、入力された信号の位相を所定量だけ変化させる回路等を有する場合、デジタルシグナルプロセッサ１３０は、ドハティ増幅回路１００ｂが、第１増幅器１４０及び第２増幅器１５０がバックオフ動作するときの位相と、第１増幅器１４０及び第２増幅器１５０が飽和動作するときの位相とが、いずれもドハティ増幅器の位相条件を満たすような位相の信号を第１デジタル信号として出力するものであっても良い。
制御部１８０ｂは、デジタルシグナルプロセッサ１３０に接続されている。制御部１８０ｂは、デジタルシグナルプロセッサ１３０から、デジタルシグナルプロセッサ１３０が出力する第１デジタル信号又は第２デジタル信号の周波数を示す周波数情報を取得する。
制御部１８０ｂは、デジタルシグナルプロセッサ１３０から取得した周波数情報に基づいて、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
制御部１８０ｂは、デジタルシグナルプロセッサ１３０から取得した周波数情報に基づいて、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定する。
実施の形態３では、制御部１８０ｂは、デジタルシグナルプロセッサ１３０に接続されているものとして説明するが、制御部１８０ｂは、デジタルシグナルプロセッサ１３０に接続されているものに限定されるものではない。例えば、制御部１８０ｂは、アップコンバータ１３３に接続され、アップコンバータ１３３から周波数情報を取得し、アップコンバータ１３３から取得した周波数情報に基づいて、第１信号及び第２信号の周波数が、第１動作周波数Ｆ０であるか、第２動作周波数Ｆ０／２であるかを判定するものであっても良い。
制御部１８０ｂは、第１信号及び第２信号の周波数が第１動作周波数Ｆ０である場合、第１増幅器１４０が第１動作級として動作し、且つ、第２増幅器１５０が第２動作級として動作するように制御する。また、制御部１８０ｂは、第１信号及び第２信号の周波数が第２動作周波数Ｆ０／２である場合、第１増幅器１４０が第２動作級として動作し、且つ、第２増幅器１５０が第１動作級として動作するように制御する。
実施の形態３に係るドハティ増幅回路１００ｂにおけるその他の構成及び動作は、実施の形態１に係るドハティ増幅回路１００における構成及び動作と同様であるため、説明を省略する。
以上のように、ドハティ増幅回路１００ｂは、第１信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第１動作周波数Ｆ０の２分の１の周波数である第２動作周波数Ｆ０／２である第１増幅器１４０と、第２信号を増幅し、動作周波数が、第１動作周波数Ｆ０、又は、第２動作周波数Ｆ０／２である第２増幅器１５０と、一端が第１増幅器１４０の出力端子と接続され、第２動作周波数Ｆ０／２において、第１動作周波数Ｆ０における電気長より９０度短い電気長を有するマルチバンド回路１６０と、一端が第２増幅器１５０の出力端子と接続され、他端がマルチバンド回路１６０の他端と接続され、第１動作周波数Ｆ０において、マルチバンド回路１６０が有する第１動作周波数Ｆ０における電気長より９０度長い電気長を有し、第２動作周波数Ｆ０／２において、マルチバンド回路１６０が有する第２動作周波数Ｆ０／２における電気長より９０度長い電気長を有する出力回路１７０と、第１デジタル信号と第２デジタル信号とを出力するデジタルシグナルプロセッサ１３０と、デジタルシグナルプロセッサ１３０が出力した第１デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の第１デジタル信号を第１アナログ信号として出力する第１Ｄ／Ａコンバータ１３１と、デジタルシグナルプロセッサ１３０が出力した第２デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の第２デジタル信号を第２アナログ信号として出力する第２Ｄ／Ａコンバータ１３２と、第１Ｄ／Ａコンバータ１３１が出力した第１アナログ信号と、第２Ｄ／Ａコンバータ１３２が出力した第２アナログ信号とをそれぞれ周波数変換して、周波数変換後の第１アナログ信号を第１信号として、周波数変換後の第２アナログ信号を第２信号としてそれぞれ出力するアップコンバータ１３３と、を備え、デジタルシグナルプロセッサ１３０が、デジタルシグナルプロセッサ１３０が出力する第２デジタル信号と比較して、９０度位相遅延させた第１デジタル信号を出力するように構成した。
このように構成することで、ドハティ増幅回路１００ｂは、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
このように構成することで、ドハティ増幅回路１００ｂは、回路の大型化を抑制しつつ、複数の動作周波数の入力信号を増幅できる。
なお、この発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係るドハティ増幅回路は、ドハティ増幅器に適用することができる。
１００，１００ａ，１００ｂ ドハティ増幅回路、１０１ 信号入力端子、１０２ 制御端子、１１０ 分配器、１１１ 第１入力回路、１１２ 第２入力回路、１２１ 第１信号発生器、１２２ 第２信号発生器、１３０ デジタルシグナルプロセッサ、１３１ 第１Ｄ／Ａコンバータ、１３２ 第２Ｄ／Ａコンバータ、１３３ アップコンバータ、１４０ 第１増幅器、１５０ 第２増幅器、１６０ マルチバンド回路、１６０−ｉｎ 入力端子、１６０−ｏｕｔ 出力端子、１６１ 第１キャパシタ、１６２ 第１インダクタ、１６３ 第２インダクタ、１６４ 第２キャパシタ、１６５ 第３インダクタ、１６６ 第３キャパシタ、１６７ 第４キャパシタ、１６８ 第５キャパシタ、１６９ 第４インダクタ、１７０ 出力回路、１８０，１８０ａ，１８０ｂ 制御部、１９９ 信号出力端子。
Claims (7)
- 第１信号を増幅し、動作周波数が、第１動作周波数、又は、前記第１動作周波数の２分の１の周波数である第２動作周波数である第１増幅器と、
第２信号を増幅し、動作周波数が、前記第１動作周波数、又は、前記第２動作周波数である第２増幅器と、
一端が前記第１増幅器の出力端子と接続され、前記第２動作周波数において、前記第１動作周波数における電気長より９０度短い電気長を有するマルチバンド回路と、
一端が前記第２増幅器の出力端子と接続され、他端が前記マルチバンド回路の他端と接続され、前記第１動作周波数において、前記マルチバンド回路が有する前記第１動作周波数における電気長より９０度長い電気長を有し、前記第２動作周波数において、前記マルチバンド回路が有する前記第２動作周波数における電気長より９０度長い電気長を有する出力回路と、
を備えたこと
を特徴とするドハティ増幅回路。 - 前記マルチバンド回路は、前記第１動作周波数において９０度の電気長を有し、前記第２動作周波数において０度の電気長を有し、
前記出力回路は、前記第１動作周波数において１８０度の電気長を有し、前記第２動作周波数において９０度の電気長を有すること
を特徴とする請求項１記載のドハティ増幅回路。 - 前記第１信号及び前記第２信号の周波数が前記第１動作周波数である場合、前記第１増幅器が第１動作級として動作し、且つ、前記第２増幅器が第２動作級として動作するように制御し、前記第１信号及び前記第２信号の周波数が前記第２動作周波数である場合、前記第１増幅器が前記第２動作級として動作し、且つ、前記第２増幅器が前記第１動作級として動作するように制御する制御部
を備えたこと
を特徴とする請求項１記載のドハティ増幅回路。 - 前記第１増幅器の入力端子に入力される前記第１信号は、前記第２増幅器の入力端子に入力される前記第２信号と比較して、前記第１動作周波数において９０度位相遅延させた信号であること
を特徴とする請求項１記載のドハティ増幅回路。 - 入力された入力信号を２つの信号に分配し、分配後の前記入力信号を前記第１信号と前記第２信号として出力する分配器と、
一端が前記分配器と接続され、他端が前記第１増幅器の入力端子に接続された第１入力回路と、
一端が前記分配器と接続され、他端が前記第２増幅器の入力端子に接続された第２入力回路と、
を備え、
前記第１入力回路は、前記第１動作周波数において、前記第２入力回路が有する電気長より９０度長い電気長を有すること
を特徴とする請求項１記載のドハティ増幅回路。 - 前記第１増幅器が増幅する前記第１信号を出力する第１信号発生器と、
前記第２増幅器が増幅する前記第２信号を出力する第２信号発生器と、
を備え、
前記第１信号発生器は、前記第２信号発生器が出力する前記第２信号と比較して、９０度位相遅延させた前記第１信号を出力すること
を特徴とする請求項１記載のドハティ増幅回路。 - 第１デジタル信号と第２デジタル信号とを出力するデジタルシグナルプロセッサと、
前記デジタルシグナルプロセッサが出力した前記第１デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の前記第１デジタル信号を第１アナログ信号として出力する第１Ｄ／Ａコンバータと、
前記デジタルシグナルプロセッサが出力した前記第２デジタル信号をＤ／Ａ変換して、Ｄ／Ａ変換後の前記第２デジタル信号を第２アナログ信号として出力する第２Ｄ／Ａコンバータと、
前記第１Ｄ／Ａコンバータが出力した前記第１アナログ信号と、前記第２Ｄ／Ａコンバータが出力した前記第２アナログ信号とをそれぞれ周波数変換して、周波数変換後の前記第１アナログ信号を前記第１信号として、周波数変換後の前記第２アナログ信号を前記第２信号としてそれぞれ出力するアップコンバータと、
を備え、
前記デジタルシグナルプロセッサは、前記デジタルシグナルプロセッサが出力する前記第２デジタル信号と比較して、９０度位相遅延させた前記第１デジタル信号を出力すること
を特徴とする請求項１記載のドハティ増幅回路。
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| 小松崎 優治 他３名: "バイアス切替による基本波・１／２倍波モード選択型マルチバンドドハティ増幅器", 電子情報通信学会２０１８年総合大会講演論文集 エレクトロニクス１, JPN6019019909, 6 March 2018 (2018-03-06), pages ３５頁, ISSN: 0004213490 * |
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