JPWO2018229856A1 - 半導体素子の駆動回路 - Google Patents

Abstract

駆動回路（１００）は、信号生成回路（５０）と、比較器（６ａ）と、比較器（６ｂ）と、短絡判定部（８）とを備える。信号生成回路（５０）は、半導体素子（１）のゲート電圧を示す電圧検出信号（Ｖｇ）と電圧検出信号（Ｖｇ）の遅延信号（Ｓｄ１）との差動増幅信号（Ｓａ）を出力信号として生成する。比較器（６ａ）は、差動増幅信号（Ｓａ）の値と第１基準電圧値（Ｖｒｅｆ１）とを比較する。比較器（６ｂ）は、ゲート電流を示す電圧値（Ｅ）と第２基準電圧値（Ｖｒｅｆ２）とを比較する。短絡判定部（８）は、比較器（６ａ，６ｂ）の各々の比較結果に基づいて、半導体素子（１）が短絡状態か否かを判定し、判定結果を示す判定信号（Ｓｊ）を生成する。

Description

本発明は、半導体素子の駆動回路に関し、特に半導体素子の短絡状態を判定する機能を備えた駆動回路に関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電力用の半導体素子において、短絡状態が発生すると大電流が流れ、半導体素子が熱破壊する可能性がある。そのため、半導体素子の短絡状態を判定する機能が必要となる。

特開２０１３−１２３３２９号公報（特許文献１）に記載の駆動回路は、半導体素子のコレクタ電流があらかじめ設定した基準値より大きく、かつ半導体素子に流れるゲート電流があらかじめ設定した基準値より小さい場合に、半導体素子が短絡していると判定する。特に、半導体素子に流れるコレクタ電流を、半導体素子のセンスセルに接続されたシャント抵抗の両端電圧から検出することにより、半導体素子の正極側の端子と負極側の端子との間に高電圧がかかる場合においても、回路の耐圧を上げずに短絡状態の判定が可能となる。

特開２００９−２２５５０６号公報（特許文献２）に記載の駆動回路は、駆動回路から半導体素子に流れるゲート電流を検出し、ゲート電流が正の基準値より大きくなった瞬間から短絡検知期間内に、ゲート電流が負の基準値より小さくなった場合に、半導体素子が短絡していると判定する。半導体素子に短絡電流のような大電流が流れると、ゲート電圧が駆動回路により制御された電圧より大きくなり、半導体素子から駆動回路へ電流が流れる。つまり、オンさせるためのゲート電流とは逆方向に電流が流れる。従って、オン時のゲート電流が正負に振れたかを確認することで短絡状態の判定が可能となる。

特開２０１３−１２３３２９号公報 特開２００９−２２５５０６号公報

しかしながら、特開２０１３−１２３３２９号公報に記載の駆動回路では、駆動回路の耐圧を上げずに半導体素子の短絡を判定するために、半導体素子のセンスセルおよびシャント抵抗を用いる。そのため、半導体素子にセンスセルが設けられていない場合には適用できない。

特開２００９−２２５５０６号公報に記載の駆動回路では、半導体素子に大電流が流れた場合に、オンさせるためのゲート電流とは逆方向に流れる電流が通常小さい。さらに、短絡検知期間内にゲート電流が負の基準値より小さくなったことを検出する必要がある。そのため、短絡状態の判定が困難である。

本発明は、上記課題を解決するためになされたものであって、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子の短絡状態を容易かつ高速に判定可能な半導体素子の駆動回路を提供することを目的とする。

本発明の半導体素子の駆動回路は、制御部と、ゲート電圧検出部と、ゲート電流検出部と、信号生成回路と、第１比較器と、第２比較器と、短絡判定部とを備える。制御部は、外部から受ける指令に基づいて半導体素子の開閉状態を制御する。ゲート電圧検出部は、半導体素子のゲート電圧を検出し、検出したゲート電圧を示す電圧検出信号を生成する。ゲート電流検出部は、半導体素子のゲート電極に流入する電流を検出する。信号生成回路は、電圧検出信号と電圧検出信号の第１遅延信号との第１差動増幅信号、第１遅延信号と電圧検出信号の第２遅延信号との第２差動増幅信号、および電圧検出信号の微分信号のいずれかを出力信号として生成する。第１比較器は、出力信号の値と第１基準値とを比較する。第２比較器は、ゲート電流検出部による電流検出値と第２基準値とを比較する。短絡判定部は、第１比較器の比較結果と第２比較器の比較結果とに基づいて、半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を生成する。

本発明によれば、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子の短絡状態を容易かつ高速に判定することができる。

実施の形態１に係る半導体素子の駆動回路の構成を示す図である。 遅延回路の構成の一例を示す図である。 差動増幅回路の構成の一例を示す図である。 半導体素子をオンする場合における電圧検出信号Ｖｇを示す概略図である。 半導体素子１をオンする場合におけるゲート電流値Ｉｇを示す電圧値Ｅの時間変化を示す概略図である。 ゲート電圧検出部により生成された電圧検出信号Ｖｇと遅延回路により生成された遅延信号Ｓｄ１とを示す概略図である。 差動増幅回路により生成された差動増幅信号Ｓａを示す概略図である。 オン指令を受けた時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと差動増幅信号Ｓａの値との時間推移を示す図である。 実施の形態２に係る駆動回路の構成を示す図である。 実施の形態３に係る駆動回路の構成を示す図である。 実施の形態４に係る駆動回路の構成を示す図である。 図４に示す電圧検出信号Ｖｇに対する微分信号Ｓｄｉを示す図である。 オン指令を受けた時刻ｔ０から微分信号Ｓｄｉがゼロに収束するまでの期間における電圧値Ｅと微分信号Ｓｄｉの値との時間推移を示す図である。 実施の形態５のゲート電流検出部の構成を示す回路図である。 実施の形態６のゲート電流検出部の構成を示す回路図である。 実施の形態７のゲート電流検出部の構成を示す回路図である。 実施の形態４の微分回路と実施の形態５のゲート電流検出部とを組み合わせた駆動回路の構成を示す図である。

本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。また、以下で説明する各実施の形態または変形例は、適宜組み合わされてもよい。

実施の形態１．
図１は、実施の形態１に係る半導体素子１の駆動回路１００の構成を示す図である。半導体素子１は、ＩＧＢＴであり、ゲート電極が駆動回路１００に接続される。本実施の形態１では、半導体素子１のコレクタ電極は、周辺回路を介して正電圧を受け、正極となる。半導体素子１のエミッタ電極は、グランドに接続され、負極となる。なお、半導体素子１は、パワーＭＯＳＦＥＴなどの他の電力用半導体素子であってもよい。

駆動回路１００は、半導体素子１のゲート電極に接続され、半導体素子１を駆動する。駆動回路１００は、ゲート電圧検出部２と、信号生成回路５０と、ゲート電流検出部５と、比較器６ａ，６ｂと、短絡判定部８と、信号保持部９と、制御部１０とを備える。

制御部１０は、外部から受けた入力指令に基づいて、半導体素子１の開閉状態を制御する。外部からオフ指令を受けると、制御部１０は、半導体素子１をオフ状態（開状態）とするためのオフゲート電圧を、半導体素子１のゲート電極に出力する。また、外部からオン指令を受けると、制御部１０は、半導体素子１をオン状態（閉状態）とするためのオンゲート電圧を、半導体素子１のゲート電極に出力する。

ゲート電圧検出部２は、半導体素子１のゲート電圧（ゲート電極の電圧）を検出し、検出したゲート電圧を示す電圧検出信号Ｖｇを生成する。電圧検出信号Ｖｇは、電圧値の変化により示される。ゲート電圧検出部２は、半導体素子１のゲート電圧の値をそのまま電圧検出信号Ｖｇとして生成してもよいし、ゲート電圧の値の定数倍を電圧検出信号Ｖｇとして生成してもよい。ゲート電圧検出部２は、生成した電圧検出信号Ｖｇを信号生成回路５０に出力する。

信号生成回路５０は、半導体素子１のゲート電圧に関連する出力信号を生成して出力する。本実施の形態では、信号生成回路５０は、電圧検出信号Ｖｇと電圧検出信号Ｖｇの遅延信号Ｓｄ１との差動増幅信号Ｓａを出力信号として生成する。信号生成回路５０は、遅延回路３ａと差動増幅回路４ａとを含む。

遅延回路３ａは、電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇの遅延信号Ｓｄ１を生成する。遅延回路３ａは、生成した遅延信号Ｓｄ１を差動増幅回路４ａに出力する。

図２は、遅延回路３ａの構成の一例を示す図である。図２に示されるように、遅延回路３ａは、たとえば抵抗Ｒ０とコンデンサＣ０とを含む。抵抗Ｒ０は、遅延回路３ａの入力端子３１と出力端子３２との間に接続される。コンデンサＣ０の一端は、グランド１５に接続され、半導体素子１の負極であるエミッタ電極と同電位になる。コンデンサＣ０の他端は出力端子３２に接続される。図２に示す構成は、一般にフィルタの一種として知られている。入力端子３１が受けた入力信号Ａに対し、出力端子３２から出力される遅延信号Ａ’は、以下の式（１）のように表すことができる。ここで、抵抗Ｒ０の抵抗値をｒ０、コンデンサＣ０の容量値をｃ０、入力信号Ａを受けた時刻からの時間をｔとする。

なお、遅延回路３ａは、図２に示す構成に限定されず、複数の抵抗と複数のコンデンサで構成されていてもよい。

図１に戻って、差動増幅回路４ａは、ゲート電圧検出部２によって生成された電圧検出信号Ｖｇと、遅延回路３ａから出力された遅延信号Ｓｄ１との差動増幅信号Ｓａを生成し、生成した差動増幅信号Ｓａを比較器６ａに出力する。

図３は、差動増幅回路４ａの構成の一例を示す図である。図３に示されるように、差動増幅回路４ａは、たとえば抵抗Ｒ１〜Ｒ４と、オペアンプ２０と、入力端子４１，４２と、出力端子４３とを含む。

出力端子４３は、オペアンプ２０の出力端子に接続される。抵抗Ｒ１は、オペアンプ２０の反転入力端子と入力端子４１との間に接続される。抵抗Ｒ２は、オペアンプ２０の反転入力端子と出力端子４３との間に接続される。抵抗Ｒ３は、オペアンプ２０の非反転入力端子と入力端子４２との間に接続される。抵抗Ｒ４は、オペアンプの２０の非反転入力端子とグランド１５との間に接続される。入力端子４１の電圧値をＶａ、入力端子４２の電圧値をＶｂとするとき、出力端子４３の電圧値Ｖｃは、以下の式（２）で表される。ここで、抵抗Ｒ１〜Ｒ４の抵抗値をそれぞれｒ１〜ｒ４とする。

さらに、抵抗Ｒ１と抵抗Ｒ３との抵抗値が同一で、抵抗Ｒ２と抵抗Ｒ４との抵抗値が同一の場合、出力端子４３の電圧値Ｖｃは、以下の式（３）で表される。

入力端子４１に電圧検出信号Ｖｇの遅延信号Ｓｄ１を入力し、入力端子４２に電圧検出信号Ｖｇを入力することで、電圧検出信号Ｖｇから遅延信号Ｓｄ１を減算した差分を増幅させた差動増幅信号Ｓａを出力端子４３から得ることができる。

比較器６ａは、差動増幅回路４ａが生成した差動増幅信号Ｓａの値と、第１基準電圧値Ｖｒｅｆ１とを比較し、比較結果を示す信号Ｓｃ１を生成する。比較器６ａは、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きい場合、ハイレベルの信号Ｓｃ１を生成する。比較器６ａは、差動増幅信号Ｓａが第１基準電圧値Ｖｒｅｆ１以下の場合、ローレベルの信号Ｓｃ１を生成する。比較器６ａは、生成した信号Ｓｃ１を短絡判定部８に出力する。

ゲート電流検出部５は、制御部１０から半導体素子１のゲート電極へ流入する電流（ゲート電流）を検出し、検出されたゲート電流値Ｉｇに対応する電圧（電圧値Ｅ（電流検出値））を比較器６ｂに出力する。ここで、電圧値Ｅは、比例係数ｋを用いて、Ｅ＝ｋ×Ｉｇと表すことができる。

比較器６ｂは、ゲート電流検出部５から受けた電圧値Ｅと、第２基準電圧値Ｖｒｅｆ２とを比較し、比較結果に応じた信号Ｓｃ２を生成する。比較器６ｂは、電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合、ハイレベルの信号Ｓｃ２を生成する。比較器６ｂは、電圧値Ｅが第２基準電圧値Ｖｒｅｆ２以上の場合、ローレベルの信号Ｓｃ２を生成する。比較器６ｂは、生成した信号Ｓｃ２を短絡判定部８へ出力する。

短絡判定部８は、比較器６ａから受けた信号Ｓｃ１と、比較器６ｂから受けた信号Ｓｃ２との論理積をとることで、半導体素子１が短絡状態であるか否かを判定する。ここで、「短絡状態」とは、半導体素子１の周辺部品の故障や誤動作などの要因により、半導体素子１が電圧源に低抵抗で接続され、過大な短絡電流が流れる状態のことである。比較器６ａから受けた信号Ｓｃ１がハイレベルであり、かつ比較器６ｂから受けた信号Ｓｃ２がハイレベルの場合、短絡判定部８は、半導体素子１が短絡状態であると判定し、ハイレベルの判定信号Ｓｊを出力する。それ以外の場合、短絡判定部８は、ローレベルの判定信号Ｓｊを出力する。言い換えると、差動増幅回路４ａから受けた差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きく、ゲート電流検出部５から受けた電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、短絡判定部８は、半導体素子１が短絡状態であると判定する。

信号保持部９は、半導体素子１が短絡状態であると短絡判定部８が判定したときに、ハイレベルの判定信号Ｓｊを保持する。具体的には、信号保持部９は、半導体素子１が短絡状態でないことを示すローレベルの判定信号Ｓｊを短絡判定部８から受けた場合、当該判定信号Ｓｊをそのまま制御部１０に出力する。信号保持部９は、半導体素子１が短絡状態であることを示すハイレベルの判定信号Ｓｊを短絡判定部８から受けた場合、外部からリセット指令を受けるまでの間、ハイレベルの判定信号Ｓｊを保持して、ハイレベルの判定信号Ｓｊを制御部１０に出力する。信号保持部９は、ハイレベルの判定信号Ｓｊを保持している間に外部からリセット指令を受けた場合、ハイレベルの判定信号Ｓｊの保持を停止し、短絡判定部８から受けた判定信号Ｓｊをそのまま制御部１０に出力する。

制御部１０は、信号保持部９からローレベルの判定信号Ｓｊを受けている間、外部からの入力指令に応じて、半導体素子１の開閉状態を制御する。制御部１０は、信号保持部９からハイレベルの判定信号Ｓｊを受けている間、外部からの入力指令にかかわらず、半導体素子１をオフ状態（開状態）とするために、オフゲート電圧を半導体素子１のゲート電極に出力する。

図４は、半導体素子１をオンする場合における電圧検出信号Ｖｇを示す概略図である。図５は、半導体素子１をオンする場合におけるゲート電流値Ｉｇを示す電圧値Ｅの時間変化を示す概略図である。図４および図５において、正常時の波形を実線、短絡状態が生じている時（以下、「短絡時」という）の波形を破線で示す。

まず、正常時の電圧検出信号Ｖｇおよび電圧値Ｅについて説明する。外部から制御部１０への入力指令がオフ指令からオン指令へ変化した時刻ｔ０において、電圧検出信号Ｖｇは、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移を開始する。このとき、制御部１０から半導体素子１のゲート電極へゲート電流が流入する。半導体素子１が正常動作している場合、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移中にゲート電圧が一定となる期間が現れる。一般に、この期間はミラー期間と呼ばれ、ミラー期間におけるゲート電圧はミラー電圧Ｖｍと呼ばれる。これは、半導体素子１のゲート電極と正極であるコレクタ電極との間に存在する容量を充電するための期間である。一般にゲート電極と正極であるコレクタ電極との間に存在する容量は、帰還容量と呼ばれる。半導体素子１が正常動作している場合、半導体素子１のコレクタ電極に対しゲート電極の電位が高いため、ミラー期間中は、帰還容量を充電する略一定のゲート電流が、ゲート電極から半導体素子１のコレクタ電極へ流れる。ミラー期間の長さおよびミラー電圧Ｖｍは、半導体素子１の正極（ここではコレクタ電極）−負極（ここではエミッタ電極）間の電圧や導通電流などの動作条件によって変化する。帰還容量の充電が終了すると、電圧検出信号Ｖｇは、再び上昇し、制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。オンゲート電圧Ｖｇ_ｏｎに到達すると（つまり、オン状態への遷移が完了すると）、ゲート電流値Ｉｇを示す電圧値Ｅはゼロに収束する。

次に、短絡時の電圧検出信号Ｖｇおよび電圧値Ｅについて説明する。外部から制御部１０への入力指令がオフ指令からオン指令へ変化した時刻ｔ０において、電圧検出信号Ｖｇは、オフゲート電圧Ｖｇ_ｏｆｆからオンゲート電圧Ｖｇ_ｏｎへの遷移を開始する。このとき、制御部１０から半導体素子１のゲート電極へゲート電流が流入する。半導体素子１が短絡状態の場合、電圧検出信号Ｖｇは、ミラー期間が現れることなく制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。短絡状態の場合、半導体素子１の正極（ここではコレクタ電極）に接続された周辺回路が短絡することにより、半導体素子１の正極（ここではコレクタ電極）−負極（ここではエミッタ電極）間に大電圧が印加される。これにより、半導体素子１のコレクタ電極の電位がゲート電極の電位より大きくなり、帰還容量が充電されないため、ミラー期間が現れない。従って帰還容量を充電するためのゲート電流も流れず、ゲート電流値Ｉｇを示す電圧値Ｅは、時刻ｔ０直後に上昇した後、正常時と比べて早い段階でゼロに収束する。

図６は、ゲート電圧検出部２により生成された電圧検出信号Ｖｇと遅延回路３ａにより生成された遅延信号Ｓｄ１とを示す概略図である。図７は、差動増幅回路４ａにより生成された差動増幅信号Ｓａを示す概略図である。図６および図７において、正常時の波形を実線、短絡時の波形を破線で示す。図６および図７に示した波形は、遅延回路３ａを図２で示した構成とし、差動増幅回路４ａを図３で示した構成とし、差動増幅回路４ａの入力端子４１に遅延信号Ｓｄ１を入力し、差動増幅回路４ａの入力端子４２に電圧検出信号Ｖｇを入力した場合の波形である。

図６および図７に示したように、短絡時には、ミラー期間が現れないために、電圧検出信号Ｖｇが単調に上昇し、電圧検出信号Ｖｇと遅延信号Ｓｄ１との差が大きくなる。一方、正常時には、電圧検出信号Ｖｇの上昇がミラー期間において制限される。そのため、正常時における電圧検出信号Ｖｇと遅延信号Ｓｄ１との差は、短絡時における電圧検出信号Ｖｇと遅延信号Ｓｄ１との差よりも小さくなる。これにより、短絡時の差動増幅信号Ｓａが取り得る値の最大値は、正常時の差動増幅信号Ｓａが取り得る値の最大値よりも大きくなる。さらに、短絡時の電圧検出信号Ｖｇと遅延信号Ｓｄ１とは、正常時よりも早く制御部１０によって制御されたオンゲート電圧Ｖｇ_ｏｎに到達する。

図８は、オン指令を受けた時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における電圧値Ｅと差動増幅信号Ｓａの値との時間推移を示す図である。図８には、電圧値Ｅを横軸、差動増幅信号Ｓａの値を縦軸とし、時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと差動増幅信号Ｓａの値とがプロットされたグラフが示される。図８において、正常時のプロットの時間推移を実線、短絡時のプロットの時間推移を破線で示す。

図８に示されるように、ミラー期間の有無によって、正常時と短絡時とのプロットの時間推移に差異が現れる。具体的には、短絡時のプロットの時間推移で得られる破線は、正常時のプロットの時間推移で得られる実線から左上方向に突出する。ここで、縦軸の座標値が第１基準電圧値Ｖｒｅｆ１であり、かつ横軸に平行な直線を第１直線Ｌ１とする。さらに、横軸の座標値が第２基準電圧値Ｖｒｅｆ２であり、かつ縦軸に平行な直線を第２直線Ｌ２とする。このとき、第１直線Ｌ１と第２直線Ｌ２とによって４分割された座標平面の領域のうち、左上の分割領域Ｂ１には、短絡時のプロットが存在し、正常時のプロットが存在しない。そのため、短絡判定部８は、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１より大きく、かつゲート電流値Ｉｇを示す電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、半導体素子１が短絡状態であると容易に判定することができる。

さらに、短絡時にはミラー期間が存在しないため、電圧値Ｅは、一旦上昇した後、即座にゼロに収束する。そのため、半導体素子１が短絡状態であることが短絡判定部８によって高速に判定され、半導体素子１は、制御部１０によって高速に開状態に制御される。これにより、半導体素子１を高速に保護することができる。

以上のように、本実施の形態１の駆動回路１００は、制御部１０と、ゲート電圧検出部２と、ゲート電流検出部５と、信号生成回路５０と、比較器（第１比較器）６ａと、比較器（第２比較器）６ｂと、短絡判定部８とを備える。信号生成回路５０は、電圧検出信号Ｖｇと電圧検出信号Ｖｇの遅延信号（第１遅延信号）Ｓｄ１との差動増幅信号（第１差動増幅信号）Ｓａを出力信号として生成する。比較器６ａは、差動増幅信号Ｓａの値と第１基準電圧値（第１基準値）Ｖｒｅｆ１とを比較する。比較器６ｂは、ゲート電流検出部５によって生成された電圧値（電流検出値）Ｅと第２基準電圧値（第２基準値）Ｖｒｅｆ２とを比較する。短絡判定部８は、比較器６ａ，６ｂの各々の比較結果に基づいて、半導体素子１が短絡状態か否かを判定し、判定結果を示す判定信号Ｓｊを生成する。

このように、差動増幅信号Ｓａの値と第１基準電圧値Ｖｒｅｆ１との比較結果と、ゲート電流検出部５から受けた電圧値Ｅと第２基準電圧値Ｖｒｅｆ２との比較結果とに基づいて、半導体素子１が短絡状態か否かが判定できる。そのため、駆動回路１００は、センスセルおよびシャント抵抗が付加されていない半導体素子に対しても適用できる。さらに、特開２００９−２２５５０６号公報に記載の技術のように短絡検知期間の設定が不要であるため、半導体素子１の短絡状態を容易に判定することができる。さらに、半導体素子１が短絡している場合、半導体素子１をオンするときにミラー期間が存在しないため、差動増幅信号Ｓａの値が第１基準電圧値Ｖｒｅｆ１よりも大きく、かつ電圧値Ｅが第２基準電圧値Ｖｒｅｆ２よりも小さくなる状態が即座に現れる。そのため、半導体素子１の短絡状態を高速に判定することができる。以上から、駆動回路１００は、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用でき、半導体素子１の短絡状態を容易かつ高速に判定できる。

信号生成回路５０は、電圧検出信号Ｖｇを受け、遅延信号Ｓｄ１を生成する遅延回路（第１遅延回路）３ａと、電圧検出信号Ｖｇと遅延信号Ｓｄ１とを受け、差動増幅信号Ｓａを生成する差動増幅回路（第１差動増幅回路）４ａとを含む。これにより、信号生成回路５０は、差動増幅信号Ｓａを容易に生成できる。

駆動回路１００は、半導体素子１が短絡状態であると短絡判定部８が判定したときに、判定信号Ｓｊを保持するための信号保持部９をさらに備える。これにより、電圧値Ｅと差動増幅信号Ｓａの値とのプロット点が図８に示す分割領域Ｂ１内から分割領域Ｂ１外に推移した場合であっても、半導体素子１が短絡状態であることを示す判定信号Ｓｊが保持される。その結果、駆動回路１００は、半導体素子１の短絡状態をより確実に判定することができる。

さらに、制御部１０は、半導体素子１が短絡状態であることを判定信号Ｓｊが示している場合、半導体素子１をオフ状態（開状態）にする。これにより、半導体素子１が短絡状態である場合に半導体素子１を保護することができる。

実施の形態２．
図９を参照して、実施の形態２に係る半導体素子の駆動回路について説明する。図９は、実施の形態２に係る駆動回路１０１の構成を示す図である。図９に示されるように、駆動回路１０１は、比較器６ａ，６ｂの両方に第１基準電圧値Ｖｒｅｆ１の電圧を入力する点で実施の形態１の駆動回路１００と相違する。

本実施の形態２では、比較器６ｂで用いる第２基準電圧値Ｖｒｅｆ２は、比較器６ａで用いる第１基準電圧値Ｖｒｅｆ１と同一となる。すなわち、比較器６ａと比較器６ｂとに入力する基準電圧を共通化する。これにより、駆動回路１０１の回路規模を縮小することができる。その結果、実施の形態１と比較して、より低コストで小型である駆動回路１０１を実現できる。

上述したように、ゲート電流検出部５は、ゲート電流値Ｉｇに比例係数ｋを乗算した電圧値Ｅを出力する。そのため、当該比例係数ｋを調整することにより、電圧値Ｅのレベルを変更することができる。また、差動増幅回路４ａの増幅率または遅延回路３ａの遅延時間を調整することにより、差動増幅回路４ａから出力される差動増幅信号Ｓａの振幅を変更することができる。比例係数ｋ、差動増幅回路４ａの増幅率および遅延回路３ａの遅延時間の少なくとも１つを適宜調整することにより、比較器６ａ，６ｂに対して共通の第１基準電圧値Ｖｒｅｆ１の電圧を入力したとしても、半導体素子１が短絡状態か否かを判定することができる。

実施の形態３．
図１０を参照して、実施の形態３に係る半導体素子の駆動回路について説明する。図１０は、実施の形態３に係る駆動回路１０２の構成を示す図である。図１０に示されるように、駆動回路１０２は、信号生成回路５０の代わりに信号生成回路５０ａを備える点で実施の形態１の駆動回路１００（図１参照）と相違する。信号生成回路５０ａは、遅延回路３ｂをさらに備える点で実施の形態１の信号生成回路５０と相違する。

遅延回路３ｂは、ゲート電圧検出部２から出力される電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇを遅延させた遅延信号（第２遅延信号）Ｓｄ２を生成する。なお、遅延回路３ｂにおける遅延時間は、遅延回路３ａにおける遅延時間と異なる。

差動増幅回路４ａは、遅延回路３ａにより生成された遅延信号Ｓｄ１と、遅延回路３ｂにより生成された遅延信号Ｓｄ２との差分を増幅させた差動増幅信号Ｓａを生成する。

本実施の形態３によれば、遅延回路３ａ，３ｂの遅延時間を適宜設定することにより、耐ノイズ性を向上させることができるとともに、差動増幅信号Ｓａの振幅調整が可能となる。その結果、半導体素子１が短絡状態であるか否かをより容易に判定することができる。なお、差動増幅回路４ａと比較器６ａとの間に更に別の遅延回路を追加してもよい。

実施の形態４．
図１１を参照して、実施の形態４に係る半導体素子の駆動回路について説明する。図１１は、実施の形態４に係る駆動回路１０３の構成を示す図である。図１１に示されるように、駆動回路１０３は、信号生成回路５０の代わりに信号生成回路５０ｂを備える点で実施の形態１の駆動回路１００（図１参照）と相違する。信号生成回路５０ｂは、遅延回路３ａおよび差動増幅回路４ａの代わりに微分回路４０を備える点で実施の形態１の信号生成回路５０と相違する。

微分回路４０は、ゲート電圧検出部２から電圧検出信号Ｖｇを受け、電圧検出信号Ｖｇの微分信号Ｓｄｉを生成する。微分回路４０は、生成した微分信号Ｓｄｉを比較器６ａに出力する。

比較器６ａは、差動増幅信号Ｓａの代わりに微分信号Ｓｄｉの値と第１基準電圧値Ｖｒｅｆ１とを比較し、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１より大きい場合、ハイレベルの信号Ｓｃ１を出力し、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１以下の場合、ローレベルの信号Ｓｃ１を出力する。

図１２は、図４に示す電圧検出信号Ｖｇに対する微分信号Ｓｄｉを示す図である。図１２において、正常時の波形を実線、短絡時の波形を破線で示す。短絡時の電圧検出信号Ｖｇは、図４に示されるように、オン指令を受けた時刻ｔ０の後、単調に増大して、オンゲート電圧Ｖｇ_ｏｎに到達する。そのため、図１２に示されるように、短絡時における電圧検出信号Ｖｇの微分信号Ｓｄｉは、時刻ｔ０の直後から一定の値を保ち、その後にゼロに収束する。

一方、正常時の電圧検出信号Ｖｇにはミラー期間が見られる（図４参照）。そのため、正常時における電圧検出信号Ｖｇの微分信号Ｓｄｉは、時刻ｔ０からミラー期間の開始前まで一定の値を維持した後、ミラー期間中に一旦ゼロになる。それから、微分信号ＤＩは、ミラー期間終了後に再度上昇してからゼロに収束する。

図１３は、オン指令を受けた時刻ｔ０から微分信号Ｓｄｉがゼロに収束するまでの期間における電圧値Ｅと微分信号Ｓｄｉの値との時間推移を示す図である。図１３には、電圧値Ｅを横軸、微分信号Ｓｄｉの値を縦軸とし、時刻ｔ０から差動増幅信号Ｓａがゼロに収束するまでの期間における各時刻の電圧値Ｅと微分信号Ｓｄｉの値とがプロットされたグラフが示される。図１３において、正常時のプロットの時間推移を実線、短絡時のプロットの時間推移を破線で示す。

図１３に示されるように、ミラー期間の有無によって、正常時と短絡時とのプロットの時間推移に差異が現れる。具体的には、短絡時のプロットの時間推移で得られる破線は、正常時のプロットの時間推移で得られる実線から左上方向に突出する。ここで、縦軸の座標値が第１基準電圧値Ｖｒｅｆ１であり、かつ横軸に平行な直線を第１直線Ｌ１とする。さらに、横軸の座標値が第２基準電圧値Ｖｒｅｆ２であり、かつ縦軸に平行な直線を第２直線Ｌ２とする。このとき、第１直線Ｌ１と第２直線Ｌ２とによって４分割された座標平面の領域のうち、左上の分割領域Ｂ２には、短絡時のプロットが存在し、正常時のプロットが存在しない。そのため、短絡判定部８は、微分信号Ｓｄｉの値が第１基準電圧値Ｖｒｅｆ１より大きく、かつゲート電流値Ｉｇを示す電圧値Ｅが第２基準電圧値Ｖｒｅｆ２より小さい場合に、半導体素子１が短絡状態であると容易に判定することができる。

実施の形態５．
本実施の形態５に係る駆動回路は、実施の形態１の駆動回路１００と比較して、ゲート電流検出部５の代わりに図１４に示すゲート電流検出部５ａを備える点で相違する。図１４は、実施の形態５のゲート電流検出部５ａの構成を示す回路図である。

図１４に示されるように、ゲート電流検出部５ａは、制御部１０と半導体素子１のゲート電極との間に接続されたゲート抵抗１１と、差動増幅回路（第２差動増幅回路）４ｂとを備える。

差動増幅回路４ｂは、ゲート抵抗１１の両端間の電圧を受け、当該電圧を増幅した差動増幅信号を生成する。差動増幅回路４ｂは、生成した差動増幅信号を比較器６ｂに出力する。ここで、半導体素子１に流れ込むゲート電流値をＩｇとし、ゲート抵抗１１の抵抗値をＲｇ_ｏｎとし、差動増幅回路４ｂの増幅率をｈとするとき、差動増幅回路４ｂによって生成された差動増幅信号の値は、Ｒｇ_ｏｎ×ｈ×Ｉｇとなる。すなわち、差動増幅回路４ｂによって生成された差動増幅信号の値は、ゲート電流値Ｉｇを示す電圧値（電流検出値）Ｅとして使用できる。

このように、本実施の形態５によれば、制御部１０から半導体素子１のゲート電極に流入するゲート電流値Ｉｇを表す電圧値Ｅとして、差動増幅回路４ｂによって生成された差動増幅信号（第３差動増幅信号）の値を用いることができる。

実施の形態６．
本実施の形態６に係る駆動回路は、実施の形態５の駆動回路と比較して、ゲート電流検出部５ａの代わりに図１５に示すゲート電流検出部５ｂを備える点で相違する。図１５は、実施の形態６のゲート電流検出部５ｂの構成を示す回路図である。図１５に示されるように、ゲート電流検出部５ｂは、図１４に示すゲート電流検出部５ａと比較して、遅延回路（第３遅延回路）３ｃをさらに備える点で相違する。

遅延回路３ｃは、差動増幅回路４ｂにより生成された差動増幅信号（第３差動増幅信号）を受け、当該差動増幅信号を遅延させた遅延信号（第３遅延信号）を生成する。遅延回路３ｃは、生成した遅延信号を比較器６ｂに出力する。上述したように、差動増幅回路４ｂにより生成された差動増幅信号の値は、ゲート電流値Ｉｇを示す。そのため、当該差動増幅信号を遅延させただけの遅延信号の値は、ゲート電流値Ｉｇを示す電圧値Ｅとして使用できる。

このように、本実施の形態６によれば、ゲート電流値Ｉｇを表す電圧値（電流検出値）Ｅとして、遅延回路３ｃによって生成される遅延信号の値を用いることができる。これにより、ノイズの影響を抑制できるとともに、半導体素子１が短絡状態であるか否かの判定を行ないやすいように、第２基準電圧値Ｖｒｅｆ２に応じた電圧値Ｅの調整が容易となる。

実施の形態７．
本実施の形態７に係る駆動回路は、実施の形態５の駆動回路と比較して、ゲート電流検出部５ａの代わりに図１６に示すゲート電流検出部５ｃを備える点で相違する。図１６は、本実施の形態７のゲート電流検出部５ｃの構成を示す回路図である。図１６に示されるように、ゲート電流検出部５ｃは、ゲート電流検出部５ａと比較して、遅延回路３ｄ，３ｅをさらに備える点で相違する。

遅延回路（第４遅延回路）３ｄは、ゲート抵抗１１の半導体素子１側の一端の電圧信号を受け、当該電圧信号を遅延させた遅延信号（第４遅延信号）を生成する。遅延回路（第５遅延回路）３ｅは、ゲート抵抗１１の制御部１０側の他端の電圧信号を受け、当該電圧信号を遅延させた遅延信号（第５遅延信号）を生成する。

差動増幅回路（第２差動増幅回路）４ｂは、遅延回路３ｄにより生成された遅延信号と、遅延回路３ｅにより生成された遅延信号とを受け、これら遅延信号の差分を増幅させた差動増幅信号（第３差動増幅信号）を生成する。遅延回路３ｄにより生成された遅延信号と遅延回路３ｅにより生成された遅延信号との差分は、ゲート抵抗１１の両端間の電圧、つまりゲート電流値Ｉｇと相関する。そのため、差動増幅回路４ｂによって生成される差動増幅信号の値は、ゲート電流値Ｉｇを示す電圧値（電流検出値）Ｅとして使用できる。

本実施の形態７によれば、遅延回路３ｄ，３ｅを備えることにより、ノイズの影響をさらに抑制できるとともに、半導体素子１が短絡状態であるか否かの判定を行ないやすいように、第２基準電圧値Ｖｒｅｆ２に応じた電圧値Ｅの調整が容易となる。

なお、実施の形態６と同様に、差動増幅回路４ｂの後段に遅延回路３ｃが接続されてもよい。

以上のように各実施の形態について説明を行なったが、上述の各実施の形態の構成を適宜組み合わせたり、様々に変形してもよい。たとえば、図１７は、実施の形態４の微分回路４０と実施の形態５のゲート電流検出部５ａとを組み合わせた駆動回路１０４の構成を示す図である。図１７に示す駆動回路１０４によっても、半導体素子１が短絡状態か否かの判定を容易かつ高速に行なうことができる。さらに、駆動回路１０４は、半導体素子のセンスセルを必要とせず、幅広い半導体素子に適用できる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１ 半導体素子、２ ゲート電圧検出部、３ａ〜３ｅ 遅延回路、４ａ，４ｂ 差動増幅回路、５，５ａ〜５ｃ ゲート電流検出部、６ａ，６ｂ 比較器、８ 短絡判定部、９ 信号保持部、１０ 制御部、１１ ゲート抵抗、１５ グランド、２０ オペアンプ、３１，４１，４２ 入力端子、３２，４３ 出力端子、４０ 微分回路、５０，５０ａ，５０ｂ 信号生成回路、１００〜１０４ 駆動回路、Ｃ０ コンデンサ、Ｒ０〜Ｒ４ 抵抗。

Claims (10)

1. 外部から受ける指令に基づいて半導体素子の開閉状態を制御するための制御部と、
   前記半導体素子のゲート電圧を検出し、検出したゲート電圧を示す電圧検出信号を生成するためのゲート電圧検出部と、
   前記半導体素子のゲート電極に流入する電流を検出するためのゲート電流検出部と、
   前記電圧検出信号と前記電圧検出信号の第１遅延信号との第１差動増幅信号、前記第１遅延信号と前記電圧検出信号の第２遅延信号との第２差動増幅信号、および前記電圧検出信号の微分信号のいずれかを出力信号として生成するための信号生成回路と、
   前記出力信号の値と第１基準値とを比較するための第１比較器と、
   前記ゲート電流検出部による電流検出値と第２基準値とを比較するための第２比較器と、
   前記第１比較器の比較結果と前記第２比較器の比較結果とに基づいて、前記半導体素子が短絡状態か否かを判定し、判定結果を示す判定信号を生成するための短絡判定部とを備える、半導体素子の駆動回路。
2. 前記信号生成回路は、
   前記電圧検出信号を受け、前記第１遅延信号を生成する第１遅延回路と、
   前記電圧検出信号と前記第１遅延信号とを受け、前記第１差動増幅信号を生成する第１差動増幅回路とを含む、請求項１に記載の半導体素子の駆動回路。
3. 前記信号生成回路は、
   前記電圧検出信号を受けて前記第１遅延信号を出力する第１遅延回路と、
   前記電圧検出信号を受けて前記第２遅延信号を出力する第２遅延回路と、
   前記第１遅延信号と前記第２遅延信号とを受け、前記第２差動増幅信号を生成する第１差動増幅回路とを含む、請求項１に記載の半導体素子の駆動回路。
4. 前記信号生成回路は、前記電圧検出信号を受けて前記微分信号を生成する微分回路を含む、請求項１に記載の半導体素子の駆動回路。
5. 前記ゲート電流検出部は、
   前記制御部と前記ゲート電極との間に接続されたゲート抵抗と、
   前記ゲート抵抗の両端間の電圧を増幅することにより第３差動増幅信号を生成する第２差動増幅回路とを含み、
   前記電流検出値は第３差動増幅信号の値である、請求項１〜４のいずれか１項に記載の半導体素子の駆動回路。
6. 前記ゲート電流検出部は、
   前記制御部と前記半導体素子のゲート電極との間に接続されたゲート抵抗と、
   前記ゲート抵抗の両端間の電圧を増幅することにより第３差動増幅信号を生成する第２差動増幅回路と、
   前記第３差動増幅信号を受け、当該第３差動増幅信号を遅延させた第３遅延信号を生成する第３遅延回路とを含み、
   前記電流検出値は前記第３遅延信号の値である、請求項１〜４のいずれか１項に記載の半導体素子の駆動回路。
7. 前記ゲート電流検出部は、
   前記制御部と前記半導体素子のゲート電極との間に接続されたゲート抵抗と、
   前記ゲート抵抗における前記半導体素子側の一端の電圧信号を受け、当該電圧信号を遅延させた第４遅延信号を生成する第４遅延回路と、
   前記ゲート抵抗における前記制御部側の他端の電圧信号を受け、当該電圧信号を遅延させた第５遅延信号を生成する第５遅延回路と、
   前記第４遅延信号と前記第５遅延信号とを受け、前記第４遅延信号と前記第５遅延信号との差分を増幅することにより第３差動増幅信号を生成する第２差動増幅回路とを含み、
   前記電流検出値は前記第３差動増幅信号の値である、請求項１〜４のいずれか１項に記載の半導体素子の駆動回路。
8. 前記半導体素子が短絡状態であると前記短絡判定部が判定したときに、前記判定信号を保持するための信号保持部をさらに備える、請求項１〜７のいずれか１項に記載の半導体素子の駆動回路。
9. 前記制御部は、前記半導体素子が短絡状態であることを前記判定信号が示している場合、前記半導体素子を開状態にする、請求項１〜８のいずれか１項に記載の半導体素子の駆動回路。
10. 前記第１基準値は、前記第２基準値と同一である、請求項１〜９のいずれか１項に記載の半導体素子の駆動回路。

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