JP2022093994A - 電力変換装置 - Google Patents

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Abstract

【課題】 電力変換装置の製造コストを抑制するとともに、高機能化を実現する。【解決手段】 実施形態による電力変換装置は、上アームと下アームとのそれぞれに配置された半導体素子１を備え、上アームと下アームとの間の交流端にて交流負荷と電気的に接続される電力変換回路と、直流リンク間の電圧を検出する電圧検出器４と、交流端に流れる電流を検出する電流検出器５と、電圧検出器４で得られた電圧値と電流検出器５で得られた電流値とから、半導体素子１の動作を指示するゲート指令を生成する制御部３と、ゲート指令に基づいて半導体素子１を駆動するゲートドライバ２と、を備え、ゲートドライバ２は、半導体素子１のゲート電流を検出するゲート電流検出器１２と、ゲート電流から半導体素子１の駆動状態を判定する回路とを含み、駆動状態に相当する値を制御部３へ出力する。【選択図】図１

Description

本発明の実施形態は、電力変換装置に関する。
電力変換装置において、搭載機器に故障・異常が生じ、その結果として過電流が発生した場合、搭載機器のみならず、電源の供給元や制御対象の機器にも甚大な被害を及ぼす可能性がある。したがって、搭載機器の異常を速やかに検出し、電力変換装置の動作停止、回路開放などの手段を講じることが望まれる。特に、半導体素子周辺は故障率が高いため、電力変換装置が半導体素子の故障や異常を検出するための手段を備えることが望ましい。
従来は、絶縁ゲート型半導体素子のゲート電圧を検出し、ゲート電圧がハイ（High）レベルであるかロー（Low）レベルであるか判定し、ゲート指令信号との論理不一致を以て半導体素子の異常と判定する手段が提案されている。
特許第４３３８７２１号公報
従来のゲート電圧を検出して半導体素子の駆動状態を判定する方法では、例えばゲートドライバと半導体素子とを繋ぐ回路（ゲート配線）が断線した場合、半導体素子のゲート電圧ではなくゲートドライバの出力電圧が検出されることとなるため、半導体素子の駆動状態だけでなく、断線の有無を検出することもできなかった。
また、近年、半導体素子パッケージの小型化が進む一方で要求される電力変換装置の変換容量は増加する傾向にあり、複数の半導体素子を並列接続した素子パッケージを搭載することで、電力変換装置の大容量化への対応が進められている。半導体素子とゲートドライバとを繋ぐ回路には、ゲート抵抗を直列に接続するのが一般的である。各アームにおいて半導体素子が並列接続されている電力変換装置では、半導体素子間の動特性を極力一致させるために、半導体素子のそれぞれにゲート抵抗を接続することが望ましい。上記電力変換装置において、従来のゲート電圧を検出して半導体素子の駆動状態を判定する方法を採用すると、ゲート電圧検出回路を半導体素子毎に設ける必要があった。
本発明の実施形態は上記事情を鑑みて成されたものであって、電力変換装置の製造コストを抑制するとともに、高機能化を実現することを目的とする。
実施形態による電力変換装置は、直流リンク間において上アームと下アームとのそれぞれに配置された半導体素子を備え、前記上アームと前記下アームとの間の交流端にて交流負荷と電気的に接続される電力変換回路と、前記直流リンク間の電圧を検出する電圧検出器と、前記交流端に流れる電流を検出する電流検出器と、前記電圧検出器で得られた電圧値と前記電流検出器で得られた電流値とから、前記半導体素子の動作を指示するゲート指令を生成する制御部と、前記ゲート指令に基づいて前記半導体素子を駆動するゲートドライバと、を備え、前記ゲートドライバは、前記半導体素子のゲート電流を検出するゲート電流検出器と、前記ゲート電流から前記半導体素子の駆動状態を判定する回路とを含み、前記駆動状態に相当する値を前記制御部へ出力する。
図１は、一実施形態の電力変換装置の一構成例を概略的に示す図である。 図２は、図１に示す電力変換装置のゲートドライバの一構成例を説明するための図である。 図３は、一実施形態の電力変換装置の動作の一例を説明するための図である。 図４は、一実施形態の電力変換装置の動作の他の例を説明するための図である。 図５は、一実施形態の電力変換装置の動作の他の例を説明するための図である。 図６は、一実施形態の電力変換装置およびそのゲートドライバの他の構成例を概略的に示す図である。
以下、実施形態の電力変換装置について、図面を参照して詳細に説明する。
図１は、一実施形態の電力変換装置の一構成例を概略的に示す図である。
本実施形態の電力変換装置は、直流電源と交流負荷と（いずれも図示せず）の間に接続され（若しくは直流負荷と交流電源との間に接続され）、複数の半導体素子１ａ－１ｆを含む電力変換回路と、ゲートドライバ２と、制御部３と、電圧検出部（電圧検出器）４と、電流検出部（電流検出器）５ａ－５ｃと、を備えた２レベル三相インバータである。
電力変換回路は、直流電源の正極端子と電気的に接続された高電位側の直流リンクと、直流電源の負極端子（アース）と電気的に接続された低電位側の直流リンクと、直流リンク間に接続された各相レグと、各相レグの上アームと下アームとの間と交流負荷との間に電気的に接続された各相交流ラインと、を備えている。
複数の半導体素子１ａ－１ｆは電圧駆動型半導体素子であって、例えば、MOSFET（metal-oxide-semiconductor field-effect transistor）、IGBT（insulated gate bipolar transistor）などの半導体素子を含む。複数の半導体素子１ａ－１ｆの各々は、電力変換装置の三相レグ各々の上アームと下アームとに配置されている。すなわち、半導体素子１ａはＵ相上アームに配置され、半導体素子１ｂはＵ相下アームに配置されている。半導体素子１ｃはＶ相上アームに配置され、半導体素子１ｄはＶ相下アームに配置されている。半導体素子１ｅはＷ相上アームに配置され、半導体素子１ｆはＷ相下アームに配置されている。半導体素子１ａ－１ｆのゲートは、ゲート配線を介してゲートドライバ２と電気的に接続されている。
電圧検出部４は、電力変換装置の直流リンク間の電圧（直流電源電圧）を検出する。電圧検出部４で検出された電圧値は、制御部３へ供給される。
電流検出部５ａ－５ｃは、電力変換装置と交流負荷との間に流れる各相電流を検出する。電流検出部５ａは、電力変換装置と交流負荷との間のＵ相交流ラインに流れるＵ相電流を検出する。電流検出部５ｂは、電力変換装置と交流負荷との間のＶ相交流ラインに流れるＶ相電流を検出する。電流検出部５ｃは、電力変換装置と交流負荷との間のＷ相交流ラインに流れるＷ相電流を検出する。電流検出部５ａ－５ｃで検出された電流値は、制御部３へ供給される。なお、電力変換装置は少なくとも二相の交流電流を検出する電流検出部を備えていればよく、電流検出部５ａ－５ｃのいずれか一つは省略されても構わない。
制御部３は、直流電源の電圧値と、電力変換装置から出力される交流電流値とを受信し、例えば上位制御装置（図示せず）から要求される出力に応じたゲート指令を生成し、ゲートドライバ２へ出力する。
制御部３は、少なくとも１つのプロセッサと、プロセッサにより実行されるプログラムが記録されたメモリと、を備え、ソフトウエアにより若しくはソフトウエアとハードウエアとの組み合わせにより、種々の機能を実現するように構成された演算回路を含み得る。
ゲートドライバ２は、制御部３から供給されるゲート指令を用いてゲート信号を生成し、ゲート配線へ出力する。ゲートドライバ２は、半導体素子１ａ－１ｆのそれぞれに対応するドライバ回路（図２に示す）を備えている。
図２は、図１に示す電力変換装置のゲートドライバの一構成例を説明するための図である。
図２には、ゲートドライバ２に含まれる１つのドライバ回路の一構成例を示している。なお、ここでドライバ回路により駆動される半導体素子１は、半導体素子１ａ－１ｆのいずれかであり得る。
ドライバ回路は、ゲート抵抗１１、シャント抵抗（ゲート電流検出器）１２、ゲートドライブ回路１３、作動増幅回路１４、コンパレータ１５ａ、１５ｂ、セットリセットフリップフロップ（ＲＳ－ＦＦ）回路１６、ＮＯＲゲート回路（否定論理和ゲート回路）１７、ＥＸＯＲゲート回路（排他的論理和ゲート回路）１８を備えている。
ゲート抵抗１１は、半導体素子１のゲートにゲート信号を供給するゲート配線に直列に接続されている。ゲート抵抗１１により、半導体素子１のゲートに流れる電流が抑制される。
シャント抵抗１２は、ゲートドライブ回路１３の出力端とゲート抵抗１１との間に介在している。シャント抵抗１２の両端の電位は、作動増幅回路１４に供給されている。
ゲートドライブ回路１３は、正側のゲート電源と負側のゲート電源とを用いて、制御部３から出力されたゲート指令に応じたゲート信号（電圧）を生成し、半導体素子１のゲートへ出力する。
作動増幅回路１４は、シャント抵抗１２の両端の電位の値を用いて、シャント抵抗１２の電圧を増幅して出力する。なお、シャント抵抗１２は例えば１００ｍΩ以下の低抵抗であり、その両端に発生する電圧は１Ｖ以下となる。作動増幅回路１４は、シャント抵抗１２の両端電圧を信号処理しやすい電圧に増幅して出力する。
コンパレータ（ターンオン電流検出回路）１５ａは、正入力端子に作動増幅回路１４の出力値が入力され、負入力端子に閾値（＞０）が入力される。すなわち、コンパレータ１５ａの出力値は、半導体素子１のゲートに所定の閾値を超える正電流が流れているときに正となり、半導体素子１のゲートにターンオンに対応した正電流が流れていることを検出することができる。
コンパレータ（ターンオフ電流検出回路）１５ｂは、正入力端子に閾値（＜０）が入力され、負入力端子に作動増幅回路１４の出力値が入力される。すなわち、コンパレータ１５ｂの出力値は、半導体素子１のゲートに所定の閾値未満の負電流が流れているときに正となり、半導体素子１のゲートにターンオフに対応した負電流が流れていることを検出することができる。
セットリセットフリップフロップ回路１６は、セット（Ｓ）端子にコンパレータ１５ａの出力値が入力され、リセット（Ｒ）端子にコンパレータ１５ｂの出力値が入力され、セット（Ｓ）端子の入力の否定値が出力される。したがって、コンパレータ１５ａの出力値が“１（＞０）”であり、コンパレータ１５ｂの出力値が“０（＜０）”であるときに、セットリセットフリップフロップ回路１６の出力が“０”となり、コンパレータ１５ａの出力値が“０（＜０）”であり、コンパレータ１５ｂの出力値が“１（＞０）”であるときに、セットリセットフリップフロップ回路１６の出力Ｑが“１”となり、コンパレータ１５ａの出力値とコンパレータ１５ｂの出力値との両方が“０（＜０）”であるときに、セットリセットフリップフロップ回路１６の出力が維持される。
ＮＯＲゲート回路１７は、コンパレータ１５ａの出力値とコンパレータ１５ｂの出力値との論理和の否定値を出力する。したがって、コンパレータ１５ａの出力値とコンパレータ１５ｂの出力値とが“０（＜０）”であるときに、ＮＯＲゲート回路１７の出力値が“１”となり、それ以外の場合にはＮＯＲゲート回路１７の出力値は“０”となる。
ＥＸＯＲゲート回路１８は、セットリセットフリップフロップ回路１６の出力値と、ＮＯＲゲート回路１７の出力値との排他的論理和を出力する。したがって、セットリセットフリップフロップ回路１６の出力値とＮＯＲゲート回路１７の出力値とのいずれか一方が“１”であるときに、ＥＸＯＲゲート回路１８の出力値が“１”となり、セットリセットフリップフロップ回路１６の出力値とＮＯＲゲート回路１７の出力値との両方が“１”であるときと、両方が“１”であるときとに、ＥＸＯＲゲート回路１８の出力値が“０”となる。ＥＸＯＲゲート回路１８の出力値は、半導体素子１の駆動状態（駆動状態に相当する値）として出力される。
ゲートドライバ２から出力された複数の半導体素子１の駆動状態は、例えば制御部３に入力される。制御部３は、ゲート指令と半導体素子１の駆動状態とを対比して、半導体素子１、ゲートドライバ２、および、これらの間に電気的に接続する配線（ゲート配線）の異常を検出することができる。制御部３は、半導体素子１および半導体素子１の周辺の異常を検出した場合には、例えば、電力変換装置を異常停止させてもよく、電力変換装置の異常を上位制御装置（図示せず）に通知してもよい。
図３は、一実施形態の電力変換装置の動作の一例を説明するための図である。
ここでは、半導体素子１が正常に動作しているときの、制御部３から出力されたゲート指令Ｖｉｎ、半導体素子１のゲート電圧Ｖｇｅ、半導体素子１のゲート電流Ｉshunt、および、半導体素子１の駆動状態ｖｆｂ２の波形の一例を示している。
ゲート指令Ｖｉｎをオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移させたとき、半導体素子１のゲート電圧Ｖｇｅもゲート指令Ｖｉｎに同期してハイ（Ｈ）、ロー（Ｌ）、ハイ（Ｈ）、ロー（Ｌ）と推移している。
例えば絶縁ゲート型半導体素子のゲート部分はコンデンサの充放電回路と概ね等価である。したがって、半導体素子１のゲート電流Ｉshuntは、ゲート指令Ｖｉｎをオフ（ＯＦＦ）からオン（ＯＮ）に切り替えた直後と、オン（ＯＮ）からオフ（ＯＦＦ）に切り替えた直後とにのみ、それぞれ正、負の電流が流れ、時間経過と共にゼロ［Ａ］に収束していく。なお、本実施形態では、ゲートドライバ２から半導体素子１へ流れる電流の方向を正とした。
駆動状態ｖｆｂ２は、ゲート電流の正又は負の通電をトリガとして、その後ゼロ［Ａ］近傍（閾値以下）に収束することを受けて、ハイ（Ｈ）とロー（Ｌ）との論理が切り替わる。これによれば、ゲート指令をオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移させたとき、動作遅れはあるものの駆動状態ｖｆｂ２もオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移し、ゲート指令Ｖｉｎと同様の論理値となる。
上記のことから、本実施形態の電力変換装置では、制御部３は、ゲート指令Ｖｉｎと駆動状態ｖｆｂ２との論理の不一致を検出することで、半導体素子１、ゲートドライバ２、およびこの間の配線（ゲート配線）での異常の判定を行うことができる。
例えば、半導体素子１のターンオン中に過電流が発生すると、半導体素子１がＩＧＢＴ（Insulated Gate Bipolar Transistor）の場合にはコレクタ－エミッタ間電位が急上昇し、これに伴って帰還容量（コレクタ－ゲート間容量）を介して負のゲート電流が流れ込む。したがって、半導体素子１が正常に駆動されているときにはターンオン後にゲート電流がゼロ［Ａ］に徐々に収束するのに対して、過電流が発生しているときにはゲート電流がゼロ［Ａ］に徐々に収束せずターンオン直後に所定の値（閾値以下）が検出されることとなり、駆動状態ｖｆｂ２の論理が反転することになる。これにより、ゲート指令Ｖｉｎと駆動状態ｖｆｂ２との論理不一致を検出することが可能である。
また、例えばゲートドライバ２と半導体素子１との間の配線（ゲート配線）が断線していた場合には、ゲート電流が流れず検出できない。そのため駆動状態ｖｆｂ２はハイ（Ｈ）もしくはロー（Ｌ）に固定されるため、ゲート指令Ｖｉｎと駆動状態ｖｆｂ２との論理不一致により、半導体素子１の異常を検出可能である。
図４は、一実施形態の電力変換装置の動作の他の例を説明するための図である。
ここでは、半導体素子１のゲートが短絡しているときの、制御部３から出力されたゲート指令Ｖｉｎ、半導体素子１のゲート電圧Ｖｇｅ、半導体素子１のゲート電流Ｉshunt、および、半導体素子１の駆動状態ｖｆｂ２の波形の一例を示している。
ゲート指令Ｖｉｎをオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移させたとき、半導体素子１のゲート電圧Ｖｇｅもゲート指令Ｖｉｎに同期してハイ（Ｈ）、ロー（Ｌ）、ハイ（Ｈ）、ロー（Ｌ）と推移している。
また、半導体素子１のゲート電流Ｉshuntは、ゲートが短絡しているためにゲート指令Ｖｉｎと同様に推移している。すなわち、ゲート指令Ｖｉｎがオン（ＯＮ）のときに正の電流が流れ、ゲート指令Ｖｉｎがオフ（ＯＦＦ）のときに負の電流が流れる。なお、本実施形態では、ゲートドライバ２から半導体素子１へ流れる電流の方向を正とした。
上記の結果、駆動状態ｖｆｂ２は、ゲート指令Ｖｉｎを反転させた波形となる。すなわち、ゲート指令をオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移させたとき、駆動状態ｖｆｂ２は、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）と推移することとなり、ゲート指令Ｖｉｎと一致していない。
図５は、一実施形態の電力変換装置の動作の他の例を説明するための図である。
ここでは、半導体素子１のゲートが開放されているときの、制御部３から出力されたゲート指令Ｖｉｎ、半導体素子１のゲート電圧Ｖｇｅ、半導体素子１のゲート電流Ｉshunt、および、半導体素子１の駆動状態ｖｆｂ２の波形の一例を示している。
ゲート指令Ｖｉｎをオン（ＯＮ）、オフ（ＯＦＦ）、オン（ＯＮ）、オフ（ＯＦＦ）と推移させたとき、半導体素子１のゲート電圧Ｖｇｅもゲート指令Ｖｉｎに同期してハイ（Ｈ）、ロー（Ｌ）、ハイ（Ｈ）、ロー（Ｌ）と推移している。
また、半導体素子１のゲートが開放されているため、ゲート電流Ｉshuntは略流れない。なお、図５に示した例では、シャント抵抗１２の両端の電位差により微小な電流値が検出されている。
上記の結果、駆動状態ｖｆｂ２は、一定値に固定されるため、ゲート指令Ｖｉｎと駆動状態ｖｆｂ２との論理不一致により、半導体素子１および半導体素子１周辺の異常を検出可能となる。
以上、本実施形態の電力変換装置では、ゲートドライバ２において、シャント抵抗１２によるゲート電流検出手段を有し、論理回路によりゲート電流の通電から収束を検出し、ゲート電流値を用いて半導体素子１の駆動状態を判定し、制御部３がゲート指令と駆動状態との論理の不一致を以て半導体素子１および半導体素子１周辺の異常検出することができる。
図６は、一実施形態の電力変換装置およびそのゲートドライバの他の構成例を概略的に示す図である。
ここでは、電力変換装置の半導体素子１が並列に接続された複数の素子を備えた例を示している。半導体素子１が複数の素子を備えている場合であっても、シャント抵抗１２はゲート抵抗１１１、１１２の前段の１か所に設けられていればよい。したがって、複数の素子のそれぞれに対して駆動状態の異常を検出する検出回路を設ける必要はなく、１つの検出回路のみで半導体素子１および半導体素子１周辺の異常を検出することが可能である。
すなわち、本実施形態の電力変換装置によれば、複数の素子を並列した半導体素子１を採用した際にも１つの駆動状態の検出回路のみで異常を検出することが可能であり、かつ半導体素子１の過電流や、ゲートドライバ２と半導体素子１との間の配線の断線などの異常を検出することができる。したがって、本実施形態によれば、電力変換装置の製造コストを抑制するとともに、高機能化を実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１ａ－１ｆ…半導体素子、２…ゲートドライバ、３…制御部、４…電圧検出部、５ａ－５ｃ…電流検出部、１１、１１１、１１２…ゲート抵抗、１２…シャント抵抗（ゲート電流検出器）、１３…ゲートドライブ回路、１４…作動増幅回路、１５ａ…コンパレータ（ターンオン電流検出回路）、１５ｂ…コンパレータ（ターンオフ電流検出回路）、１６…セットリセットフリップフロップ回路、１７…ＮＯＲゲート回路、１８…ＥＸＯＲゲート回路
複数の半導体素子１ａ－１ｆは電圧駆動型半導体素子であって、例えば、MOSFET（metal-oxide-semiconductor field-effect transistor）、IGBT（insulated gate bipolar transistor）などの半導体素子を含む。複数の半導体素子１ａ－１ｆの各々は、電力変換装置の三相レグ各々の上アームと下アームとに配置されている。すなわち、半導体素子１ａはＵ相上アームに配置され、半導体素子１ｄはＵ相下アームに配置されている。半導体素子１ｂはＶ相上アームに配置され、半導体素子１ｅはＶ相下アームに配置されている。半導体素子１ｃはＷ相上アームに配置され、半導体素子１ｆはＷ相下アームに配置されている。半導体素子１ａ－１ｆのゲートは、ゲート配線を介してゲートドライバ２と電気的に接続されている。
ドライバ回路は、ゲート抵抗１１、シャント抵抗（ゲート電流検出器）１２、ゲートドライブ回路１３、差動増幅回路１４、コンパレータ１５ａ、１５ｂ、セットリセットフリップフロップ（ＲＳ－ＦＦ）回路１６、ＮＯＲゲート回路（否定論理和ゲート回路）１７、ＥＸＯＲゲート回路（排他的論理和ゲート回路）１８を備えている。
シャント抵抗１２は、ゲートドライブ回路１３の出力端とゲート抵抗１１との間に介在している。シャント抵抗１２の両端の電位は、差動増幅回路１４に供給されている。
差動増幅回路１４は、シャント抵抗１２の両端の電位の値を用いて、シャント抵抗１２の電圧を増幅して出力する。なお、シャント抵抗１２は例えば１００ｍΩ以下の低抵抗であり、その両端に発生する電圧は１Ｖ以下となる。差動増幅回路１４は、シャント抵抗１２の両端電圧を信号処理しやすい電圧に増幅して出力する。
コンパレータ（ターンオン電流検出回路）１５ａは、正入力端子に差動増幅回路１４の出力値が入力され、負入力端子に閾値（＞０）が入力される。すなわち、コンパレータ１５ａの出力値は、半導体素子１のゲートに所定の閾値を超える正電流が流れているときに正となり、半導体素子１のゲートにターンオンに対応した正電流が流れていることを検出することができる。
コンパレータ（ターンオフ電流検出回路）１５ｂは、正入力端子に閾値（＜０）が入力され、負入力端子に差動増幅回路１４の出力値が入力される。すなわち、コンパレータ１５ｂの出力値は、半導体素子１のゲートに所定の閾値未満の負電流が流れているときに正となり、半導体素子１のゲートにターンオフに対応した負電流が流れていることを検出することができる。
１、１ａ－１ｆ…半導体素子、２…ゲートドライバ、３…制御部、４…電圧検出部、５ａ－５ｃ…電流検出部、１１、１１１、１１２…ゲート抵抗、１２…シャント抵抗（ゲート電流検出器）、１３…ゲートドライブ回路、１４…差動増幅回路、１５ａ…コンパレータ（ターンオン電流検出回路）、１５ｂ…コンパレータ（ターンオフ電流検出回路）、１６…セットリセットフリップフロップ回路、１７…ＮＯＲゲート回路、１８…ＥＸＯＲゲート回路

Claims (4)

  1. 直流リンク間において上アームと下アームとのそれぞれに配置された半導体素子を備え、前記上アームと前記下アームとの間の交流端にて交流負荷と電気的に接続される電力変換回路と、
    前記直流リンク間の電圧を検出する電圧検出器と、
    前記交流端に流れる電流を検出する電流検出器と、
    前記電圧検出器で得られた電圧値と前記電流検出器で得られた電流値とから、前記半導体素子の動作を指示するゲート指令を生成する制御部と、
    前記ゲート指令に基づいて前記半導体素子を駆動するゲートドライバと、を備え、
    前記ゲートドライバは、前記半導体素子のゲート電流を検出するゲート電流検出器と、前記ゲート電流から前記半導体素子の駆動状態を判定する回路とを含み、前記駆動状態に相当する値を前記制御部へ出力する、電力変換装置。
  2. 前記ゲートドライバは、前記ゲート電流検出器と、前記ゲートドライバから前記半導体素子に前記ゲート電流が流入する方向を正としたとき、正の閾値との比較により前記半導体素子のターンオン時の前記ゲート電流を検出するターンオン電流検出回路と、負の閾値との比較により前記半導体素子のターンオフ時の前記ゲート電流を検出するターンオフ電流検出回路と、前記ターンオン電流検出回路と前記ターンオフ電流検出回路との検出結果を用いて前記駆動状態に相当する値を生成する論理回路と、備える請求項１に記載の電力変換装置。
  3. 前記論理回路は、セットリセットフリップフロップ回路と、否定論理和ゲート回路と、排他的論理和ゲート回路と、を備え、
    前記ターンオン電流検出回路の出力を前記セットリセットフリップフロップ回路のセット端子および前記否定論理和ゲート回路の入力とし、前記ターンオフ電流検出回路の出力を前記セットリセットフリップフロップ回路のリセット端子および前記否定論理和ゲート回路の入力とし、前記セットリセットフリップフロップ回路の反転出力と前記否定論理和ゲート回路の出力とを前記排他的論理和ゲート回路の入力とし、前記排他的論理和ゲート回路の出力を前記半導体素子の前記駆動状態に相当する値とする、請求項２記載の電力変換装置。
  4. 前記制御部は、前記ゲート指令と前記駆動状態に相当する値と比較して、前記半導体素子の異常を検出する請求項１乃至請求項３のいずれか１項記載の電力変換装置。
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