JPWO2018216318A1 - 半導体モジュールおよびその製造方法 - Google Patents

半導体モジュールおよびその製造方法 Download PDF

Info

Publication number
JPWO2018216318A1
JPWO2018216318A1 JP2019519483A JP2019519483A JPWO2018216318A1 JP WO2018216318 A1 JPWO2018216318 A1 JP WO2018216318A1 JP 2019519483 A JP2019519483 A JP 2019519483A JP 2019519483 A JP2019519483 A JP 2019519483A JP WO2018216318 A1 JPWO2018216318 A1 JP WO2018216318A1
Authority
JP
Japan
Prior art keywords
alignment mark
semiconductor module
semiconductor
mark piece
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019519483A
Other languages
English (en)
Other versions
JP6823717B2 (ja
Inventor
浩由 東坂
浩由 東坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2018216318A1 publication Critical patent/JPWO2018216318A1/ja
Application granted granted Critical
Publication of JP6823717B2 publication Critical patent/JP6823717B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Wire Bonding (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

半導体モジュールは、基材（１０）と、基材（１０）の表面に設けられたアライメントマーク（Ｍ）と、アライメントマーク（Ｍ）に並置されて基材（１０）の表面に各々設けられ、且つ、互いが分離された複数の半導体素子（２１ａ，２１ｂ）とを備える。これにより、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよび半導体モジュールの製造方法を提供する。

Description

援用記載
本出願は２０１７年５月２６日に出願された日本出願の特願２０１７−１０４７６３に対して、優先権の利益を主張するものであり、その日本出願に記載された全ての記載内容を援用するものである。
この発明は、アライメントマークを備えた半導体モジュールおよびその製造方法に関する。
従来の半導体モジュールとしては、ＬＳＩチップ上に複数のＬＥＤチップを搭載するものがある(チップｏｎチップ)。例えば、ＬＥＤチップを駆動制御するＬＳＩチップ上に、ＲＧＢの各ＬＥＤチップを搭載した半導体モジュールである。
このような半導体モジュールの製造方法としては、ＬＳＩチップ上にＬＥＤチップを個別若しくは複数個ずつピックアップして、ＬＳＩチップ上に、例えば１００個のＬＥＤチップを搭載するものであった。
特開２００９−１６４５２１号公報
上記のような従来の半導体モジュールの製造方法では、ＬＳＩチップとＬＥＤチップとの位置合わせ精度が重要となる。
すなわち、半導体モジュールでは、位置ズレにより、各ＬＥＤチップの位置精度が低くなって目に違和感を与えることもある。また、多数個のＬＥＤを全て設計通りにして上記違和感を与えないようにするには、高い位置合わせ精度が必要で、非常に高価なものとなった。
また、半導体モジュールの製造方法においても、多数個のＬＥＤを全て設計通りに位置合わせすることは困難であり、その後の両チップの接合工程によって位置ズレを起こすという不具合もあった。
そこで、複数個のＬＥＤチップを第２の基材に予め搭載し、それをＬＳＩチップと接合した後、第２の基材を剥がすことが考えられる。この際、複数個のＬＥＤチップとＬＳＩチップとの位置合わせにアライメントマーク(ＬＥＤチップ側に設けられた第１のアライメントマーク片とＬＳＩチップ側に設けられた第２のアライメントマーク片)を用いる。
このような上記半導体モジュールの製造工程において、アライメントマークは、一方の半導体チップと他方の半導体チップとの位置合わせや接続が終った後には不要となる。
しかしながら、アライメントマーク片同士が接続されていないために、その後工程において上記一方の半導体チップが搭載された第２の基材を剥がす際に、該第２の基材と一緒にアライメントマークが排除されず、該第２の基材からアライメントマークが剥がれ・浮遊・落下して、異物として残るために信頼性が低下するという問題があった。
なお、特許文献１(特開２００９−１６４５２１号公報)には、ダイシング時にプロセスマークが飛散するのを防止できる半導体装置とその製造方法が開示されているが、予め基材に形成された複数の半導体素子を基材に貼り合わせて、複数の半導体素子が搭載されていた基材のみを剥がすときにアライメントマークの剥がれを防ぐものではない。
本発明は、上記に鑑み、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよびその半導体モジュールの製造方法の提供を目的とする。
この発明の一態様に係る半導体モジュールは、
基材と、
上記基材の表面に設けられたアライメントマークと、
上記アライメントマークに並置されて上記基材の表面に各々設けられ、且つ、互いが分離された複数の半導体素子と
を備えたことを特徴とする。
また、この発明の一態様に係る半導体モジュールの製造方法は、
第１のアライメントマーク片が表面に設けられた第１の基材と、
第２のアライメントマーク片と、該第２のアライメントマーク片に並置され、且つ、互いが分離された複数の半導体素子とが表面に設けられた第２の基材と
を用いた半導体モジュールの製造方法であって、
上記第１のアライメントマーク片と上記第２のアライメントマーク片との重ね合わせを用いて上記第１の基材と上記複数の半導体素子の位置合わせを行う位置合わせ工程と、
上記位置合わせ工程の後、上記第２の基材の上記複数の半導体素子と上記第１の基材とを接合すると共に、上記第１の基材と上記第２のアライメントマーク片とを接合する接合工程と
を有することを特徴とする。
以上より明らかなように、この発明によれば、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよび半導体モジュールの製造方法の提供を目的とする。
図１はこの発明の第１実施形態の半導体モジュールの製造方法においてサファイア基板上に半導体積層を形成する工程を示す断面図である。 図２は上記サファイア基板の半導体積層に電極を形成する工程を示す断面図である。 図３は上記サファイア基板の半導体積層に分離溝を形成する工程を示す図である。 図４はＳｉ回路基板の断面図である。 図５は上記サファイア基板とＳｉ回路基板を貼り合わせる工程を示す断面図である。 図６は上記サファイア基板とＳｉ回路基板との間に液状硬化性樹脂を充填する工程を示す断面図である。 図７は上記Ｓｉ回路基板上のサファイア基板を剥離する工程を示す断面図である。 図８は上記Ｓｉ回路基板のアライメントマークとサファイア基板のアライメントマークの平面図である。 図９は上記第１実施形態の半導体モジュールの第１変形例である。 図１０は上記半導体モジュールの第２変形例である。 図１１は上記半導体モジュールの第３変形例である。 図１２は上記第１実施形態の半導体モジュールのアライメントマークの配置例である。 図１３は上記半導体モジュールのアライメントマークの他の配置例である。
以下、この発明の半導体モジュールおよびその製造方法を図示の実施の形態により詳細に説明する。
〔第１実施形態〕
図１〜図７はこの発明の第１実施形態の半導体モジュールの製造方法の各工程を説明する図であり、図１〜図７に従って半導体モジュールの製造方法を以下に説明する。
この第１実施形態の半導体モジュールの製造方法では、図１に示すように、まず、第２の基材の一例としてのサファイア基板２０上に、エピタキシャル成長により発光層を含む半導体積層２１を形成する。
次に、図２に示すように、サファイア基板２０の半導体積層２１上に複数の電極２２および第２のアライメントマーク片２５の一部となる金属層２３を形成する。電極２２は、第２接続パターンの一例である。
次に、図３に示すように、サファイア基板２０の半導体積層２１をパターンニングすることにより分離溝２６を形成する。この分離溝２６は、電極２２間の中間に格子状に形成される。これにより、サファイア基板２０上に互いに間隔をあけて格子状に配置された複数の発光素子２１ａを形成する。このとき、半導体積層２１のパターンニングにより、複数の発光素子２１ａと並置された第２のアライメントマーク片２５を形成する。この第２のアライメントマーク片２５は、半導体積層と、電極２２と同じ導電性材料からなる金属層２３を含む。
この第１実施形態の複数の発光素子２１ａは、ＧａＮ系半導体を用いた発光素子である。
次に、図４に示すように、第１の基材の一例としてのＳｉ回路基板１０の表面に複数の電極１１と第１のアライメントマーク片１５を形成する。電極１１は、第１接続パターンの一例である。
この複数の電極１１と第１のアライメントマーク片１５の形成時にＳｉ回路基板１０の表面に配線(図示せず)を形成する。このＳｉ回路基板１０には、複数の発光素子２１ａを駆動制御する集積回路が形成されている。
次に、Ｓｉ回路基板１０上に絶縁膜１２を形成し、複数の電極１１の一部が露出するように、ドライエッチングやウエットエッチングなどにより絶縁膜１２をパターンニングする。
次に、Ｓｉ回路基板１０の複数の電極１１の一部の露出領域を覆うようにバンプ１３を夫々形成する。
次に、図５に示すように、サファイア基板２０とＳｉ回路基板１０を貼り合わせる。このとき、サファイア基板２０側の第２のアライメントマーク片２５とＳｉ回路基板１０の第１のアライメントマーク片１５を用いて、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１を位置合わせした後、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１とを、加熱圧着法や超音波接合法などによりバンプ１３を介して接続する。
ここで、サファイア基板２０側の第２のアライメントマーク片２５とＳｉ回路基板１０の電極１１とがバンプ１３を介して接続される。これにより、第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭを構成している。
次に、図６に示すように、サファイア基板２０側の発光素子２１ａとＳｉ回路基板１０との間に液状硬化性樹脂を毛細管現象により充填する(アンダーフィル充填工程)。
上記アンダーフィル充填条件として、温度範囲５０℃〜２００℃が望ましい。さらに、温度範囲８０℃〜１７０℃が望ましく、最も望ましいのは温度範囲１００℃〜１５０℃である。
そして、充填した液状硬化性樹脂を熱硬化させて、樹脂層３０を形成する。
次に、図７に示すように、Ｓｉ回路基板１０上のサファイア基板２０を剥離する。ここで、サファイア基板２０の剥離には、レーザーリフトオフ法などを用いる。これにより、半導体モジュールの基本構成ができあがり、後工程でアライメントマークＭによる位置ずれの検査をしたり保護膜などを形成したりして、半導体モジュールが完成する。
図８は上記Ｓｉ回路基板１０の第１のアライメントマーク片１５とサファイア基板２０の第２のアライメントマーク片２５の平面図を示している。
図８に示すように、第１のアライメントマーク片１５は、正方形の枠形状をしており、第２のアライメントマーク片２５は、十字形状をしている。
サファイア基板２０とＳｉ回路基板１０の貼り合わせにおいて、第１のアライメントマーク片１５内の中央に第２のアライメントマーク片２５が位置するようにすることによって、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１との位置合わせをしている。
上記第１実施形態の半導体モジュールの製造方法では、１組の第１,第２のアライメントマーク片１５,２５で１００個の発光素子２１ａを位置合わせすることにより、１００個の発光素子２１ａの位置精度を確保でき、発光素子２１ａの配置ムラを防止する。これにより、上記半導体モジュールを用いた表示装置が人の目に違和感を与えることがなくなる。また、低コストで発光素子２１ａの位置合わせが高い精度で実現できる。
上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを複数工程の位置決め手段として共用できる。
また、上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを、後の検査工程において検査用パターンとして用いることにより共用できる。例えば、図８に示すように、第１のアライメントマーク片１５の対向する辺と第２のアライメントマーク片２５の凸部分の辺との間隔Ｘ１,Ｘ２を測定して、その間隔Ｘ１,Ｘ２に基づいて第１のアライメントマーク片１５と第２のアライメントマーク片２５の位置ずれを検査する。
上記構成の半導体モジュールによれば、Ｓｉ回路基板１０(第１の基材)と、Ｓｉ回路基板１０の表面に設けられたアライメントマークＭと、アライメントマークＭに並置されてＳｉ回路基板１０の表面に各々設けられ、且つ、互いが分離された複数の発光素子２１ａ(半導体素子)とを備えているので、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
また、上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭが形成されているので、複数の発光素子２１ａが予め搭載されたサファイア基板２０(第２の基材)をＳｉ回路基板１０(第１の基材)と接合したときに、サファイア基板２０に設けられた第２のアライメントマーク片２５が、第１のアライメントマーク片１５が形成されたＳｉ回路基板１０に接合され、第１,第２のアライメントマーク片１５,２５でアライメントマークＭが形成される。これにより、サファイア基板２０のみを剥がす製造工程でアライメントマークＭがＳｉ回路基板１０から剥がれるのを確実に防止できる。
また、上記アライメントマークＭの表面と複数の発光素子２１ａの表面とが略同一平面上にすることによって、表面に例えば保護膜などを形成する際に、接続された第１,第２のアライメントマーク片１５,２５を段差防止手段として活用できる。
また、上記半導体モジュールの製造方法によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５との重ね合わせを用いてＳｉ回路基板１０(第１の基材)と複数の発光素子２１ａ(半導体素子)の位置合わせを行った後に、サファイア基板２０(第２の基材)の複数の発光素子２１ａとＳｉ回路基板１０とを接合すると共に、Ｓｉ回路基板１０と第２のアライメントマーク片２５とを接合する。これにより、後のサファイア基板２０を剥離する工程において、第１,第２のアライメントマーク片１５,２５の飛散を防止することができる。
また、第１,第２のアライメントマーク片１５,２５を用いてＳｉ回路基板１０の電極１１と複数の発光素子２１ａの位置合わせが正確にでき、複数の発光素子２１ａの配置ムラを防止できる。
なお、図５では、第２のアライメントマーク片２５と電極２２の側面が略同一であったのに対して、図９に示す第１変形例では、第２のアライメントマーク片２５の側面に対して電極２３の側面が内側にある。
また、図５では、第１のアライメントマーク片１５が絶縁膜１２に覆われていたが、図１０に示す第２変形例では、絶縁膜１２をパターンニングして第１のアライメントマーク片１５の一部を露出させて、第１のアライメントマーク片１５の露出部分上にバンプ１３を形成している。
また、図１０では、第２のアライメントマーク片２５と電極２３の側面が略同一であったのに対して、図１１に示す第３変形例では、第２のアライメントマーク片２５の側面に対して電極２３の側面が内側にある。
なお、図１０,図１１の場合、図８の平面図では、第１のアライメントマーク片１５の代わりに、正方形の枠形状のバンプ１３となる。なお、バンプ１３は、正方形の枠形状以外にも、長方形などの枠形状であっても良い。
上記第１実施形態の半導体モジュールでは、基材１０と複数の発光素子２１ａ(半導体素子)は、電極１１(第１接続パターン)と電極２２(第２接続パターン)によって接続されて電流経路をなしている。これに対して、第１のアライメントマーク片１５と第２のアライメントマーク片２５との間は非電流経路である。
〔第２実施形態〕
上記第１実施形態では、１組の第１,第２のアライメントマーク片１５,２５で１００個の発光素子２１ａが位置合わせされた半導体モジュールおよびその製造方法について説明したが、この発明の第２実施形態の半導体モジュールおよびその製造方法では、１万個、２万個、３万個または５万個の発光素子を１組の第１,第２のアライメントマーク片で位置合わせする。
なお、１万個、２万個、３万個または５万個の発光素子を複数組みの第１,第２のアライメントマーク片で位置合わせをしてもよい。
上記第２実施形態の半導体モジュールの製造方法は、第１実施形態の半導体モジュールの製造方法と同様の効果を有する。
〔第３実施形態〕
上記第１,第２実施形態では、半導体素子として発光素子２１ａをＳｉ回路基板１０(第１の基材)上に搭載する半導体モジュールおよびその製造方法について説明したが、この発明の第３実施形態の半導体モジュールおよびその製造方法では、発光素子以外の他の構成の半導体素子を第１の基材上に複数搭載する。例えば、メモリーチップ(第１の基材)上に制御ＩＣチップを搭載したスタック構造としてもよい。
上記第３実施形態の半導体モジュールの製造方法は、第１実施形態の半導体モジュールの製造方法と同様の効果を有する。
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１〜第３実施形態で記載した内容を適宜組み合わせたものを、この発明の一実施形態としてもよい。
また、上記アライメントマークは、複数の半導体素子の外周部に複数あっても良いことは言うまでもない。
例えば、図１２に示すように、複数の半導体素子が格子状に配列された半導体モジュールにおいて、水平方向に並んだ一対のアライメントマークＭ１,Ｍ１を設けると共に、垂直方向に並んだ一対のアライメントマークＭ２,Ｍ２を設けてもよいし、図１３に示すように、斜め方向に沿って一対のアライメントマークＭ３,Ｍ３を設けてもよい(図１３では水平方向に対して略４５ｄｅｇ斜め方向)。
さらに、上記アライメントマークと重ならない位置で、複数の半導体素子の外周部に位置する基材上に、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンと同材料からなる検査パターンを別途備える構成であっても良いことは言うまでもない。
この発明および実施形態をまとめると、次のようになる。
この発明の一態様に係る半導体モジュールは、
基材１０と、
上記基材１０の表面に設けられたアライメントマークＭと、
上記アライメントマークＭに並置されて上記基材１０の表面に各々設けられ、且つ、互いが分離された複数の半導体素子２１ａと
を備えたことを特徴とする。
上記構成によれば、基材１０と、基材１０の表面に設けられたアライメントマークＭと、アライメントマークＭに並置されて基材１０の表面に各々設けられ、且つ、互いが分離された複数の半導体素子２１ａとを備えているので、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
また、一実施形態の半導体モジュールでは、
上記アライメントマークＭは、第１のアライメントマーク片１５と第２のアライメントマーク片２５とで構成されている。
上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭが構成されているので、複数の半導体素子２１ａが予め搭載された基板を基材１０と接合したときに、基板と基材１０に設けられた第１,第２のアライメントマーク片１５,２５同士が接合されることにより、基板のみを剥がす製造工程でアライメントマークＭが基材１０から剥がれるのを確実に防止できる。
また、一実施形態の半導体モジュールでは、
上記アライメントマークＭ上の表面と上記複数の半導体素子２１ａの表面とが略同一平面上にある。
上記実施形態によれば、アライメントマークＭの表面と複数の半導体素子２１ａの表面とを略同一平面上にすることによって、表面に例えば保護膜などを形成する際に、アライメントマークＭを段差防止手段として活用できる。
また、この発明の一態様に係る半導体モジュールの製造方法は、
第１のアライメントマーク片１５が表面に設けられた第１の基材１０と、
第２のアライメントマーク片２５と、該第２のアライメントマーク片２５に並置され、且つ、互いが分離された複数の半導体素子２１ａとが表面に設けられた第２の基材２０と
を用いた半導体モジュールの製造方法であって、
上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５との重ね合わせを用いて上記第１の基材１０と上記複数の半導体素子２１ａの位置合わせを行う位置合わせ工程と、
上記位置合わせ工程の後、上記第２の基材２０の上記複数の半導体素子２１ａと上記第１の基材１０とを接合すると共に、上記第１の基材１０と上記第２のアライメントマーク片２５とを接合する接合工程と
を有することを特徴とする。
上記構成によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５との重ね合わせを用いて第１の基材１０と複数の半導体素子２１ａの位置合わせを行った後に、第２の基材２０の複数の半導体素子２１ａと第１の基材１０とを接合すると共に、第１の基材１０と第２のアライメントマーク片２５とを接合するので、後の第２の基材２０を剥離する工程において第１,第２のアライメントマーク片１５,２５の飛散を防止できる。したがって、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる。
また、第１,第２のアライメントマーク片１５,２５を用いて基材と複数の半導体素子２１ａの位置合わせが正確にでき、複数の半導体素子２１ａの配置ムラを防止できる。
また、一実施形態の半導体モジュールの製造方法では、
上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とを組み合わせたパターンを後工程で用いた。
上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを複数工程の位置決め手段として共用できる。
また、一実施形態の半導体モジュールの製造方法では、
上記後工程が、上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とを組み合わせたパターンを検査用パターンとして用いる検査工程を有する。
上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを、後の検査工程において検査用パターンとして用いることにより共用できる。
また、この発明の一態様に係る半導体モジュールは、
基材１０と、上記基材１０の表面に配置された複数の半導体素子２１ａおよびアライメントマークＭからなる半導体モジュールであって、
上記基材１０の表面には、第１接続パターン１１が設けられており、上記複数の半導体素子２１ａの上記基材１０側には第２接続パターン２２が設けられており、
上記基材１０と上記複数の半導体素子２１ａは、上記第１接続パターン１１と上記第２接続パターン２２によって接続されており、
上記基材１０の表面には、上記第１接続パターン１１と同材料によって形成された第１のアライメントマーク片１５が設けられており、上記第１のアライメントマーク片１５上には、上記第２接続パターン２２および上記半導体素子２１ａと同材料によって構成された第２のアライメントマーク片２５が形成され、
上記アライメントマークＭは、上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とからなることを特徴とする。
上記構成によれば、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
また、一実施形態の半導体モジュールでは、
上記基材１０と上記複数の半導体素子２１ａは、上記第１接続パターン１１と上記第２接続パターン２２によって接続されて電流経路をなし、
上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５との間は非電流経路である。
また、一実施形態の半導体モジュールでは、
上記アライメントマークＭ１〜Ｍ３が、上記複数の半導体素子２１ａの外周部に、複数配置されている。
１０…Ｓｉ回路基板(第１の基材、基材)
１１…電極
１２…絶縁膜
１３…バンプ
１５…第１のアライメントマーク片
２０…サファイア基板(第２の基材)
２１…半導体積層
２１ａ…発光素子(半導体素子)
２２…電極
２３…金属層
２５…第２のアライメントマーク片
Ｍ,Ｍ１〜Ｍ３…アライメントマーク

Claims (9)

  1. 基材と、
    上記基材の表面に設けられたアライメントマークと、
    上記アライメントマークに並置されて上記基材の表面に各々設けられ、且つ、互いが分離された複数の半導体素子と
    を備えたことを特徴とする半導体モジュール。
  2. 請求項１に記載の半導体モジュールにおいて、
    上記アライメントマークは、第１のアライメントマーク片と第２のアライメントマーク片とで構成されていることを特徴とする半導体モジュール。
  3. 請求項１に記載の半導体モジュールにおいて、
    上記アライメントマークの表面と上記複数の半導体素子の表面とが略同一平面上にあることを特徴とする半導体モジュール。
  4. 第１のアライメントマーク片が表面に設けられた第１の基材と、
    第２のアライメントマーク片と、該第２のアライメントマーク片に並置され、且つ、互いが分離された複数の半導体素子とが表面に設けられた第２の基材と
    を用いた半導体モジュールの製造方法であって、
    上記第１のアライメントマーク片と上記第２のアライメントマーク片との重ね合わせを用いて上記第１の基材と上記複数の半導体素子の位置合わせを行う位置合わせ工程と、
    上記位置合わせ工程の後、上記第２の基材の上記複数の半導体素子と上記第１の基材とを接合すると共に、上記第１の基材と上記第２のアライメントマーク片とを接合する接合工程と
    を有することを特徴とする半導体モジュールの製造方法。
  5. 請求項４に記載の半導体モジュールの製造方法において、
    上記第１のアライメントマーク片と上記第２のアライメントマーク片とを組み合わせたパターンを後工程で用いたことを特徴とする半導体モジュールの製造方法。
  6. 請求項５に記載の半導体モジュールの製造方法において、
    上記後工程が、上記第１のアライメントマーク片と上記第２のアライメントマーク片とを組み合わせたパターンを検査用パターンとして用いる検査工程を有することを特徴とする半導体モジュールの製造方法。
  7. 基材と、上記基材の表面に配置された複数の半導体素子およびアライメントマークからなる半導体モジュールであって、
    上記基材の表面には、第１接続パターンが設けられており、上記複数の半導体素子の上記基材側には第２接続パターンが設けられており、
    上記基材と上記複数の半導体素子は、上記第１接続パターンと上記第２接続パターンによって接続されており、
    上記基材の表面には、上記第１接続パターンと同材料によって形成された第１のアライメントマーク片が設けられており、上記第１のアライメントマーク片上には、上記第２接続パターンおよび上記半導体素子と同材料によって構成された第２のアライメントマーク片が形成され、
    上記アライメントマークは、上記第１のアライメントマーク片と上記第２のアライメントマーク片とからなることを特徴とする半導体モジュール。
  8. 請求項７に記載の半導体モジュールにおいて、
    上記基材と上記複数の半導体素子は、上記第１接続パターンと上記第２接続パターンによって接続されて電流経路をなし、
    上記第１のアライメントマーク片と上記第２のアライメントマーク片との間は非電流経路であることを特徴とする半導体モジュール。
  9. 請求項１〜３,７,８のいずれか１つに記載の半導体モジュールにおいて、
    上記アライメントマークが、上記複数の半導体素子の外周部に、複数配置されていることを特徴とする半導体モジュール。
JP2019519483A 2017-05-26 2018-03-13 半導体モジュールおよびその製造方法 Active JP6823717B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017104763 2017-05-26
JP2017104763 2017-05-26
PCT/JP2018/009646 WO2018216318A1 (ja) 2017-05-26 2018-03-13 半導体モジュールおよびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2018216318A1 true JPWO2018216318A1 (ja) 2020-03-26
JP6823717B2 JP6823717B2 (ja) 2021-02-03

Family

ID=64395405

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019519483A Active JP6823717B2 (ja) 2017-05-26 2018-03-13 半導体モジュールおよびその製造方法

Country Status (5)

Country Link
US (1) US11251134B2 (ja)
JP (1) JP6823717B2 (ja)
CN (1) CN110678958A (ja)
TW (1) TW201901846A (ja)
WO (1) WO2018216318A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018089B2 (en) * 2019-01-08 2021-05-25 Innolux Corporation Display devices and methods for manufacturing the same
EP3933944A4 (en) * 2019-02-26 2022-11-16 Kyocera Corporation MICRO-LED ELEMENT MOUNTED SUBSTRATE AND DISPLAY DEVICE USING THE SAME
US11164844B2 (en) * 2019-09-12 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Double etch stop layer to protect semiconductor device layers from wet chemical etch
US11545474B2 (en) * 2020-05-11 2023-01-03 Semileds Corporation Method and system for transferring alignment marks between substrate systems
EP3958308A1 (en) * 2020-08-19 2022-02-23 Lumileds LLC Lighting element alignment
TWI799272B (zh) * 2022-03-01 2023-04-11 南亞科技股份有限公司 具有疊置標記結構之半導體元件結構的製備方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330604A (ja) * 1998-05-08 1999-11-30 Sony Corp 光電変換素子およびその製造方法
JP2002344028A (ja) * 2001-05-16 2002-11-29 Sony Corp 素子の転写方法及び画像表示装置の製造方法
JP2012238795A (ja) * 2011-05-13 2012-12-06 Stanley Electric Co Ltd 半導体素子の製造方法
JP2014239157A (ja) * 2013-06-07 2014-12-18 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP2015103541A (ja) * 2013-11-21 2015-06-04 スタンレー電気株式会社 半導体発光素子アレイおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268669A (ja) * 2004-03-19 2005-09-29 Sanyo Electric Co Ltd 半導体装置の製造方法
US7135771B1 (en) * 2005-06-23 2006-11-14 Intel Corporation Self alignment features for an electronic assembly
JP5326282B2 (ja) 2008-01-10 2013-10-30 富士通セミコンダクター株式会社 半導体装置とその製造方法、及び露光用マスク
JP5927756B2 (ja) * 2010-12-17 2016-06-01 ソニー株式会社 半導体装置及び半導体装置の製造方法
JP6076123B2 (ja) * 2013-02-14 2017-02-08 オリンパス株式会社 半導体基板、撮像素子、および撮像装置
CN111338515B (zh) * 2013-10-22 2023-09-15 富士胶片株式会社 触摸面板用电极、触摸面板以及显示装置
US9595497B2 (en) * 2014-06-13 2017-03-14 Apple Inc. Display with low reflectivity alignment structures
CN106154613B (zh) * 2016-06-30 2018-09-18 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330604A (ja) * 1998-05-08 1999-11-30 Sony Corp 光電変換素子およびその製造方法
JP2002344028A (ja) * 2001-05-16 2002-11-29 Sony Corp 素子の転写方法及び画像表示装置の製造方法
JP2012238795A (ja) * 2011-05-13 2012-12-06 Stanley Electric Co Ltd 半導体素子の製造方法
JP2014239157A (ja) * 2013-06-07 2014-12-18 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP2015103541A (ja) * 2013-11-21 2015-06-04 スタンレー電気株式会社 半導体発光素子アレイおよびその製造方法

Also Published As

Publication number Publication date
WO2018216318A1 (ja) 2018-11-29
JP6823717B2 (ja) 2021-02-03
TW201901846A (zh) 2019-01-01
US20200185333A1 (en) 2020-06-11
US11251134B2 (en) 2022-02-15
CN110678958A (zh) 2020-01-10

Similar Documents

Publication Publication Date Title
JPWO2018216318A1 (ja) 半導体モジュールおよびその製造方法
TWI733146B (zh) 可撓式顯示裝置
TWI364801B (en) Dice rearrangement package structure using layout process to form a compliant configuration
JP6126752B2 (ja) 半導体装置及びその製造方法
JP5232185B2 (ja) 半導体装置の製造方法
TWI550729B (zh) Semiconductor device manufacturing method and semiconductor device
US10679916B2 (en) Circuit module and manufacturing method thereof
US9449949B2 (en) Method for manufacturing semiconductor device and semiconductor device
JP2012227470A (ja) 半導体発光装置及びその製造方法
JP2014110333A (ja) Ｌｅｄ装置及びその製造方法
TW201448188A (zh) 影像感測晶片封裝體及其形成方法
US9537019B2 (en) Semiconductor device
JP2002134660A (ja) 半導体装置およびその製造方法
US9613894B2 (en) Electronic package
JP2010050150A (ja) 半導体装置及び半導体モジュール
JP2010103348A (ja) 半導体装置及びその製造方法
TWI601251B (zh) 包含不同佈線圖案的覆晶薄膜、包含其之可撓性顯示裝置以及可撓性顯示裝置之製造方法
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP2011166055A (ja) 半導体発光装置の製造方法
JP2015076539A (ja) 半導体装置の製造方法
TW201330193A (zh) 半導體封裝件及其製造方法
JP2013149744A (ja) 半導体装置
TW201208006A (en) Package structure and manufacturing method thereof
JP2003031623A (ja) Ｃｏｆフィルムを用いた半導体装置及びその製造方法
KR20180005894A (ko) 본딩 패드 구조체 및 이를 포함하는 집적 회로 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210108

R150 Certificate of patent or registration of utility model

Ref document number: 6823717

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150