WO2018216318A1 - 半導体モジュールおよびその製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor module provided with an alignment mark and a manufacturing method thereof.
  • Some conventional semiconductor modules have a plurality of LED chips mounted on an LSI chip (chip-on-chip).
  • LSI chip chip-on-chip
  • RGB LED chips are mounted on an LSI chip that drives and controls LED chips.
  • LED chips are picked up individually or plurally on an LSI chip and, for example, 100 LED chips are mounted on the LSI chip.
  • the alignment accuracy between the LSI chip and the LED chip is important.
  • the positional accuracy of each LED chip may be lowered due to the positional deviation, which may give the eyes a feeling of strangeness.
  • a high alignment accuracy is required, which is very expensive.
  • a plurality of LED chips are mounted on the second base material in advance, and after joining the LSI chip to the LSI chip, the second base material is peeled off.
  • alignment marks a first alignment mark piece provided on the LED chip side and a second alignment mark piece provided on the LSI chip side
  • a first alignment mark piece provided on the LED chip side and a second alignment mark piece provided on the LSI chip side are used for alignment between the plurality of LED chips and the LSI chip.
  • the alignment mark becomes unnecessary after the alignment and connection between one semiconductor chip and the other semiconductor chip are completed.
  • the alignment mark pieces are not connected to each other, the alignment mark is removed together with the second base material when the second base material on which the one semiconductor chip is mounted is peeled off in the subsequent process.
  • the alignment mark peels off, floats, and falls from the second base material, and remains as a foreign substance, resulting in a problem that reliability is lowered.
  • Patent Document 1 Japanese Patent Laid-Open No. 2009-164521 discloses a semiconductor device capable of preventing process marks from being scattered during dicing and a method for manufacturing the semiconductor device. This does not prevent the alignment mark from being peeled off when the semiconductor element is bonded to the base material and only the base material on which the plurality of semiconductor elements are mounted is peeled off.
  • an object of the present invention is to provide a semiconductor module capable of preventing the alignment mark from being peeled off and remaining as a foreign substance, and improving the reliability, and a method for manufacturing the semiconductor module.
  • a semiconductor module includes: A substrate; An alignment mark provided on the surface of the substrate;
  • the semiconductor device includes a plurality of semiconductor elements that are juxtaposed to the alignment mark and provided on the surface of the base material and separated from each other.
  • a method for manufacturing a semiconductor module includes: A first base material provided with a first alignment mark piece on the surface; Manufacture of a semiconductor module using a second alignment mark piece and a second base material provided on the surface with a plurality of semiconductor elements juxtaposed to the second alignment mark piece and separated from each other A method, An alignment step of aligning the first base material and the plurality of semiconductor elements by using superposition of the first alignment mark piece and the second alignment mark piece; After the positioning step, the plurality of semiconductor elements of the second base material and the first base material are joined together, and the first base material and the second alignment mark piece are joined. And a bonding step.
  • the present invention has an object to provide a semiconductor module and a method for manufacturing the semiconductor module, which can prevent the alignment mark from peeling off and remain as a foreign substance, and improve the reliability.
  • FIG. 1 is a cross-sectional view showing a process of forming a semiconductor stack on a sapphire substrate in the semiconductor module manufacturing method of the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a process of forming electrodes on the semiconductor stack of the sapphire substrate.
  • FIG. 3 is a diagram showing a process of forming separation grooves in the semiconductor stack of the sapphire substrate.
  • FIG. 4 is a sectional view of the Si circuit board.
  • FIG. 5 is a cross-sectional view showing a step of bonding the sapphire substrate and the Si circuit substrate.
  • FIG. 6 is a cross-sectional view showing a step of filling a liquid curable resin between the sapphire substrate and the Si circuit substrate.
  • FIG. 1 is a cross-sectional view showing a process of forming a semiconductor stack on a sapphire substrate in the semiconductor module manufacturing method of the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing
  • FIG. 7 is a cross-sectional view showing a step of peeling the sapphire substrate on the Si circuit substrate.
  • FIG. 8 is a plan view of the alignment mark on the Si circuit board and the alignment mark on the sapphire substrate.
  • FIG. 9 shows a first modification of the semiconductor module of the first embodiment.
  • FIG. 10 shows a second modification of the semiconductor module.
  • FIG. 11 shows a third modification of the semiconductor module.
  • FIG. 12 shows an arrangement example of the alignment marks of the semiconductor module of the first embodiment.
  • FIG. 13 shows another arrangement example of the alignment marks of the semiconductor module.
  • First Embodiment 1 to 7 are diagrams for explaining each step of the method for manufacturing a semiconductor module according to the first embodiment of the present invention. The method for manufacturing a semiconductor module will be described below with reference to FIGS.
  • a semiconductor stack 21 including a light emitting layer is formed by epitaxial growth on a sapphire substrate 20 as an example of a second base material.
  • a plurality of electrodes 22 and a metal layer 23 to be a part of the second alignment mark piece 25 are formed on the semiconductor stack 21 of the sapphire substrate 20.
  • the electrode 22 is an example of a second connection pattern.
  • the separation groove 26 is formed by patterning the semiconductor stack 21 of the sapphire substrate 20.
  • the separation grooves 26 are formed in a lattice shape in the middle between the electrodes 22.
  • a plurality of light emitting elements 21a arranged in a lattice pattern on the sapphire substrate 20 at intervals from each other are formed.
  • the second alignment mark piece 25 juxtaposed with the plurality of light emitting elements 21 a is formed by patterning the semiconductor stack 21.
  • the second alignment mark piece 25 includes a semiconductor layer and a metal layer 23 made of the same conductive material as the electrode 22.
  • the plurality of light emitting elements 21a of the first embodiment are light emitting elements using a GaN-based semiconductor.
  • a plurality of electrodes 11 and first alignment mark pieces 15 are formed on the surface of the Si circuit board 10 as an example of the first base material.
  • the electrode 11 is an example of a first connection pattern.
  • a wiring (not shown) is formed on the surface of the Si circuit board 10 when the plurality of electrodes 11 and the first alignment mark piece 15 are formed.
  • An integrated circuit that drives and controls the plurality of light emitting elements 21a is formed on the Si circuit substrate 10.
  • an insulating film 12 is formed on the Si circuit substrate 10, and the insulating film 12 is patterned by dry etching or wet etching so that a part of the plurality of electrodes 11 is exposed.
  • bumps 13 are respectively formed so as to cover some exposed regions of the plurality of electrodes 11 of the Si circuit board 10.
  • the sapphire substrate 20 and the Si circuit substrate 10 are bonded together.
  • the second alignment mark piece 25 on the sapphire substrate 20 side and the first alignment mark piece 15 on the Si circuit substrate 10 are used to align the electrode 22 on the sapphire substrate 20 side and the electrode 11 on the Si circuit substrate 10.
  • the electrode 22 on the sapphire substrate 20 side and the electrode 11 of the Si circuit substrate 10 are connected via the bumps 13 by a thermocompression bonding method, an ultrasonic bonding method, or the like.
  • the second alignment mark piece 25 on the sapphire substrate 20 side and the electrode 11 of the Si circuit substrate 10 are connected via the bump 13. Accordingly, the first alignment mark piece 15 and the second alignment mark piece 25 constitute an alignment mark M.
  • a liquid curable resin is filled between the light emitting element 21a on the sapphire substrate 20 side and the Si circuit substrate 10 by a capillary phenomenon (underfill filling step).
  • a temperature range of 50 ° C to 200 ° C is desirable. Further, a temperature range of 80 ° C. to 170 ° C. is desirable, and a temperature range of 100 ° C. to 150 ° C. is most desirable.
  • the filled liquid curable resin is thermally cured to form the resin layer 30.
  • the sapphire substrate 20 on the Si circuit substrate 10 is peeled off.
  • a laser lift-off method or the like is used for peeling the sapphire substrate 20.
  • the basic configuration of the semiconductor module is completed, and the semiconductor module is completed by inspecting misalignment by the alignment mark M or forming a protective film or the like in a later process.
  • FIG. 8 shows a plan view of the first alignment mark piece 15 of the Si circuit board 10 and the second alignment mark piece 25 of the sapphire substrate 20.
  • the first alignment mark piece 15 has a square frame shape
  • the second alignment mark piece 25 has a cross shape
  • the second alignment mark piece 25 is positioned in the center of the first alignment mark piece 15, so that the electrode 22 on the sapphire substrate 20 side and the Si circuit are arranged.
  • the substrate 10 is aligned with the electrode 11.
  • the positions of the 100 light emitting elements 21a are obtained by aligning the 100 light emitting elements 21a with the pair of first and second alignment mark pieces 15 and 25. Accuracy can be ensured and uneven arrangement of the light emitting elements 21a can be prevented. Thereby, the display device using the semiconductor module does not give a strange feeling to human eyes. Further, the alignment of the light emitting element 21a can be realized with high accuracy at low cost.
  • a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined can be used as a positioning means for a plurality of steps.
  • a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined can be used by being used as an inspection pattern in a subsequent inspection process. For example, as shown in FIG. 8, the distances X1 and X2 between the opposite side of the first alignment mark piece 15 and the side of the convex portion of the second alignment mark piece 25 are measured, and the distances X1 and X2 are measured. Based on this, the positional deviation between the first alignment mark piece 15 and the second alignment mark piece 25 is inspected.
  • the Si circuit board 10 (first base material), the alignment mark M provided on the surface of the Si circuit board 10, and the surface of the Si circuit board 10 juxtaposed with the alignment mark M.
  • the Si circuit board 10 are provided with a plurality of light emitting elements 21a (semiconductor elements) separated from each other, so that the alignment mark M peeled off as a foreign substance can be prevented from remaining in the semiconductor module, and the reliability can be improved.
  • the alignment mark M is formed by the first alignment mark piece 15 and the second alignment mark piece 25, the sapphire substrate 20 (second base material) on which a plurality of light emitting elements 21a are mounted in advance. Is bonded to the Si circuit board 10 (first base material), the second alignment mark piece 25 provided on the sapphire substrate 20 is formed on the Si circuit board 10 on which the first alignment mark piece 15 is formed. The first and second alignment mark pieces 15 and 25 are joined to form an alignment mark M. Thereby, it can prevent reliably that the alignment mark M peels from the Si circuit board 10 in the manufacturing process which peels only the sapphire board
  • the first and second alignment marks connected when, for example, a protective film is formed on the surface.
  • the pieces 15 and 25 can be used as a step prevention means.
  • the Si circuit substrate 10 (first base material) and the plurality of light emitting elements are used by superimposing the first alignment mark pieces 15 and the second alignment mark pieces 25.
  • the plurality of light emitting elements 21a of the sapphire substrate 20 (second base material) and the Si circuit board 10 are joined, and the Si circuit board 10 and the second alignment mark are joined.
  • the piece 25 is joined. Thereby, scattering of the first and second alignment mark pieces 15 and 25 can be prevented in the step of peeling the sapphire substrate 20 later.
  • first and second alignment mark pieces 15 and 25 can be used to accurately align the electrode 11 of the Si circuit board 10 and the plurality of light emitting elements 21a, and the uneven arrangement of the plurality of light emitting elements 21a can be prevented.
  • the side surfaces of the second alignment mark piece 25 and the electrode 22 are substantially the same, whereas in the first modification shown in FIG. 9, the side surface of the second alignment mark piece 25 is The side surface of the electrode 23 is on the inside.
  • the first alignment mark piece 15 is covered with the insulating film 12.
  • the insulating film 12 is patterned to form the first alignment mark piece 15. A part of the bump 13 is exposed on the exposed portion of the first alignment mark piece 15.
  • the side surfaces of the second alignment mark piece 25 and the electrode 23 are substantially the same, whereas in the third modification shown in FIG. 11, the side surface of the second alignment mark piece 25 is The side surface of the electrode 23 is on the inside.
  • the bump 13 has a square frame shape. Note that the bump 13 may have a rectangular frame shape in addition to the square frame shape.
  • the base material 10 and the plurality of light emitting elements 21a are connected by the electrode 11 (first connection pattern) and the electrode 22 (second connection pattern) to form a current path. ing. On the other hand, there is a non-current path between the first alignment mark piece 15 and the second alignment mark piece 25.
  • the semiconductor module in which 100 light emitting elements 21a are aligned by one set of the first and second alignment mark pieces 15 and 25 and the manufacturing method thereof have been described.
  • 10,000, 20,000, 30,000, or 50,000 light emitting elements are aligned by one set of first and second alignment mark pieces.
  • 10,000, 20,000, 30,000, or 50,000 light emitting elements may be aligned with a plurality of sets of first and second alignment mark pieces.
  • the semiconductor module manufacturing method of the second embodiment has the same effects as the semiconductor module manufacturing method of the first embodiment.
  • the semiconductor module in which the light emitting element 21a is mounted on the Si circuit board 10 (first base material) as a semiconductor element and the manufacturing method thereof have been described.
  • the third embodiment of the present invention is described.
  • a plurality of semiconductor elements other than the light emitting elements are mounted on the first substrate.
  • a stack structure in which a control IC chip is mounted on a memory chip (first base material) may be used.
  • the semiconductor module manufacturing method of the third embodiment has the same effects as the semiconductor module manufacturing method of the first embodiment.
  • a plurality of alignment marks may be provided on the outer periphery of a plurality of semiconductor elements.
  • a pair of alignment marks M1, M1 arranged in the horizontal direction are provided, and a pair of alignment marks M2 arranged in the vertical direction are provided.
  • M2 may be provided, or as shown in FIG. 13, a pair of alignment marks M3, M3 may be provided along an oblique direction (in FIG. 13, an oblique direction of approximately 45 degrees with respect to the horizontal direction).
  • the inspection pattern may be separately provided.
  • a semiconductor module includes: A substrate 10; An alignment mark M provided on the surface of the substrate 10, and The semiconductor device includes a plurality of semiconductor elements 21a that are juxtaposed to the alignment mark M and provided on the surface of the base material 10 and separated from each other.
  • the base material 10 the alignment mark M provided on the surface of the base material 10
  • the plurality of parts arranged on the surface of the base material 10 in parallel with the alignment mark M and separated from each other. Since the semiconductor element 21a is provided, the alignment mark M peeled off as a foreign substance can be prevented from remaining in the semiconductor module, and the reliability can be improved.
  • the alignment mark M includes a first alignment mark piece 15 and a second alignment mark piece 25.
  • the substrate on which the plurality of semiconductor elements 21a are mounted in advance is defined as the base material 10.
  • the first and second alignment mark pieces 15 and 25 provided on the substrate and the base material 10 are bonded to each other, so that the alignment mark M is peeled off from the base material 10 in the manufacturing process of removing only the substrate. Can be surely prevented.
  • the surface on the alignment mark M and the surfaces of the plurality of semiconductor elements 21a are on substantially the same plane.
  • the alignment mark M when the surface of the alignment mark M and the surfaces of the plurality of semiconductor elements 21a are substantially on the same plane, when the protective film or the like is formed on the surface, the alignment mark M is provided with a step prevention means. Can be used as
  • a method for manufacturing a semiconductor module includes: A first substrate 10 provided with a first alignment mark piece 15 on the surface; The second alignment mark piece 25 and the second base material 20 provided on the surface with a plurality of semiconductor elements 21a juxtaposed to the second alignment mark piece 25 and separated from each other were used.
  • a method for manufacturing a semiconductor module comprising: An alignment step of aligning the first base material 10 and the plurality of semiconductor elements 21a using superposition of the first alignment mark piece 15 and the second alignment mark piece 25; After the positioning step, the plurality of semiconductor elements 21a of the second base material 20 and the first base material 10 are joined, and the first base material 10 and the second alignment mark piece are joined. And a joining step of joining the 25.
  • the first substrate 10 and the plurality of semiconductor elements 21a are aligned, and then the second alignment mark piece 15 and the second alignment mark piece 25 are overlapped.
  • the plurality of semiconductor elements 21a of the base material 20 and the first base material 10 are joined, and the first base material 10 and the second alignment mark piece 25 are joined.
  • scattering of the first and second alignment mark pieces 15 and 25 can be prevented. Therefore, it is possible to prevent the alignment mark from being peeled off and remain as a foreign substance, thereby improving the reliability.
  • first and second alignment mark pieces 15 and 25 can be used to accurately align the base material and the plurality of semiconductor elements 21a, and uneven arrangement of the plurality of semiconductor elements 21a can be prevented.
  • a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined was used in a subsequent process.
  • a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined can be shared as a positioning means for a plurality of steps.
  • the post-process includes an inspection process using a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined as an inspection pattern.
  • a pattern in which the first alignment mark piece 15 and the second alignment mark piece 25 are combined can be used as an inspection pattern in the subsequent inspection process.
  • a semiconductor module is A semiconductor module comprising a substrate 10 and a plurality of semiconductor elements 21a and alignment marks M arranged on the surface of the substrate 10, A first connection pattern 11 is provided on the surface of the substrate 10, and a second connection pattern 22 is provided on the substrate 10 side of the plurality of semiconductor elements 21a.
  • the substrate 10 and the plurality of semiconductor elements 21a are connected by the first connection pattern 11 and the second connection pattern 22,
  • a first alignment mark piece 15 formed of the same material as that of the first connection pattern 11 is provided on the surface of the base material 10.
  • the second alignment mark piece 15 is provided on the first alignment mark piece 15, the second alignment mark piece 15 is provided.
  • a second alignment mark piece 25 made of the same material as the connection pattern 22 and the semiconductor element 21a is formed,
  • the alignment mark M includes the first alignment mark piece 15 and the second alignment mark piece 25.
  • the substrate 10 and the plurality of semiconductor elements 21a are connected by the first connection pattern 11 and the second connection pattern 22 to form a current path, There is a non-current path between the first alignment mark piece 15 and the second alignment mark piece 25.
  • a plurality of the alignment marks M1 to M3 are arranged on the outer periphery of the plurality of semiconductor elements 21a.

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Abstract

半導体モジュールは、基材（１０）と、基材（１０）の表面に設けられたアライメントマーク（Ｍ）と、アライメントマーク（Ｍ）に並置されて基材（１０）の表面に各々設けられ、且つ、互いが分離された複数の半導体素子（２１ａ，２１ｂ）とを備える。これにより、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよび半導体モジュールの製造方法を提供する。

Description

半導体モジュールおよびその製造方法 援用記載
　本出願は２０１７年５月２６日に出願された日本出願の特願２０１７－１０４７６３に対して、優先権の利益を主張するものであり、その日本出願に記載された全ての記載内容を援用するものである。
　この発明は、アライメントマークを備えた半導体モジュールおよびその製造方法に関する。
　従来の半導体モジュールとしては、ＬＳＩチップ上に複数のＬＥＤチップを搭載するものがある(チップｏｎチップ)。例えば、ＬＥＤチップを駆動制御するＬＳＩチップ上に、ＲＧＢの各ＬＥＤチップを搭載した半導体モジュールである。
　このような半導体モジュールの製造方法としては、ＬＳＩチップ上にＬＥＤチップを個別若しくは複数個ずつピックアップして、ＬＳＩチップ上に、例えば１００個のＬＥＤチップを搭載するものであった。
特開２００９－１６４５２１号公報
　上記のような従来の半導体モジュールの製造方法では、ＬＳＩチップとＬＥＤチップとの位置合わせ精度が重要となる。
　すなわち、半導体モジュールでは、位置ズレにより、各ＬＥＤチップの位置精度が低くなって目に違和感を与えることもある。また、多数個のＬＥＤを全て設計通りにして上記違和感を与えないようにするには、高い位置合わせ精度が必要で、非常に高価なものとなった。
　また、半導体モジュールの製造方法においても、多数個のＬＥＤを全て設計通りに位置合わせすることは困難であり、その後の両チップの接合工程によって位置ズレを起こすという不具合もあった。
　そこで、複数個のＬＥＤチップを第２の基材に予め搭載し、それをＬＳＩチップと接合した後、第２の基材を剥がすことが考えられる。この際、複数個のＬＥＤチップとＬＳＩチップとの位置合わせにアライメントマーク(ＬＥＤチップ側に設けられた第１のアライメントマーク片とＬＳＩチップ側に設けられた第２のアライメントマーク片)を用いる。
　このような上記半導体モジュールの製造工程において、アライメントマークは、一方の半導体チップと他方の半導体チップとの位置合わせや接続が終った後には不要となる。
　しかしながら、アライメントマーク片同士が接続されていないために、その後工程において上記一方の半導体チップが搭載された第２の基材を剥がす際に、該第２の基材と一緒にアライメントマークが排除されず、該第２の基材からアライメントマークが剥がれ・浮遊・落下して、異物として残るために信頼性が低下するという問題があった。
　なお、特許文献１(特開２００９－１６４５２１号公報)には、ダイシング時にプロセスマークが飛散するのを防止できる半導体装置とその製造方法が開示されているが、予め基材に形成された複数の半導体素子を基材に貼り合わせて、複数の半導体素子が搭載されていた基材のみを剥がすときにアライメントマークの剥がれを防ぐものではない。
　本発明は、上記に鑑み、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよびその半導体モジュールの製造方法の提供を目的とする。
　この発明の一態様に係る半導体モジュールは、
　基材と、
　上記基材の表面に設けられたアライメントマークと、
　上記アライメントマークに並置されて上記基材の表面に各々設けられ、且つ、互いが分離された複数の半導体素子と
を備えたことを特徴とする。
　また、この発明の一態様に係る半導体モジュールの製造方法は、
　第１のアライメントマーク片が表面に設けられた第１の基材と、
　第２のアライメントマーク片と、該第２のアライメントマーク片に並置され、且つ、互いが分離された複数の半導体素子とが表面に設けられた第２の基材と
を用いた半導体モジュールの製造方法であって、
　上記第１のアライメントマーク片と上記第２のアライメントマーク片との重ね合わせを用いて上記第１の基材と上記複数の半導体素子の位置合わせを行う位置合わせ工程と、
　上記位置合わせ工程の後、上記第２の基材の上記複数の半導体素子と上記第１の基材とを接合すると共に、上記第１の基材と上記第２のアライメントマーク片とを接合する接合工程と
を有することを特徴とする。
　以上より明らかなように、この発明によれば、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる半導体モジュールおよび半導体モジュールの製造方法の提供を目的とする。
図１はこの発明の第１実施形態の半導体モジュールの製造方法においてサファイア基板上に半導体積層を形成する工程を示す断面図である。 図２は上記サファイア基板の半導体積層に電極を形成する工程を示す断面図である。 図３は上記サファイア基板の半導体積層に分離溝を形成する工程を示す図である。 図４はＳｉ回路基板の断面図である。 図５は上記サファイア基板とＳｉ回路基板を貼り合わせる工程を示す断面図である。 図６は上記サファイア基板とＳｉ回路基板との間に液状硬化性樹脂を充填する工程を示す断面図である。 図７は上記Ｓｉ回路基板上のサファイア基板を剥離する工程を示す断面図である。 図８は上記Ｓｉ回路基板のアライメントマークとサファイア基板のアライメントマークの平面図である。 図９は上記第１実施形態の半導体モジュールの第１変形例である。 図１０は上記半導体モジュールの第２変形例である。 図１１は上記半導体モジュールの第３変形例である。 図１２は上記第１実施形態の半導体モジュールのアライメントマークの配置例である。 図１３は上記半導体モジュールのアライメントマークの他の配置例である。
　以下、この発明の半導体モジュールおよびその製造方法を図示の実施の形態により詳細に説明する。
　〔第１実施形態〕
　図１～図７はこの発明の第１実施形態の半導体モジュールの製造方法の各工程を説明する図であり、図１～図７に従って半導体モジュールの製造方法を以下に説明する。
　この第１実施形態の半導体モジュールの製造方法では、図１に示すように、まず、第２の基材の一例としてのサファイア基板２０上に、エピタキシャル成長により発光層を含む半導体積層２１を形成する。
　次に、図２に示すように、サファイア基板２０の半導体積層２１上に複数の電極２２および第２のアライメントマーク片２５の一部となる金属層２３を形成する。電極２２は、第２接続パターンの一例である。
　次に、図３に示すように、サファイア基板２０の半導体積層２１をパターンニングすることにより分離溝２６を形成する。この分離溝２６は、電極２２間の中間に格子状に形成される。これにより、サファイア基板２０上に互いに間隔をあけて格子状に配置された複数の発光素子２１ａを形成する。このとき、半導体積層２１のパターンニングにより、複数の発光素子２１ａと並置された第２のアライメントマーク片２５を形成する。この第２のアライメントマーク片２５は、半導体積層と、電極２２と同じ導電性材料からなる金属層２３を含む。
　この第１実施形態の複数の発光素子２１ａは、ＧａＮ系半導体を用いた発光素子である。
　次に、図４に示すように、第１の基材の一例としてのＳｉ回路基板１０の表面に複数の電極１１と第１のアライメントマーク片１５を形成する。電極１１は、第１接続パターンの一例である。
　この複数の電極１１と第１のアライメントマーク片１５の形成時にＳｉ回路基板１０の表面に配線(図示せず)を形成する。このＳｉ回路基板１０には、複数の発光素子２１ａを駆動制御する集積回路が形成されている。
　次に、Ｓｉ回路基板１０上に絶縁膜１２を形成し、複数の電極１１の一部が露出するように、ドライエッチングやウエットエッチングなどにより絶縁膜１２をパターンニングする。
　次に、Ｓｉ回路基板１０の複数の電極１１の一部の露出領域を覆うようにバンプ１３を夫々形成する。
　次に、図５に示すように、サファイア基板２０とＳｉ回路基板１０を貼り合わせる。このとき、サファイア基板２０側の第２のアライメントマーク片２５とＳｉ回路基板１０の第１のアライメントマーク片１５を用いて、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１を位置合わせした後、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１とを、加熱圧着法や超音波接合法などによりバンプ１３を介して接続する。
　ここで、サファイア基板２０側の第２のアライメントマーク片２５とＳｉ回路基板１０の電極１１とがバンプ１３を介して接続される。これにより、第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭを構成している。
　次に、図６に示すように、サファイア基板２０側の発光素子２１ａとＳｉ回路基板１０との間に液状硬化性樹脂を毛細管現象により充填する(アンダーフィル充填工程)。
　上記アンダーフィル充填条件として、温度範囲５０℃～２００℃が望ましい。さらに、温度範囲８０℃～１７０℃が望ましく、最も望ましいのは温度範囲１００℃～１５０℃である。
　そして、充填した液状硬化性樹脂を熱硬化させて、樹脂層３０を形成する。
　次に、図７に示すように、Ｓｉ回路基板１０上のサファイア基板２０を剥離する。ここで、サファイア基板２０の剥離には、レーザーリフトオフ法などを用いる。これにより、半導体モジュールの基本構成ができあがり、後工程でアライメントマークＭによる位置ずれの検査をしたり保護膜などを形成したりして、半導体モジュールが完成する。
　図８は上記Ｓｉ回路基板１０の第１のアライメントマーク片１５とサファイア基板２０の第２のアライメントマーク片２５の平面図を示している。
　図８に示すように、第１のアライメントマーク片１５は、正方形の枠形状をしており、第２のアライメントマーク片２５は、十字形状をしている。
　サファイア基板２０とＳｉ回路基板１０の貼り合わせにおいて、第１のアライメントマーク片１５内の中央に第２のアライメントマーク片２５が位置するようにすることによって、サファイア基板２０側の電極２２とＳｉ回路基板１０の電極１１との位置合わせをしている。
　上記第１実施形態の半導体モジュールの製造方法では、１組の第１,第２のアライメントマーク片１５,２５で１００個の発光素子２１ａを位置合わせすることにより、１００個の発光素子２１ａの位置精度を確保でき、発光素子２１ａの配置ムラを防止する。これにより、上記半導体モジュールを用いた表示装置が人の目に違和感を与えることがなくなる。また、低コストで発光素子２１ａの位置合わせが高い精度で実現できる。
　上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを複数工程の位置決め手段として共用できる。
　また、上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを、後の検査工程において検査用パターンとして用いることにより共用できる。例えば、図８に示すように、第１のアライメントマーク片１５の対向する辺と第２のアライメントマーク片２５の凸部分の辺との間隔Ｘ１,Ｘ２を測定して、その間隔Ｘ１,Ｘ２に基づいて第１のアライメントマーク片１５と第２のアライメントマーク片２５の位置ずれを検査する。
　上記構成の半導体モジュールによれば、Ｓｉ回路基板１０(第１の基材)と、Ｓｉ回路基板１０の表面に設けられたアライメントマークＭと、アライメントマークＭに並置されてＳｉ回路基板１０の表面に各々設けられ、且つ、互いが分離された複数の発光素子２１ａ(半導体素子)とを備えているので、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
　また、上記第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭが形成されているので、複数の発光素子２１ａが予め搭載されたサファイア基板２０(第２の基材)をＳｉ回路基板１０(第１の基材)と接合したときに、サファイア基板２０に設けられた第２のアライメントマーク片２５が、第１のアライメントマーク片１５が形成されたＳｉ回路基板１０に接合され、第１,第２のアライメントマーク片１５,２５でアライメントマークＭが形成される。これにより、サファイア基板２０のみを剥がす製造工程でアライメントマークＭがＳｉ回路基板１０から剥がれるのを確実に防止できる。
　また、上記アライメントマークＭの表面と複数の発光素子２１ａの表面とが略同一平面上にすることによって、表面に例えば保護膜などを形成する際に、接続された第１,第２のアライメントマーク片１５,２５を段差防止手段として活用できる。
　また、上記半導体モジュールの製造方法によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５との重ね合わせを用いてＳｉ回路基板１０(第１の基材)と複数の発光素子２１ａ(半導体素子)の位置合わせを行った後に、サファイア基板２０(第２の基材)の複数の発光素子２１ａとＳｉ回路基板１０とを接合すると共に、Ｓｉ回路基板１０と第２のアライメントマーク片２５とを接合する。これにより、後のサファイア基板２０を剥離する工程において、第１,第２のアライメントマーク片１５,２５の飛散を防止することができる。
　また、第１,第２のアライメントマーク片１５,２５を用いてＳｉ回路基板１０の電極１１と複数の発光素子２１ａの位置合わせが正確にでき、複数の発光素子２１ａの配置ムラを防止できる。
　なお、図５では、第２のアライメントマーク片２５と電極２２の側面が略同一であったのに対して、図９に示す第１変形例では、第２のアライメントマーク片２５の側面に対して電極２３の側面が内側にある。
　また、図５では、第１のアライメントマーク片１５が絶縁膜１２に覆われていたが、図１０に示す第２変形例では、絶縁膜１２をパターンニングして第１のアライメントマーク片１５の一部を露出させて、第１のアライメントマーク片１５の露出部分上にバンプ１３を形成している。
　また、図１０では、第２のアライメントマーク片２５と電極２３の側面が略同一であったのに対して、図１１に示す第３変形例では、第２のアライメントマーク片２５の側面に対して電極２３の側面が内側にある。
　なお、図１０,図１１の場合、図８の平面図では、第１のアライメントマーク片１５の代わりに、正方形の枠形状のバンプ１３となる。なお、バンプ１３は、正方形の枠形状以外にも、長方形などの枠形状であっても良い。
　上記第１実施形態の半導体モジュールでは、基材１０と複数の発光素子２１ａ(半導体素子)は、電極１１(第１接続パターン)と電極２２(第２接続パターン)によって接続されて電流経路をなしている。これに対して、第１のアライメントマーク片１５と第２のアライメントマーク片２５との間は非電流経路である。
　〔第２実施形態〕
　上記第１実施形態では、１組の第１,第２のアライメントマーク片１５,２５で１００個の発光素子２１ａが位置合わせされた半導体モジュールおよびその製造方法について説明したが、この発明の第２実施形態の半導体モジュールおよびその製造方法では、１万個、２万個、３万個または５万個の発光素子を１組の第１,第２のアライメントマーク片で位置合わせする。
　なお、１万個、２万個、３万個または５万個の発光素子を複数組みの第１,第２のアライメントマーク片で位置合わせをしてもよい。
　上記第２実施形態の半導体モジュールの製造方法は、第１実施形態の半導体モジュールの製造方法と同様の効果を有する。
　〔第３実施形態〕
　上記第１,第２実施形態では、半導体素子として発光素子２１ａをＳｉ回路基板１０(第１の基材)上に搭載する半導体モジュールおよびその製造方法について説明したが、この発明の第３実施形態の半導体モジュールおよびその製造方法では、発光素子以外の他の構成の半導体素子を第１の基材上に複数搭載する。例えば、メモリーチップ(第１の基材)上に制御ＩＣチップを搭載したスタック構造としてもよい。
　上記第３実施形態の半導体モジュールの製造方法は、第１実施形態の半導体モジュールの製造方法と同様の効果を有する。
　この発明の具体的な実施の形態について説明したが、この発明は上記第１～第３実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１～第３実施形態で記載した内容を適宜組み合わせたものを、この発明の一実施形態としてもよい。
　また、上記アライメントマークは、複数の半導体素子の外周部に複数あっても良いことは言うまでもない。
　例えば、図１２に示すように、複数の半導体素子が格子状に配列された半導体モジュールにおいて、水平方向に並んだ一対のアライメントマークＭ１,Ｍ１を設けると共に、垂直方向に並んだ一対のアライメントマークＭ２,Ｍ２を設けてもよいし、図１３に示すように、斜め方向に沿って一対のアライメントマークＭ３,Ｍ３を設けてもよい(図１３では水平方向に対して略４５ｄｅｇ斜め方向)。
　さらに、上記アライメントマークと重ならない位置で、複数の半導体素子の外周部に位置する基材上に、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンと同材料からなる検査パターンを別途備える構成であっても良いことは言うまでもない。
　この発明および実施形態をまとめると、次のようになる。
　この発明の一態様に係る半導体モジュールは、
　基材１０と、
　上記基材１０の表面に設けられたアライメントマークＭと、
　上記アライメントマークＭに並置されて上記基材１０の表面に各々設けられ、且つ、互いが分離された複数の半導体素子２１ａと
を備えたことを特徴とする。
　上記構成によれば、基材１０と、基材１０の表面に設けられたアライメントマークＭと、アライメントマークＭに並置されて基材１０の表面に各々設けられ、且つ、互いが分離された複数の半導体素子２１ａとを備えているので、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
　また、一実施形態の半導体モジュールでは、
　上記アライメントマークＭは、第１のアライメントマーク片１５と第２のアライメントマーク片２５とで構成されている。
　上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とでアライメントマークＭが構成されているので、複数の半導体素子２１ａが予め搭載された基板を基材１０と接合したときに、基板と基材１０に設けられた第１,第２のアライメントマーク片１５,２５同士が接合されることにより、基板のみを剥がす製造工程でアライメントマークＭが基材１０から剥がれるのを確実に防止できる。
　また、一実施形態の半導体モジュールでは、
　上記アライメントマークＭ上の表面と上記複数の半導体素子２１ａの表面とが略同一平面上にある。
　上記実施形態によれば、アライメントマークＭの表面と複数の半導体素子２１ａの表面とを略同一平面上にすることによって、表面に例えば保護膜などを形成する際に、アライメントマークＭを段差防止手段として活用できる。
　また、この発明の一態様に係る半導体モジュールの製造方法は、
　第１のアライメントマーク片１５が表面に設けられた第１の基材１０と、
　第２のアライメントマーク片２５と、該第２のアライメントマーク片２５に並置され、且つ、互いが分離された複数の半導体素子２１ａとが表面に設けられた第２の基材２０と
を用いた半導体モジュールの製造方法であって、
　上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５との重ね合わせを用いて上記第１の基材１０と上記複数の半導体素子２１ａの位置合わせを行う位置合わせ工程と、
　上記位置合わせ工程の後、上記第２の基材２０の上記複数の半導体素子２１ａと上記第１の基材１０とを接合すると共に、上記第１の基材１０と上記第２のアライメントマーク片２５とを接合する接合工程と
を有することを特徴とする。
　上記構成によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５との重ね合わせを用いて第１の基材１０と複数の半導体素子２１ａの位置合わせを行った後に、第２の基材２０の複数の半導体素子２１ａと第１の基材１０とを接合すると共に、第１の基材１０と第２のアライメントマーク片２５とを接合するので、後の第２の基材２０を剥離する工程において第１,第２のアライメントマーク片１５,２５の飛散を防止できる。したがって、アライメントマークが剥がれて異物として残るのを防止でき、信頼性を向上できる。
　また、第１,第２のアライメントマーク片１５,２５を用いて基材と複数の半導体素子２１ａの位置合わせが正確にでき、複数の半導体素子２１ａの配置ムラを防止できる。
　また、一実施形態の半導体モジュールの製造方法では、
　上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とを組み合わせたパターンを後工程で用いた。
　上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを複数工程の位置決め手段として共用できる。
　また、一実施形態の半導体モジュールの製造方法では、
　上記後工程が、上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とを組み合わせたパターンを検査用パターンとして用いる検査工程を有する。
　上記実施形態によれば、第１のアライメントマーク片１５と第２のアライメントマーク片２５とを組み合わせたパターンを、後の検査工程において検査用パターンとして用いることにより共用できる。
　また、この発明の一態様に係る半導体モジュールは、
　基材１０と、上記基材１０の表面に配置された複数の半導体素子２１ａおよびアライメントマークＭからなる半導体モジュールであって、
　上記基材１０の表面には、第１接続パターン１１が設けられており、上記複数の半導体素子２１ａの上記基材１０側には第２接続パターン２２が設けられており、
　上記基材１０と上記複数の半導体素子２１ａは、上記第１接続パターン１１と上記第２接続パターン２２によって接続されており、
　上記基材１０の表面には、上記第１接続パターン１１と同材料によって形成された第１のアライメントマーク片１５が設けられており、上記第１のアライメントマーク片１５上には、上記第２接続パターン２２および上記半導体素子２１ａと同材料によって構成された第２のアライメントマーク片２５が形成され、
　上記アライメントマークＭは、上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５とからなることを特徴とする。
　上記構成によれば、異物として剥がれたアライメントマークＭが半導体モジュールに残るのを防止でき、信頼性を向上できる。
　また、一実施形態の半導体モジュールでは、
　上記基材１０と上記複数の半導体素子２１ａは、上記第１接続パターン１１と上記第２接続パターン２２によって接続されて電流経路をなし、
　上記第１のアライメントマーク片１５と上記第２のアライメントマーク片２５との間は非電流経路である。
　また、一実施形態の半導体モジュールでは、
　上記アライメントマークＭ１～Ｍ３が、上記複数の半導体素子２１ａの外周部に、複数配置されている。
　１０…Ｓｉ回路基板(第１の基材、基材)
　１１…電極
　１２…絶縁膜
　１３…バンプ
　１５…第１のアライメントマーク片
　２０…サファイア基板(第２の基材)
　２１…半導体積層
　２１ａ…発光素子(半導体素子)
　２２…電極
　２３…金属層
　２５…第２のアライメントマーク片
　Ｍ,Ｍ１～Ｍ３…アライメントマーク

Claims (9)

  1. 　基材と、
    　上記基材の表面に設けられたアライメントマークと、
    　上記アライメントマークに並置されて上記基材の表面に各々設けられ、且つ、互いが分離された複数の半導体素子と
    を備えたことを特徴とする半導体モジュール。
  2. 　請求項１に記載の半導体モジュールにおいて、
    　上記アライメントマークは、第１のアライメントマーク片と第２のアライメントマーク片とで構成されていることを特徴とする半導体モジュール。
  3. 　請求項１に記載の半導体モジュールにおいて、
    　上記アライメントマークの表面と上記複数の半導体素子の表面とが略同一平面上にあることを特徴とする半導体モジュール。
  4. 　第１のアライメントマーク片が表面に設けられた第１の基材と、
    　第２のアライメントマーク片と、該第２のアライメントマーク片に並置され、且つ、互いが分離された複数の半導体素子とが表面に設けられた第２の基材と
    を用いた半導体モジュールの製造方法であって、
    　上記第１のアライメントマーク片と上記第２のアライメントマーク片との重ね合わせを用いて上記第１の基材と上記複数の半導体素子の位置合わせを行う位置合わせ工程と、
    　上記位置合わせ工程の後、上記第２の基材の上記複数の半導体素子と上記第１の基材とを接合すると共に、上記第１の基材と上記第２のアライメントマーク片とを接合する接合工程と
    を有することを特徴とする半導体モジュールの製造方法。
  5. 　請求項４に記載の半導体モジュールの製造方法において、
    　上記第１のアライメントマーク片と上記第２のアライメントマーク片とを組み合わせたパターンを後工程で用いたことを特徴とする半導体モジュールの製造方法。
  6. 　請求項５に記載の半導体モジュールの製造方法において、
    　上記後工程が、上記第１のアライメントマーク片と上記第２のアライメントマーク片とを組み合わせたパターンを検査用パターンとして用いる検査工程を有することを特徴とする半導体モジュールの製造方法。
  7. 　基材と、上記基材の表面に配置された複数の半導体素子およびアライメントマークからなる半導体モジュールであって、
    　上記基材の表面には、第１接続パターンが設けられており、上記複数の半導体素子の上記基材側には第２接続パターンが設けられており、
    　上記基材と上記複数の半導体素子は、上記第１接続パターンと上記第２接続パターンによって接続されており、
    　上記基材の表面には、上記第１接続パターンと同材料によって形成された第１のアライメントマーク片が設けられており、上記第１のアライメントマーク片上には、上記第２接続パターンおよび上記半導体素子と同材料によって構成された第２のアライメントマーク片が形成され、
    　上記アライメントマークは、上記第１のアライメントマーク片と上記第２のアライメントマーク片とからなることを特徴とする半導体モジュール。
  8. 　請求項７に記載の半導体モジュールにおいて、
    　上記基材と上記複数の半導体素子は、上記第１接続パターンと上記第２接続パターンによって接続されて電流経路をなし、
    　上記第１のアライメントマーク片と上記第２のアライメントマーク片との間は非電流経路であることを特徴とする半導体モジュール。
  9. 　請求項１～３,７,８のいずれか１つに記載の半導体モジュールにおいて、
    　上記アライメントマークが、上記複数の半導体素子の外周部に、複数配置されていることを特徴とする半導体モジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415955A (zh) * 2019-01-08 2020-07-14 群创光电股份有限公司 显示装置及其制造方法
EP3933944A4 (en) * 2019-02-26 2022-11-16 Kyocera Corporation MICRO-LED ELEMENT MOUNTED SUBSTRATE AND DISPLAY DEVICE USING THE SAME

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164844B2 (en) * 2019-09-12 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Double etch stop layer to protect semiconductor device layers from wet chemical etch
US11545474B2 (en) 2020-05-11 2023-01-03 Semileds Corporation Method and system for transferring alignment marks between substrate systems
EP3958308A1 (en) * 2020-08-19 2022-02-23 Lumileds LLC Lighting element alignment
TWI799272B (zh) * 2022-03-01 2023-04-11 南亞科技股份有限公司 具有疊置標記結構之半導體元件結構的製備方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330604A (ja) * 1998-05-08 1999-11-30 Sony Corp 光電変換素子およびその製造方法
JP2002344028A (ja) * 2001-05-16 2002-11-29 Sony Corp 素子の転写方法及び画像表示装置の製造方法
JP2014239157A (ja) * 2013-06-07 2014-12-18 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP2015103541A (ja) * 2013-11-21 2015-06-04 スタンレー電気株式会社 半導体発光素子アレイおよびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268669A (ja) * 2004-03-19 2005-09-29 Sanyo Electric Co Ltd 半導体装置の製造方法
US7135771B1 (en) * 2005-06-23 2006-11-14 Intel Corporation Self alignment features for an electronic assembly
JP5326282B2 (ja) 2008-01-10 2013-10-30 富士通セミコンダクター株式会社 半導体装置とその製造方法、及び露光用マスク
JP5927756B2 (ja) * 2010-12-17 2016-06-01 ソニー株式会社 半導体装置及び半導体装置の製造方法
JP5800568B2 (ja) * 2011-05-13 2015-10-28 スタンレー電気株式会社 半導体素子の製造方法
JP6076123B2 (ja) * 2013-02-14 2017-02-08 オリンパス株式会社 半導体基板、撮像素子、および撮像装置
EP3062199B1 (en) * 2013-10-22 2020-01-15 Fujifilm Corporation Conductive film, touch panel, and display device
US9595497B2 (en) * 2014-06-13 2017-03-14 Apple Inc. Display with low reflectivity alignment structures
CN106154613B (zh) * 2016-06-30 2018-09-18 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330604A (ja) * 1998-05-08 1999-11-30 Sony Corp 光電変換素子およびその製造方法
JP2002344028A (ja) * 2001-05-16 2002-11-29 Sony Corp 素子の転写方法及び画像表示装置の製造方法
JP2014239157A (ja) * 2013-06-07 2014-12-18 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP2015103541A (ja) * 2013-11-21 2015-06-04 スタンレー電気株式会社 半導体発光素子アレイおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415955A (zh) * 2019-01-08 2020-07-14 群创光电股份有限公司 显示装置及其制造方法
EP3933944A4 (en) * 2019-02-26 2022-11-16 Kyocera Corporation MICRO-LED ELEMENT MOUNTED SUBSTRATE AND DISPLAY DEVICE USING THE SAME

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