JPWO2018038133A1 - 炭化珪素半導体装置 - Google Patents

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Abstract

第１導電型のドリフト層（２１）上に第２導電型の第１ウェル領域（４１）および第２ウェル領域（４２）が設けられる。第１導電型のソース領域（８０）は第１ウェル領域（４１）上に設けられる。フィールド絶縁膜（３１）は、第２ウェル領域（４２）上に設けられ、ゲート絶縁膜（３０）よりも厚い。層間絶縁膜（３２）は、ソース領域（８０）上のソースコンタクトホール（ＨＳ）と、第２ウェル領域（４２）上の第１ウェルコンタクトホール（ＨＷ１）とを有する。ソース電極（１０）は、ソースコンタクトホール（ＨＳ）を通ってソース領域（８０）に接続され、かつ第１ウェルコンタクトホール（ＨＷ１）を通って第２ウェル領域（４２）に接続される。絶縁体層（９０）は、第２ウェル領域（４２）上に設けられ、フィールド絶縁膜（３１）よりも薄い。導電体層（９９）は、絶縁体層（９０）のみを介して第２ウェル領域（４２）上に配置された部分を有する。

Description

本発明は、炭化珪素半導体装置に関するものである。
インバータ回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、金属−酸化物−半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）構造を有するものが広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、および、金属−酸化物−半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）が用いられている。たとえば、国際公開第２０１０/０９８２９４号（特許文献１）にＭＯＳＦＥＴが開示されており、特開２００４−２７３６４７号公報（特許文献２）にＩＧＢＴが開示されている。特に前者は、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型ｎチャネルＭＯＳＦＥＴを開示している。
ｎチャネルＭＯＳＦＥＴは、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有している。ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧、が急激に上昇して、略０Ｖから数百Ｖへ変化する。そうすると、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へと流れる。
ここで、縦型ｎチャネルＭＯＳＦＥＴには、典型的には、ＭＯＳＦＥＴとして実際に機能するＭＯＳＦＥＴセルを構成するｐ型ウェルに加えて、チップの最外周に他のｐ型ウェルが設けられている。これら他のｐ型ウェルとしては、たとえば、ゲートパッドの直下に位置するものがある。これら、最外周のｐ型ウェルは、ＭＯＳＦＥＴセルのｐ型ウェルに比して、通常、非常に大きな横断面積（平面レイアウトにおける面積）を有している。このため、最外周のｐ型ウェル中において、上述した変位電流は、ソース電極に達するまでに長い経路を流れる必要がある。よってこのｐ型ウェルは、変位電流の電流経路として、高い電気抵抗を有している。その結果、このｐ型ウェル中においては、無視し得ない程度に大きな電位降下が発生し得る。よってこのｐ型ウェルのうち、ソース電極に接続された箇所から、面内方向において遠い箇所では、ソース電位に対して比較的大きな電位差が生じる。よって、この電位差に起因した絶縁破壊の発生が懸念される。
昨今では、最も一般的な半導体材料であるシリコンのバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を半導体材料として用いる炭化珪素半導体装置、特にｎチャネルＭＯＳＦＥＴ、が、インバータ回路のスイッチング素子として適用され始めている。これによりインバータ回路の損失を低減することができる。損失をより一層の低減するために、スイッチング素子をより高速で駆動することが求められている。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔをより一層大きくすることが求められている。その場合、寄生容量を介してｐ型ウェル内に流れ込む変位電流も大きくなる。さらに、大きなバンドギャップを有する半導体材料である炭化珪素は、シリコンに比して、ドーピングによる電気抵抗の低減を行いにくい。このため、ｐ型ウェルの寄生抵抗は、炭化珪素が用いられることで、より大きくなりやすい。その結果、ｐ型ウェル中における電位降下がより大きくなりやすい。以上から、炭化珪素が用いられる場合、前述した絶縁破壊の懸念がより一層大きくなる。
上記国際公開第２０１０/０９８２９４号の技術においては、ゲートパッドの下方に位置する最外周のｐ型ウェルの上面上に、全面的または部分的に、低抵抗のｐ型半導体層が設けられる。これにより、ゲートパッドの下方に位置するｐ型ウェル内を変位電流が流れる際の電圧降下による当該ｐ型ウェル内での電圧分布が抑制される。よって、ｐ型ウェルとゲート電極との間の電位差が抑制される。よってゲート絶縁膜の破壊が防止される。
国際公開第２０１０/０９８２９４号 特開２００４−２７３６４７号公報
上記国際公開第２０１０/０９８２９４号の技術においては、スイッチング時の素子破壊を防止するために、ｐ型ウェル上に、低抵抗のｐ型半導体層が設けられる。よって炭化珪素半導体装置の製造において、ｐ型ウェル上に、低抵抗のｐ型半導体層を堆積する工程が必要となる。これにより、炭化珪素半導体装置の製造が、より難しいものとなってしまう。よってこの技術とは異なる新たな技術が求められていた。
本発明は以上のような課題を解決するためになされたものであり、その目的は、スイッチング時の素子破壊を防止することができる炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、半導体基板と、ドレイン電極と、ドリフト層と、複数の第１ウェル領域と、ソース領域と、第２ウェル領域と、ゲート絶縁膜と、フィールド絶縁膜と、ゲート電極と、層間絶縁膜と、ソース電極と、絶縁体層と、導電体層とを有している。半導体基板は、第１面と、第１面と反対の第２面とを有している。ドレイン電極は半導体基板の第１面上に設けられている。ドリフト層は、半導体基板の第２面上に設けられており、炭化珪素からなり、第１導電型を有している。複数の第１ウェル領域は、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、第１ウェル領域上に設けられており、第１導電型を有しており、第１ウェル領域によってドリフト層から隔てられている。第２ウェル領域は、ドリフト層上に設けられており、ドリフト層を介して第１ウェル領域に隣接する端部を有しており、第２導電型を有している。ゲート絶縁膜は、第１ウェル領域上と、第２ウェル領域の端部上とに設けられている。フィールド絶縁膜は、第２ウェル領域上に設けられており、ゲート絶縁膜よりも厚い。ゲート電極は、ゲート絶縁膜上の部分と、フィールド絶縁膜上の部分とを有している。層間絶縁膜は、ソース領域上のソースコンタクトホールと、第２ウェル領域上の第１ウェルコンタクトホールとを有している。ソース電極は、ソースコンタクトホールを通ってソース領域に接続されており、かつ第１ウェルコンタクトホールを通って第２ウェル領域に接続されている。絶縁体層は、第２ウェル領域上に設けられており、フィールド絶縁膜よりも薄い。導電体層は、絶縁体層のみを介して第２ウェル領域上に配置された部分を有している。
本発明によれば、第２ウェル領域上に絶縁体層と導電体層とが設けられる。これにより第２ウェル領域上に容量が設けられる。この容量は、絶縁体層がフィールド絶縁膜よりも薄いことにより、単位面積当たりで大きな値を有し得る。これにより、炭化珪素半導体装置の高速スイッチング時において第２ウェル領域に沿って流れる変位電流が、上記容量を介して導電体層へと十分に分岐される。よって、第２ウェル領域に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域に沿った電位降下の大きさが抑制される。よって、この電位降下に起因して発生する、第２ウェル領域と、ゲート電位を有する領域との間の電圧の増大が抑制される。よって、これらの領域の間での絶縁破壊が防止される。以上から、スイッチング時の素子破壊を防止することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う部分断面図である。 図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、図２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１工程を、図３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、図２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２工程を、図３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、図２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３工程を、図３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、図２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４工程を、図３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を、図２と同様の視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を、図３と同様の視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を、図１２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２工程を、図１３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３工程を、図１２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第３工程を、図１３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第４工程を、図１２に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の第４工程を、図１３に対応する視野で概略的に示す、部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を、図２と同様の視野で概略的に示す、部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す平面図である。 図２１の線ＸＸＩＩ−ＸＸＩＩに沿う部分断面図である。 図２１の線ＸＸＩＩＩ−ＸＸＩＩＩに沿う部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を、図２２と同様の視野で概略的に示す、部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を、図２３と同様の視野で概略的に示す、部分断面図である。 本発明の実施の形態６における炭化珪素半導体装置の構成を概略的に示す平面図である。 図２６の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。 本発明の実施の形態７における炭化珪素半導体装置の構成を概略的に示す平面図である。 図２８の破線部ＸＸＩＸの拡大図である。 図２９の線ＸＸＸ−ＸＸＸに沿う部分断面図である。 図２９の線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。 本発明の実施の形態８における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成）
図１〜図３を参照して、ＭＯＳＦＥＴ１０１（炭化珪素半導体装置）は縦型ｎチャネルＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０１は、半導体基板２０と、ドレイン電極１３と、ドリフト層２１と、複数の第１ウェル領域４１と、ソース領域８０と、第２ウェル領域４２と、ゲート絶縁膜３０と、フィールド絶縁膜３１と、ゲート電極５０と、層間絶縁膜３２と、ソース電極１０と、絶縁体層９０と、導電体層９９と、ゲートパッド１１と、ウェルコンタクト領域４６とを有している。
半導体基板２０は、下面（第１面）と、上面（第１面と反対の第２面）とを有している。半導体基板２０は炭化珪素からなる。半導体基板２０はｎ型（第１導電型）を有している。好ましくは、半導体基板２０は、ドリフト層２１の不純物濃度に比して高い不純物濃度を有している。
ドレイン電極１３は半導体基板２０の下面上に設けられている。ドレイン電極１３は、半導体基板２０の下面に接する裏面オーミック電極１３ｍを含む。これによりドレイン電極１３は半導体基板２０の下面にオーミックに接続されている。
ドリフト層２１は、半導体基板２０の上面上に設けられている。ドリフト層２１はｎ型を有している。ドリフト層２１は炭化珪素からなる。
第１ウェル領域４１はドリフト層２１の表面上に選択的に設けられている。第１ウェル領域４１はｐ型（第１導電型と異なる第２導電型）を有している。第１ウェル領域４１は炭化珪素からなる。
ソース領域８０は第１ウェル領域４１の各々の表面上に選択的に設けられている。ソース領域８０は第１ウェル領域４１によってドリフト層２１から隔てられている。ソース領域８０はｎ型を有している。ソース領域８０は炭化珪素からなる。第１ウェル領域４１の表面のうち、ソース領域８０とドリフト層２１とで挟まれた部分が、チャネル領域として機能し得る。
第２ウェル領域４２はドリフト層２１上に設けられている。具体的には、第２ウェル領域４２は、ドリフト層２１の表層の、第１ウェル領域４１とは別の領域に設けられている。第２ウェル領域４２は、ドリフト層２１を介して第１ウェル領域４１に隣接する端部を有している。よって第２ウェル領域４２は、第１ウェル領域４１から間隔を空けて配置されている。第２ウェル領域４２はｐ型を有している。第２ウェル領域４２は炭化珪素からなる。好ましくは、第２ウェル領域４２は、ウェル本体領域４２Ｌ（第１部分）と、ウェルコンタクト領域４２Ｈ（第２部分）とを含む。ウェルコンタクト領域４２Ｈは、ウェル本体領域４２Ｌの不純物濃度よりも高い不純物濃度を有している。
ゲート絶縁膜３０は、第１ウェル領域４１およびその周囲の上と、第２ウェル領域４２の上記端部上とに設けられている。ゲート絶縁膜３０は、第１ウェル領域４１と第２ウェル領域４２との間でドリフト層２１上に位置する部分を有してもよい。またゲート絶縁膜３０は、ソース領域８０上に位置する部分を有してもよい。
フィールド絶縁膜３１は第２ウェル領域４２の一部の上に設けられている。フィールド絶縁膜３１は、第２ウェル領域４２上の、第１ウェル領域４１側とは反対側（図３における左側）に配置されている。言い換えれば、フィールド絶縁膜３１は、第２ウェル領域４２のうち、ドリフト層２１を介して第１ウェル領域４１に隣接する端部（図２および図３における右側端部）上には設けられておらず、他の端部上、特に外周端部（図３における左側端部）上、に設けられている。フィールド絶縁膜３１はゲート絶縁膜３０よりも厚い。
ゲート電極５０は、ゲート絶縁膜３０上の部分と、フィールド絶縁膜３１上の部分とを有している。ゲート電極５０は、チャネル領域上にゲート絶縁膜３０を介して配置された部分を有している。
層間絶縁膜３２は、ソース領域８０およびウェルコンタクト領域４６上のソースコンタクトホールＨＳと、第２ウェル領域４２上のウェルコンタクトホールＨＷ１（第１ウェルコンタクトホール）とを有している。ソースコンタクトホールＨＳは、ゲート絶縁膜３０の開口部に配置されている。ウェルコンタクトホールＨＷ１は、さらにフィールド絶縁膜３１およびゲート絶縁膜３０を貫通することで、第２ウェル領域４２に達している。ソース電極１０は、ウェルコンタクトホールＨＷ１を通って、第２ウェル領域４２のウェルコンタクト領域４２Ｈに接続されている。また層間絶縁膜３２は、ゲート電極５０を介してフィールド絶縁膜３１上に配置されたゲートコンタクトホールＨＧを有している。層間絶縁膜３２は、たとえば酸化物からなる。
ゲートパッド１１は、層間絶縁膜３２のゲートコンタクトホールＨＧを通ってゲート電極５０に接続されている。ゲートパッド１１は典型的には、平面レイアウトにおいてソース電極１０の一方側（図１における上側）に配置されている。好ましくは、層間絶縁膜３２のゲートコンタクトホールＨＧにおいてゲート電極５０とゲートパッド１１との界面がシリサイド化されている。
ゲートパッド１１に加えて、ゲートパッド１１から延びるゲート配線部１１ｗが設けられてもよい。ゲート配線部１１ｗは、層間絶縁膜３２のゲートコンタクトホールＨＧを通ってゲート電極５０に接続されている。ゲート配線部１１ｗは平面レイアウト（図１）においてソース電極１０を取り囲んでいてもよい。ゲートパッド１１およびゲート配線部１１ｗは、ユニットセルのゲート電極５０に電気的に接続されることによって、外部の制御回路から供給されたゲート電圧をゲート電極５０に印加するものである。
層間絶縁膜３２のゲートコンタクトホールＨＧはフィールド絶縁膜３１上に配置されている。よって、ゲートパッド１１またはゲート配線部１１ｗと、ゲート電極５０とは、フィールド絶縁膜３１上で接続されている。これは、ゲートコンタクトホールＨＧの位置、すなわちゲート電極５０とゲートパッド１１またはゲート配線部１１ｗとのコンタクトの位置、をフィールド絶縁膜３１上に配置することによって、ゲート電極５０の材料とゲートパッド１１またはゲート配線部１１ｗの材料、すなわち異種材料、が反応する際に、この反応が生じる箇所と炭化珪素領域（図２および図３においては具体的には第２ウェル領域４２）との間が、フィールド絶縁膜３１によって遮られる。フィールド絶縁膜３１はゲート絶縁膜３０に比して厚いことから、上記反応が炭化珪素領域にまで到達することが効果的に防止される。これにより、意図しない短絡の発生を防止することができる。たとえば、ゲート電極５０の材料が多結晶シリコンであり、ゲートパッド１１およびゲート配線部１１ｗの材料がアルミニウムである場合、異種材料の接触部でアルミニウムのシリサイド化反応が起こる。この反応にともなう形状変化が生じた際に、反応箇所の下層に、比較的薄いゲート絶縁膜３０ではなく、比較的厚いフィールド絶縁膜３１が存在することによって、反応によって生成されたアルミニウムシリサイドと炭化珪素領域とが接触することが防止される。よって、この接触に起因したゲートリーク不良が発生する確率を低減することができる。
ソース電極１０はソースコンタクトホールＨＳを通ってソース領域８０およびウェルコンタクト領域４６に接続されている。またソース電極１０はウェルコンタクトホールＨＷ１を通って第２ウェル領域４２に接続されている。ソース電極１０は典型的には、図１に示すように、ＭＯＳＦＥＴ１０１の平面レイアウトにおける中央部に配置されている。ソース電極１０は、オーミック電極１０ｍを含む。オーミック電極１０ｍは、ソースコンタクトホールＨＳにおいてソース領域８０およびウェルコンタクト領域４６に接しており、ウェルコンタクトホールＨＷ１において第２ウェル領域４２に接している。
ウェルコンタクト領域４６は第１ウェル領域４１上に設けられている。具体的には、ウェルコンタクト領域４６は、第１ウェル領域４１の表層のうち、ソース領域８０に囲まれた部分に設けられている。ウェルコンタクト領域４６は、ソース電極１０と第１ウェル領域４１との間をつないでいる。ウェルコンタクト領域４６はｐ型を有している。ウェルコンタクト領域４６は、第１ウェル領域４１の不純物濃度に比して高い不純物濃度を有している。ウェルコンタクト領域４６は炭化珪素からなる。
ＪＴＥ（接合終端構造：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域４３が、ドリフト層２１上において、第２ウェル領域４２の外周端に接して設けられていてもよい。ＪＴＥ領域４３は、ｐ型を有しており、第２ウェル領域４２の不純物濃度に比して低い不純物濃度を有している。またフィールドストッパー領域８１が、ドリフト層２１上において、第２ウェル領域４２の外周側に第２ウェル領域４２から間隔を空けて設けられていてもよい。フィールドストッパー領域８１は、ｎ型を有しており、ドリフト層２１の不純物濃度に比して高い不純物濃度を有している。
絶縁体層９０は第２ウェル領域４２上に設けられている。絶縁体層９０はフィールド絶縁膜３１よりも薄い。好ましくは、絶縁体層９０は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である。製造工程を簡素化するためには、絶縁体層９０およびゲート絶縁膜３０は、同じ材料からなり、かつ同じ厚さを有することが好ましい。なお、「同じ厚さ」とは、工程ばらつきの範囲内の厚さ、言い換えれば、一の値から±１０％以内程度の厚さを意味し得る。本実施の形態においては、絶縁体層９０が配置される場所にはフィールド絶縁膜３１が設けられていない。
導電体層９９は、絶縁体層９０のみを介して第２ウェル領域４２上に配置された部分を有している。導電体層９９は、上記部分に加えて、フィールド絶縁膜３１上に配置された部分も有していてよい。導電体層９９はゲート電極５０とは電気的に絶縁されている。よって、仮に絶縁体層９０が絶縁破壊されたとしても、ゲート・ソース間の短絡は発生しない。本実施の形態においては、導電体層９９は電気的にフローティング状態とされている。好ましくは、導電体層９９は、第２ウェル領域４２のシート抵抗よりも低いシート抵抗を有している。本実施の形態においては、導電体層９９は絶縁体層９０上において連続的に延在している。好ましくは、導電体層９９の少なくとも一部は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域の外に配置されている。本実施の形態においては、導電体層９９は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域内に配置された部分（図２参照）と、当該領域の外に配置された部分（図３参照）とを有している。導電体層９９の材料は、高い導電率を容易に得られる材料であることが好ましく、このため、炭化珪素ではない材料であることが好ましい。導電体層９９の材料としては、ゲート電極５０の材料と同じものを用いることができ、その場合、高い導電率を確保しつつ、さらに製造工程を簡素化することができる。
（製造方法）
次にＭＯＳＦＥＴ１０１の製造方法について、図４〜図１１を参照しつつ、以下に説明する。なお、図４、図６、図８および図１０の視野は図２の視野に対応しており、図５、図７、図９および図１１の視野は図３の視野に対応している。
図４および図５を参照して、炭化珪素の半導体基板２０が準備される。炭化珪素のポリタイプ、および、半導体基板２０の面方位は、ＭＯＳＦＥＴ１０１に求められる特性に応じて任意に選択され得る。
次に、半導体基板２０の上面上にドリフト層２１がエピタキシャル成長によって形成される。エピタキシャル成長のためには、たとえば化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法が用いられる。ドリフト層２１の不純物濃度は、たとえば１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ドリフト層２１の厚みは、たとえば４μｍ以上２００μｍ以下程度である。
続いて、注入マスク（図示せず）を利用した選択的なイオン注入が、必要な回数行われる。これにより、ドリフト層２１の表面領域の所定の位置に、第１ウェル領域４１と、ウェル本体領域４２Ｌおよびウェルコンタクト領域４２Ｈを有する第２ウェル領域４２と、ソース領域８０と、フィールドストッパー領域８１と、ＪＴＥ領域４３と、ウェルコンタクト領域４６とが形成される。注入マスクとしては、たとえばレジストマスクまたは酸化膜マスクが用いられる。イオン注入時に、半導体基板２０は積極的に加熱されなくてもよく、あるいは２００℃以上８００℃以下程度に加熱されてもよい。イオン注入に用いられるイオンとしては、ｐ型の付与のためにはＡｌ（アルミニウム）またはＢ（硼素）が好適であり、ｎ型の付与のためにはＮ（窒素）またはＰ（燐）が好適である。
なお、第１ウェル領域４１および第２ウェル領域４２の深さは、ドリフト層２１の底面より深くならないように設定される必要があり、たとえば０．３μｍ以上２．０μｍ以下程度の範囲内に設定される。また、第１ウェル領域４１および第２ウェル領域４２のｐ型不純物濃度（アクセプタ濃度）は、ドリフト層２１のｎ型不純物濃度（ドナー濃度）を超えるものとされ、かつ、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下程度の範囲内に設定される。ただし、第１ウェル領域４１のうち、チャネル領域として機能する最表面部分においては、導電性を高めるために、ｐ型不純物濃度がｎ型不純物濃度よりも低くなっていてもよい。ソース領域８０の深さは、その底面が第１ウェル領域４１の底面より深くならないように設定される必要がある。またソース領域８０のｎ型不純物濃度は、第１ウェル領域４１のｐ型不純物濃度を超えるものとされ、かつ、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下程度の範囲内に設定される。フィールドストッパー領域８１はソース領域８０と同様の条件で形成され得る。
ウェルコンタクト領域４６およびウェルコンタクト領域４２Ｈのそれぞれは、第１ウェル領域４１および第２ウェル領域４２がソース電極１０と電気的に良好に接触するために設けられている。よって、ウェルコンタクト領域４６およびウェルコンタクト領域４２Ｈのそれぞれの不純物濃度は、第１ウェル領域４１および第２ウェル領域４２の不純物濃度よりも高く設定されることが望ましい。高い不純物濃度を用いて電気的抵抗を大きく低減するためには、イオン注入時に半導体基板２０を１５０℃以上に加熱することが望ましい。
続いて、アルゴン（Ａｒ）ガスまたは窒素（Ｎ２）ガスなどの不活性ガス雰囲気中、または真空中において、１５００℃以上２２００℃以下程度の温度で、０．５分以上６０分以下程度の時間で熱処理が行われる。これにより、イオン注入されていた不純物が電気的に活性化される。この熱処理は、半導体基板２０の上面上に形成されたドリフト層２１と半導体基板２０の裏面とを炭素膜で覆った状態で行われてもよい。これにより、熱処理時における装置内の残留水分または残留酸素などに起因した炭化珪素表面の荒れの発生を防止することができる。続いて、イオン注入されたドリフト層２１の表面を犠牲酸化することにより、熱酸化膜が形成される。この熱酸化膜をフッ酸により除去することにより、イオン注入されたドリフト層２１の表面変質領域が除去される。これにより清浄な面が露出される。
図６および図７を参照して、次に、フィールド絶縁膜３１として、二酸化珪素膜などの酸化膜が、ＣＶＤ法などによって堆積される。酸化膜の膜厚は、たとえば０．５μｍ以上２．０μｍ以下程度である。次に、堆積された酸化膜が、エッチングを用いてパターニングされる。具体的には、堆積された酸化膜が、ＭＯＳＦＥＴセル領域となる場所の上と、第２ウェル領域４２の一部の上とにおいて、除去される。
図８および図９を参照して、次に、たとえば熱酸化法または堆積法によって、ゲート絶縁膜３０が形成される。熱酸化は、ウェット雰囲気、酸素（Ｏ２）雰囲気、または酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気などの酸化系ガス雰囲気中で実施される。堆積法は、高誘電率材料（いわゆる「ｈｉｇｈ−ｋ材料」）を用いて行われてもよい。
ゲート絶縁膜３０を形成する工程において絶縁体層９０が同時に形成されてもよい。その場合、ゲート絶縁膜３０と絶縁体層９０とが同一条件で形成されることから、両者の膜厚は、通常、一の値から±１０％以内に収まる。また両者の材料は同じとなる。
なお絶縁体層９０は、フィールド絶縁膜３１となる領域と絶縁体層９０となる領域とを含む絶縁膜を形成した後に、絶縁体層９０となる領域に対して選択的にエッチングを施すことによってこの領域の膜厚を減じることにより形成されてもよい。
図１０および図１１を参照して、次に、ゲート絶縁膜３０およびフィールド絶縁膜３１上の所定の箇所に、ゲート電極５０が形成される。そのために、たとえば、ＣＶＤ法による成膜と、フォトリソグラフィー技術を用いたパターニングとが行われる。成膜には、たとえば、多結晶シリコン材料が用いられる。用いられる多結晶シリコンは、Ｐ原子またはＢ原子が含まれることによって低い抵抗を有するものあることが望ましい。ゲート電極５０のシート抵抗は、ｎ型多結晶シリコンの場合は１０Ω／□程度、ｐ型多結晶シリコンの場合は３０Ω／□程度であることが望ましい。ＰまたはＢなどの不純物は、多結晶シリコンの成膜中に導入されてもよいし、成膜後にイオン注入法などによって導入されてもよい。ゲート電極５０は、多結晶シリコンと金属とからなる多領域膜、多結晶シリコンと金属シリサイドとからなる多領域膜、または金属膜であってもよい。
ゲート電極５０の最外端面は、ゲート絶縁膜３０上ではなくフィールド絶縁膜３１上に配置されることが好ましい。これにより、ゲート電極５０のパターニングのためのドライエッチング処理におけるオーバーエッチングによってゲート電極５０の最外端面近傍でゲート絶縁膜３０がエッチングされることによる品質劣化を防ぐことができる。
ゲート電極５０を形成する工程で、導電体層９９が同時に形成されてもよい。その場合、ゲート電極５０と導電体層９９とが同一条件で形成されるため、両者の膜厚は、通常、一の値から±１０％以内に収まる。また両者の材料は同じとなる。前述したように、導電体層９９は、絶縁体層９０を介して流れる変位電流を流すことで第２ウェル領域４２の実効的なシート抵抗を下げる機能を有している。このため、導電体層９９のシート抵抗は第２ウェル領域４２のシート抵抗よりも低いことが望ましい。ゲート電極５０に用いられるドーピングされた多結晶シリコンは、低い抵抗を有することから、導電体層９９の材料として適している。
ここで、ゲート絶縁膜３０の作製工程とゲート電極５０の成膜工程との間にはフォトリソグラフィー工程を用いないことが望ましい。これは、高い信頼性が要求されるゲート絶縁膜３０に、フォトレジストの構成物質である炭素などの不純物が付着または混入することによって、ゲート絶縁膜３０の絶縁特性が悪化することを防ぐためである。そのため、ゲート電極５０と導電体層９９とが同時に形成される場合、導電体層９９の下部には、ゲート絶縁膜３０の作製工程において形成された絶縁膜（絶縁体層）が存在する。
再び図２および図３を参照して、次に、ゲート電極５０などの上に、ＣＶＤ法などの堆積法により、たとえば二酸化珪素膜で構成される層間絶縁膜３２が形成される。続いて、フォトリソグラフィー技術およびドライエッチング技術を用いて、ソースコンタクトホールＨＳおよびウェルコンタクトホールＨＷ１が形成される。
続いて、スパッタ法などにより、Ｎｉを主成分とする金属膜が形成される。続いて６００℃以上１１００℃以下程度の熱処理が行われる。これにより、Ｎｉを主成分とする金属膜と、炭化珪素領域とが反応することで、これらの間にシリサイドが形成される。次に、シリサイド化されずに層間絶縁膜３２上に残留した金属膜が、ウェットエッチングによって除去される。エッチャントとしては、たとえば、硫酸、硝酸および塩酸のいずれか、またはこれらと過酸化水素水との混合液が用いられ得る。このようにしてソースコンタクトホールＨＳおよびウェルコンタクトホールＨＷ１内に、オーミック電極１０ｍとしてのシリサイド領域が形成される。またこれとほぼ同様の方法で、半導体基板２０の裏面上に裏面オーミック電極１３ｍが形成される。
その後、ここまでの処理がなされた半導体基板２０上に、ソース電極１０、ゲートパッド１１およびゲート配線部１１ｗが形成される。たとえば、スパッタ法または蒸着法によりＡｌなどの配線金属が堆積された後、フォトリソグラフィー技術を用いて所定の形状へのパターニングが行われる。なお前述したように、ゲート配線部１１ｗは省略されてもよい。
さらに、半導体基板２０の裏面上の裏面オーミック電極１３ｍ上に金属膜が形成される。これにより、ドレイン電極１３が形成される。
以上により、ＭＯＳＦＥＴ１０１が完成される。
（絶縁体層９０および導電体層９９によるコンデンサ構造）
第２ウェル領域４２上に絶縁体層９０および導電体層９９が設けられることにより、第２ウェル領域４２上にコンデンサ構造が構成される。コンデンサは、交流電流に対して抵抗のように振る舞う。これは容量リアクタンスと呼ばれ、Ｘｃで表される。容量リアクタンスＸｃは、一般に、以下の（１）式
Ｘｃ＝１／（２πｆＣ） ・・・（１）
で表される。ここで、ｆは交流周波数、Ｃはコンデンサの静電容量を示す。
半導体材料として炭化珪素を用いたスイッチング素子は高速スイッチングに適している。このためしばしば、高いスイッチング周波数が用いられる。その場合、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きいため、第２ウェル領域４２とドリフト層２１とのｐｎ接合によって形成される寄生容量を介して第２ウェル領域４２内に流れ込む変位電流も増大する。変位電流は、交流電流であることから、上述したコンデンサ構造を通過することができる。すなわち、第２ウェル領域４２と導電体層９９との間を流れることができる。
前述した静電容量Ｃは、一般に、以下の（２）式
Ｃ＝εＳ／ｄ ・・・（２）
で表される。ここで、εは誘電体の誘電率、Ｓは導電体の面積、ｄは誘電体の厚みを示す。
また、誘電率εは以下の（３）式
ε＝εｒ×ε０ ・・・（３）
で表される。ここで、εｒは誘電体の比誘電率、ε０は真空の誘電率を示す。
（１）式より、容量リアクタンスＸｃは、交流周波数ｆが高いほど、また静電容量Ｃが大きいほど、小さくなり、その結果として交流電流が流れやすくなる。このため本実施の形態において、スイッチング周波数としての交流周波数ｆが同じであれば、静電容量Ｃが大きいほど、第２ウェル領域４２と導電体層９９との間を変位電流が通過しやすくなる。
静電容量Ｃを大きくするためには、薄い絶縁体層９０を用いることで厚みｄを小さくしたり、絶縁体層９０の材料として高い比誘電率εｒを有する誘電体を用いたり、あるいは、絶縁体層９０を介して第２ウェル領域４２と導電体層９９とが広く対向することで面積Ｓを大きくしたりすることが有効である。
絶縁体層９０の厚みは、上記の観点で十分に小さいことが望ましい。具体的には、絶縁体層９０の厚みは、フィールド絶縁膜３１の厚みより小さく、好ましくはゲート絶縁膜３０の厚み程度であり、たとえば１０ｎｍ以上０．２ｕｍ以下程度の範囲内に設定される。また、絶縁体層９０の比誘電率は高いことが望ましく、そのため、いわゆるｈｉｇｈ−ｋ材料が用いられてもよい。ｈｉｇｈ−ｋ材料としては、たとえば、金属酸化物ＨｆＯ２、ＺｒＯ２、およびそれらのシリケート（ＨｆＳｉＸＯｙ、ＺｒＳｉＸＯｙ）、ならびに、Ａｌ２Ｏ３およびその複合酸化物（Ｈｆ１―ＸＡｌＸＯｙ、Ｚｒ１―ＸＡｌＸＯｙ）がある。
導電体層９９は、絶縁体層９０を介して流れる変位電流を流すことによって、第２ウェル領域４２の実効的なシート抵抗を下げる機能を有している。このため導電体層９９のシート抵抗は第２ウェル領域４２のシート抵抗より低いことが望ましい。
次に、上記コンデンサ構造による効果について、以下に説明する。
ＭＯＳＦＥＴセルがオン状態からオフ状態へとスイッチングされるように、ゲート端子としてのゲートパッド１１に印加される電圧が変化させられると、ドレイン電極１３の電圧は急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、ｐ型の第１ウェル領域４１または第２ウェル領域４２と、ｎ型のドリフト層２１との間の寄生容量を介して、変位電流がｐ型およびｎ型の両方の領域に流れる。ｐ型の領域に関しては、第１ウェル領域４１および第２ウェル領域４２などからオーミック電極１０ｍを経てソース電極１０に向けて変位電流が流れる。ｎ型の領域に関しては、ドリフト層２１から半導体基板２０および裏面オーミック電極１３ｍを経てドレイン電極１３に向けて変位電流が流れる。
その結果、変位電流が流れる領域の抵抗値と変位電流の大きさとで決まる電圧が発生する。ここで、第１ウェル領域４１の面積と比較して、第２ウェル領域４２の面積は非常に大きい。よって、第２ウェル領域４２中の変位電流の経路の抵抗値は、第１ウェル領域４１中の変位電流の経路の抵抗値と比較すると、非常に大きい。また、第２ウェル領域４２を流れる変位電流の大きさは、第１ウェル領域４１を流れる変位電流の大きさよりも大きい。
スイッチング時に第２ウェル領域４２に流れ込んだ変位電流は、第２ウェル領域４２のウェルコンタクト領域４２Ｈと、ウェルコンタクトホールＨＷ１中のオーミック電極１０ｍとを経由して、ソース電極１０へ流れる。このとき、第２ウェル領域４２の電気抵抗によって、第２ウェル領域４２内に、無視し得ない大きさの電位降下が発生する。その結果、第２ウェル領域４２のうち、ウェルコンタクトホールＨＷ１を介してソース電極１０と電気的に接続されている部分（ウェルコンタクトホールＨＷ１直下の部分）からの水平方向の距離が大きな部分は、ソース電位に対して比較的大きな電位差を有することとなる。この電位差は、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きいほど大きくなる。
上記理由により比較的大きな電圧が発生し得る第２ウェル領域４２上に、ゲート絶縁膜３０、フィールド絶縁膜３１および層間絶縁膜３２を介して、ゲート電位を有するゲート電極５０およびゲートパッド１１が設けられている。このため、ＭＯＳＦＥＴセルがオン状態からオフ状態へとスイッチングされた直後に、０Ｖに近い電圧値のゲート電極５０またはゲートパッド１１と、高電圧が発生している第２ウェル領域４２との間で、ゲート絶縁膜３０、フィールド絶縁膜３１または層間絶縁膜３２に大きな電圧が印加される。もし、これに起因した絶縁破壊が生じたとすると、ゲート・ソース間がショートしてしまう。
本実施の形態によれば、前述したコンデンサ構造が、交流電流である変位電流を流すことができる。このため、第２ウェル領域４２と導電体層９９とは、至るところで、前述した（１）式で表される容量リアクタンスで接続されている。加えて、導電体層９９のシート抵抗が第２ウェル領域４２よりも低いことから、変位電流の多くが、第２ウェル領域４２から容量リアクタンスを介して導電体層９９に流れ込み、そして導電体層９９を平面方向に伝導し、そして再び容量リアクタンスを介して第２ウェル領域４２に流れ出る。変位電流が主にこのような伝導経路を通ることから、交流電流である変位電流に対しての、第２ウェル領域４２の実効的なシート抵抗が低減される。
（効果のまとめ）
本実施の形態によれば、第２ウェル領域４２上に絶縁体層９０と導電体層９９とが設けられる。これにより第２ウェル領域４２上に、コンデンサ構造による容量が設けられる。この容量は、絶縁体層９０がフィールド絶縁膜３１よりも薄いことにより、単位面積当たりで大きな値を有し得る。これにより、ＭＯＳＦＥＴ１０１の高速スイッチング時において第２ウェル領域４２に沿って流れる変位電流が、上記容量を介して導電体層９９へと十分に分岐される。よって、第２ウェル領域４２に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域４２に沿った電位降下の大きさが抑制される。よって、この電位降下に起因して発生する、第２ウェル領域４２と、ゲート電位を有する領域との間の電圧の増大が抑制される。よって、これらの領域の間での絶縁破壊が防止される。以上から、スイッチング時の素子破壊を防止することができる。
好ましくは、第２ウェル領域４２は、ウェル本体領域４２Ｌの不純物濃度よりも高い不純物濃度を有するウェルコンタクト領域４２Ｈを含む。これにより、第２ウェル領域４２とソース電極１０との電気的接触をより良好なものとすることができる。
好ましくは、導電体層９９は、第２ウェル領域４２のシート抵抗よりも低いシート抵抗を有している。これにより、第２ウェル領域４２の実効的なシート抵抗をより低くすることができる。
好ましくは、絶縁体層９０は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である。これにより第２ウェル領域４２と導電体層９９との間の容量を大きくすることができる。よって、第２ウェル領域４２に沿った変位電流が導電体層９９へ分岐されやすくなる。
好ましくは、絶縁体層９０およびゲート絶縁膜３０は、同じ材料からなり、かつ同じ厚さを有している。これにより絶縁体層９０をゲート絶縁膜３０と同時に形成することができる。よって製造工程が簡素化される。
導電体層９９が絶縁体層９０上において連続的に延在している場合、第２ウェル領域４２上において連続的な電流経路が構成される。これにより、第２ウェル領域４２の実効的なシート抵抗をより低くすることができる。
好ましくは、層間絶縁膜３２のゲートコンタクトホールＨＧは、ゲート電極５０を介してフィールド絶縁膜３１上に配置されている。これにより、ゲートコンタクトホールＨＧの位置でゲート電極５０と第２ウェル領域４２とが、意図せず互いに短絡してしまうことが防止される。特に、ゲート電極５０とゲートパッド１１との界面でのシリサイド化反応は、上記短絡の原因となりやすい。
好ましくは、導電体層９９の少なくとも一部は、ゲートパッド１１と第２ウェル領域４２との間に挟まれた領域の外に配置されている。これにより、上記領域の外においても、第２ウェル領域４２に沿った電位降下の大きさが抑制されることにより、絶縁破壊が防止される。
＜実施の形態２＞
（構成）
図１２および図１３のそれぞれは、本実施の形態２におけるＭＯＳＦＥＴ１０２（炭化珪素半導体装置）の構成を、図２および図３と同様の視野で概略的に示す部分断面図である。ＭＯＳＦＥＴ１０２においては、フィールド絶縁膜３１は、第２ウェル領域４２上において絶縁体層９０に挟まれた部分を含む。言い換えれば、厚み方向に沿った断面視において、フィールド絶縁膜３１は、絶縁体層９０を挟む複数の部分を含む。これら複数の部分は第２ウェル領域４２上に、図示されているように異なる寸法を有していてもよく、あるいは、等しい寸法を有していてもよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（製造方法）
次にＭＯＳＦＥＴ１０２の製造方法について説明する。まず実施の形態１の図４および図５と同様の工程が行われる。その後の工程について、図１４〜図１９を参照しつつ、以下に説明する。なお、図１４、図１６および図１８の視野は図１２の視野に対応しており、図１５、図１７および図１９の視野は図１３の視野に対応している。
図１４および図１５を参照して、実施の形態１の図６および図７と類似の工程が行われる。図１６および図１７を参照して、次に、実施の形態１の図８および図９と類似の工程が行われる。図１８および図１９を参照して、次に、実施の形態１の図１０および図１１と類似の工程が行われる。その後、さらに実施の形態１とほぼ同様の工程が行われることで、ＭＯＳＦＥＴ１０２が完成される。
本実施の形態によれば、フィールド絶縁膜３１が、第２ウェル領域４２上において絶縁体層９０に挟まれた部分を含む。これにより、外部から絶縁体層９０へ加わる応力が、フィールド絶縁膜３１によって効果的に緩和される。よって、外部からの応力に起因しての絶縁体層９０の破壊を防止することができる。
特に、図１２に示されているように、絶縁体層９０の上方にゲートパッド１１が配置されている場合、言い換えれば平面レイアウトにおいて絶縁体層９０とゲートパッド１１とが重なっている場合、ゲートパッド１１へのワイヤボンディング時に、絶縁体層９０へ特に大きな応力が加わり得る。ゲートパッド１１の下方においてフィールド絶縁膜３１が設けられている範囲が大きいほど、この応力を効果的に緩和することができる。しかし、実施の形態１の図２の構造において上記範囲を単純に大きくしたのでは、絶縁体層９０および導電体層９９を配置することができる面積が小さくなってしまう。本実施の形態によれば、上記応力を効果的に緩和しつつ、絶縁体層９０および導電体層９９を配置する領域を十分に確保しやすい。このためには、第２ウェル領域４２上においてフィールド絶縁膜３１がより多くの部分に分割されていることが好ましい。
＜実施の形態３＞
図２０は、本実施の形態におけるＭＯＳＦＥＴ１０３（炭化珪素半導体装置）の構成を、図２と同様の視野で概略的に示す、部分断面図である。ＭＯＳＦＥＴ１０３においては、導電体層９９は絶縁体層９０上において不連続的に延在している。導電体層９９の、不連続箇所によって分断された複数の部分は、図示されているように異なる寸法を有していてもよく、あるいは、等しい寸法を有していてもよい。
なお図中においては、導電体層９９の不連続箇所がフィールド絶縁膜３１上に配置されているが、導電体層９９の不連続箇所が絶縁体層９０上に配置されていてもよい。その場合、絶縁体層９０の一部は、導電体層９９には覆われない。
上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
導電体層９９が絶縁体層９０上において不連続的に延在していることで、導電体層９９の面積が抑えられる。よって、導電体層９９上に層間絶縁膜３２を介してゲートパッド１１が配置される場合に、導電体層９９とゲートパッド１１とが互いに短絡する確率を抑えることができる。また、仮にゲートパッド１１が導電体層９９の一部と短絡したとしても、ゲートパッド１１が導電体層９９の全体と短絡することを避けることができる。これにより、ゲート・ソース間が短絡する確率を抑えることができる。
＜実施の形態４＞
図２１〜図２３を参照して、本実施の形態におけるＭＯＳＦＥＴ１０４（炭化珪素半導体装置）においては、ソース電極１０は、実施の形態１の場合と同様の構成を有するソースパッド部１０ｐに加えて、このソースパッド部１０ｐとつながったソース配線部１０ｗを有している。ソースパッド部１０ｐとソース配線部１０ｗとの接続箇所は、少なくとも１つあればよい。ソース配線部１０ｗは、平面レイアウト（図２１参照）において、中央部に配置されたソースパッド部１０ｐの外側に配置されている。ゲート配線部１１ｗが設けられる場合、ソース配線部１０ｗはゲート配線部１１ｗよりも外側に（すなわち、ＭＯＳＦＥＴ１０４の外縁の近くに）配置され得る。言い換えれば、平面レイアウトにおいて、ソースパッド部１０ｐとソース配線部１０ｗとの間にゲート配線部１１ｗが配置され得る。ソース配線部１０ｗは、ゲートパッド１１およびゲート配線部１１ｗから電気的に絶縁されている。よって図２１において、ソースパッド部１０ｐとソース配線部１０ｗとが電気的に接続されている箇所には、ゲート配線部１１ｗが設けられていない。なお、実施の形態１と同様、ゲート配線部１１ｗは省略されてもよい。
層間絶縁膜３２は導電体層９９上の導電体コンタクトホールＨＣを有している。導電体層９９は導電体コンタクトホールＨＣを介してソース配線部１０ｗに電気的に接続されている。これにより導電体層９９はソース電極１０と短絡されている。よってＭＯＳＦＥＴ１０４においては導電体層９９はフローティング状態にはない。
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ソース配線部１０ｗに電気的に接続されることによって、導電体層９９がソース電極１０に短絡されている。これにより、ＭＯＳＦＥＴ１０４のスイッチング時に導電体層９９を流れる変位電流の少なくとも一部を、ソース配線部１０ｗによって直接引き抜くことができる。よって、第２ウェル領域４２に沿った電位降下の大きさがより抑制される。よってスイッチング時の素子破壊をより確実に防止することができる。
＜実施の形態５＞
図２４および図２５のそれぞれは、本実施の形態におけるＭＯＳＦＥＴ１０５（炭化珪素半導体装置）の構成を、図２２および図２３と同様の視野で概略的に示す、部分断面図である。ＭＯＳＦＥＴ１０５においては、層間絶縁膜３２は第２ウェル領域４２上のウェルコンタクトホールＨＷ２（第２ウェルコンタクトホール）を有している。ソース電極１０のソース配線部１０ｗは、ウェルコンタクトホールＨＷ２を通って第２ウェル領域４２に接続されている。具体的には、ソース電極１０のソース配線部１０ｗは、ウェルコンタクトホールＨＷ２において第２ウェル領域４２に接するオーミック電極１０ｍを含む。第２ウェル領域４２上においてウェルコンタクトホールＨＷ１とウェルコンタクトホールＨＷ２との間に絶縁体層９０が配置されている。
なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、変位電流がウェルコンタクトホールＨＷ１とウェルコンタクトホールＨＷ２とへ分散される。これにより、第２ウェル領域４２に沿った電位降下の大きさがより抑制される。よってスイッチング時の素子破壊をより確実に防止することができる。
＜実施の形態６＞
（構成）
図２６は、本実施の形態におけるＭＯＳＦＥＴ１０６（炭化珪素半導体装置）の平面レイアウトを示す。なお、図を見やすくするために、導体からなる部分には砂地模様が付されている。図２７は、図２６の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。本実施の形態のＭＯＳＦＥＴ１０６は、ＭＯＳＦＥＴ１０１（実施の形態１）と異なり、温度センスダイオード５９（内蔵温度センサ）と、センスパッド１９と、層間絶縁膜３３とを有している。ここで「内蔵温度センサ」とは、半導体基板２０上に直接的または間接的に形成されている温度センサであり、典型的には半導体基板２０と層間絶縁膜３２との間に配置されている。本実施の形態においては、温度センスダイオード５９は、厚み方向（図２７における縦方向）において層間絶縁膜３２と層間絶縁膜３３との間に配置されている。層間絶縁膜３３は、導電体層９９、ゲート電極５０、およびそれらに覆われていないフィールド絶縁膜３１の上に設けられている。
温度センスダイオード５９は、ｐ型のセンスアノード領域５５と、ｎ型のセンスカソード領域５６とを有している。センスアノード領域５５およびセンスカソード領域５６は、層間絶縁膜３３上において面内方向（図２７における横方向）において互いに隣り合っており、互いに直接接することによってｐｎ接合を形成している。言い換えればｐｎダイオードが構成されている。断面視（図２７）において、温度センスダイオード５９は、絶縁体層９０と導電体層９９と層間絶縁膜３３とを介して第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、温度センスダイオード５９は第２ウェル領域４２に内包されている。また断面視（図２７）において、温度センスダイオード５９は、層間絶縁膜３３を介して導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、温度センスダイオード５９は導電体層９９に、少なくとも部分的に内包されており、好ましくは大部分が内包されており、より好ましくは全体が内包されている。
センスパッド１９は、センスアノードパッド１５およびセンスカソードパッド１６を有している。センスアノードパッド１５およびセンスカソードパッド１６のそれぞれは、層間絶縁膜３２に形成されたセンスコンタクトホールＨＴを通ってセンスアノード領域５５およびセンスカソード領域５６に接続されている。断面視（図２７）において、センスパッド１９、すなわちセンスアノードパッド１５およびセンスカソードパッド１６は、絶縁体層９０と導電体層９９と層間絶縁膜３３と温度センスダイオード５９と層間絶縁膜３２とを含む構成を介して、第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９は、第２ウェル領域４２に内包されている。また断面視（図２７）において、センスパッド１９、すなわちセンスアノードパッド１５およびセンスカソードパッド１６、は、層間絶縁膜３３と温度センスダイオード５９と層間絶縁膜３２とを含む構成を介して、導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９は導電体層９９に、少なくとも部分的に内包されており、好ましくは大部分が内包されており、より好ましくは全体が内包されている。
センスアノードパッド１５およびセンスカソードパッド１６は、温度センスダイオード５９と、温度センスダイオード５９の制御回路である外部回路（図示せず）とを互いに接続するためのものである。センスアノードパッド１５とセンスカソードパッド１６とには、異なる電位を印加する必要がある。よって、センスアノードパッド１５とセンスカソードパッド１６は、互いに離れて配置されている。また両者が短絡されないようにするため、センスアノードパッド１５とセンスカソードパッド１６との少なくともいずれかはソース電極１０から電気的に絶縁されている。大電流が流れる電極であるソース電極１０からのサージを避けるためには、センスアノードパッド１５とセンスカソードパッド１６との両方がソース電極１０から電気的に絶縁されていることが好ましい。温度センスダイオード５９の制御回路と、ゲート電極５０の駆動回路とは電気的に分離されている必要があり、よってセンスアノードパッド１５およびセンスカソードパッド１６はゲートパッド１１から電気的に絶縁されている。よってセンスアノードパッド１５およびセンスカソードパッド１６はゲートパッド１１から離れている。図２６に示されている平面レイアウトの例においては、ソース電極１０の外縁内におけるソース電極１０が除去された領域内に、センスアノードパッド１５およびセンスカソードパッド１６が配置されている。また当該平面レイアウトにおいては、センスアノードパッド１５とセンスカソードパッド１６とは、互いに分離されており、ゲートパッド１１およびソース電極１０から分離されている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（動作）
次に、温度センスダイオード５９の動作について説明する。外部回路からセンスアノード領域５５およびセンスカソード領域５６のそれぞれに正および負の電圧を与えることによって、ｐｎダイオードである温度センスダイオード５９に順方向電流が流れる。このときの順方向電圧は、温度上昇に対して単調に減少する傾向を示す。よって、順方向電圧を測定することによって、駆動中のＭＯＳＦＥＴ１０６の温度がモニタされる。
（製造方法）
ＭＯＳＦＥＴ１０６の製造方法は、ＭＯＳＦＥＴ１０１（実施の形態１）の製造方法に対して、温度センスダイオード５９と、センスパッド１９と、層間絶縁膜３３とを形成する工程が加えられればよい。層間絶縁膜３３は、たとえば、ＣＶＤ法などの堆積法によって二酸化珪素膜として形成される。温度センスダイオード５９は、堆積法によって形成された半導体膜をパターニングすることによって形成され得る。堆積法としてはＣＶＤ法が用いられてよく、たとえば多結晶シリコンが堆積される。温度センスダイオード５９を構成するセンスアノード領域５５およびセンスカソード領域５６のそれぞれがｐ型およびｎ型を有するようにするためのアクセプタおよびドナーの添加は、ＣＶＤにおいて用いられる原料ガスの選択によって堆積時に行われてもよいし、材料堆積後のイオン注入によって行われてもよい。センスアノードパッド１５およびセンスカソードパッド１６は、堆積法によって形成された金属膜をパターニングすることによって形成されてよい。堆積法としてはスパッタ法または蒸着法が用いられてよく、たとえばアルミニウムが堆積される。パターニングは、フォトリソグラフィーおよびエッチングによって行われる。センスアノードパッド１５およびセンスカソードパッド１６は、ソース電極１０およびゲートパッド１１と同時に形成されてもよい。
（効果）
センスパッド１９および温度センスダイオード５９に絶縁体層９０を介して対向する部分は、絶縁体層９０に高電圧が印加されるのを防ぐためには、ドリフト層２１ではなく、第２ウェル領域４２である必要がある。ここで、センスアノードパッド１５およびセンスカソードパッド１６は、外部との電気的接続を容易とするために、ある程度大きな面積を必要とする。特にワイヤボンディングを可能とするためには、たとえば１００ｕｍ四方程度以上の広い面積が必要とされる。このため、平面レイアウトにおいてこれらを内包するものである第２ウェル領域４２も、広い面積を必要とする。ＭＯＳＦＥＴ１０６のスイッチングにおいては、この広い第２ウェル領域４２から大きな変位電流が流れる。
仮に、断面視においてセンスパッド１９と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が存在していなかったとすると、大きなシート抵抗を有する第２ウェル領域４２に大きな変位電流が流れることによって、第２ウェル領域４２に大きな電圧が発生する。これにより、センスパッド１９および温度センスダイオード５９を有する構成と、第２ウェル領域４２との間において、層間絶縁膜３３、または層間絶縁膜３２と層間絶縁膜３３との積層体に、大きな電圧が印加される。その結果、温度センスダイオード５９が破壊され得る。
これに対して、本実施の形態のように、断面視においてセンスパッド１９と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が配置されることによって、上記変位電流が、第２ウェル領域４２に比して低いシート抵抗を有する導電体層９９にも流れる。これにより、第２ウェル領域４２に発生する電圧が低減される。よって、温度センスダイオード５９の破壊が抑制され、この効果は、特に高速スイッチングにおいて顕著である。
（変形例）
なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜５のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０５のいずれかに、本実施の形態において説明した温度センスダイオード５９と、センスパッド１９と、層間絶縁膜３３とが設けられてもよい。
＜実施の形態７＞
図２８は、本実施の形態におけるＭＯＳＦＥＴ１０７（炭化珪素半導体装置）の平面レイアウトを示す。なお、図を見やすくするために、導体からなる部分には砂地模様が付されている。図２９は、図２８の破線部ＸＸＩＸの拡大図である。図３０および図３１のそれぞれは、図２９の線ＸＸＸ−ＸＸＸおよび線ＸＸＸＩ−ＸＸＸＩに沿う部分断面図である。
本実施の形態のＭＯＳＦＥＴ１０７は、ＭＯＳＦＥＴ１０１（実施の形態１）と異なり、少なくとも１つの内蔵ゲート抵抗５１（図２９においては２つの内蔵ゲート抵抗５１）と、モニタパッド１７とを有している。ここで「内蔵ゲート抵抗」とは、半導体基板２０上に直接的または間接的に形成されているゲート抵抗であり、典型的には半導体基板２０と層間絶縁膜３２との間に配置されている。「ゲート抵抗」とは、ゲート電極を有するスイッチング素子（ここではＭＯＳＦＥＴ１０７）のスイッチング速度を適正化するために、ゲート電極とその駆動回路との間に設けられる電気抵抗のことである。ゲート抵抗を、ＭＯＳＦＥＴの外部に配置されたものである外部素子としてではなく、ＭＯＳＦＥＴ内に内蔵されたものである内蔵素子として設けることによって、部品点数を削減することができる。これにより、ゲート抵抗が設けられたＭＯＳＦＥＴの全体としての大きさを抑えることができ、また製造コストを削減することができる。内蔵ゲート抵抗は、半導体スイッチング素子の製造過程でスイッチング素子内に作り込まれるので、半導体製造工程のばらつきに起因してゲート抵抗の値もばらつく。このため、ゲート抵抗を形成した後に、その抵抗値を検査する必要がある。モニタパッド１７は、この検査の際に用いられる電極パッドである。
本実施の形態においては、内蔵ゲート抵抗５１は、厚み方向（図３０における縦方向）においてフィールド絶縁膜３１と層間絶縁膜３２との間に配置されている。また本実施の形態においては、実施の形態１と異なり、ゲートパッド１１とゲート配線部１１ｗとが互いに分離されており、これらの間を内蔵ゲート抵抗５１が所望の抵抗値で電気的に接続している。具体的には、平面レイアウトにおいて、ゲートパッド１１とゲート配線部１１ｗとが互いに分離されており、これらをつなぐように内蔵ゲート抵抗５１が設けられている。なお本実施の形態においては、ゲート配線部１１ｗと内蔵ゲート抵抗５１との電気的接続は、内蔵ゲート抵抗５１に接続されたモニタパッド１７にゲート配線部１１ｗが接続されることによって得られている。ゲート配線部１１ｗとモニタパッド１７とは、平面レイアウトにおいてつながっておりかつ両者は互いに接触している。ゲート配線部１１ｗとモニタパッド１７とは一体に形成されていてよい。
ゲートパッド１１は、層間絶縁膜３２に形成されたゲート抵抗コンタクトホールＨＲａを通って内蔵ゲート抵抗５１の一方端（図３０における右端）に接続されている。モニタパッド１７は、層間絶縁膜３２に形成されたゲート抵抗コンタクトホールＨＲｂを通って内蔵ゲート抵抗５１の他方端（図３０における左端）に接続されている。これらの構成により、モニタパッド１７とゲートパッド１１との間の抵抗値を測定することで内蔵ゲート抵抗５１の抵抗値を検査することができる。この測定時には、モニタパッド１７を検査装置に電気的に接続する必要がある。その作業を容易とするため、モニタパッド１７は、ある程度大きな面積を必要とする。この電気的接続は、通常、プローブの接触によって確保される。
上記理由から、モニタパッド１７は、ゲート配線部１１ｗの幅方向（図２９における縦方向）の寸法Ｄ０よりも大きな寸法を、異なる２方向において有している。図２９に示された例においては、モニタパッド１７は、寸法Ｄ０よりも大きな寸法Ｄ１および寸法Ｄ２を有している。寸法Ｄ１は寸法Ｄ０の方向と平行な方向の寸法であり、寸法Ｄ２は寸法Ｄ０の方向と直交する方向の寸法である。具体的には、寸法Ｄ１および寸法Ｄ２は、５０μｍ以上であることが好ましい。
断面視（図３０）において、内蔵ゲート抵抗５１はフィールド絶縁膜３１を介して第２ウェル領域４２上に配置されている。またこの断面視において、モニタパッド１７は、フィールド絶縁膜３１と内蔵ゲート抵抗５１と絶縁体層９０と導電体層９９と層間絶縁膜３２とを含む構成を介して、第２ウェル領域４２上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、内蔵ゲート抵抗５１およびモニタパッド１７は、第２ウェル領域４２に内包されている。
また断面視（図３０）において、モニタパッド１７の少なくとも一部、好ましくは大部分、が、層間絶縁膜３２を介して導電体層９９上に配置されている。平面レイアウト（厚み方向に垂直な面への投影視）においては、センスパッド１９の一部、好ましくは大部分、が導電体層９９に内包されている。なお断面視において、モニタパッド１７の全部が層間絶縁膜３２を介して導電体層９９上に配置されてもよい。また平面レイアウトにおいて、モニタパッド１７の全部が導電体層９９に内包されてもよい。
本実施の形態においては、図２９に示されているように、ゲートパッド１１とモニタパッド１７との間を通るソース配線部１０ｗが設けられている。ソース配線部１０ｗの一方端および他方端は、ソース電極１０の異なる位置に接続されている。
もう１つの断面視（図３１）は、図２９に示されているように、ゲートパッド１１とソース配線部１０ｗとモニタパッド１７とにまたがるものであって、かつ内蔵ゲート抵抗５１が配置されていない領域でのものである。この断面視において、ソース配線部１０ｗはウェルコンタクトホールＨＷ２通って第２ウェル領域４２に接触している。ウェルコンタクトホールＨＷ２近傍における第２ウェル領域４２の発生電圧は、上述した導電体層９９の存在によって低減される。
ＭＯＳＦＥＴ１０７の製造方法の、ＭＯＳＦＥＴ１０１（実施の形態１）の製造方法に対する主な相違は、内蔵ゲート抵抗５１を形成する工程を要する点である。内蔵ゲート抵抗５１は、堆積法によって形成された膜をパターニングすることによって形成されてよい。たとえばＣＶＤ法によって多結晶シリコンが堆積される。またパターニングは、フォトリソグラフィーおよびエッチングによって行われる。内蔵ゲート抵抗５１の材料とゲート電極５０の材料とが同じ場合は、それらの堆積工程およびパターニング工程の各々を一括して行うことができ、それにより製造コストが削減される。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、断面視（図３０）においてモニタパッド１７と第２ウェル領域４２との間に導電体層９９および絶縁体層９０の積層体が配置される。これにより、実施の形態１において説明したのと同様の理由により、スイッチング時において、第２ウェル領域４２に沿った変位電流が流れる領域の実効的なシート抵抗が低減される。よって、第２ウェル領域４２に発生する電圧が低減される。その結果、モニタパッド１７と第２ウェル領域４２との間での絶縁破壊を防止することができる。
なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜６のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０６のいずれかに、本実施の形態において説明した内蔵ゲート抵抗５１およびモニタパッド１７と、それに関連した構成とが設けられてもよい。
＜実施の形態８＞
図３２は、本実施の形態におけるＭＯＳＦＥＴ１０８（炭化珪素半導体装置）の構成を、図２（実施の形態１）と同様の視野で概略的に示す部分断面図である。本実施の形態においても、ＭＯＳＦＥＴ１０１（図２：実施の形態１）と同様、層間絶縁膜３２の下層に（言い換えれば、下方に）、導電体層９９が設けられている。本実施の形態においては、実施の形態１と異なり絶縁体層９０が設けられておらず、導電体層９９が絶縁体層９０（図２：実施の形態１）を介することなく第２ウェル領域４２上に設けられている。導電体層９９は第２ウェル領域４２にショットキー接触している。言い換えれば、導電体層９９と第２ウェル領域４２との界面はショットキー接合を形成している。好ましくは、第２ウェル領域４２のうち大部分が導電体層９９とショットキー接触している。具体的には、図３１に示されているように、第２ウェル領域４２のうちフィールド絶縁膜３１に覆われていない部分のほとんどが導電体層９９とショットキー接触していることが好ましい。第２ウェル領域４２のうちフィールド絶縁膜３１に覆われていない部分の全部が導電体層９９とショットキー接触していてもよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
次に、ＭＯＳＦＥＴ１０８の製造方法における導電体層９９の形成工程の例について、以下に説明する。ゲート電極５０を形成後、上述したショットキ―接触が形成されることになる領域上のフィールド絶縁膜３１およびゲート絶縁膜３０がウェットエッチによって除去される。そして導電体層９９となる膜がスパッタ法などによって堆積され、この膜がフォトリソグラフィーおよびエッチングによってパターニングされる。これにより、上述したショットキー接触を有する導電体層９９が形成される。導電体層９９の材料は、ショットキー接触を得ることができるように選択されればよく、たとえば、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｔａ、または多結晶シリコンが用いられる。なおＭＯＳＦＥＴ１０８の製造方法における上記以外の工程については、実施の形態１とほぼ同様であることから、その説明を省略する。
一般に、ショットキー接合の特性として、順方向電圧が印加された際に電流が流れる整流性が広く利用されており、具体的には、当該特性はショットキーダイオードに利用されている。そのような用途においては、一般に、逆方向電圧が印加された際には電流が流れないものと見なされる。実際の現象としては、ショットキー接合に逆方向電圧が印加されると、ショットキー界面から半導体側へ空乏層が延びる。その結果、この空乏層の厚みによって決まる容量が形成される。従って、半導体とショットキー電極との間に逆方向電圧が印加された場合は、定常的な順方向電流は流れ得ないものの、容量を介しての変位電流は流れ得る。本実施の形態においては、この変位電流を利用することによって、第２ウェル領域４２（半導体）中を流れる電流が、導電体層９９（ショットキー電極）へと分岐される。このことについて、以下においてさらに説明する。
本実施の形態においては、導電体層９９と第２ウェル領域４２とによるショットキー接合に逆方向電圧が印加されることによって形成された空乏層が、実施の形態１における絶縁体層９０（図２）の役割を果たす。たとえば第２ウェル領域４２がｐ型半導体であれば、ＭＯＳＦＥＴ１０８がオン状態からオフ状態へとスイッチングされた直後にドリフト層２１から第２ウェル領域４２内へ流れ込んだ変位電流は、ショットキー界面に形成された空乏層の容量を伝って導電体層９９内へ流れ込む。そしてこの電流は、低いシート抵抗を有する導電体層９９を面内方向（図３２における横方向）に沿って流れ、ウェルコンタクトホールＨＷ１近傍において再び第２ウェル領域４２へ流れ込む。この作用によって、第２ウェル領域４２中を流れる電流が、導電体層９９（ショットキー電極）へと分岐される。これにより、本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。
なお本実施の形態は、実施の形態１だけでなく、実施の形態２〜７のいずれかと組み合わせることも可能である。言い換えれば、ＭＯＳＦＥＴ１０２〜１０７のいずれかに、ショットキー電極としての導電体層９９が、絶縁体層９０を省略しつつ設けられてもよい。
なお、上記各実施の形態においては、第１導電型がｎ型であり第２導電型がｐ型である場合について説明したが、これらの導電型は逆であってもよい。その場合、ゲート電極を除く各電極の名称も逆転する。また、上記各実施の形態においては、ワイドバンドギャップ半導体材料のひとつである炭化珪素を用いた半導体装置である炭化珪素半導体装置について説明したが、炭化珪素以外のワイドバンドギャップ半導体材料が用いられてもよい。たとえば、窒化ガリウム、ダイヤモンド、または酸化ガリウムが用いられてもよい。本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
ＨＣ 導電体コンタクトホール、ＨＧ ゲートコンタクトホール、ＨＲａ，ＨＲｂ ゲート抵抗コンタクトホール、ＨＳ ソースコンタクトホール、ＨＴ センスコンタクトホール、ＨＷ１ ウェルコンタクトホール（第１ウェルコンタクトホール）、ＨＷ２ ウェルコンタクトホール（第２ウェルコンタクトホール）、１０ ソース電極、１０ｍ オーミック電極、１０ｐ ソースパッド部、１０ｗ ソース配線部、１１ ゲートパッド、１１ｗ ゲート配線部、１３ ドレイン電極、１３ｍ 裏面オーミック電極、１５ センスアノードパッド、１６ センスカソードパッド、１７ モニタパッド、１９ センスパッド、２０ 半導体基板、２１ ドリフト層、３０ ゲート絶縁膜、３１ フィールド絶縁膜、３２，３３ 層間絶縁膜、４１ 第１ウェル領域、４２ 第２ウェル領域、４２Ｈ ウェルコンタクト領域（第２部分）、４２Ｌ ウェル本体領域（第１部分）、４３ ＪＴＥ領域、４６ ウェルコンタクト領域、５０ ゲート電極、５１ 内蔵ゲート抵抗、５５ センスアノード領域、５６ センスカソード領域、５９ 温度センスダイオード（内蔵温度センサ）、８０ ソース領域、８１ フィールドストッパー領域、９０ 絶縁体層、９９ 導電体層、１０１〜１０８ ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (16)

  1. 第１面と、前記第１面と反対の第２面とを有する半導体基板（２０）と、
    前記半導体基板（２０）の前記第１面上に設けられたドレイン電極（１３）と、
    前記半導体基板（２０）の前記第２面上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層（２１）と、
    前記ドリフト層（２１）上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域（４１）と、
    前記第１ウェル領域（４１）上に設けられ、前記第１導電型を有し、前記第１ウェル領域（４１）によって前記ドリフト層（２１）から隔てられたソース領域（８０）と、
    前記ドリフト層（２１）上に設けられ、前記ドリフト層（２１）を介して前記第１ウェル領域（４１）に隣接する端部を有し、前記第２導電型を有する第２ウェル領域（４２）と、
    前記第１ウェル領域（４１）上と、前記第２ウェル領域（４２）の前記端部上とに設けられたゲート絶縁膜（３０）と、
    前記第２ウェル領域（４２）上に設けられ、前記ゲート絶縁膜（３０）よりも厚いフィールド絶縁膜（３１）と、
    前記ゲート絶縁膜（３０）上の部分と、前記フィールド絶縁膜（３１）上の部分とを有するゲート電極（５０）と、
    前記ソース領域（８０）上のソースコンタクトホール（ＨＳ）と、前記第２ウェル領域（４２）上の第１ウェルコンタクトホール（ＨＷ１）とを有する層間絶縁膜（３２）と、
    前記ソースコンタクトホール（ＨＳ）を通って前記ソース領域（８０）に接続され、かつ前記第１ウェルコンタクトホール（ＨＷ１）を通って前記第２ウェル領域（４２）に接続されるソース電極（１０）と、
    前記第２ウェル領域（４２）上に設けられ、前記フィールド絶縁膜（３１）よりも薄い絶縁体層（９０）と、
    前記絶縁体層（９０）のみを介して前記第２ウェル領域（４２）上に配置された部分を有する導電体層（９９）と、
    を備える、炭化珪素半導体装置（１０１〜１０７）。
  2. 第１面と、前記第１面と反対の第２面とを有する半導体基板（２０）と、
    前記半導体基板（２０）の前記第１面上に設けられたドレイン電極（１３）と、
    前記半導体基板（２０）の前記第２面上に設けられ、炭化珪素からなり、第１導電型を有するドリフト層（２１）と、
    前記ドリフト層（２１）上に設けられ、前記第１導電型と異なる第２導電型を有する複数の第１ウェル領域（４１）と、
    前記第１ウェル領域（４１）上に設けられ、前記第１導電型を有し、前記第１ウェル領域（４１）によって前記ドリフト層（２１）から隔てられたソース領域（８０）と、
    前記ドリフト層（２１）上に設けられ、前記ドリフト層（２１）を介して前記第１ウェル領域（４１）に隣接する端部を有し、前記第２導電型を有する第２ウェル領域（４２）と、
    前記第１ウェル領域（４１）上と、前記第２ウェル領域（４２）の前記端部上とに設けられたゲート絶縁膜（３０）と、
    前記第２ウェル領域（４２）上に設けられ、前記ゲート絶縁膜（３０）よりも厚いフィールド絶縁膜（３１）と、
    前記ゲート絶縁膜（３０）上の部分と、前記フィールド絶縁膜（３１）上の部分とを有するゲート電極（５０）と、
    前記ソース領域（８０）上のソースコンタクトホール（ＨＳ）と、前記第２ウェル領域（４２）上の第１ウェルコンタクトホール（ＨＷ１）とを有する層間絶縁膜（３２）と、
    前記ソースコンタクトホール（ＨＳ）を通って前記ソース領域（８０）に接続され、かつ前記第１ウェルコンタクトホール（ＨＷ１）を通って前記第２ウェル領域（４２）に接続されるソース電極（１０）と、
    前記第２ウェル領域（４２）上に設けられ、前記第２ウェル領域（４２）にショットキー接触する導電体層（９９）と、
    を備える、炭化珪素半導体装置（１０８）。
  3. 前記第２ウェル領域（４２）は、
    第１部分（４２Ｌ）と、
    前記第１部分（４２Ｌ）の不純物濃度よりも高い不純物濃度を有し、前記ソース電極（１０）が前記第１ウェルコンタクトホール（ＨＷ１）を通って接続された第２部分（４２Ｈ）と、
    を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記導電体層（９９）は、前記第２ウェル領域（４２）のシート抵抗よりも低いシート抵抗を有する、請求項１または請求項３に記載の炭化珪素半導体装置。
  5. 前記絶縁体層（９０）は厚さ１０ｎｍ以上０．２μｍ以下の酸化珪素層である、請求項１、請求項３、および請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記絶縁体層（９０）および前記ゲート絶縁膜（３０）は、同じ材料からなり、かつ同じ厚さを有する、請求項１、および請求項３から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記導電体層（９９）は前記絶縁体層（９０）上において連続的に延在している、請求項１、および請求項３から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記導電体層（９９）は前記絶縁体層（９０）上において不連続的に延在している、請求項１、および請求項３から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記フィールド絶縁膜（３１）は、前記第２ウェル領域（４２）上において前記絶縁体層（９０）に挟まれた部分を含む、請求項１、および請求項３から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 前記導電体層（９９）は前記ソース電極（１０）に短絡されている、請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 前記層間絶縁膜（３２）は前記第２ウェル領域（４２）上の第２ウェルコンタクトホール（ＨＷ２）を有し、前記ソース電極（１０）は前記第２ウェルコンタクトホール（ＨＷ２）を通って前記第２ウェル領域（４２）に接続されており、前記第２ウェル領域（４２）上において前記第１ウェルコンタクトホール（ＨＷ１）と前記第２ウェルコンタクトホール（ＨＷ２）との間に前記絶縁体層（９０）が配置されている、請求項１、および請求項３から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 前記層間絶縁膜（３２）は、前記ゲート電極（５０）を介して前記フィールド絶縁膜（３１）上に配置されたゲートコンタクトホール（ＨＧ）を有し、
    前記層間絶縁膜（３２）の前記ゲートコンタクトホール（ＨＧ）を通って前記ゲート電極（５０）に接続されるゲートパッド（１１）をさらに備える、
    請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 前記層間絶縁膜（３２）の前記ゲートコンタクトホール（ＨＧ）において前記ゲート電極（５０）と前記ゲートパッド（１１）との界面がシリサイド化されている、請求項１２に記載の炭化珪素半導体装置。
  14. 前記導電体層（９９）の少なくとも一部は、前記ゲートパッド（１１）と前記第２ウェル領域（４２）との間に挟まれた領域の外に配置されている、請求項１２または請求項１３に記載の炭化珪素半導体装置。
  15. 前記炭化珪素半導体装置は、内蔵温度センサ（５９）と、前記内蔵温度センサ（５９）に接続され、かつ前記導電体層（９９）上に配置された少なくとも１つのセンスパッド（１９）とをさらに備える、請求項１から請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 前記炭化珪素半導体装置は、内蔵ゲート抵抗（５１）と、前記内蔵ゲート抵抗（５１）に接続され、かつ前記導電体層（９９）上に配置されたモニタパッド（１７）とをさらに備える、請求項１から請求項１５のいずれか１項に記載の炭化珪素半導体装置。
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