JPWO2017187853A1 - Ｄｃ−ｄｃコンバータ - Google Patents

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Abstract

ＤＣ電圧を受ける電圧入力部と、負荷が接続される電圧出力部と、少なくとも１次巻線（Ｎ１）と２次巻線（Ｎ２）を有するトランス（Ｔ１）と、電圧入力部とトランス（Ｔ１）の１次巻線（Ｎ１）との間に設けられた主スイッチ素子（Ｑ１）と、電圧出力部とトランス（Ｔ１）の２次巻線（Ｎ２）との間に設けられた整流回路（２０）と、トランス（Ｔ１）に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを検出し、リセット電圧の大きさが例えば所定のしきい値を超える場合に、主スイッチ素子（Ｑ１）に印加される電圧を抑制するリセット電圧抑制回路と、を備える。

Description

本発明は、トランスとスイッチング素子とを備えるＤＣ−ＤＣコンバータに関し、特にトランスにリセット電圧が発生するＤＣ−ＤＣコンバータに関する。
トランスの１次巻線に流れる電流が正負非対称である、すなわちトランスの励磁とリセットが非対称の関係で駆動される、ＤＣ−ＤＣコンバータにおいては、トランスの１次巻線に接続されたスイッチング素子（主スイッチ素子）のオン時に、１次巻線に流れる電流でトランスが励磁され、上記主スイッチ素子のターンオフ時に、逆起電力による電圧（リセット電圧やフライバック電圧と呼ばれる電圧）が１次巻線に発生する。例えば、フォワード型ＤＣ−ＤＣコンバータ、フライバック型ＤＣ−ＤＣコンバータのいずれにおいても、トランスのリセット時に上記リセット電圧が生じる。
特許文献１には、トランスの２次巻線に同期整流用スイッチ素子が設けられたＤＣ−ＤＣコンバータにおいて、トランスの１次巻線に接続された主スイッチ素子の両端に、クランプ用スイッチ素子とキャパシタとの直列回路が接続され、主スイッチ素子のターンオフ時にクランプ用スイッチ素子をオンにすることによって、同期整流用スイッチ素子のオン時間が、リセット電圧の変動の影響を受けないように構成されたＤＣ−ＤＣコンバータが示されている。
特開平６−３２７２４３号公報
特許文献１に示されるような、アクティブクランプ回路および同期整流回路を備えたフォワード型ＤＣ−ＤＣコンバータは、電力変換効率が高い利点がある。このようなフォワード型ＤＣ−ＤＣコンバータにおいては、ＰＷＭ制御によって出力電圧を安定化する場合、入力電源電圧の変動幅や負荷電流の変動幅が大きい程、主スイッチ素子のオンデューティが広範囲に亘って変化する。
主スイッチ素子に印加されるリセット電圧は、Vin(入力電圧)×Ton(オン期間)／Toff(オフ期間)で求められる。したがって、主スイッチ素子のオンデューティが長くなるに伴い、つまり主スイッチ素子のオフ期間が短くなるに伴い、リセット電圧は急激に高くなる。すなわち、上述のように主スイッチ素子のオンデューティが大きく変化するような状況においては、オンデューティが大きくなると、リセット電圧は非常に高くなる。
ここで、ＤＣ−ＤＣコンバータへの入力電圧とリセット電圧との関係の例を図１６に示す。図１６において、横軸はＤＣ−ＤＣコンバータへの入力電圧、縦軸はリセット電圧である。電圧の数値はあくまでも一例であり、ここでは、ＤＣ−ＤＣコンバータへの入力電圧と、トランスの１次巻線または２次巻線に発生するリセット電圧との関係の典型例として示す。このように、入力電圧が低下する程（オンデューティが大きくなる程）、リセット電圧は急激に高くなる。
上記リセット電圧は主スイッチ素子のターンオフ時にその主スイッチ素子に印加される。また、同期整流回路を備える場合には、トランスの２次巻線に生じるリセット電圧が同期整流用スイッチ素子に印加される。したがって、ＤＣ−ＤＣコンバータの入力電源電圧の変動幅や負荷電流の変動幅が広いＤＣ−ＤＣコンバータにおいては、主スイッチ素子や同期整流用スイッチ素子に高耐圧のＦＥＴが必要になる。しかし、高耐圧のＦＥＴである程、そのオン抵抗（Ron）が高いので、それにより、ＦＥＴでの損失が大きく、ＤＣ−ＤＣコンバータの電力変換効率が低くならざるを得ない。
本発明の目的は、トランスに生じるリセット電圧が上昇することによる問題を解消して、電力変換効率を高めることのできるＤＣ−ＤＣコンバータを提供することにある。
（１）本発明のＤＣ−ＤＣコンバータは、
ＤＣ電圧を受ける電圧入力部と、
負荷が接続される電圧出力部と、
少なくとも１次巻線と２次巻線を有するトランスと、
前記電圧入力部と前記トランスの１次巻線との間に設けられた主スイッチ素子と、
前記電圧出力部と前記トランスの２次巻線との間に設けられた整流回路と、
前記トランスに蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを検出し、前記リセット電圧の大きさに応じて、前記主スイッチ素子に印加される電圧を抑制するリセット電圧抑制回路と、を備える。
上記構成により、トランスの１次巻線に生じるリセット電圧の上限が制限され、それに伴い、低耐圧のスイッチング素子を用いることができる。
（２）上記（１）において、前記リセット電圧抑制回路は、前記リセット電圧の大きさが所定のしきい値を超える場合に、前記主スイッチ素子に印加される電圧を抑制することが好ましい。これにより、リセット電圧が所定のしきい値を超えない通常動作時には、出力電圧の安定性が維持できる。
（３）上記（１）または（２）において、前記整流回路は、前記電圧出力部と前記トランスの２次巻線との間に設けられた整流スイッチ素子を含み、前記整流スイッチ素子を前記トランスの２次巻線電圧の変化に同期してスイッチングする同期整流回路であることが好ましい。これにより、整流回路での損失が低減される。また、上記リセット電圧の上限が制限されることにより、トランスの２次巻線に発生するリセット電圧に対する同期整流用スイッチ素子の耐圧についても緩和される。
（４）上記（３）において、前記リセット電圧検出回路は、前記整流スイッチ素子に印加される電圧によって検出する構成であってもよい。これにより、リセット電圧検出回路を、トランスの２次側に設けることができ、トランスの２次側に構成される制御回路に対して制御信号を容易に与えることができる。
（５）上記（１）から（３）のいずれかにおいて、前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記主スイッチ素子に印加される電圧によって検出する構成であってもよい。これにより、リセット電圧検出回路を、トランスの２次側に設けることができ、トランスの２次側に構成される制御回路に対して制御信号を容易に与えることができる。
（６）上記（１）から（３）のいずれかにおいて、前記トランスは補助巻線を有し、前記リセット電圧検出回路は、前記トランスの補助巻線の電圧によって検出する構成であってもよい。これにより、リセット電圧検出回路を、主スイッチ素子およびトランスを含むコンバータ回路とは実質的に分離でき、回路構成を簡素化できる。
（７）上記（１）から（６）のいずれかにおいて、前記リセット電圧抑制回路は、例えば前記主スイッチ素子のオンデューティを低下させる回路である。この構成により、主スイッチ素子のオンデューティを制御する回路に対して制御信号を与えるだけで、容易に制御できる。すなわち回路を簡素化できる。
（８）上記（７）において、前記リセット電圧抑制回路は、例えば前記主スイッチ素子をオフ状態に保つ回路である。この構成により、主スイッチ素子のオンデューティを制御する回路に対して制御信号を与えるだけで、容易に制御できる。すなわち回路をより簡素化できる。
（９）上記（１）から（８）のいずれかにおいて、例えば前記主スイッチ素子はＦＥＴであり、当該主スイッチ素子のドレイン・ソース間に並列接続され、前記リセット電圧の前記主スイッチ素子への印加電圧を制限するアクティブクランプ回路を備える。この構成により、リセット電圧が上限に達する条件が緩和され、トランスの１次巻線に生じるリセット電圧がアクティブクランプ回路で抑制されるので、主スイッチ素子のオンデューティの最大値を大きくできる。それにより、入力電源電圧の下限または負荷電流の上限がより拡大できる。
本発明によれば、トランスの１次巻線に生じるリセット電圧の上限が制限され、それに伴い、低耐圧のスイッチング素子を用いることができる。また、主スイッチ素子にオン抵抗の低いＦＥＴを用いることができるので、電力変換効率の高いＤＣ−ＤＣコンバータが構成できる。
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１０１Ａの回路図である。 図２は制御回路（スイッチング制御用ＩＣ）１０の内部の構成を示すブロック図である。 図３は、図１に示したリセット電圧検出回路３１の有無による、主スイッチ素子Ｑ１に印加されるリセット電圧の違いを示す図である。 図４は第１の実施形態の別のＤＣ−ＤＣコンバータ１０１Ｂの回路図である。 図５は第２の実施形態に係るＤＣ−ＤＣコンバータ１０２Ａの回路図である。 図６は第２の実施形態の別のＤＣ−ＤＣコンバータ１０２Ｂの回路図である。 図７は第３の実施形態に係るＤＣ−ＤＣコンバータ１０３の回路図である。 図８は第４の実施形態に係るＤＣ−ＤＣコンバータ１０４Ａの回路図である。 図９は第４の実施形態の別のＤＣ−ＤＣコンバータ１０４Ｂの回路図である。 図１０は第５の実施形態に係るＤＣ−ＤＣコンバータ１０５Ａの回路図である。 図１１は第５の実施形態の別のＤＣ−ＤＣコンバータ１０５Ｂの回路図である。 図１２は第５の実施形態の別のＤＣ−ＤＣコンバータ１０５Ｃの回路図である。 図１３は第６の実施形態に係るＤＣ−ＤＣコンバータ１０６Ａの回路図である。 図１４は第６の実施形態の別のＤＣ−ＤＣコンバータ１０６Ｂの回路図である。 図１５は第６の実施形態の別のＤＣ−ＤＣコンバータ１０６Ｃの回路図である。 従来のＤＣ−ＤＣコンバータへの入力電圧とリセット電圧との関係の例を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１０１Ａの回路図である。このＤＣ−ＤＣコンバータ１０１Ａは、ＤＣ電圧を受ける電圧入力部Vin(+)，Vin(-)と、負荷が接続される電圧出力部Vo(+)，Vo(-)を備え、電圧入力部Vin(+)，Vin(-)に入力されたＤＣ電圧を所定の安定化したＤＣ電圧に変換して電圧出力部Vo(+)，Vo(-)から負荷へ出力する。ＤＣ−ＤＣコンバータ１０１Ａは１次巻線Ｎ１と２次巻線Ｎ２を有するトランスＴ１を備える。電圧入力部Vin(+)，Vin(-)とトランスＴ１の１次巻線Ｎ１との間には主スイッチ素子Ｑ１が接続されている。電圧出力部Vo(+)，Vo(-)とトランスＴ１の２次巻線Ｎ２との間には整流回路２０が設けられている。
主スイッチ素子Ｑ１はＦＥＴであり、そのドレイン・ソース間に、クランプ用スイッチ素子Ｑ４とクランプ用キャパシタＣ１との直列回路が並列接続されている。すなわち、クランプ用スイッチ素子Ｑ４とクランプ用キャパシタＣ１との直列回路はアクティブクランプ回路を構成する。
電圧入力部Vin(+)，Vin(-)には制御回路１０が接続されている。この制御回路１０はスイッチング制御用ＩＣであり、主スイッチ素子Ｑ１およびクランプ用スイッチ素子Ｑ４へゲート信号を与える。
トランスＴ１の２次巻線Ｎ２には直列に整流スイッチ素子Ｑ２とインダクタＬｏとが接続されている。２次巻線Ｎ２とインダクタＬｏとの接続点とVo(-)端子との間には転流スイッチ素子Ｑ３が接続されている。整流スイッチ素子Ｑ２と転流スイッチ素子Ｑ３とで整流回路２０が構成されている。電圧出力部Vo(+)，Vo(-)の両端間には出力キャパシタＣｏが接続されている。
トランスＴ１は補助巻線Ｎ３，Ｎ４を有し、補助巻線Ｎ３の起電圧が整流スイッチ素子Ｑ２のゲート・ソース間に印加され、補助巻線Ｎ４の起電圧が転流スイッチ素子Ｑ３のゲート・ソース間に印加されるように、回路が構成されている。トランスの２次巻線Ｎ２の電圧は補助巻線Ｎ３で間接的に検出され、整流スイッチ素子Ｑ２は補助巻線Ｎ３の電圧変化に同期してスイッチングする。
トランスＴ１の２次側には出力電圧検出回路４０が設けられている。この出力電圧検出回路４０は、電圧出力部Vo(+)，Vo(-)の両端電圧を検出し、それに応じたフィードバック用の電圧を制御回路１０のCOMP端子へ与える。
ここで、主スイッチ素子Ｑ１のオン時間をTon、オフ時間をToff、オンデューティ比をD、入力電圧をVin、１次巻線Ｎ１の巻回数をn1、２次巻線Ｎ２の巻回数をn2で表すと、各スイッチ素子のドレイン・ソース間に印加される電圧Vdsは次の関係にある。
トランスＴ１の１次巻線Ｎ１に生じるリセット電圧は、
−Vin・Ton／Toff
＝−｛Vin／(1−D)−Vin｝
主スイッチ素子Ｑ１のVdsは、
Vin＋｛Vin／(1−D)−Vin｝
＝Vin／(1−D)
整流スイッチ素子Ｑ２のVdsは、
｛Vin／(1−D)−Vin｝・n2／n1
転流スイッチ素子Ｑ３のVdsは、
Vin・n2／n1
である。
したがって、主スイッチ素子Ｑ１のオンデューティが大きくなる程（Dが１に近づく程）、主スイッチ素子Ｑ１のVds、および整流スイッチ素子Ｑ２のVdsは急激に増大する。
主スイッチ素子Ｑ１のドレインとグランドとの間（すなわち、主スイッチ素子Ｑ１のドレイン・ソース間）には、リセット電圧検出回路３１が設けられている。このリセット電圧検出回路３１は、トランスＴ１に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを検出し、それが所定のしきい値を超えるとき制御回路１０へ制御信号を与える。
上記主スイッチ素子Ｑ１、トランスＴ１、整流回路２０、インダクタＬｏおよび出力キャパシタＣｏによってフォワード型のＤＣ−ＤＣコンバータ回路が構成されている。さらに、クランプ用スイッチ素子Ｑ４およびクランプ用キャパシタＣ１によるアクティブクランプ回路を備えることにより、このＤＣ−ＤＣコンバータ１０１Ａは、アクティブクランプフォワードコンバータとして動作する。
上記リセット電圧検出回路３１の構成と動作は次のとおりである。リセット電圧検出回路３１は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、キャパシタＣ３，Ｃ４、ツェナーダイオードＤ４、トランジスタＱ５，Ｑ６を有する。抵抗Ｒ１，Ｒ２は、主スイッチ素子Ｑ１のドレイン・ソース間電圧を分圧する分圧回路を構成し、キャパシタＣ３は上記分圧電圧を平滑する。ツェナーダイオードＤ４はキャパシタＣ３の電圧がツェナーダイオードＤ４のツェナー電圧を超えると導通する。抵抗Ｒ４とキャパシタＣ４は時定数回路を構成する。トランジスタＱ５，Ｑ６は、この２つのトランジスタでサイリスタ構造のラッチ回路を構成する。
主スイッチ素子Ｑ１のドレイン・ソース間電圧が所定値を超えることにより、ツェナーダイオードＤ４が導通し、抵抗Ｒ４とキャパシタＣ４とによる時定数回路の時定数に応じた時間の経過後、トランジスタＱ５がオンする。トランジスタＱ５がオンすると、トランジスタＱ６もオンし、制御回路１０のUVLO端子がローレベルにプルダウンされる。トランジスタＱ６のオンにより、トランジスタＱ５およびトランジスタＱ６はオン状態を保持する。後述するとおり、制御回路１０のUVLO端子がローレベルになると、主スイッチ素子Ｑ１はオフ状態に保たれる。この動作により、トランスＴ１の１次巻線Ｎ１に生じるリセット電圧がそれ以上に上昇することはなく、主スイッチ素子Ｑ１はそのリセット電圧から保護される。同様に、トランスＴ１の２次巻線Ｎ２に生じるリセット電圧がそれ以上に上昇することはなく、整流スイッチ素子Ｑ２はそのリセット電圧から保護される。
なお、抵抗Ｒ４とキャパシタＣ４とによる時定数回路や、抵抗Ｒ１，Ｒ２による分圧回路は必須ではない。また、電流制限用の抵抗Ｒ３も必須ではない。
本実施形態によれば、主スイッチ素子Ｑ１へ印加されるリセット電圧が、クランプ用スイッチ素子Ｑ４およびクランプ用キャパシタＣ１によるアクティブクランプ回路で制限される。この構成により、リセット電圧が上限に達する条件が緩和され、主スイッチ素子Ｑ１のオンデューティの最大値を大きくできる。それにより、入力電源電圧の下限または負荷電流の上限がより拡大できる。
また、アクティブクランプフォワードコンバータでは、リセット電圧が矩形波状となる。そのため、リセット電圧が正弦波状となる共振リセットフォワードに比べ、リセット電圧が検知しやすい、という効果がある。
図２は制御回路（スイッチング制御用ＩＣ）１０の内部の構成を示すブロック図である。このスイッチング制御用ＩＣは例えばNational Semiconductor社製・Texas Instruments 社製LM5025Aまたはその相当品である。制御回路１０は、電圧入力端子Vin、主スイッチ素子Ｑ１のゲートへゲート信号を出力するOUT_A端子、クランプ用スイッチ素子Ｑ４のゲートへゲート信号を出力するOUT_Ｂ端子、PWM変調される電圧信号を受けるCOMP端子、Vinライン・アンダーボルテージ・シャットダウン端子UVLO等を備える。
COMP端子とOUT_A端子，OUT_B端子との間には、コンパレータＣＰ２，ＣＰ３、ＯＲゲートOR1、ロジック回路１５、フリップフロップ１６、デッドタイムコントローラ１２およびドライバー１３Ａ，１３Ｂが構成されている。
COMP端子は抵抗でプルアップされていて、このCOMP端子に接続される、例えばフォトカプラ等の外部回路がCOMP端子から電流を引き込む。コンパレータＣＰ２はソフトスタート端子SSの入力電圧とCOMP端子の電圧とを比較し、コンパレータＣＰ３はコンパレータＣＰ２の出力電圧とRAMP端子のランプ電圧波形とを比較する。
RAMP端子の外部には、電圧入力端子Vinへの電圧が印加されるＲＣ回路が接続されることでランプ電圧波形が生成される。RAMP端子の電圧は、ロジック回路１５の出力でＦＥＴ１４がオンされることでリセットされる。
上記ランプ電圧波形とCOMP端子の電圧とがコンパレータＣＰ３で比較されることによってPWM変調信号がＯＲゲートOR1、ロジック回路１５およびフリップフロップ１６を介してデッドタイムコントローラ１２に供給される。このPWM制御を行う制御回路１０と出力電圧検出回路４０とによって、電圧出力部Vo(+)，Vo(-)の両端電圧が所定値となるようにフィードバック制御される。
UVLO端子とOUT_A端子，OUT_B端子との間には、シャットダウンコンパレータＣＰ１、デッドタイムコントローラ１２およびドライバー１３Ａ，１３Ｂが構成されている。デッドタイムコントローラ１２には発振器１１が接続されている。
デッドタイムコントローラ１２は、発振器１１から出力されるクロック信号およびフリップフロップ１６のＱ出力信号に応じた、周波数およびオンデューティの駆動信号をドライバー１３Ａ，１３Ｂへ出力する。また、デッドタイムコントローラ１２はシャットダウンコンパレータＣＰ１の出力をイネーブル信号として受ける。
UVLO端子電圧がシャットダウンコンパレータＣＰ１のしきい値Ｖｒ２より下回るとローレベルを出力する。これにより、デッドタイムコントローラ１２は動作を停止し、OUT_A端子はローレベル、OUT_Ｂ端子はハイレベルに保持される。
SS端子は、ソフトスタート制御端子であり、この端子に外付けされるキャパシタと内部の定電流回路とで構成される定電流充電回路によって、ソフトスタート制御用ランプ電圧波形が生成される。このランプ電圧波形が上記コンパレータＣＰ２に入力される。このことによって、ＤＣ−ＤＣコンバータの起動直後は、主スイッチ素子Ｑ１のオンデューティが次第に増大するように、PWM制御される。
上記制御回路１０内のシャットダウンコンパレータＣＰ１とリセット電圧検出回路３１とで、リセット電圧抑制回路が構成される。
既に述べたとおり、図１に示した主スイッチ素子Ｑ１のドレイン・ソース間電圧が所定値を超えることにより、制御回路１０のUVLO端子がローレベルになると、主スイッチ素子Ｑ１はオフ状態に保たれる。この動作により、トランスＴ１の１次巻線Ｎ１に生じるリセット電圧がそれ以上に上昇することはなく、主スイッチ素子Ｑ１はそのリセット電圧から保護される。同様に、整流スイッチ素子Ｑ２はトランスＴ１の２次巻線Ｎ２に生じるリセット電圧から保護される。
図３は、図１に示したリセット電圧検出回路３１の有無による、主スイッチ素子Ｑ１に印加されるリセット電圧の違いを示す図である。図３の横軸は時間、縦軸は主スイッチ素子Ｑ１に印加されるリセット電圧である。図３において、波形Ａはリセット電圧検出回路３１を備える本実施形態のＤＣ−ＤＣコンバータ１０１Ａの特性、波形Ｂはリセット電圧検出回路３１を備えない、比較例のＤＣ−ＤＣコンバータの特性である。比較例では、主スイッチ素子Ｑ１に、２５０Ｖを超えるリセット電圧が印加されるのに対し、本実施形態のＤＣ−ＤＣコンバータ１０１Ａでは２５０Ｖを超えず、２００Ｖを一度超えるだけである。したがって、制御回路１０にリセット電圧検出回路３１を付加してリセット電圧抑制回路を構成することにより、主スイッチ素子Ｑ１に、耐圧２５０Ｖ未満のＦＥＴを用いることができる。耐圧２５０Ｖ未満のＦＥＴはオン抵抗（Ron）が低いので、ＦＥＴでの損失が小さく、ＤＣ−ＤＣコンバータ１０１Ａの電力変換効率を高めることができる。
なお、整流スイッチ素子Ｑ２には、上記リセット電圧を１次巻線Ｎ１と２次巻線Ｎ２との巻回数比倍の電圧が印加されるので、リセット電圧の抑制によって、整流スイッチ素子Ｑ２に印加される電圧も抑制される。
図４は本実施形態の別のＤＣ−ＤＣコンバータ１０１Ｂの回路図である。図１に示したＤＣ−ＤＣコンバータ１０１Ａでは、整流スイッチ素子Ｑ２と転流スイッチ素子Ｑ３とで同期整流をする整流回路２０を設けたが、ＤＣ−ＤＣコンバータ１０１Ｂでは、トランスＴ１の２次側にダイオード整流回路を構成している。すなわち、トランスＴ１の２次巻線Ｎ２に直列に整流ダイオードＤ２とインダクタＬｏとが接続されていて、トランスＴ１の２次巻線Ｎ２とインダクタＬｏとの接続点とVo(-)端子との間に転流ダイオードＤ３が接続されている。その他の構成はＤＣ−ＤＣコンバータ１０１Ａと同じである。
このようにトランスの２次側にダイオード整流回路が構成されている場合にも、主スイッチ素子Ｑ１に印加されるリセット電圧は制限される。
《第２の実施形態》
第２の実施形態では、リセット電圧検出回路の構成が第１の実施形態とは異なるＤＣ−ＤＣコンバータの例を示す。
図５は第２の実施形態に係るＤＣ−ＤＣコンバータ１０２Ａの回路図である。このＤＣ−ＤＣコンバータ１０２Ａが備えるトランスＴ１は補助巻線Ｎ５を有する。この補助巻線Ｎ５にリセット電圧検出回路３２Ａが接続されている。このリセット電圧検出回路３２Ａは、トランスＴ１に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを、補助巻線Ｎ５の電圧によって検出し、それが所定のしきい値を超えるとき制御回路１０へ制御信号を供給する。その他の構成は第１の実施形態で示したＤＣ−ＤＣコンバータ１０１Ａと同じである。
上記リセット電圧検出回路３２Ａの構成と動作は次のとおりである。リセット電圧検出回路３２Ａは、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、キャパシタＣ３，Ｃ４、ツェナーダイオードＤ４、ダイオードＤ５、トランジスタＱ５，Ｑ６を有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。ツェナーダイオードＤ４は分圧電圧がツェナーダイオードＤ４のツェナー電圧を超えると導通する。抵抗Ｒ４とキャパシタＣ４は時定数回路を構成する。トランジスタＱ５，Ｑ６は、この２つのトランジスタでサイリスタ構造のラッチ回路を構成する。
トランスＴ１の補助巻線Ｎ５の電圧は１次巻線Ｎ１の電圧に比例しているので、１次巻線に生じるリセット電圧が所定値を超えることにより、ツェナーダイオードＤ４が導通し、トランジスタＱ５がオンすると、トランジスタＱ６もオンし、制御回路１０のUVLO端子がローレベルにプルダウンされる。これにより、第１の実施形態のＤＣ−ＤＣコンバータ１０１Ａと同様に、主スイッチ素子Ｑ１はオフ状態に保たれる。この動作により、トランスＴ１の１次巻線Ｎ１に生じるリセット電圧がそれ以上に上昇することはなく、主スイッチ素子Ｑ１はそのリセット電圧から保護される。同様に、トランスＴ１の２次巻線Ｎ２に生じるリセット電圧がそれ以上に上昇することはなく、整流スイッチ素子Ｑ２はそのリセット電圧から保護される。
図６は第２の実施形態の別のＤＣ−ＤＣコンバータ１０２Ｂの回路図である。図５に示したＤＣ−ＤＣコンバータ１０２Ａとは、リセット電圧検出回路３２Ｂの構成が異なる。
リセット電圧検出回路３２Ｂにおいては、図５に示したダイオードＤ５およびキャパシタＣ３が無い。このように、補助巻線Ｎ５の電圧を整流平滑しなくても、補助巻線Ｎ５に生じる電圧が所定値を超えれば、ツェナーダイオードＤ４が導通するので、上述と同様の作用により、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
《第３の実施形態》
第３の実施形態では、トランスの２次側にリセット電圧検出回路を備えるＤＣ−ＤＣコンバータの例を示す。
図７は第３の実施形態に係るＤＣ−ＤＣコンバータ１０３の回路図である。このＤＣ−ＤＣコンバータ１０３は、整流スイッチ素子Ｑ２のドレインとグランドとの間（すなわち、整流スイッチ素子Ｑ２のドレイン・ソース間）にリセット電圧検出回路３３が設けられている。このリセット電圧検出回路３３は、トランスＴ１の２次巻線Ｎ２に生じるリセット電圧の大きさを検出し、それが所定のしきい値を超えたとき、出力電圧検出回路４０の制御端子CNTへ制御信号を与える。具体的には、リセット電圧検出回路３３が、トランスＴ１の２次巻線Ｎ２に生じるリセット電圧の大きさが所定のしきい値を超えることを検出したとき、出力電圧検出回路４０の制御端子CNTをプルダウンする。
出力電圧検出回路４０は、電圧出力部Vo(+)，Vo(-)の両端電圧を検出し、それに応じたフィードバック用の電圧を制御回路１０のCOMP端子へ与える。また、制御端子CNTの電圧と基準電圧とを比較し、主スイッチ素子Ｑ１のオンデューティを変化させる。具体的には、制御端子CNTが低下することにより、主スイッチ素子Ｑ１のオンデューティが短くなるように上記フィードバック用の電圧を変化させる。このことにより、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
本実施形態では、出力電圧検出回路４０と、制御回路１０内のコンパレータＣＰ２，ＣＰ３を含むPWM変調回路と、リセット電圧検出回路３３とで、リセット電圧抑制回路が構成される。
《第４の実施形態》
第４の実施形態では、トランスの２次側で、且つ補助巻線の電圧によってリセット電圧を検出するＤＣ−ＤＣコンバータの例を示す。
図８は第４の実施形態に係るＤＣ−ＤＣコンバータ１０４Ａの回路図である。このＤＣ−ＤＣコンバータ１０４Ａが備えるトランスＴ１は補助巻線Ｎ５を有する。この補助巻線Ｎ５にリセット電圧検出回路３４Ａが接続されている。このリセット電圧検出回路３４Ａは、トランスＴ１に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを、補助巻線Ｎ５の電圧によって検出し、それが所定のしきい値を超えるとき、出力電圧検出回路４０へ制御信号を供給する。その他の構成は第３の実施形態で示したＤＣ−ＤＣコンバータ１０３と同じである。
上記リセット電圧検出回路３４Ａの構成と動作は次のとおりである。リセット電圧検出回路３４Ａは、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、キャパシタＣ３，Ｃ４、ツェナーダイオードＤ４、ダイオードＤ５、トランジスタＱ５，Ｑ６を有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。ツェナーダイオードＤ４は分圧電圧がツェナーダイオードＤ４のツェナー電圧を超えると導通する。抵抗Ｒ４とキャパシタＣ４は時定数回路を構成する。トランジスタＱ５，Ｑ６は、この２つのトランジスタでサイリスタ構造のラッチ回路を構成する。
トランスＴ１の補助巻線Ｎ５の電圧は１次巻線Ｎ１の電圧に比例しているので、１次巻線に生じるリセット電圧が所定値を超えることにより、ツェナーダイオードＤ４が導通し、トランジスタＱ５がオンすると、トランジスタＱ６もオンする。このことにより出力電圧検出回路４０へ制御信号が与えられる。
出力電圧検出回路４０は、リセット電圧検出回路３３が、トランスＴ１の補助巻線Ｎ５に生じる電圧の大きさが所定のしきい値を超えることを検出したとき、主スイッチ素子Ｑ１のオンデューティが短くなるように上記フィードバック用の電圧を変化させる。このことにより、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
図９は第４の実施形態の別のＤＣ−ＤＣコンバータ１０４Ｂの回路図である。図８に示したＤＣ−ＤＣコンバータ１０４Ａとは、リセット電圧検出回路３４Ｂの構成が異なる。
リセット電圧検出回路３４Ｂにおいては、図８に示したダイオードＤ５およびキャパシタＣ３が無い。このように、補助巻線Ｎ５の電圧を整流平滑しなくても、補助巻線Ｎ５に生じる電圧が所定値を超えれば、ツェナーダイオードＤ４が導通するので、上述と同様の作用により、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
《第５の実施形態》
第５の実施形態では、主スイッチ素子のオンデューティを低下させるリセット電圧抑制回路を備えたＤＣ−ＤＣコンバータの例を示す。
図１０は第５の実施形態に係るＤＣ−ＤＣコンバータ１０５Ａの回路図である。このＤＣ−ＤＣコンバータ１０５Ａにおいて、トランスＴ１の補助巻線Ｎ５にリセット電圧検出回路３５Ａが接続されている。このリセット電圧検出回路３５Ａは、トランスＴ１に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを、補助巻線Ｎ５の電圧によって検出し、その電圧に応じた制御電圧を制御回路１０のＳＳ端子へ供給する。その他の構成は第１の実施形態で示したＤＣ−ＤＣコンバータ１０１Ａと同じである。
リセット電圧検出回路３５Ａは、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４、キャパシタＣ３，Ｃ４、ツェナーダイオードＤ４、ダイオードＤ５、トランジスタＱ５を有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。ツェナーダイオードＤ４は分圧電圧がツェナーダイオードＤ４のツェナー電圧を超えると導通する。抵抗Ｒ４とキャパシタＣ４は時定数回路を構成する。ツェナーダイオードＤ４が導通すると、トランジスタＱ５はオンする。
制御回路１０のSS端子は、第１の実施形態で既に述べたとおり、ソフトスタート制御端子であり、この端子に外付けされるキャパシタと内部の定電流回路とで構成される定電流充電回路によって、ソフトスタート制御用ランプ電圧波形が内部で生成される。
リセット電圧検出回路３５Ａは、補助巻線Ｎ５の電圧が所定値を超えると、トランジスタＱ５がオンすることにより、SS端子から電流を引き抜く。これにより、ソフトスタート制御が擬似的に作用し、主スイッチ素子Ｑ１のオンデューティが低下する。この動作により、トランスＴ１に生じるリセット電圧が制限され、主スイッチ素子Ｑ１はトランスＴ１の１次巻線に生じるリセット電圧から保護される。同様に、整流スイッチ素子Ｑ２はトランスＴ１の２次巻線Ｎ２に生じるリセット電圧から保護される。
図１１は第５の実施形態の別のＤＣ−ＤＣコンバータ１０５Ｂの回路図である。図１０に示したＤＣ−ＤＣコンバータ１０５Ａとは、リセット電圧検出回路３５Ｂの構成が異なる。
リセット電圧検出回路３５Ｂは、抵抗Ｒ１，Ｒ２，Ｒ３、キャパシタＣ３，Ｃ４、ダイオードＤ５、シャントレギュレータＳＲを有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。シャントレギュレータＳＲは分圧電圧を基準電圧として、制御回路１０のSS端子から電流を引き抜く。したがって、補助巻線Ｎ５の電圧が所定値を超えると、ソフトスタート制御が擬似的に作用し、主スイッチ素子Ｑ１のオンデューティが低下する。
図１２は第５の実施形態の別のＤＣ−ＤＣコンバータ１０５Ｃの回路図である。図１０に示したＤＣ−ＤＣコンバータ１０５Ａとは、リセット電圧検出回路３５Ｃの構成が異なる。
リセット電圧検出回路３５Ｃは、抵抗Ｒ１，Ｒ２，Ｒ３、キャパシタＣ３，Ｃ４、ダイオードＤ５、エラーアンプAMPを有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。エラーアンプAMPは基準電圧に対する分圧電圧の差電圧を増幅して、トランジスタＱ５を駆動する。したがって、補助巻線Ｎ５の電圧が増大する程、擬似的なソフトスタート制御が強く掛かり、主スイッチ素子Ｑ１のオンデューティが低下する。
《第６の実施形態》
第６の実施形態では、トランスの２次側で、且つ補助巻線の電圧によってリセット電圧を検出するＤＣ−ＤＣコンバータの例を示す。
図１３は第６の実施形態に係るＤＣ−ＤＣコンバータ１０６Ａの回路図である。このＤＣ−ＤＣコンバータ１０６ＡのトランスＴ１の補助巻線Ｎ５にリセット電圧検出回路３６Ａが接続されている。このリセット電圧検出回路３６Ａは、トランスＴ１に蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを、補助巻線Ｎ５の電圧によって検出し、それが所定のしきい値を超えるとき、出力電圧検出回路４０へ制御信号を供給する。リセット電圧検出回路３６Ａの構成は図１０に示したリセット電圧検出回路３５Ａと同じである。その他の構成は第３の実施形態で示したＤＣ−ＤＣコンバータ１０３と同じである。
リセット電圧検出回路３６Ａは、トランスＴ１の補助巻線Ｎ５の電圧が所定値を超えたとき、出力電圧検出回路４０の制御端子CNTをプルダウンする。
出力電圧検出回路４０は、制御端子CNTが低下することにより、主スイッチ素子Ｑ１のオンデューティが短くなるように、制御回路１０へのフィードバック用の電圧を変化させる。このことにより、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
図１４は第６の実施形態の別のＤＣ−ＤＣコンバータ１０６Ｂの回路図である。図１３に示したＤＣ−ＤＣコンバータ１０６Ａとは、リセット電圧検出回路３６Ｂの構成が異なる。
リセット電圧検出回路３６Ｂは、抵抗Ｒ１，Ｒ２，Ｒ３、キャパシタＣ３，Ｃ４、ダイオードＤ５、シャントレギュレータＳＲを有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。シャントレギュレータＳＲは分圧電圧を基準電圧として、制御回路１０のSS端子から電流を引き抜く。したがって、補助巻線Ｎ５の電圧が所定値を超えると、出力電圧検出回路４０の制御端子CNTをプルダウンする。これにより、主スイッチ素子Ｑ１のオンデューティが低下する。
図１５は第６の実施形態の別のＤＣ−ＤＣコンバータ１０６Ｃの回路図である。図１３に示したＤＣ−ＤＣコンバータ１０６Ａとは、リセット電圧検出回路３６Ｃの構成が異なる。
リセット電圧検出回路３６Ｃは、抵抗Ｒ１，Ｒ２，Ｒ３、キャパシタＣ３，Ｃ４、ダイオードＤ５、エラーアンプAMPを有する。ダイオードＤ５は補助巻線Ｎ５の電圧を整流し、キャパシタＣ３はその電圧を平滑する。抵抗Ｒ１，Ｒ２は、キャパシタＣ３の電圧を分圧する分圧回路を構成する。エラーアンプAMPは基準電圧に対する分圧電圧の差電圧を増幅して、トランジスタＱ５を駆動する。したがって、補助巻線Ｎ５の電圧が増大する程、出力電圧検出回路４０の制御端子CNTの電位を低下させる。これにより、主スイッチ素子Ｑ１のオンデューティが低下する。
《他の実施形態》
以上に示した各実施形態では、フォワード型のＤＣ−ＤＣコンバータについて示したが、トランスの励磁とリセットとが非対称な電圧で行われるＤＣ−ＤＣコンバータについて同様に適用される。例えばフライバック型のＤＣ−ＤＣコンバータにも同様に適用できる。
また、以上に示した各実施形態では、スイッチング制御用ＩＣの入力電圧を監視する端子（UVLO端子）、PWM変調器への入力端子（COMP端子）、ソフトスタート制御用の端子（SS端子）の電圧を引き抜くことでオンデューティが短縮化されるように構成した例を示したが、本発明はこれらに限らない。例えば、スイッチング制御用ＩＣの発振の継続／停止に関わる端子の電圧を制御することで、リセット電圧を制限するように構成してもよい。例えば、スイッチング制御用ＩＣの内部電源電圧端子（Vcc端子）や主スイッチ素子Ｑ１に対してゲート信号を出力する端子（OUT_A端子）等の電圧を例えば引き抜き（低下させ）、出力を停止するように構成してもよい。
また、以上に示した各実施形態では、スイッチング制御用ＩＣに対して制御信号を供給することで、オンデューティが短縮化されるようにしたが、スイッチング制御用ＩＣと主スイッチ素子との間にスイッチング素子駆動用ＩＣが接続される場合には、その駆動用ＩＣの有効化端子（ENABLE端子）、電源端子（Vcc端子）、ゲート信号出力端子（OUT端子）の電圧を例えば引き抜く（低下させる）こと等によって、出力を停止するように構成してもよい。
また、２次側の出力電圧検出回路４０の電源端子の電圧を低下させること等によって、出力を停止するように構成してもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
ＡＭＰ…エラーアンプ
Ｃ１…クランプ用キャパシタ
Ｃ３，Ｃ４…キャパシタ
ＣＮＴ…制御端子
Ｃｏ…出力キャパシタ
ＣＰ１…シャットダウンコンパレータ
ＣＰ２，ＣＰ３…コンパレータ
Ｄ２…整流ダイオード
Ｄ３…転流ダイオード
Ｄ４…ツェナーダイオード
Ｄ５…ダイオード
Ｌｏ…インダクタ
Ｎ１…１次巻線
Ｎ２…２次巻線
Ｎ３，Ｎ４，Ｎ５…補助巻線
ＯＲ１…ＯＲゲート
Ｑ１…主スイッチ素子（主スイッチ素子）
Ｑ２…整流スイッチ素子
Ｑ３…転流スイッチ素子
Ｑ４…クランプ用スイッチ素子
Ｑ５，Ｑ６…トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗
ＳＲ…シャントレギュレータ
ＳＳ…ソフトスタート端子
Ｔ１…トランス
ＵＶＬＯ…シャットダウン端子
Ｖｉｎ…電圧入力端子
Vin(+)，Vin(-)…電圧入力部
Vo(+)，Vo(-)…電圧出力部
Ｎ１…１次巻線
Ｎ２…２次巻線
１０…制御回路
１１…発振器
１２…デッドタイムコントローラ
１３Ａ，１３Ｂ…ドライバー
１４…ＦＥＴ
１５…ロジック回路
１６…フリップフロップ
２０…同期整流回路
３１…リセット電圧検出回路
３２Ａ，３２Ｂ…リセット電圧検出回路
３３…リセット電圧検出回路
３４Ａ，３４Ｂ…リセット電圧検出回路
３５Ａ，３５Ｂ，３５Ｃ…リセット電圧検出回路
３６Ａ，３６Ｂ，３６Ｃ…リセット電圧検出回路
４０…出力電圧検出回路
１０１Ａ，１０１Ｂ…ＤＣ−ＤＣコンバータ
１０２Ａ，１０２Ｂ…ＤＣ−ＤＣコンバータ
１０３…ＤＣ−ＤＣコンバータ
１０４…ＤＣ−ＤＣコンバータ
１０４Ａ，１０４Ｂ…ＤＣ−ＤＣコンバータ
１０５Ａ，１０５Ｂ，１０５Ｃ…ＤＣ−ＤＣコンバータ
１０６Ａ，１０６Ｂ，１０６Ｃ…ＤＣ−ＤＣコンバータ
（４）上記（３）において、前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記整流スイッチ素子に印加される電圧によって検出する構成であってもよい。これにより、リセット電圧の大きさを検出する回路を、トランスの２次側に設けることができ、トランスの２次側に構成される制御回路に対して制御信号を容易に与えることができる。
（５）上記（１）から（３）のいずれかにおいて、前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記主スイッチ素子に印加される電圧によって検出する構成であってもよい。
（６）上記（１）から（３）のいずれかにおいて、前記トランスは補助巻線を有し、前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記トランスの補助巻線の電圧によって検出する構成であってもよい。これにより、リセット電圧抑制回路を、主スイッチ素子およびトランスを含むコンバータ回路とは実質的に分離でき、回路構成を簡素化できる。
また、アクティブクランプフォワードコンバータでは、リセット電圧が矩形波状となる。そのため、リセット電圧が正弦波状となる共振リセットフォワードコンバータに比べ、リセット電圧が検知しやすい、という効果がある。
出力電圧検出回路４０は、電圧出力部Vo(+)，Vo(-)の両端電圧を検出し、それに応じたフィードバック用の電圧を制御回路１０のCOMP端子へ与える。また、制御端子CNTの電圧と基準電圧とを比較し、主スイッチ素子Ｑ１のオンデューティを変化させる。具体的には、制御端子CNTの電圧が低下することにより、主スイッチ素子Ｑ１のオンデューティが短くなるように上記フィードバック用の電圧を変化させる。このことにより、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。
出力電圧検出回路４０は、リセット電圧検出回路３４Ａが、トランスＴ１の補助巻線Ｎ５に生じる電圧の大きさが所定のしきい値を超えることを検出したとき、主スイッチ素子Ｑ１のオンデューティが短くなるように上記フィードバック用の電圧を変化させる。このことにより、トランスＴ１の１次巻線Ｎ１および２次巻線Ｎ２に生じるリセット電圧が制限される。

Claims (9)

  1. ＤＣ電圧を受ける電圧入力部と、
    負荷が接続される電圧出力部と、
    少なくとも１次巻線と２次巻線を有するトランスと、
    前記電圧入力部と前記トランスの１次巻線との間に設けられた主スイッチ素子と、
    前記電圧出力部と前記トランスの２次巻線との間に設けられた整流回路と、
    前記トランスに蓄積された励磁エネルギーがリセットされるときに生じるリセット電圧の大きさを検出し、前記リセット電圧の大きさに応じて、前記主スイッチ素子に印加される電圧を抑制するリセット電圧抑制回路と、を備えたＤＣ−ＤＣコンバータ。
  2. 前記リセット電圧抑制回路は、前記リセット電圧の大きさが所定のしきい値を超える場合に、前記主スイッチ素子に印加される電圧を抑制する、請求項１に記載のＤＣ−ＤＣコンバータ。
  3. 前記整流回路は、前記電圧出力部と前記トランスの２次巻線との間に設けられた整流スイッチ素子を含み、前記整流スイッチ素子を前記トランスの２次巻線電圧の変化に同期してスイッチングする同期整流回路である、請求項１または２に記載のＤＣ−ＤＣコンバータ。
  4. 前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記整流スイッチ素子に印加される電圧によって検出する、請求項３に記載のＤＣ−ＤＣコンバータ。
  5. 前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記主スイッチ素子に印加される電圧によって検出する、請求項１から３のいずれかに記載のＤＣ−ＤＣコンバータ。
  6. 前記トランスは補助巻線を有し、
    前記リセット電圧抑制回路は、前記リセット電圧の大きさを、前記トランスの補助巻線の電圧によって検出する、請求項１から３のいずれかに記載のＤＣ−ＤＣコンバータ。
  7. 前記リセット電圧抑制回路は、前記主スイッチ素子のオンデューティを低下させる回路である、請求項１から６のいずれかに記載のＤＣ−ＤＣコンバータ。
  8. 前記リセット電圧抑制回路は、前記主スイッチ素子をオフ状態に保つ回路である、請求項７に記載のＤＣ−ＤＣコンバータ。
  9. 前記主スイッチ素子はＦＥＴであり、当該主スイッチ素子のドレイン・ソース間に並列接続され、前記リセット電圧の前記主スイッチ素子への印加電圧を制限するアクティブクランプ回路を備える、請求項１から８のいずれかに記載のＤＣ−ＤＣコンバータ。
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