WO2019187306A1 - 電源装置、電源装置の制御方法及びコンピュータプログラム - Google Patents

電源装置、電源装置の制御方法及びコンピュータプログラム Download PDF

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WO2019187306A1
WO2019187306A1 PCT/JP2018/041604 JP2018041604W WO2019187306A1 WO 2019187306 A1 WO2019187306 A1 WO 2019187306A1 JP 2018041604 W JP2018041604 W JP 2018041604W WO 2019187306 A1 WO2019187306 A1 WO 2019187306A1
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period
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fet
supply device
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PCT/JP2018/041604
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魁元 張
Original Assignee
住友電気工業株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac

Definitions

  • the present disclosure relates to a power supply apparatus, a control method for the power supply apparatus, and a computer program.
  • This application claims priority based on Japanese Patent Application No. 2018-60816 filed on Mar. 27, 2018, and incorporates all the description items described in the above Japanese application.
  • DC-DC converters that step up and down a DC voltage are widely used as power sources for in-vehicle devices and industrial devices.
  • converters There are two types of converter configurations, an insulating type and a non-insulating type, depending on whether or not the input and output are insulated by a transformer.
  • an isolated converter for example, energy is transmitted to the secondary side while the switch connected in series to the primary winding of the transformer is on, or stored in the transformer while the switch is on.
  • a forward or flyback control scheme is employed.
  • a clamp capacitor and another switch (hereinafter referred to as an auxiliary switch) are connected in series in order to release (reset) the energy stored in the transformer while the switch (hereinafter referred to as the main switch) is off.
  • An active clamp circuit or snubber connected to is used.
  • the main switch and auxiliary switch are alternately turned on / off at the required duty ratio, so that the energy input to the transformer in the first half of one cycle and the energy released from the transformer in the second half of one cycle. Balance energy.
  • Patent Document 1 discloses a DC-DC converter that turns on / off an auxiliary switch prior to soft start. Specifically, with the main switch held off, the auxiliary switch is repeatedly turned on / off until the voltage of the clamp capacitor becomes less than the voltage that causes magnetic saturation of the transformer at the time of soft start.
  • a power supply device includes a transformer, a first switching element connected between one end of a primary winding of the transformer and a first potential, and one end of the primary winding and a second potential.
  • a power supply device comprising: a series circuit of a second switching element and a capacitor connected to the control circuit; and a control unit that controls on / off of the first switching element and the second switching element in time series.
  • the first switching element is gradually increased in accordance with the gradually increasing unit that gradually increases the duty ratio of the first switching element toward the target duty ratio, and the gradually increasing unit gradually increases the duty ratio.
  • a gradual decrease unit that gradually decreases the dead time when both the element and the second switching element are to be turned off.
  • a method of controlling a power supply device includes a transformer, a first switching element connected between one end of a primary winding of the transformer and a first potential, one end of the primary winding,
  • a power supply device comprising: a second switching element connected between two potentials and a series circuit of capacitors; and a controller that controls on / off of the first switching element and the second switching element in time series
  • a computer program includes a transformer, a first switching element connected between one end of a primary winding of the transformer and a first potential, and one end of the primary winding and a second potential.
  • the step of gradually increasing the duty ratio of the first switching element toward the target duty ratio and the first duty ratio according to the gradually increasing duty ratio A step of gradually reducing a dead time in which both the switching element and the second switching element should be turned off.
  • this application is implement
  • the computer for making a computer perform the step concerned
  • part or all of the power supply device can be realized as a semiconductor integrated circuit or as a system including the power supply device.
  • FIG. 1 is a block diagram illustrating a configuration example of a power supply device according to a first embodiment.
  • 3 is a timing chart illustrating an example of waveforms of respective units in a steady state of the power supply device according to the first embodiment.
  • FIG. 5 is an explanatory diagram illustrating an example of an operation state in a period D1 of the power supply device according to the first embodiment.
  • FIG. 6 is an explanatory diagram illustrating an example of an operation state in a period D2 of the power supply device according to the first embodiment.
  • FIG. 5 is an explanatory diagram illustrating an example of an operation state in a period D3 of the power supply device according to the first embodiment.
  • FIG. 6 is an explanatory diagram illustrating an example of an operation state in a period D4 of the power supply device according to the first embodiment.
  • 4 is a timing chart illustrating an example of a change in state of the FET at the time of soft start of the power supply device according to the first embodiment.
  • 3 is a timing chart illustrating an example of waveforms of respective units at the time of soft start of the power supply device according to the first embodiment.
  • FIG. 6 is a block diagram illustrating a configuration example of a power supply device according to a second embodiment.
  • FIG. 10 is an explanatory diagram illustrating an example of an operation state in a period D2 of the power supply device according to the second embodiment.
  • 10 is an explanatory diagram illustrating an example of an operation state in a period D3 of the power supply device according to the second embodiment.
  • 10 is a timing chart illustrating an example of a change in the state of an FET at the time of soft start of the power supply device according to the third embodiment.
  • 12 is a timing chart illustrating an example of waveforms of respective units at the time of soft start of the power supply device according to the third embodiment.
  • 10 is a flowchart illustrating a processing procedure of a CPU that controls soft start of the power supply device according to the third embodiment.
  • 10 is a timing chart illustrating an example of a change in state of an FET at the time of soft start of the power supply device according to the fourth embodiment.
  • 10 is a flowchart illustrating a processing procedure of a CPU that controls soft start of a power supply device according to a fourth embodiment.
  • 10 is a timing chart showing an example of a state change of an FET at the time of soft start of the power supply device according to the fifth embodiment.
  • 10 is a flowchart illustrating a processing procedure of a CPU that controls soft start of a power supply device according to a fifth embodiment.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a power supply device that can suppress magnetic saturation of the transformer even when soft start is performed, and control of the power supply device. It is to provide a method and a computer program.
  • a power supply device includes a transformer, a first switching element connected between one end of the primary winding and the first potential of the transformer, one end of the primary winding,
  • a power supply device comprising: a series circuit of a second switching element and a capacitor connected between two potentials; and a control unit that controls on / off of the first switching element and the second switching element in time series.
  • the control unit starts on / off control, according to the gradual increase unit that gradually increases the duty ratio of the first switching element toward the target duty ratio, and the duty ratio that the gradual increase unit gradually increases, A gradual decrease unit that gradually decreases a dead time in which both the first switching element and the second switching element are to be turned off.
  • a method of controlling a power supply device includes a transformer, a first switching element connected between one end of the primary winding of the transformer and a first potential, and the primary winding.
  • a computer program includes a transformer, a first switching element connected between one end of the primary winding and the first potential of the transformer, one end of the primary winding, and the first
  • a power supply device that includes a second switching element and a capacitor series circuit connected between two potentials and controls on / off of the first switching element and the second switching element in time series
  • the first switching element connected between one end of the primary winding of the transformer and the first potential
  • the second connected between the one end of the primary winding and the second potential via the capacitor.
  • a voltage converted by alternately switching on and off the switching elements in time series is output to the secondary side of the transformer.
  • the second potential is preferably a potential at the other end of the primary winding.
  • the second potential is preferably the same potential as the first potential.
  • the gradually decreasing portion gradually decreases the dead time so that the duty ratio of the second switching element gradually increases in proportion to the duty ratio gradually increasing by the gradually increasing portion.
  • Control is performed so that the gradually increasing duty ratio of the first switching element and the gradually increasing duty ratio of the second switching element become a constant ratio for each ON / OFF control cycle.
  • this ratio is adjusted appropriately, the energy stored in the transformer during the ON period of the first switching element and the energy released during the conduction period including the ON period of the second switching element are preferably offset. To do.
  • the gradual reduction unit includes an ON period of the first switching element and an ET product of voltages applied to the primary winding in the ON period, and a conduction period including the ON period of the second switching element and the conduction It is preferable that the dead time is gradually reduced so that the ET product of the voltages applied to the primary winding in a period coincides.
  • the ET product of the primary winding during the ON period of the first switching element is made to coincide with the ET product of the primary winding during the conduction period including the ON period of the second switching element.
  • the ET product of the primary winding during the ON period of the first switching element and the second switching even when the voltage of the capacitor changes for each ON / OFF control cycle can be matched.
  • the second switching element has a diode connected in antiparallel at both ends.
  • the ON period of the second switching element itself and the ON period of the body diode are the conduction period of the second switching element.
  • FIG. 1 is a block diagram illustrating a configuration example of the power supply device 100a according to the first embodiment.
  • the power supply device 100a includes a transformer 10 (corresponding to a transformer), and the potential of the terminals A and B on the input side and the potential of the terminals C and D on the output side are separated by the transformer 10.
  • a predetermined voltage is applied between terminals A and B on the input side from an external DC power supply (not shown).
  • An external load is connected between the terminals C and D on the output side.
  • the terminal D is connected to a ground potential, for example.
  • the potential of the terminal B corresponds to the first potential
  • the potential of the terminal A corresponds to the second potential.
  • the power supply device 100a also has an Nch type MOSFET (Metal Oxide Semiconductor Field Effect Transistor: hereinafter referred to as FET) 21 (corresponding to the first switching element) connected between one end of the primary winding 11 of the transformer 10 and the terminal B. ), A series circuit of an FET 22 (corresponding to a second switching element) and a capacitor 32 connected between one end of the primary winding 11 and the terminal A, and a control circuit 40 for controlling the operation of the entire apparatus. The other end of the primary winding 11 is connected to the terminal A.
  • the FETs 21 and 22 may be other switching elements such as bipolar transistors and IGBTs (Insulated Gate Bipolar Transistors).
  • the FET 21 has a drain connected to one end of the primary winding 11, a source connected to the terminal B, and a gate connected to the control circuit 40.
  • the FET 22 has a drain connected to one end of the capacitor 32, a source connected to one end of the primary winding 11, and a gate connected to the control circuit 40.
  • the other end of the capacitor 32 is connected to the terminal A.
  • Each of the FET 21 and the FET 22 has a body diode connected to both ends in antiparallel. The order of connecting the FET 22 and the capacitor 32 constituting the active clamp circuit in series may be changed.
  • the voltage at both ends of the capacitor 32 is detected by the voltage detection unit 421, and the detected voltage is supplied to the control circuit 40.
  • the secondary winding 12 of the transformer 10 has one end connected to the cathode of the diode 51 and the other end connected to the cathode of the diode 52 and one end of the inductor 61.
  • the anodes of the diodes 51 and 52 are connected to the terminal D.
  • the other end of the inductor 61 is connected to one end of the smoothing capacitor 33 and the terminal C.
  • the other end of the capacitor 33 is connected to the terminal D.
  • the control circuit 40 has a CPU (Central Processing Unit) (not shown).
  • the CPU controls the operation of each unit according to a control program stored in advance in a ROM (Read Only Memory), and uses an input / output, an operation, and a timer. Performs processing such as timekeeping.
  • a computer program that defines the procedure of each process by the CPU may be loaded in advance into a RAM (Random Access Memory), and the loaded computer program may be executed by the CPU.
  • the control circuit 40 may be configured with a dedicated hardware circuit or a circuit including a microcomputer.
  • the control circuit 40 includes a control unit 41 that alternately turns on and off the FETs 21 and 22 in time series, a voltage acquisition unit 42 that acquires the voltage of the capacitor 32 from the voltage detection unit 421, and a duty ratio of the FET 21 that is a target duty.
  • a gradual increase unit 43 that gradually increases toward the ratio and a gradual decrease unit 44 that gradually decreases the dead time for turning off the FETs 21 and 22 in accordance with the gradual increase in the duty ratio of the FET 21.
  • the CPU of the control circuit 40 implements software functions related to the control unit 41, the voltage acquisition unit 42, the gradual increase unit 43, and the gradual decrease unit 44 by executing a computer program stored in the ROM.
  • the control unit 41 is configured to include an output circuit for turning on the FETs 21 and 22, and a drive circuit (both not shown) for driving the FETs 21 and 22 by signals output from the output circuit.
  • the voltage acquisition unit 42 includes an input circuit (not shown) that inputs a voltage detection result from the voltage detection unit 421.
  • the voltage acquisition unit 42 may include the function of the voltage detection unit 421 by including an amplifier, an A / D converter, and the like.
  • the power supply device 100a having the above-described configuration is a so-called forward converter, and a voltage obtained by multiplying a predetermined voltage supplied from the terminals A and B by (the duty ratio of the FET 21) ⁇ 1 / (the turn ratio of the transformer 10) is expressed by the terminals C and Output from D.
  • the voltage conversion operation of the power supply apparatus 100a will be described.
  • the FET 21 is subjected to PWM (Pulse Width Modulation) control at a predetermined cycle Ts.
  • FIG. 2 is a timing chart showing an example of the waveform of each part in the steady state of the power supply apparatus 100a according to the first embodiment.
  • the three timing charts shown in FIG. 2 all have the same time axis (t) as the horizontal axis.
  • the on / off state of the FET 21, the on / off state of the FET 22, and the transformer current (load current + excitation current) flowing through the primary winding 11 are schematically shown in order from the top of the figure.
  • the load current here is 1 / (turn ratio of the transformer 10) times the load current flowing from the secondary winding 12 to the inductor 61.
  • the predetermined cycle Ts is divided into four periods D1, D2, D3, and D4.
  • the period D1 is an ON period of the FET 21, and the FET 21 is repeatedly turned on / off at a duty ratio represented by D1 / Ts.
  • D1 represents the length of the period D1.
  • the period D3 is the ON period of the FET 22, and the FET 22 repeats ON / OFF at a duty ratio represented by D3 / Ts.
  • the periods D2 and D4 are periods in which both the FET 21 and the FET 22 are turned off, that is, a dead time.
  • FIG. 3 is an explanatory diagram illustrating an example of an operation state in the period D1 of the power supply device 100a according to the first embodiment.
  • the FET 21 is turned on and the FET 22 is turned off under the control of the control unit 41.
  • a predetermined voltage is applied from the terminals A and B to the primary winding 11 of the transformer 10 to induce a constant voltage in the secondary winding 12, the diode 51 becomes conductive, and the inductor 61 increases linearly.
  • Load current flows.
  • a current obtained by adding the load current and the excitation current flows through the primary winding 11.
  • the capacitor 32 is charged with a positive voltage on the drain side of the FET 22 before reaching the current period Ts.
  • a case where the potential of the other end is higher than one end of the primary winding 11 is defined as a positive voltage. Further, a current flowing from the other end of the primary winding 11 to one end is defined as a positive current.
  • a transformer current (a current obtained by adding a load current to a negative excitation current in which an excitation current indicated by a broken line in FIG. 6 to be described later starts to commutate to the primary winding 11) is started at the start of the period D1. After rising, both the load current and the excitation current increase linearly. However, when the inductance of the inductor 61 is sufficiently large, the increase amount of the load current in the period D1 can be ignored. While the magnetic fluxes caused by the load currents flowing in the primary winding 11 and the secondary winding 12 cancel each other, the exciting current creates magnetic flux, so whether or not the transformer 10 is magnetically saturated depends on the magnitude of the exciting current. Depends on.
  • FIG. 4 is an explanatory diagram illustrating an example of an operation state in the period D2 of the power supply device 100a according to the first embodiment.
  • the FET 21 is turned off.
  • the FET 22 remains off.
  • the positive excitation current is commutated into the body diode of the FET 22.
  • the load current flowing through the secondary winding 12 through the diode 51 is commutated so as to flow through the diode 52.
  • the transformer current falls at the start of the period D2, and then the exciting current commutated to the body diode of the FET 22 decreases linearly.
  • the reason why the exciting current decreases is that a negative voltage is applied from the capacitor 32 to the primary winding 11. In other words, a part of the energy stored in the transformer 10 in the period D1 is released (reset) in the period D2, and the capacitor 32 is charged.
  • FIG. 5 is an explanatory diagram illustrating an example of an operation state in the period D3 of the power supply device 100a according to the first embodiment.
  • the FET 22 is turned on.
  • the FET 21 remains off.
  • the exciting current flowing through the body diode of the FET 22 starts flowing through the channel region as indicated by the broken line, and the exciting current continues to decrease. Thereafter, as shown by the solid line, when the polarity of the excitation current is reversed from positive to negative, the capacitor 32 starts to discharge.
  • the load current on the secondary side of the transformer 10 continues to flow through the diode 52. Since a negative voltage is applied from the capacitor 32 to the primary winding 11 throughout the period D3, the excitation current decreases linearly from the positive polarity in the middle of the period D3 as shown in FIG. Invert to negative. And the discharge
  • FIG. 6 is an explanatory diagram illustrating an example of an operation state in the period D4 of the power supply device 100a according to the first embodiment.
  • the FET 22 is turned off.
  • the FET 21 remains off.
  • the exciting current flowing in the channel region of the FET 22 in the period D3 is commutated to the secondary winding 12 as indicated by a broken line in FIG.
  • the commutated excitation current returns through the diodes 52 and 51.
  • the exciting current on the secondary side of the transformer 10 continues to flow through the diode 52 as shown by the solid line. A part of the load current flowing through the diode 52 is canceled with the exciting current indicated by the broken line.
  • FIG. 7 is a timing chart showing an example of state changes of the FETs 21 and 22 at the time of soft start of the power supply device 100a according to the first embodiment.
  • the two timing charts shown in FIG. 7 have the same time axis (t) as the horizontal axis.
  • the upper stage of the figure shows the on / off state of the FET 21, and the lower stage shows the on / off state of the FET 22.
  • the numbers on the horizontal axis in the figure are numerical values indicating the length of one cycle of PWM control.
  • the length of the ON period of the FET 21 gradually increases from 1 to 1.5, 2 and 2.5, for example, as it changes from the first period to the fourth period.
  • the length of the ON period of the FET 22 gradually increases from 1 to 1.5, 2, and 2.5, for example, as it changes from the first period to the fourth period.
  • the ratio of the lengths of the on periods of the FET 21 and the FET 22 is not limited to 1: 1.
  • the length obtained by adding the dead time corresponding to the periods D2 and D4 gradually decreases from 4 to 3, 2 and 1, for example, as the period transitions from the first period to the fourth period.
  • the length of the on period of the FET 21 is gradually increased from 1 to 2.5 (that is, the duty ratio is increased)
  • the length obtained by adding two dead times of each period is increased from 4 to 4 for example.
  • the length of the ON period of the FET 22 is gradually increased from 1 to 2.5, for example (that is, the duty ratio is gradually increased).
  • the length obtained by adding the necessary minimum dead time to the length of the on period of the FETs 21 and 22 is It is preferable to set one cycle of PWM control.
  • FIG. 8 is a timing chart showing an example of the waveform of each part at the time of soft start of the power supply device 100a according to the first embodiment.
  • the three timing charts shown in FIG. 8 all have the same time axis (t) as the horizontal axis.
  • the on / off state of the FET 21, the on / off state of the FET 22, and the transformer current (load current + excitation current) flowing through the primary winding 11 are schematically shown in order from the top of the figure.
  • the D1 period is shortened, and the D3 period is shortened accordingly.
  • the D2 period which is one of dead times, is extended.
  • the operation of the power supply device 100a in the periods D1 to D4 will be described.
  • the transformer current rises as in FIGS. 2 and 3, and then both the load current and the excitation current increase linearly.
  • the load current falls in the same manner as in FIGS.
  • the exciting current commutated to the body diode of the FET 22 decreases linearly, a part of the energy stored in the transformer 10 is released, and the capacitor 32 is charged.
  • the decrease in positive excitation current stops when the polarity of the excitation current is just reversed.
  • the excitation current flows through the channel region of the FET 22 as in the case shown by the solid line in FIG.
  • the polarity of the excitation current is reversed and the negative absolute value increases linearly.
  • the capacitor 32 is discharged.
  • transformer 10 is complete
  • the excitation current is commutated to the secondary winding 12 and maintained at a constant magnitude as in the case of FIG.
  • the ratio of the length of the period D1 to the length of the period D3 is set according to the voltage of the capacitor 32, so that the energy stored in the transformer 10 in the period D1 Approximately half of each is emitted from the transformer 10 at D3. That is, by gradually increasing the duty ratio of the FET 22 in proportion to the gradual increase of the duty ratio of the FET 21, the accumulation and release of energy in the transformer 10 cancel each other in a balanced manner every PWM control cycle, and the voltage of the capacitor 32 is substantially reduced. Held constant.
  • the magnitude of energy released from the transformer 10 during the periods D2 and D3 depends on the charging voltage of the capacitor 32. For example, when the voltage of the capacitor 32 is relatively low at the start of the soft start, the excitation current decreases to zero in the period D2 as shown in FIG. 8, but the negative excitation current sufficiently flows in the period D3. Absent. In this case, the charge amount of the capacitor 32 in the period D2 becomes larger than the discharge amount of the capacitor 32 in the period D3, and the voltage of the capacitor 32 increases. Further, much of the energy stored in the transformer 10 during the period D1 is reflected in the positive excitation current. Note that since the energy stored in the transformer 10 in the period D1 is small immediately after the start of the soft start, the transformer 10 will not be magnetically saturated.
  • the rate of increase in energy released from the transformer 10 in the periods D2 and D3 becomes larger than the rate of increase in the length of the period D3. Therefore, by gradually increasing the length of the period D1 while appropriately maintaining the ratio between the length of the period D1 and the length of the period D3, the energy accumulated in the transformer 10 in the period D1 and the periods D2 and D3 are finally stored. Thus, the energy released from the transformer 10 cancels out, and the voltage of the capacitor 32 rises to a steady voltage.
  • the discharged capacitor 32 is gradually charged or the voltage of the appropriately charged capacitor 32 is increased. Or can be maintained.
  • the FET 21 connected between the one end of the primary winding 11 of the transformer 10 and the terminal B and the one end of the primary winding 11 and the terminal A are connected via the capacitor 32.
  • the voltage converted by alternately turning on / off the FET 22 in time series is output to the secondary side of the transformer 10.
  • control is performed so that the gradually increasing duty ratio of the FET 21 and the gradually increasing duty ratio of the FET 22 become a constant ratio for each cycle of the PWM control.
  • the energy stored in the transformer 10 during the ON period of the FET 21 and the energy released during the conduction period of the channel region of the FET 22 and the body diode are preferably offset. .
  • the channel region of the FET 22 and the on period of the body diode are the conduction period of the FET 22. Therefore, even if there is a relatively long D2 period (dead time) between the time when the FET 21 is turned off and the time when the FET 22 is turned on, a part of the energy stored in the transformer 10 during the on-time period of the FET 21 Can be released during the dead time immediately after the ON period.
  • FIG. 9 is a block diagram illustrating a configuration example of the power supply device 100b according to the second embodiment.
  • the potential of the terminal B corresponds to the first potential and the second potential.
  • the power supply device 100b includes an FET 21, a series circuit of an FET 23 (corresponding to a second switching element) and a capacitor 32 connected between one end of the primary winding 11 and the terminal B, and a control circuit 40.
  • the FET 23 has a drain connected to one end of the capacitor 32, a source connected to the terminal B, and a gate connected to the control circuit 40.
  • the other end of the capacitor 32 is connected to one end of the primary winding 11.
  • the FET 23 has a body diode connected in antiparallel at both ends. The order in which the FET 23 and the capacitor 32 constituting the active clamp circuit are connected in series may be changed.
  • the secondary winding 12 of the transformer 10 has one end connected to the anode of the diode 52 and the terminal D, and the other end connected to the anode of the diode 51.
  • the cathodes of the diodes 51 and 52 are connected to one end of the inductor 61.
  • the configuration on the secondary side of the transformer 10 may be the same as that shown in FIG.
  • symbol is attached
  • the timing chart showing an example of the waveform of each part in the steady state of the power supply apparatus 100b according to the second embodiment is the same as that shown in FIG.
  • An explanatory diagram illustrating an example of an operation state in each of the periods D1 and D4 of the power supply device 100b according to the second embodiment is the same as that illustrated in FIGS. 3 and 6 of the first embodiment, and thus illustration thereof is omitted.
  • FIG. 10 is an explanatory diagram illustrating an example of an operation state in the period D2 of the power supply device 100b according to the second embodiment.
  • the FET 21 is turned off.
  • the FET 23 remains off following the period D1.
  • the excitation current commutates into the body diode of the FET 23.
  • the load current flowing through the secondary winding 12 through the diode 51 is commutated so as to flow through the diode 52.
  • FIG. 11 is an explanatory diagram illustrating an example of an operation state in the period D3 of the power supply device 100b according to the second embodiment.
  • the FET 23 is turned on.
  • the FET 21 remains off.
  • the exciting current flowing in the body diode of the FET 23 starts flowing in the channel region as indicated by the broken line, and the exciting current continues to decrease. Thereafter, when the polarity of the excitation current is reversed as indicated by the solid line, the capacitor 32 is turned into a discharge.
  • the load current on the secondary side of the transformer 10 continues to flow through the diode 52.
  • the N-channel FET 21 connected between one end of the primary winding 11 of the transformer 10 and the terminal B and the capacitor 32 between the one end of the primary winding 11 and the terminal B are provided.
  • a voltage converted by turning on / off the P-channel FET 23 connected via the power supply alternately in time series is output to the secondary side of the transformer 10.
  • one of the connection destinations of the series circuit of the FET 23 and the capacitor 32 is changed from the terminal A to the terminal B on the primary side of the transformer 10, and the connection part of the diode 51 is different on the secondary side of the transformer 10. Yes.
  • the power supply device 100b has the same effect as that of the first embodiment because the behavior in the periods D1 to D4 is equivalent to that of the power supply device 100a.
  • a relatively long D2 period exists between the time when the FET 21 is turned off and the time when the FET 22 is turned on.
  • the minimum necessary D2 period is present. It is a form that exists. Since the configuration example of the power supply device 100a according to the third embodiment is the same as that of the first embodiment, portions corresponding to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 12 is a timing chart showing an example of a state change of the FETs 21 and 22 at the time of soft start of the power supply device 100a according to the third embodiment.
  • the two timing charts shown in FIG. 12 have the same time axis (t) as the horizontal axis.
  • the upper stage of the figure shows the on / off state of the FET 21, and the lower stage shows the on / off state of the FET 22.
  • the numbers on the horizontal axis in the figure are numerical values indicating the length of one cycle of PWM control.
  • the length of the ON period of the FET 21 gradually increases from 1 to 1.5, 2 and 2.5, for example, as it changes from the first period to the fourth period.
  • the length of the ON period of the FET 22 gradually increases from 1 to 1.5, 2, and 2.5, for example, as it changes from the first period to the fourth period.
  • the ratio of the lengths of the on periods of the FET 21 and the FET 22 is not limited to 1: 1.
  • the length of the dead time corresponding to the period D4 gradually decreases from 4 to 3, 2 and 1, for example, as the period transitions from the first period to the fourth period. The length of the dead time corresponding to the period D2 is ignored here.
  • the dead time is gradually decreased from 4 to 1, whereby the FET 22 is turned on.
  • the length of the period is gradually increased from 1 to 2.5 (that is, the duty ratio is gradually increased).
  • the length obtained by adding the necessary minimum dead time to the length of the on period of the FETs 21 and 22 is It is preferable to set one cycle of PWM control.
  • FIG. 13 is a timing chart showing an example of the waveform of each part at the time of soft start of the power supply device 100a according to the third embodiment.
  • the three timing charts shown in FIG. 13 all have the same time axis (t) as the horizontal axis.
  • the on / off state of the FET 21, the on / off state of the FET 22, and the transformer current (load current + excitation current) flowing through the primary winding 11 are schematically shown in order from the top of the figure.
  • the length of the D2 period which is one of the dead times, is, for example, 1 ms or less, and is omitted in FIG.
  • the operation of the power supply device 100a in each of the periods D1, D3, and D4 will be described.
  • the FET 21 is turned on, the transformer current rises, and then both the load current and the excitation current increase linearly.
  • the FET 21 is turned off and the load current falls.
  • the FET 22 is turned on, the excitation current flowing in the channel region decreases linearly, and the energy stored in the transformer 10 is released.
  • the capacitor 32 is charged until the exciting current becomes zero, and is discharged while the negative exciting current flows.
  • an exciting current that decreases through the period D3 is allowed to flow even when a switching element that does not have a diode connected in antiparallel is used instead of the FET 22. Can do. Further, since the on period of the FET 21 and the on period of the FET 22 are substantially continuous, the on / off control of the FETs 21 and 22 is easy. Further, in the third embodiment, control is performed so that the following expression (1) is established in order to equalize the ET product of the voltage applied to the primary winding 11 and the application time during the ON period of each of the FETs 21 and 22. .
  • FIG. 14 is a flowchart illustrating a processing procedure of the CPU that controls the soft start of the power supply device 100a according to the third embodiment.
  • the process of FIG. 14 is started when the power supply apparatus 100a is soft-started.
  • n is a PWM control cycle counter
  • N is the number of PWM control cycles during soft start.
  • a predetermined voltage applied between the terminals A and B is defined as Vin.
  • the period and the on-time are each measured using a timer 1 and a timer 2 (not shown).
  • the CPU multiplies the PWM control cycle Ts by the target duty ratio to calculate the target on-time (Tn0) of the FET 21 (S11), and divides the calculated Tn0 by N. Then, ⁇ T, which is an increment of the on-time, is calculated (S12). Next, the CPU sets the initial value of the on-time (Tn1) of the FET 21 to ⁇ + ⁇ T (S13), and substitutes 1 as the initial value for the period counter n (S14). ⁇ is an arbitrary real number.
  • the CPU starts measuring the period Ts using the timer 1 (S15).
  • the CPU starts measuring the on-time (Tn1) of the FET 21 using the timer 2 (S16), and turns on the FET 21 (S17).
  • the period D1 starts.
  • the CPU determines whether or not Tn1 has elapsed (S18), and when it has not elapsed (S18: NO), the CPU stands by until Tn1 has elapsed.
  • Tn1 has elapsed
  • S18 YES
  • the CPU turns off the FET 21 (S19). Thereby, the period D1 ends.
  • the CPU acquires the voltage (Vc) of the capacitor 32 from the voltage detection unit 421 (S21), and calculates Vin ⁇ Tn1 / Vc as the on time (Tn2) of the FET 22 from the equation (1) (S22). For example, when the capacitor 32 is appropriately charged and the fluctuation of Vc is relatively small, in step S22, Tn2 is calculated so as to be substantially proportional to Tn1.
  • the CPU starts measuring the ON time (Tn2) of the FET 22 using the timer 2 (S23) and turns on the FET 22 (S24). Thereby, the period D3 starts.
  • step S19 and step S24 a step of adjusting the waiting time may be inserted before step S24 in order to secure the necessary minimum dead time.
  • the CPU determines whether or not Tn2 has elapsed (S25), and when it has not elapsed (S25: NO), it waits until Tn2 has elapsed.
  • Tn2 has elapsed (S25: YES)
  • the CPU turns off the FET 22 (S26). Thereby, the period D3 ends.
  • the CPU determines whether or not one period counted by the timer 1 has elapsed (S27), and when not elapsed (S27: NO), the CPU stands by until one period elapses.
  • the CPU updates ⁇ T by adding ⁇ T to Tn1 so that the on-time (Tn1) of the FET 21 increases (S28). After incrementing the cycle counter (n) by 1 (S29), the CPU determines whether n has reached N + 1 (S30). When n is not N + 1 (S30: NO), the CPU moves the process to step S15 in order to perform PWM control of the next cycle. On the other hand, when n becomes N + 1 (S30: YES), the CPU ends the process of FIG. 14 assuming that the soft start is completed.
  • steps S17 to S19 and steps S24 to S26 are steps for realizing a software function of the control unit 41 for turning on / off the FETs 21 and 22.
  • Step S ⁇ b> 21 is a step for realizing a software function of the voltage acquisition unit 42.
  • Step S28 corresponds to a step of gradually increasing the duty ratio by gradually decreasing the OFF time of the FET 21, and is for realizing the software function of the gradually increasing unit 43.
  • Step S22 corresponds to a step of gradually increasing the duty ratio of the FET 22, that is, a step of gradually decreasing the dead time, and is for realizing the software function of the gradual decrease unit 44.
  • the voltage of the capacitor 32 is acquired for each cycle of the PWM control. If it is determined that the capacitor 32 is already charged with an appropriate voltage, for example, from step S ⁇ b> 11. The voltage of the capacitor 32 may be acquired only once during S14.
  • the CPU executes the step of gradually increasing the duty ratio of the FET 21 and the step of gradually decreasing the dead time.
  • the dead time from when the FET 21 is turned off to when the FET 22 is turned on is minimized, and the dead time from when the FET 22 is turned off at the time of soft start until the next period starts is gradually reduced.
  • the power supply device 100a according to the third embodiment has the same effects as those of the first embodiment because the behavior in the periods D1, D3, and D4 is the same as that in the first embodiment.
  • the ET product of the primary winding 11 during the ON period of the FET 21 and the ET product of the primary winding 11 during the ON period of the FET 22 are matched. Therefore, the energy stored in the transformer 10 during the ON period of the FET 21 and the energy released during the conduction period including the ON period of the FET 22 are more preferably offset.
  • the primary winding 11 during the on period of the FET 21 is obtained even when the voltage of the capacitor 32 changes for each cycle of PWM control.
  • the ET product of the primary winding 11 during the conduction period including the ON period of the FET 22 can be matched.
  • the fourth embodiment is configured to perform PFM (Pulse Frequency Modulation) control of the FET 21. Since the configuration example of the power supply device 100a according to the fourth embodiment is the same as that of the first embodiment, portions corresponding to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 15 is a timing chart showing an example of a state change of the FETs 21 and 22 at the time of soft start of the power supply device 100a according to the fourth embodiment.
  • the two timing charts shown in FIG. 15 have the same time axis (t) as the horizontal axis.
  • the upper stage of the figure shows the on / off state of the FET 21, and the lower stage shows the on / off state of the FET 22.
  • the numbers on the horizontal axis in the figure are numerical values indicating the length of one cycle of PFM control.
  • the length of the off period is controlled by making the length of the on period of the FET 21 constant.
  • the length of the off-period of the FET 21 gradually decreases from 6 to 5, 4 and 3, for example, as it changes from the first period to the fourth period.
  • the length of the off period of the FET 22 gradually decreases from 6 to 5, 4 and 3, for example, as the period transitions from the first period to the fourth period.
  • the ratio of the lengths of the off periods of the FET 21 and the FET 22 is not limited to 1: 1.
  • the length of the dead time corresponding to the period D4 gradually decreases from 5 to 4, 3 and 2, for example, as the period transitions from the first period to the fourth period.
  • the length of the dead time corresponding to the period D2 is ignored here.
  • the dead time of the FET 22 is gradually decreased from 5 to 2 as the length of the off period of the FET 21 is gradually decreased from 6 to 3, for example (the duty ratio is increased).
  • the length gradually decreases from 6 to 3 (that is, the duty ratio gradually increases).
  • the target period of the PFM control is set.
  • timing chart showing an example of the waveform of each part at the time of soft start of the power supply device 100a according to the fourth embodiment is the same as that shown in FIG. 13 of the third embodiment, the illustration and explanation of the timing chart are omitted.
  • control is performed so that the above-described expression (1) is established so that the ET product of the voltage applied to the primary winding 11 and the application time during the ON period of each of the FETs 21 and 22 is equal.
  • FIG. 16 is a flowchart illustrating a processing procedure of the CPU that controls the soft start of the power supply apparatus 100a according to the fourth embodiment.
  • the process of FIG. 16 is activated when the power supply apparatus 100a is soft-started.
  • n is a PFM control cycle counter, and N is the number of PFM control cycles during soft start.
  • a predetermined voltage applied between the terminals A and B is defined as Vin.
  • the fixed on-time of the FET 21 is Tn1.
  • a decrease amount per cycle of the off time of the FET 21 is represented by ⁇ T. Steps similar in processing content to the flowchart shown in FIG. 14 of the third embodiment are simplified.
  • the CPU calculates the target OFF time (Tf0) of the FET 21 by subtracting Tn1 from the result obtained by dividing the ON time (Tn1) of the FET 21 by the target duty (S41).
  • the initial value of the off time (Tf1) of the FET 21 is calculated by adding a value obtained by multiplying Tf0 by ⁇ T by N (S43). Then, the CPU substitutes 1 as an initial value for the cycle counter n (S44).
  • steps S46 to S60 the processing contents from S46 to S49, steps S51 to S56, and steps S59 to S60 are the same as steps S16 to S19, steps S21 to S26 shown in FIG. And steps S29 to S30.
  • step S50 added to FIG. 16 the timer 1 is used to start counting the off time (Tf1) of the FET 21.
  • steps S27 and 28 in FIG. 14 ⁇ T is added to the on-time (Tn1) of the FET 21 when it is determined that one cycle has elapsed, whereas in steps S57 and 58 in FIG. 16, the passage of Tf1 is determined. The difference is that ⁇ T is subtracted from the off time (Tf1) of the FET 21 when the time has elapsed.
  • the period D1 with a fixed length starts and ends by the processing from step S46 to S49.
  • the period D3 starts and ends by the processing from step S51 to S56.
  • Tn2 calculated in step S52 is substantially constant.
  • the period D4 starts and ends during the process of step S57.
  • steps S47 to S49 and steps S54 to S56 are steps for realizing a software function of the control unit 41 for turning on / off the FETs 21 and 22.
  • Step S ⁇ b> 51 is a step for realizing the software function of the voltage acquisition unit 42.
  • Step S58 corresponds to a step of gradually increasing the duty ratio by gradually decreasing the OFF time of the FET 21 and a step of gradually decreasing the dead time, and is for realizing the software functions of the gradually increasing unit 43 and the gradually decreasing unit 44.
  • the CPU executes the step of gradually increasing the duty ratio of the FET 21 and the step of gradually decreasing the dead time.
  • PFM control in which the ON time of the FET 21 is constant is performed.
  • the power supply device 100a according to the fourth embodiment has the same effects as those of the first and third embodiments because the behaviors in the periods D1, D3, and D4 are the same as those in the first and third embodiments. Play.
  • the fourth embodiment is a form for performing PFM control with a constant on-time
  • the fifth embodiment is a form for performing PFM control with a constant off-time. Since the configuration example of the power supply device 100a according to the fifth embodiment is the same as that of the first embodiment, portions corresponding to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 17 is a timing chart illustrating an example of a state change of the FETs 21 and 22 at the time of soft start of the power supply device 100a according to the fifth embodiment.
  • the two timing charts shown in FIG. 17 have the same time axis (t) as the horizontal axis.
  • the upper stage of the figure shows the on / off state of the FET 21, and the lower stage shows the on / off state of the FET 22.
  • the numbers on the horizontal axis in the figure are numerical values indicating the length of one cycle of PFM control.
  • the length of the on period is controlled by keeping the length of the off period of the FET 21 constant.
  • the length of the ON period of the FET 21 gradually increases from 1 to 2 and 3, for example, as it changes from the first period to the third period.
  • the length of the ON period of the FET 22 gradually increases from 1 to 2 and 3, for example, as the period transitions from the first period to the third period.
  • the ratio of the lengths of the on periods of the FET 21 and the FET 22 is not limited to 1: 1.
  • the length of the dead time corresponding to the period D4 gradually decreases from 4 to 3 and 2, for example, as the period transitions from the first period to the third period. The length of the dead time corresponding to the period D2 is ignored here.
  • the dead time is gradually decreased from 4 to 2 as the length of the on-period of the FET 21 is gradually increased from 1 to 3, for example (that is, the duty ratio is increased).
  • the length gradually increases from 1 to 3 (that is, the duty ratio gradually increases).
  • the target period of the PFM control is set.
  • timing chart showing an example of the waveform of each part at the time of soft start of the power supply device 100a according to the fifth embodiment is the same as that shown in FIG. 13 of the third embodiment, the illustration and description of the timing chart are omitted.
  • control is performed so that the above-described expression (1) is established so that the ET product of the voltage applied to the primary winding 11 and the application time during the ON period of each of the FETs 21 and 22 is equal.
  • FIG. 18 is a flowchart illustrating a processing procedure of the CPU that controls the soft start of the power supply apparatus 100a according to the fifth embodiment.
  • the process of FIG. 18 is started when the power supply apparatus 100a is soft-started.
  • n is a PFM control cycle counter, and N is the number of PFM control cycles during soft start.
  • a predetermined voltage applied between the terminals A and B is defined as Vin.
  • Tf1 Let the fixed off time of the FET 21 be Tf1.
  • the target duty in the PFM control is Dt. Steps similar in processing content to the flowchart shown in FIG. 16 of the fourth embodiment are simplified.
  • the CPU multiplies the FET 21 off time (Tf1) by Dt / (1-Dt) to calculate the target ON time (Tn0) of the FET 21 (S71), and calculates the calculated Tn0. Is divided by N to calculate ⁇ T, which is an increment of on-time (S72).
  • the CPU calculates an initial value of the on-time (Tn1) of the FET 21 by adding a value obtained by multiplying ⁇ T by N to the calculated Tn0 (S73). Then, the CPU substitutes 1 as an initial value for the cycle counter n (S74).
  • step S76 to S90 the processing contents from S76 to S87 and steps S89 to S90 are the same as steps S46 to S87 and steps S59 to S60 shown in FIG. 16 of the fourth embodiment. .
  • step S58 in FIG. 16 Tf1 is updated by subtracting ⁇ T from Tf1
  • step S88 in FIG. 18 Tn1 is updated by adding ⁇ T to Tn1.
  • the period D1 starts and ends by the processing from step S76 to S79.
  • the period D3 starts and ends by the processing from step S81 to S86.
  • Tn2 is calculated so as to be substantially proportional to Tn1.
  • the period D4 starts and ends during the process of step S87.
  • steps S77 to S79 and steps S84 to S86 are steps for realizing the software function of the control unit 41 for turning on / off the FETs 21 and 22.
  • Step S ⁇ b> 81 is a step for realizing the software function of the voltage acquisition unit 42.
  • Step S88 corresponds to a step of gradually increasing the duty ratio of the FET 21, and is for realizing the software function of the gradually increasing unit 43.
  • Step S82 corresponds to a step of gradually increasing the duty ratio of the FET 22, that is, a step of gradually decreasing the dead time, and is for realizing the software function of the gradual decrease unit 44.
  • the CPU executes a step of gradually increasing the duty ratio of the FET 21 and a step of gradually decreasing the dead time.
  • the fourth embodiment that performs PFM control with a constant on-period, it differs in that PFM control with a constant off-period is performed.
  • the power supply device 100a according to the fifth embodiment has the same effects as those in the first and fourth embodiments because the behavior in the periods D1, D3, and D4 is the same as that in the first and fourth embodiments. Play.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える。前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。

Description

電源装置、電源装置の制御方法及びコンピュータプログラム
　本開示は、電源装置、電源装置の制御方法及びコンピュータプログラムに関する。本出願は、２０１８年３月２７日出願の日本出願第２０１８－６０８１６号に基づく優先権を主張し、前記日本出願に記載された全ての記載事項を援用するものである。
　直流電圧を昇降圧するＤＣ－ＤＣコンバータ（以下、単にコンバータという）が車載機器や産業用機器の電源として広く用いられている。コンバータの構成には、入出力間をトランスで絶縁するか否かによって絶縁型と非絶縁型とがある。絶縁型のコンバータとしては、例えばトランスの一次巻線に直列に接続されたスイッチがオンしている間に二次側へエネルギーを伝達するか、又はスイッチがオンしている間にトランスに蓄えたエネルギーをスイッチがオフしている間に二次側へ伝達するかによって、フォワード側又はフライバック型の制御方式が採用される。
　特にフォワード方式では、トランスに蓄えたエネルギーを上記スイッチ（以下、主スイッチという）がオフしている間に放出（リセット）するために、クランプコンデンサ及び他のスイッチ（以下、補助スイッチという）が直列に接続されたアクティブクランプ回路又はスナバが用いられる。アクティブクランプ回路を用いた場合、主スイッチと補助スイッチとを所要のデューティ比で交互にオン／オフすることによって、一周期の前半でトランスに投入されるエネルギーと一周期の後半でトランスから放出されるエネルギーとをバランスさせている。
　例えば、特許文献１には、所謂ソフトスタート時に補助スイッチのデューティ比が主スイッチより大きくなり、主スイッチ及び補助スイッチ夫々によってトランスの一次巻線に印加される電圧と印加時間の積（ＥＴ積）にアンバランスが生じて偏励磁を引き起こすという問題が提起されている。この問題を解決するために、特許文献１には、ソフトスタートに先立って補助スイッチをオン／オフするＤＣ－ＤＣコンバータが開示されている。具体的には、主スイッチをオフに保持した状態で、クランプコンデンサの電圧がソフトスタート時にトランスの磁気飽和に至る電圧未満になるまで、補助スイッチのオン／オフが繰り返される。
特開２０１０－２２６９３１号広報
　本開示の一態様に係る電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。
　本開示の一態様に係る電源装置の制御方法は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置の制御方法であって、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを含む。
　本開示の一態様に係るコンピュータプログラムは、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを実行させる。
　なお、本願は、このような特徴的な処理部を備える電源装置として実現したり、特徴的な処理をステップとする電源装置の制御方法として実現したり、係るステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電源装置の一部又は全部を半導体集積回路として実現したり、電源装置を含むシステムとして実現したりすることができる。
実施形態１に係る電源装置の構成例を示すブロック図である。 実施形態１に係る電源装置の定常状態における各部の波形の一例を示すタイミングチャートである。 実施形態１に係る電源装置の期間Ｄ１での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ２での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ３での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ４での動作状態の一例を示す説明図である。 実施形態１に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態１に係る電源装置のソフトスタート時における各部の波形の一例を示すタイミングチャートである。 実施形態２に係る電源装置の構成例を示すブロック図である。 実施形態２に係る電源装置の期間Ｄ２での動作状態の一例を示す説明図である。 実施形態２に係る電源装置の期間Ｄ３での動作状態の一例を示す説明図である。 実施形態３に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態３に係る電源装置のソフトスタート時における各部の波形の一例を示すタイミングチャートである。 実施形態３に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。 実施形態４に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態４に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。 実施形態５に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態５に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。
［本開示が開示しようとする課題］
　しかしながら、特許文献１に開示された技術によれば、ソフトスタート開始前に補助スイッチをオン／オフし続ける期間が必要であるため、この期間を含めてＤＣ－ＤＣコンバータのソフトスタートに要する時間が、通常のソフトスタートに要する時間よりも長くなるという問題があった。また、ソフトスタート開始前にクランプコンデンサの電圧を実質的にゼロまで低下させた場合であっても、ソフトスタート時にトランスが磁気飽和に至る虞があった。
　本開示は、斯かる事情に鑑みてなされたものであり、その目的とするところは、ソフトスタートを行う場合であってもトランスの磁気飽和を抑制することが可能な電源装置、電源装置の制御方法及びコンピュータプログラムを提供することにある。
［本開示の効果］
　本願の開示によれば、ソフトスタートを行う場合であってもトランスの磁気飽和を抑制することが可能となる。
［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（１）本開示の一態様に係る電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。
（８）本開示の一態様に係る電源装置の制御方法は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置の制御方法であって、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを含む。
（９）本開示の一態様に係るコンピュータプログラムは、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを実行させる。
　本態様にあっては、変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、一次巻線の一端及び第２電位間にキャパシタを介して接続された第２スイッチング素子とを時系列的に交互にオン／オフすることによって変換した電圧を変成器の二次側に出力する。オン／オフの制御を開始する際に、第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増することによってソフトスタートさせる場合、第１スイッチング素子のデューティ比の漸増に応じてデッドタイムの長さを漸減することにより、第２スイッチング素子のデューティ比を漸増する。これにより、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出（リセット）されるエネルギーとが、バランスよく相殺する。
（２）前記第２電位は、前記一次巻線の他端の電位であることが好ましい。
　変成器の一次側の共通電位である第１電位に対して外部から直流電圧が印加される一次巻線の他端を第２電位とするため、第２電位を別途生成する必要がない。
（３）前記第２電位は、前記第１電位と同電位であることが好ましい。
　変成器の一次側の共通電位である第１電位を第２電位として共用するため、第２電位を別途生成する必要がない。
（４）前記漸減部は、前記漸増部が漸増するデューティ比に比例して前記第２スイッチング素子のデューティ比が漸増するように前記デッドタイムを漸減することが好ましい。
　第１スイッチング素子の漸増するデューティ比と、第２スイッチング素子の漸増するデューティ比とが、オン／オフの制御周期毎に一定の比率となるように制御する。この比率を適当に調整した場合は、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出されるエネルギーとが、好適に相殺する。
（５）前記漸減部は、前記第１スイッチング素子のオン期間及び該オン期間に前記一次巻線に印加される電圧のＥＴ積と、前記第２スイッチング素子のオン期間を含む導通期間及び該導通期間に前記一次巻線に印加される電圧のＥＴ積とが一致するように、前記デッドタイムを漸減することが好ましい。
　第１スイッチング素子のオン期間中の一次巻線のＥＴ積と、第２スイッチング素子のオン期間を含む導通期間中の一次巻線のＥＴ積とを一致させる。これにより、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出されるエネルギーとがより好適に相殺する。
（６）前記キャパシタの両端電圧を取得する電圧取得部を更に備えることが好ましい。
　キャパシタの両端電圧を取得することにより、キャパシタの電圧がオン／オフの制御周期毎に変化する場合であっても、第１スイッチング素子のオン期間中の一次巻線のＥＴ積と、第２スイッチング素子のオン期間を含む導通期間中の一次巻線のＥＴ積とを一致させることができる。
（７）前記第２スイッチング素子は、両端に逆並列に接続されたダイオードを有することが好ましい。
　第２スイッチング素子自体のオン期間とボディダイオードのオン期間とが第２スイッチング素子の導通期間となる。これにより、第１スイッチング素子がオフしてから第２スイッチング素子がオンするまでの間に比較的長いデッドタイムが存在する場合であっても、第１スイッチング素子のオン期間中に変成器に蓄えられたエネルギーの一部が、オン期間の直後のデッドタイム中に放出される。
［本開示の実施形態の詳細］
　本開示の実施形態に係る電源装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。
（実施形態１）
　図１は、実施形態１に係る電源装置１００ａの構成例を示すブロック図である。電源装置１００ａは、トランス１０（変成器に相当）を備え、入力側の端子Ａ及びＢの電位と出力側の端子Ｃ及びＤの電位とがトランス１０によって分離されている。入力側の端子Ａ及びＢ間には、外部の直流電源（不図示）から所定電圧が印加される。出力側の端子Ｃ及びＤ間には外部の負荷が接続される。端子Ｄは例えば接地電位に接続されている。本実施形態１では、端子Ｂの電位が第１電位に相当し、端子Ａの電位が第２電位に相当する。
　電源装置１００ａは、また、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＮｃｈ型のＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと言う）２１（第１スイッチング素子に相当）と、一次巻線１１の一端及び端子Ａ間に接続されたＦＥＴ２２（第２スイッチング素子に相当）及びキャパシタ３２の直列回路と、装置全体の動作を制御する制御回路４０とを備える。一次巻線１１は、他端が端子Ａに接続されている。ＦＥＴ２１及び２２は、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。
　ＦＥＴ２１は、ドレインが一次巻線１１の一端に接続され、ソースが端子Ｂに接続され、ゲートが制御回路４０に接続されている。ＦＥＴ２２は、ドレインがキャパシタ３２の一端に接続され、ソースが一次巻線１１の一端に接続され、ゲートが制御回路４０に接続されている。キャパシタ３２の他端は、端子Ａに接続されている。ＦＥＴ２１及びＦＥＴ２２の夫々は、両端に逆並列に接続されたボディダイオードを有する。アクティブクランプ回路を構成するＦＥＴ２２及びキャパシタ３２は、直列に接続する順序を入れ換えてもよい。キャパシタ３２は、両端の電圧が電圧検出部４２１によって検出され、検出された電圧が制御回路４０に与えられるようになっている。
　トランス１０の二次巻線１２は、一端にダイオード５１のカソードが接続され、他端にダイオード５２のカソード及びインダクタ６１の一端が接続されている。ダイオード５１及び５２のアノードは端子Ｄに接続されている。インダクタ６１の他端は、平滑用のキャパシタ３３の一端及び端子Ｃに接続されている。キャパシタ３３の他端は端子Ｄに接続されている。このような構成により、二次巻線１２に一定の電圧が印加された場合、インダクタ６１には直線的に増加する負荷電流が流れる。ここでの負荷電流は、キャパシタ３３及び負荷に流れる電流である。
　制御回路４０は、不図示のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を有し、予めＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）に記憶された制御プログラムに従ってＣＰＵが各部の動作を制御すると共に、入出力、演算、タイマを用いた計時等の処理を行う。ＣＰＵによる各処理の手順を定めたコンピュータプログラムを予めＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）にロードし、ロードされたコンピュータプログラムをＣＰＵが実行するようにしてもよい。制御回路４０を専用のハードウェア回路で構成してもよいし、マイクロコンピュータを含む回路で構成してもよい。
　制御回路４０は、ＦＥＴ２１及び２２を時系列的に交互にオン／オフする制御部４１と、電圧検出部４２１からキャパシタ３２の電圧を取得する電圧取得部４２と、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増する漸増部４３と、ＦＥＴ２１のデューティ比の漸増に応じてＦＥＴ２１及び２２をオフすべきデッドタイムを漸減する漸減部４４とを有する。制御回路４０のＣＰＵは、ＲＯＭに格納されたコンピュータプログラムを実行することにより、制御部４１、電圧取得部４２、漸増部４３及び漸減部４４夫々に係るソフトウェア機能を実現する。
　制御部４１は、ＦＥＴ２１及び２２をオンする信号の出力回路と、該出力回路が出力した信号によってＦＥＴ２１及び２２を駆動する駆動回路（何れも不図示）とを含んで構成されている。電圧取得部４２は、電圧検出部４２１から電圧の検出結果を入力する入力回路（不図示）を含んで構成されている。電圧取得部４２が、増幅器、Ａ／Ｄ変換器等を含むことにより、電圧検出部４２１の機能を兼ね備えていてもよい。
　上述の構成を有する電源装置１００ａは、いわゆるフォワードコンバータであり、端子Ａ及びＢから供給される所定電圧を（ＦＥＴ２１のデューティ比）×１／（トランス１０の巻数比）倍した電圧を端子Ｃ及びＤから出力する。以下では、電源装置１００ａの電圧変換動作について説明する。本実施形態１では、ＦＥＴ２１を所定の周期ＴｓでＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）制御する。
　図２は、実施形態１に係る電源装置１００ａの定常状態における各部の波形の一例を示すタイミングチャートである。図２に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。ここでの負荷電流は、二次巻線１２からインダクタ６１に流れる負荷電流に対して、１／（トランス１０の巻数比）倍になっている。
　図２に示すように、所定の周期Ｔｓを期間Ｄ１、Ｄ２、Ｄ３及びＤ４の４つの期間に区分する。期間Ｄ１はＦＥＴ２１のオン期間であり、ＦＥＴ２１はＤ１／Ｔｓで表されるデューティ比でオン／オフを繰り返す。但し、Ｄ１は期間Ｄ１の長さを表す。同様に、期間Ｄ３はＦＥＴ２２のオン期間であり、ＦＥＴ２２はＤ３／Ｔｓで表されるデューティ比でオン／オフを繰り返す。期間Ｄ２とＤ４は、ＦＥＴ２１及びＦＥＴ２２の両方がオフとなる期間、即ちデッドタイムである。
　次に、各期間Ｄ１～Ｄ４における電源装置１００ａの動作状態について、特にトランス電流の変化について、図２を参照しながら順に説明する。以下の図３～図６では、電圧検出部４２１、制御回路４０、キャパシタ３３、及び端子Ｃ，Ｄの図示を省略する。
　図３は、実施形態１に係る電源装置１００ａの期間Ｄ１での動作状態の一例を示す説明図である。期間Ｄ１においては、制御部４１の制御によってＦＥＴ２１がオンとなり、ＦＥＴ２２はオフとなる。この期間に、端子Ａ及びＢからトランス１０の一次巻線１１に所定電圧が印加されて二次巻線１２に一定の電圧が誘起し、ダイオード５１が導通してインダクタ６１に直線的に増加する負荷電流が流れる。一次巻線１１には、負荷電流及び励磁電流を足し合わせた電流が流れる。キャパシタ３２には、現在の周期Ｔｓに至る前に、ＦＥＴ２２のドレイン側を正とする電圧が充電されている。以下では、説明上、一次巻線１１の一端に対して他端の電位が高い場合を正の電圧とする。また、一次巻線１１の他端から一端に流れる電流を正の電流とする。
　図２に示すように、期間Ｄ１の開始時点でトランス電流（後述する図６に破線で示す励磁電流が一次巻線１１に転流して流れ始める負の励磁電流に負荷電流を加えた電流）が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。但し、インダクタ６１のインダクタンスが十分に大きい場合、期間Ｄ１における負荷電流の増加量は無視できる。一次巻線１１及び二次巻線１２夫々に流れる負荷電流による磁束はお互いに打消し合うのに対し、励磁電流は磁束を作るので、トランス１０が磁気飽和するか否かは励磁電流の大きさが左右する。
　図４は、実施形態１に係る電源装置１００ａの期間Ｄ２での動作状態の一例を示す説明図である。期間Ｄ２では、ＦＥＴ２１がオフとなる。ＦＥＴ２２はオフのままである。ＦＥＴ２１がオフとなってＦＥＴ２１に負荷電流及び励磁電流が流れなくなった後は、ＦＥＴ２２のボディダイオードに正の励磁電流が転流する。一方の二次巻線１２にダイオード５１を介して流れていた負荷電流は、ダイオード５２を介して流れるように転流する。
　図２に示すように、期間Ｄ２の開始時点でトランス電流が立ち下がり、その後、ＦＥＴ２２のボディダイオードに転流した励磁電流が直線的に減少する。励磁電流が減少するのは、キャパシタ３２から一次巻線１１に負の電圧が印加されるためである。換言すれば、期間Ｄ１にトランス１０に蓄えられたエネルギーの一部が、期間Ｄ２に放出（リセット）されて、キャパシタ３２が充電される。
　図５は、実施形態１に係る電源装置１００ａの期間Ｄ３での動作状態の一例を示す説明図である。期間Ｄ３では、ＦＥＴ２２がオンとなる。ＦＥＴ２１はオフのままである。期間Ｄ３では、ＦＥＴ２２のボディダイオードに流れていた励磁電流が、破線で示すようにチャネル領域を流れるようになり、励磁電流は依然として減少し続ける。その後、実線で示すように励磁電流の極性が正から負に反転した場合、キャパシタ３２が放電に転じる。
　トランス１０の二次側の負荷電流は、依然としてダイオード５２を介して流れ続ける。期間Ｄ３の全期間を通じてキャパシタ３２から一次巻線１１に負の電圧が印加されるため、図２に示すように、励磁電流は、直線的に減少して期間Ｄ３の中程で極性が正から負に反転する。そして、期間Ｄ３の終了時点でトランス１０に蓄えられたエネルギーの放出が終了する。ここでのエネルギーの放出は、正の励磁電流が減少するか、又は負の励磁電流の絶対値が増加することと同意である。
　図６は、実施形態１に係る電源装置１００ａの期間Ｄ４での動作状態の一例を示す説明図である。期間Ｄ４では、ＦＥＴ２２がオフとなる。ＦＥＴ２１はオフのままである。期間Ｄ３にてＦＥＴ２２のチャネル領域を流れていた励磁電流は、図６に破線で示すように二次巻線１２に転流する。転流した励磁電流は、ダイオード５２及び５１を介して還流する。期間Ｄ４において、二次巻線１２に印加される電圧がほぼゼロであるため、励磁電流は一定の大きさに維持される。トランス１０の二次側の負荷電流は、実線で示すように依然としてダイオード５２を介して流れ続ける。ダイオード５２に流れる負荷電流の一部は、破線で示す励磁電流と相殺される。
　次に、電源装置１００ａのソフトスタートについて説明する。電源装置１００ａをソフトスタートさせる場合、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増することにより、突入電流を防止することができる。しかしながら、電源装置１００ａを最後に停止させてからキャパシタ３２が十分に放電する前にソフトスタートさせた場合は、特許文献１に解決課題として記載された問題が発生する可能性が高い。即ち、ソフトスタートに際し、図２に示すようにＦＥＴ２２をＦＥＴ２１と相補的にオン／オフする場合、トランス１０の一次巻線１１に印加される電圧と印加時間のＥＴ積にアンバランスが生じ、トランス１０が磁気飽和に至る虞がある。
　そこで、本実施形態１では、ＦＥＴ２２をＦＥＴ２１と相補的にオン／オフせずに、デッドタイムの一方を通常より長くし、ソフトスタートにおけるＰＷＭ制御の進行に応じてデッドタイムを漸減させることとする。図７は、実施形態１に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図７に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＷＭ制御の１周期の長さを示す数値である。
　図７に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ２及びＤ４に対応するデッドタイムを加えた長さは、第１周期から第４周期に推移するに連れて、例えば４から３、２及び１へと漸減する。
　換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から２．５へと漸増（即ちデューティ比が増大）するのに応じて、各周期の２つのデッドタイムを加えた長さを例えば４から１へと漸減することにより、ＦＥＴ２２のオン期間の長さが例えば１から２．５へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＷＭ制御の１周期となるようにすることが好ましい。
　図８は、実施形態１に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートである。図８に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。定常状態における各部の波形を示す図２の場合と比較して、図８では、Ｄ１期間が短縮されており、これに応じてＤ３期間も短縮されている。また、デッドタイムの１つであるＤ２期間が延長されている。以下、期間Ｄ１～Ｄ４における電源装置１００ａの動作について説明する。
　期間Ｄ１の開始時点で、図２及び３の場合と同様にトランス電流が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。期間Ｄ２の開始時点で、図２及び４の場合と同様に負荷電流が立ち下がる。その後、ＦＥＴ２２のボディダイオードに転流した励磁電流が直線的に減少し、トランス１０に蓄えられたエネルギーの一部が放出されて、キャパシタ３２が充電される。正の励磁電流の減少は、励磁電流の極性がまさに反転するときに停止する。
　期間Ｄ３では、図５に実線で示す場合と同様に励磁電流がＦＥＴ２２のチャネル領域を流れるようになる。励磁電流は極性が反転して負の絶対値が直線的に増加し、この間にキャパシタ３２が放電する。そして、期間Ｄ３の終了時点でトランス１０に蓄えられたエネルギーの放出が終了する。期間Ｄ４では、図６の場合と同様に励磁電流が二次巻線１２に転流して一定の大きさに維持される。
　キャパシタ３２が適当に充電されている場合、期間Ｄ１の長さと期間Ｄ３の長さとの比をキャパシタ３２の電圧に応じて設定することにより、期間Ｄ１にトランス１０に蓄えられるエネルギーが、期間Ｄ２及びＤ３夫々にて略半分ずつトランス１０から放出される。即ち、ＦＥＴ２１のデューティ比の漸増に比例してＦＥＴ２２のデューティ比を漸増することにより、トランス１０におけるエネルギーの蓄積と放出とがＰＷＭ制御の１周期毎にバランスよく相殺し、キャパシタ３２の電圧が略一定に保持される。
　期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーの大きさは、キャパシタ３２の充電電圧に依存する。例えば、ソフトスタートの開始時にキャパシタ３２の電圧が比較的低い電圧であった場合、図８に示すように期間Ｄ２に励磁電流がゼロまで減少するが、期間Ｄ３に負の励磁電流が十分に流れない。この場合、期間Ｄ２におけるキャパシタ３２の充電量が、期間Ｄ３におけるキャパシタ３２の放電量より多くなり、キャパシタ３２の電圧が上昇する。また、期間Ｄ１にトランス１０に蓄えられるエネルギーの多くは、正の励磁電流に反映される。なお、ソフトスタートの開始から間もないうちは期間Ｄ１にトランス１０に蓄えられるエネルギーが小さいため、トランス１０が磁気飽和することはない。
　その後、ＰＷＭ制御の１周期毎にキャパシタ３２の電圧が上昇するに連れて、期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーの増加率が、期間Ｄ３の長さの増加率よりも大きくなる。従って、期間Ｄ１の長さと期間Ｄ３の長さとの比を適当に保持した状態で期間Ｄ１の長さを漸増することにより、最終的に期間Ｄ１にトランス１０に蓄積されるエネルギーと期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーとが相殺し、且つキャパシタ３２の電圧が定常時の電圧まで上昇するようになる。
　このように、ソフトスタート時にデッドタイムを漸減してＦＥＴ２１及びＦＥＴ２２のオン期間、ひいてはデューティ比を漸増することにより、放電したキャパシタ３２を徐々に充電したり、適当に充電されたキャパシタ３２の電圧を維持したりすることができる。
　以上のように本実施形態１によれば、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＦＥＴ２１と、一次巻線１１の一端及び端子Ａ間にキャパシタ３２を介して接続されたＦＥＴ２２とを時系列的に交互にオン／オフすることによって変換した電圧をトランス１０の二次側に出力する。オン／オフの制御を開始する際に、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増することによってソフトスタートさせる場合、ＦＥＴ２１のデューティ比の漸増に応じてデッドタイムの長さを漸減することにより、ＦＥＴ２２のデューティ比を漸増する。これにより、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のチャネル領域及びボディダイオードの導通期間中に放出（リセット）されるエネルギーとが、バランスよく相殺する。従って、ソフトスタートを行う場合であってもトランス１０の磁気飽和を抑制することが可能となる。
　また、実施形態１によれば、ＦＥＴ２１の漸増するデューティ比と、ＦＥＴ２２の漸増するデューティ比とが、ＰＷＭ制御の１周期毎に一定の比率となるように制御する。この比率を適当に調整することにより、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のチャネル領域及びボディダイオードの導通期間中に放出されるエネルギーとが、好適に相殺するようになる。
　更に、実施形態１によれば、ＦＥＴ２２のチャネル領域及びボディダイオードのオン期間がＦＥＴ２２の導通期間となる。従って、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでの間に比較的長いＤ２期間（デッドタイム）が存在する場合であっても、ＦＥＴ２１のオン期間中にトランス１０に蓄えられたエネルギーの一部を、オン期間の直後のデッドタイム中に放出することができる。
（実施形態２）
　実施形態１は、Ｎチャネル型のＦＥＴ２２及びキャパシタ３２の直列回路を一次巻線１１の一端及び端子Ａ間に接続する形態であるのに対し、実施形態２は、Ｐチャネル型のＦＥＴ２３及びキャパシタ３２の直列回路を一次巻線１１の一端及び端子Ｂ間に接続する形態である。図９は、実施形態２に係る電源装置１００ｂの構成例を示すブロック図である。本実施形態２では、端子Ｂの電位が第１電位及び第２電位に相当する。
　電源装置１００ｂは、ＦＥＴ２１と、一次巻線１１の一端及び端子Ｂ間に接続されたＦＥＴ２３（第２スイッチング素子に相当）及びキャパシタ３２の直列回路と、制御回路４０とを備える。ＦＥＴ２３は、ドレインがキャパシタ３２の一端に接続され、ソースが端子Ｂに接続され、ゲートが制御回路４０に接続されている。キャパシタ３２の他端は、一次巻線１１の一端に接続されている。ＦＥＴ２３は、両端に逆並列に接続されたボディダイオードを有する。アクティブクランプ回路を構成するＦＥＴ２３及びキャパシタ３２は、直列に接続する順序を入れ換えてもよい。
　トランス１０の二次巻線１２は、一端にダイオード５２のアノード及び端子Ｄが接続され、他端にダイオード５１のアノードが接続されている。ダイオード５１及び５２のカソードは、インダクタ６１の一端に接続されている。トランス１０の二次側の構成は、実施形態１の図１に示すものと同じであってもよい。その他、実施の形態１に対応する箇所には同様の符号を付してその説明を省略する。
　実施形態２に係る電源装置１００ｂの定常状態における各部の波形の一例を示すタイミングチャートは、実施形態１の図２に示すものと同じであるため、図示を省略する。実施形態２に係る電源装置１００ｂの期間Ｄ１及びＤ４夫々での動作状態の一例を示す説明図は、実施形態１の図３及び６に示すものと同様であるため、これらの図示を省略する。
　図１０は、実施形態２に係る電源装置１００ｂの期間Ｄ２での動作状態の一例を示す説明図である。期間Ｄ２では、ＦＥＴ２１がオフとなる。ＦＥＴ２３は期間Ｄ１に引き続いてオフのままである。ＦＥＴ２１がオフとなってＦＥＴ２１に負荷電流及び励磁電流が流れなくなった後は、ＦＥＴ２３のボディダイオードに励磁電流が転流する。一方の二次巻線１２にダイオード５１を介して流れていた負荷電流は、ダイオード５２を介して流れるように転流する。
　図１１は、実施形態２に係る電源装置１００ｂの期間Ｄ３での動作状態の一例を示す説明図である。期間Ｄ３では、ＦＥＴ２３がオンとなる。ＦＥＴ２１はオフのままである。期間Ｄ３では、ＦＥＴ２３のボディダイオードに流れていた励磁電流が、破線で示すようにチャネル領域を流れるようになり、励磁電流は依然として減少し続ける。その後、実線で示すように励磁電流の極性が反転した場合、キャパシタ３２が放電に転じる。トランス１０の二次側の負荷電流は、依然としてダイオード５２を介して流れ続ける。
　以上のように本実施形態２によれば、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＮチャネル型のＦＥＴ２１と、一次巻線１１の一端及び端子Ｂ間にキャパシタ３２を介して接続されたＰチャネル型のＦＥＴ２３とを時系列的に交互にオン／オフすることによって変換した電圧をトランス１０の二次側に出力する。実施形態１と比較して、トランス１０の一次側ではＦＥＴ２３及びキャパシタ３２の直列回路の接続先の一方が端子Ａから端子Ｂに変わり、トランス１０の二次側ではダイオード５１の接続部位が異なっている。このような違いにもかかわらず、電源装置１００ｂは、期間Ｄ１～Ｄ４における振る舞いが電源装置１００ａと同等であるため、実施形態１の場合と同一の効果を奏する。
（実施形態３）
　実施形態１は、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでの間に比較的長いＤ２期間（デッドタイム）が存在する形態であるのに対し、実施形態３は、必要最小限のＤ２期間が存在する形態である。実施形態３に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
　図１２は、実施形態３に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１２に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＷＭ制御の１周期の長さを示す数値である。
　図１２に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第４周期に推移するに連れて、例えば４から３、２及び１へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。
　換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から２．５へと漸増（即ちデューティ比が増大）するのに応じて、デッドタイムを４から１へと漸減することにより、ＦＥＴ２２のオン期間の長さが１から２．５へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＷＭ制御の１周期となるようにすることが好ましい。
　図１３は、実施形態３に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートである。図１３に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。デッドタイムの１つであるＤ２期間の長さは、例えば１ｍｓ以下であり、図１３では省略する。以下、期間Ｄ１、Ｄ３及びＤ４夫々における電源装置１００ａの動作について説明する。
　期間Ｄ１の開始時点で、ＦＥＴ２１がオンとなってトランス電流が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。不図示の期間Ｄ２にＦＥＴ２１がオフとなって負荷電流が立ち下がる。期間Ｄ３にＦＥＴ２２がオンとなってチャネル領域に流れる励磁電流が直線的に減少し、トランス１０に蓄えられたエネルギーが放出される。この間に、キャパシタ３２は、励磁電流がゼロとなるまで充電され、負の励磁電流が流れる間に放電する。
　本実施形態３では、上述の説明から明らかなように、ＦＥＴ２２に代えて逆並列に接続されたダイオードを有しないスイッチング素子を用いた場合であっても、期間Ｄ３を通じて減少する励磁電流を流すことができる。また、ＦＥＴ２１のオン期間とＦＥＴ２２のオン期間とが実質的に連続しているため、ＦＥＴ２１及び２２のオン／オフ制御が容易である。更に、本実施形態３では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、以下の式（１）が成立するように制御する。
（端子Ａ，Ｂ間に印加される電圧（Ｖｉｎ））×（ＦＥＴ２１のオン時間（Ｔｎ１））
＝（キャパシタ３２の電圧（Ｖｃ））×（ＦＥＴ２２のオン時間（Ｔｎ２））・・（１）
　以下では、上述した制御回路４０の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、不図示のＲＯＭに予め格納されているコンピュータプログラムに従って不図示のＣＰＵ（以下、単にＣＰＵという）により実行される。図１４は、実施形態３に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１４の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＷＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＷＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。周期及びオン時間夫々は、不図示のタイマ１及びタイマ２を用いて計時する。
　図１４の処理が起動された場合、ＣＰＵは、ＰＷＭ制御の周期Ｔｓに目標のデューティ比を乗じてＦＥＴ２１の目標のオン時間（Ｔｎ０）を算出し（Ｓ１１）、算出したＴｎ０をＮで除してオン時間の増分であるΔＴを算出する（Ｓ１２）。次いで、ＣＰＵは、ＦＥＴ２１のオン時間（Ｔｎ１）の初期値をα＋ΔＴとし（Ｓ１３）、周期カウンタｎに初期値として１を代入する（Ｓ１４）。αは任意の実数である。
　その後、ＣＰＵは、タイマ１を用いて周期Ｔｓの計時を開始する（Ｓ１５）。ＣＰＵは、タイマ２を用いてＦＥＴ２１のオン時間（Ｔｎ１）の計時を開始し（Ｓ１６）、ＦＥＴ２１をオンする（Ｓ１７）。これにより、期間Ｄ１が開始する。次いで、ＣＰＵは、Ｔｎ１が経過したか否かを判定し（Ｓ１８）、経過していない場合（Ｓ１８：ＮＯ）、Ｔｎ１が経過するまで待機する。Ｔｎ１が経過した場合（Ｓ１８：ＹＥＳ）、ＣＰＵは、ＦＥＴ２１をオフする（Ｓ１９）。これにより、期間Ｄ１が終了する。
　その後、ＣＰＵは、電圧検出部４２１からキャパシタ３２の電圧（Ｖｃ）を取得し（Ｓ２１）、式（１）よりＶｉｎ×Ｔｎ１／ＶｃをＦＥＴ２２のオン時間（Ｔｎ２）として算出する（Ｓ２２）。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ２２では、Ｔｎ２がＴｎ１に略比例するように算出される。次いで、ＣＰＵは、タイマ２を用いてＦＥＴ２２のオン時間（Ｔｎ２）の計時を開始すると共に（Ｓ２３）、ＦＥＴ２２をオンする（Ｓ２４）。これにより、期間Ｄ３が開始する。
　なお、ステップＳ１９からステップＳ２４までの間に数百ｎｓが経過しない場合は、必要最小限のデッドタイムを確保するために、ステップＳ２４の前に待機時間の調整を行うステップを挿入してもよい。
　その後、ＣＰＵは、Ｔｎ２が経過したか否かを判定し（Ｓ２５）、経過していない場合（Ｓ２５：ＮＯ）、Ｔｎ２が経過するまで待機する。Ｔｎ２が経過した場合（Ｓ２５：ＹＥＳ）、ＣＰＵは、ＦＥＴ２２をオフする（Ｓ２６）。これにより、期間Ｄ３が終了する。次いで、ＣＰＵは、タイマ１が計時する１周期が経過したか否かを判定し（Ｓ２７）、経過していない場合（Ｓ２７：ＮＯ）、１周期が経過するまで待機する。
　１周期が経過した場合（Ｓ２７：ＹＥＳ）、ＣＰＵは、Ｔｎ１にΔＴを加算してＦＥＴ２１のオン時間（Ｔｎ１）が増加するように更新する（Ｓ２８）。ＣＰＵは、周期カウンタ（ｎ）を１だけインクリメントした（Ｓ２９）後に、ｎがＮ＋１になったか否かを判定する（Ｓ３０）。ｎがＮ＋１になっていない場合（Ｓ３０：ＮＯ）、ＣＰＵは、次の周期のＰＷＭ制御を行うためにステップＳ１５に処理を移す。一方、ｎがＮ＋１になった場合（Ｓ３０：ＹＥＳ）、ＣＰＵは、ソフトスタートが完了したものとして図１４の処理を終了する。
　図１４に示す各ステップのうち、ステップＳ１７～Ｓ１９及びステップＳ２４～Ｓ２６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ２１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ２８は、ＦＥＴ２１のオフ時間を漸減することによってデューティ比を漸増するステップに相当し、漸増部４３のソフトウェア機能を実現するためのものである。ステップＳ２２は、ＦＥＴ２２のデューティ比を漸増するステップ、即ちデッドタイムを漸減するステップに相当し、漸減部４４のソフトウェア機能を実現するためのものである。
　図１４に示すフローチャートにあっては、ＰＷＭ制御の１周期毎にキャパシタ３２の電圧を取得したが、キャパシタ３２に既に適当な電圧が充電されていることが把握される場合は、例えばステップＳ１１からＳ１４の間で一度だけキャパシタ３２の電圧を取得してもよい。
　以上のように本実施形態３によれば、ＰＷＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。実施形態１と比較して、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでのデッドタイムを必要最小限にし、ソフトスタート時にＦＥＴ２２がオフしてから次の周期が開始するまでのデッドタイムを漸減する点が異なる。このような違いにもかかわらず、実施形態３に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１の場合と同等であるため、実施形態１と同様の効果を奏する。
　また、実施形態３によれば、ＦＥＴ２１のオン期間中の一次巻線１１のＥＴ積と、ＦＥＴ２２のオン期間中の一次巻線１１のＥＴ積とを一致させる。従って、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のオン期間を含む導通期間中に放出されるエネルギーとがより好適に相殺するようになる。
　更に、実施形態３によれば、キャパシタ３２の両端電圧を取得することにより、キャパシタ３２の電圧がＰＷＭ制御の１周期毎に変化する場合であっても、ＦＥＴ２１のオン期間中の一次巻線１１のＥＴ積と、ＦＥＴ２２のオン期間を含む導通期間中の一次巻線１１のＥＴ積とを一致させることができる。
（実施形態４）
　実施形態１及び３が、ＦＥＴ２１をＰＷＭ制御する形態であるのに対し、実施形態４は、ＦＥＴ２１をＰＦＭ（Ｐｕｌｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌａｔｉｏｎ）制御する形態である。実施形態４に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
　図１５は、実施形態４に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１５に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＦＭ制御の１周期の長さを示す数値である。ここでは、ＦＥＴ２１のオン期間の長さを一定にしてオフ期間の長さを制御する。
　図１５に示すように、ＦＥＴ２１のオフ期間の長さは、第１周期から第４周期に推移するに連れて、例えば６から５、４及び３へと漸減する。これに比例して、ＦＥＴ２２のオフ期間の長さは、第１周期から第４周期に推移するに連れて、例えば６から５、４及び３へと漸減する。ＦＥＴ２１及びＦＥＴ２２のオフ期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第４周期に推移するに連れて、例えば５から４、３及び２へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。
　換言すれば、ＦＥＴ２１のオフ期間の長さを例えば６から３へと漸減（即ちデューティ比が増大）するのに応じて、デッドタイムを５から２へと漸減することにより、ＦＥＴ２２のオフ期間の長さが６から３へと漸減（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオフ期間の長さが目標のオフ時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＦＭ制御の目標の周期となるようにすることが好ましい。
　実施形態４に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートは、実施形態３の図１３に示すものと同様であるため、タイミングチャートの図示及びその説明を省略する。本実施形態４では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、上述の式（１）が成立するように制御する。
　図１６は、実施形態４に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１６の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＦＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＦＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。ＦＥＴ２１の固定されたオン時間をＴｎ１とする。ＦＥＴ２１のオフ時間の１周期あたりの減少分をΔＴとする。実施形態３の図１４に示すフローチャートと処理内容が同様のステップは、説明を簡略化する。
　図１６の処理が起動された場合、ＣＰＵは、ＦＥＴ２１のオン時間（Ｔｎ１）を目標のデューティで除した結果からＴｎ１を減じてＦＥＴ２１の目標のオフ時間（Ｔｆ０）を算出し（Ｓ４１）、算出したＴｆ０にΔＴをＮ倍した値を加えてＦＥＴ２１のオフ時間（Ｔｆ１）の初期値を算出する（Ｓ４３）。そして、ＣＰＵは、周期カウンタｎに初期値として１を代入する（Ｓ４４）。
　以下のステップＳ４６からＳ６０までのうち、Ｓ４６からＳ４９まで、ステップＳ５１からＳ５６まで、及びステップＳ５９からＳ６０までの処理内容は、実施形態３の図１４に示すステップＳ１６からＳ１９まで、ステップＳ２１からＳ２６まで、及びステップＳ２９からＳ３０までと同一である。図１６に追加されたステップＳ５０では、タイマ１を用いてＦＥＴ２１のオフ時間（Ｔｆ１）の計時を開始する。図１４のステップＳ２７及び２８では１周期の経過を判定して経過したときにＦＥＴ２１のオン時間（Ｔｎ１）にΔＴを加えるのに対し、図１６のステップＳ５７及び５８ではＴｆ１の経過を判定して経過したときにＦＥＴ２１のオフ時間（Ｔｆ１）からΔＴを減じる点が異なる。
　ステップＳ４６からＳ４９までの処理によって、長さが一定の期間Ｄ１が開始及び終了する。ステップＳ５１からＳ５６までの処理によって期間Ｄ３が開始及び終了する。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ５２で算出されるＴｎ２は略一定となる。ステップＳ５７の処理中に期間Ｄ４が開始及び終了する。
　図１６に示す各ステップのうち、ステップＳ４７～Ｓ４９及びステップＳ５４～Ｓ５６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ５１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ５８は、ＦＥＴ２１のオフ時間を漸減することによってデューティ比を漸増するステップ、及びデッドタイムを漸減するステップに相当し、漸増部４３及び漸減部４４のソフトウェア機能を実現するためのものである。
　以上のように本実施形態４によれば、ＰＦＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。ＰＷＭ制御を行う実施形態３と比較して、ＦＥＴ２１のオン時間が一定のＰＦＭ制御を行う点が異なる。このような違いにもかかわらず、実施形態４に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１及び３の場合と同等であるため、実施形態１及び３と同様の効果を奏する。
（実施形態５）
　実施形態４が、オン時間を一定にしたＰＦＭ制御を行う形態であるのに対し、実施形態５は、オフ時間を一定にしたＰＦＭ制御を行う形態である。実施形態５に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。
　図１７は、実施形態５に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１７に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＦＭ制御の１周期の長さを示す数値である。ここでは、ＦＥＴ２１のオフ期間の長さを一定にしてオン期間の長さを制御する。
　図１７に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第３周期に推移するに連れて、例えば１から２及び３へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第３周期に推移するに連れて、例えば１から２及び３へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第３周期に推移するに連れて、例えば４から３及び２へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。
　換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から３へと漸増（即ちデューティ比が増大）するのに応じて、デッドタイムを４から２へと漸減することにより、ＦＥＴ２２のオン期間の長さが１から３へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＦＭ制御の目標の周期となるようにすることが好ましい。
　実施形態５に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートは、実施形態３の図１３に示すものと同様であるため、タイミングチャートの図示及びその説明を省略する。本実施形態５では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、上述の式（１）が成立するように制御する。
　図１８は、実施形態５に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１８の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＦＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＦＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。ＦＥＴ２１の固定されたオフ時間をＴｆ１とする。ＰＦＭ制御における目標のデューティをＤｔとする。実施形態４の図１６に示すフローチャートと処理内容が同様のステップは、説明を簡略化する。
　図１８の処理が起動された場合、ＣＰＵは、ＦＥＴ２１のオフ時間（Ｔｆ１）にＤｔ／（１－Ｄｔ）を乗じてＦＥＴ２１の目標のオン時間（Ｔｎ０）を算出し（Ｓ７１）、算出したＴｎ０をＮで除してオン時間の増分であるΔＴを算出する（Ｓ７２）。次いで、ＣＰＵは、算出したＴｎ０にΔＴをＮ倍した値を加えてＦＥＴ２１のオン時間（Ｔｎ１）の初期値を算出する（Ｓ７３）。そして、ＣＰＵは、周期カウンタｎに初期値として１を代入する（Ｓ７４）。
　以下のステップＳ７６からＳ９０までのうち、Ｓ７６からＳ８７まで、及びステップＳ８９からＳ９０までの処理内容は、実施形態４の図１６に示すステップＳ４６からＳ８７まで、及びステップＳ５９からＳ６０までと同一である。図１６のステップＳ５８ではＴｆ１からΔＴを減じてＴｆ１を更新するのに対し、図１８のステップＳ８８ではＴｎ１にΔＴを加えてＴｎ１を更新する点が異なる。
　ステップＳ７６からＳ７９までの処理によって期間Ｄ１が開始及び終了する。ステップＳ８１からＳ８６までの処理によって期間Ｄ３が開始及び終了する。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ８２では、Ｔｎ２がＴｎ１に略比例するように算出される。ステップＳ８７の処理中に期間Ｄ４が開始及び終了する。
　図１８に示す各ステップのうち、ステップＳ７７～Ｓ７９及びステップＳ８４～Ｓ８６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ８１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ８８は、ＦＥＴ２１のデューティ比を漸増するステップに相当し、漸増部４３のソフトウェア機能を実現するためのものである。ステップＳ８２は、ＦＥＴ２２のデューティ比を漸増するステップ、即ちデッドタイムを漸減するステップに相当し、漸減部４４のソフトウェア機能を実現するためのものである。
　以上のように本実施形態５によれば、ＰＦＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。オン期間が一定のＰＦＭ制御を行う実施形態４と比較して、オフ期間が一定のＰＦＭ制御を行う点が異なる。このような違いにもかかわらず、実施形態５に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１及び４の場合と同等であるため、実施形態１及び４と同様の効果を奏する。
　１００ａ、１００ｂ　電源装置
　１０　トランス
　１１　一次巻線
　１２　二次巻線
　２１、２２、２３　ＦＥＴ
　３２、３３　キャパシタ
　４０　制御回路
　４１　制御部
　４２　電圧取得部
　４２１　電圧検出部
　４３　漸増部
　４４　漸減部
　５１、５２　ダイオード
　６１　インダクタ
　Ａ、Ｂ、Ｃ、Ｄ　端子

Claims (9)

  1. 　変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、
    　前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、
    　該漸増部が漸増させるデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部と
    　を備える電源装置。
  2. 　前記第２電位は、前記一次巻線の他端の電位である請求項１に記載の電源装置。
  3. 　前記第２電位は、前記第１電位と同電位である請求項１に記載の電源装置。
  4. 　前記漸減部は、前記漸増部が漸増するデューティ比に比例して前記第２スイッチング素子のデューティ比が漸増するように前記デッドタイムを漸減する請求項１から請求項３の何れか１項に記載の電源装置。
  5. 　前記漸減部は、前記第１スイッチング素子のオン期間及び該オン期間に前記一次巻線に印加される電圧のＥＴ積と、前記第２スイッチング素子のオン期間を含む導通期間及び該導通期間に前記一次巻線に印加される電圧のＥＴ積とが一致するように、前記デッドタイムを漸減する請求項１から請求項４の何れか１項に記載の電源装置。
  6. 　前記キャパシタの両端電圧を取得する電圧取得部を更に備える請求項５に記載の電源装置。
  7. 　前記第２スイッチング素子は、両端に逆並列に接続されたダイオードを有する請求項１から請求項６の何れか１項に記載の電源装置。
  8. 　変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置の制御方法であって、
    　前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、
    　漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップと
    　を含む電源装置の制御方法。
  9. 　変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、
    　コンピュータに、
    　前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、
    　漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップと
    　を実行させるコンピュータプログラム。
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