JP2019075855A - スイッチング素子の制御回路、電源装置、スイッチング素子の制御方法及びコンピュータプログラム - Google Patents

Abstract

【課題】ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能なスイッチング素子の制御回路、電源装置、スイッチング素子の制御方法及びコンピュータプログラムを提供する。【解決手段】電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御するスイッチング素子の制御回路は、前記インダクタに流れる電流を取得する取得部と、該取得部が取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出する算出部と、該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部とを備える。【選択図】図２

Description

本発明は、スイッチング素子の制御回路、電源装置、スイッチング素子の制御方法及びコンピュータプログラムに関する。

直流電圧を昇降圧するＤＣ−ＤＣコンバータ（以下、単にコンバータという）が車載機器や産業用機器の電源として広く用いられている。コンバータの制御方式としては、電圧モード制御、電流モード制御、ヒステリシス制御（リップル制御ともいう）等が知られている。中でも、電圧モード制御や電流モードの制御に比べて過渡応答性に優れるヒステリシス制御が、近年特に着目されている。

ヒステリシス制御は、例えば、出力電圧に応じたフィードバック電圧を、エラーアンプを用いずにヒステリシスコンパレータで基準電圧と比較し、比較出力に基づいてインダクタ電流をスイッチングするものである。ヒステリシス制御のコンバータは、構造が簡略であることに加え、入力設定値の変化や出力負荷の変化に対する反応が速く、安定性のための制御ループ周波数補償またはスロープ補償を行う必要がないといった多くの利点を有している。

例えば、特許文献１には、ヒステリシスコンパレータの出力を積分する積分手段と、積分手段の出力から直流成分を除く直流カット手段と、直流カット手段の出力及び電圧検出手段の出力を加算してヒステリシスコンパレータの第１の入力に供給する加算手段を備える制御回路が記載されている。この制御回路は、急激な負荷変動や入力電圧変動が生じた場合であっても、コンパレータの第１の入力に即座に反映されるため、変動要因に対してコンパレータの出力電圧に遅れが生じることがなく、高速応答性に優れている。

また、特許文献２には、出力側のインダクタに印加される電圧を積分するＣＲ積分回路のキャパシタに、インダクタに流れる電流と相似な波形の電圧が発生することを利用し、この電圧と出力フィードバック電圧の加算電圧をヒステリシスコンパレータで比較するスイッチング電源装置が記載されている。この構成により、従来のようにインダクタと並列に接続したＣＲ積分回路によってインダクタに流れる電流と相似な信号を取り出す場合と比較して、出力のキャパシタにＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）が小さい素子を用いることができ、出力のリップル電圧が低減される。

特開２００４−２０８４４０号公報 特開２０１０−２５２６２７号公報

しかしながら、特許文献１及び２に開示されたコンバータは、何れもヒステリシスコンパレータを用いるものであり、回路規模がその分だけ増大するデメリットがあった。

本発明は、斯かる事情に鑑みてなされたものであり、その目的とするところは、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能なスイッチング素子の制御回路、電源装置、スイッチング素子の制御方法及びコンピュータプログラムを提供することにある。

本発明の一態様に係るスイッチング素子の制御回路は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、前記インダクタに流れる電流を取得する取得部と、該取得部が取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出する算出部と、該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部とを備える。

本発明の一態様に係るスイッチング素子の制御回路は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、前記スイッチング素子がオン／オフすることにより前記電源の電圧から変圧された電圧を取得する取得部と、該取得部が取得した電圧に基づいて、前記変圧された電圧が前記スイッチング素子のオン期間中に上昇して第１閾値に到達する時点、又はオフ期間中に低下して第２閾値に到達する時点を算出する算出部と、該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部とを備える。

本発明の一態様に係る電源装置は、上述のスイッチング素子の制御回路と、該制御回路によってオン／オフが制御されるスイッチング素子と、該スイッチング素子及び外部の電源に対して直列に接続されるインダクタとを備える。

本発明の一態様に係るスイッチング素子の制御方法は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御方法であって、前記インダクタに流れる電流を取得し、取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出し、算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する。

本発明の一態様に係るコンピュータプログラムは、コンピュータに、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御させるためのコンピュータプログラムであって、コンピュータに、前記インダクタに流れる電流を取得するステップと、取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出するステップと、算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更するステップとを実行させる。

なお、本願は、このような特徴的な処理部を備えるスイッチング素子の制御回路及び電源装置として実現したり、特徴的な処理をステップとするスイッチング素子の制御方法として実現したり、係るステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、スイッチング素子の制御回路及び／又は電源装置の一部又は全部を半導体集積回路として実現したり、スイッチング素子の制御回路及び／又は電源装置を含むシステムとして実現したりすることができる。

上記によれば、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

実施形態１に係る電源装置の構成例を示すブロック図である。 制御回路の機能構成を示すブロック図である。 実施形態１に係る電源装置でＦＥＴのオン期間の長さを変更する方法の第１例を示すタイミングチャートである。 実施形態１に係る電源装置でＦＥＴのオン期間の長さを変更する方法の第２例を示すタイミングチャートである。 実施形態１に係る電源装置でＦＥＴのオン期間の長さを変更する方法の第３例を示すタイミングチャートである。 実施形態１に係る電源装置でＦＥＴのオン期間の長さを変更する方法の第４例を示すタイミングチャートである。 実施形態１に係る電源装置でＦＥＴのオン期間の長さを変更するＣＰＵの処理手順を示すフローチャートである。 実施形態２に係る電源装置でＦＥＴのオフ期間の長さを変更する方法を示すタイミングチャートである。 変形例１に係る電源装置の構成例を示すブロック図である。 変形例２に係る電源装置の構成例を示すブロック図である。 実施形態４に係る電源装置でＦＥＴのオン期間及びオフ期間の長さを変更する方法の第１例を示す説明図である。 実施形態４に係る電源装置でＦＥＴのオン期間及びオフ期間の長さを変更する方法の第２例を示す説明図である。 実施形態４に係る電源装置でＦＥＴのオン期間及びオフ期間の長さを変更するＣＰＵの処理手順を示すフローチャートである。

［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本発明の一態様に係るスイッチング素子の制御回路は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、前記インダクタに流れる電流を取得する取得部と、該取得部が取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出する算出部と、該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部とを備える。

（８）本発明の一態様に係るスイッチング素子の制御方法は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御方法であって、前記インダクタに流れる電流を取得し、取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出し、算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する。

（９）本発明の一態様に係るコンピュータプログラムは、コンピュータに、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御させるためのコンピュータプログラムであって、コンピュータに、前記インダクタに流れる電流を取得するステップと、取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出するステップと、算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更するステップとを実行させる。

本態様にあっては、オン／オフするスイッチング素子を介して電源に接続されているか、又はオン／オフするスイッチング素子と電源との間に接続されているインダクタの電流を取得する。そして、取得した電流に基づき、インダクタの電流がスイッチング素子のオン期間中に第１閾値に到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更するか、又はインダクタの電流がスイッチング素子のオフ期間中に第２閾値に到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。これにより、スイッチング素子のオン期間又はオフ期間におけるインダクタの電流の傾きが変化する場合であっても、オン期間の終了時点におけるインダクタの電流が第１閾値と一致するように、又はオフ期間の終了時点におけるインダクタの電流が第２閾値と一致するように、オン期間又はオフ期間の長さが制御される。

（２）前記インダクタに流すべき目標の電流に応じて前記第１閾値及び第２閾値を増減させる増減部を更に備えることが好ましい。

増減部は、インダクタに流れるようにすべき目標の電流の増加及び減少夫々に応じて、第１閾値と第２閾値とを共に増加及び減少させる。これにより、例えばリップル電流を小さくするために第１閾値及び第２閾値の差分を小さく設定した場合であっても、第１閾値と第２閾値とが目標の電流の上下両側にあるように追従させる。

（３）前記算出部は、前記オン期間中の相異なる２つ以上の時点にて前記取得部が取得した電流に基づいて前記第１閾値に到達する時点を算出するか、又は前記オフ期間中の相異なる２つ以上の時点にて前記取得部が取得した電流に基づいて前記第２閾値に到達する時点を算出することが好ましい。

算出部は、スイッチング素子のオン期間中の少なくとも２つの時点又はオフ期間中の少なくとも２つの時点で取得された電流に基づいて、インダクタの電流の第１閾値又は第２閾値への到達時点を算出する。これにより、必要最小限の電流検出で上記の到達時点が算出される。

（４）前記算出部は、前記オン期間中の１つの時点にて前記取得部が取得した電流と、前記第２閾値に対応する電流とに基づいて前記第１閾値に到達する時点を算出するか、又は前記オフ期間中の１つの時点にて前記取得部が取得した電流と、前記第１閾値に対応する電流とに基づいて前記第２閾値に到達する時点を算出し、前記変更部は、前記オン期間及びオフ期間の両方の長さを変更することが好ましい。

算出部は、スイッチング素子のオン期間中の１つの時点で取得された電流と直前のオフ期間の終了時点、即ちオン期間の開始時点で第２閾値に一致すべくインダクタに流れていた電流とに基づいてインダクタの電流の第１閾値への到達時点を算出するか、又はスイッチング素子のオフ期間中の１つの時点で取得された電流と直前のオン期間の終了時点、即ちオフ期間の開始時点で第１閾値に一致すべくインダクタに流れていた電流とに基づいてインダクタの電流の第２閾値への到達時点を算出する。これにより、僅か１回の電流検出で上記の到達時点が算出される。

（５）前記算出部は、２通りの前記電流から直線近似して前記第１閾値又は第２閾値に到達する時点を算出することが好ましい。

算出部は、インダクタに流れる電流が直線的に増減することを利用して、オン期間中の少なくとも２つの時点でインダクタに流れていた電流、又はオフ期間中の少なくとも２つの時点でインダクタに流れていた電流から直線近似して上記の到達時点を算出する。

（６）本発明の一態様に係るスイッチング素子の制御回路は、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、前記スイッチング素子がオン／オフすることにより前記電源の電圧から変圧された電圧を取得する取得部と、該取得部が取得した電圧に基づいて、前記変圧された電圧が前記スイッチング素子のオン期間中に上昇して第１閾値に到達する時点、又はオフ期間中に低下して第２閾値に到達する時点を算出する算出部と、該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部とを備える。

本態様にあっては、インダクタと電源との間に接続されているか、又はインダクタを介して電源と接続されているスイッチング素子がオン／オフすることによって電源の電圧から降圧又は昇圧（即ち変圧）された変圧電圧を取得する。そして、取得した変圧電圧に基づき、変圧電圧がスイッチング素子のオン期間中に第１閾値に到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更するか、又は変圧電圧がスイッチング素子のオフ期間中に第２閾値に到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。これにより、スイッチング素子のオン期間中又はオフ期間中に変圧電圧の上昇曲線又は下降曲線が変化する場合であっても、オン期間の終了時点における変圧電圧が第１閾値と一致するように、又はオフ期間の終了時点における変圧電圧が第２閾値と一致するように、オン期間又はオフ期間の長さが制御される。

（７）本発明の一態様に係る電源装置は、上述のスイッチング素子の制御回路と、該制御回路によってオン／オフが制御されるスイッチング素子と、該スイッチング素子及び外部の電源に対して直列に接続されるインダクタとを備える。

本態様にあっては、電源及びインダクタと直列に接続されるスイッチング素子を上述の制御回路がオン／オフに制御するため、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能なスイッチング素子の制御回路が電源装置に適用される。

［本発明の実施形態の詳細］
本発明の実施形態に係るスイッチング素子の制御回路、電源装置、スイッチング素子の制御方法及びコンピュータプログラムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

（実施形態１）
図１は、実施形態１に係る電源装置の構成例を示すブロック図であり、図２は、制御回路の機能構成を示すブロック図である。図１に示す電源装置は、例えば外部のバッテリである電源４の電圧をスイッチングにより降圧（即ち変圧）して負荷５に供給するＤＣ／ＤＣコンバータ（以下、単にコンバータという）１と、該コンバータ１にスイッチングの制御信号を与える制御回路２とを含んでいる。

コンバータ１は、ドレインが電源４に接続されたＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴという）１１であるスイッチング素子と、該ＦＥＴ１１のソースにカソードが接続されたダイオード１２と、該ダイオード１２のカソードに一端が接続されたインダクタ１３と、該インダクタ１３に流れる電流（以下、インダクタ１３の電流とも言う）を検出する電流センサ１４と、インダクタ１３の他端及び基準電位の間に接続されたコンデンサ１５とを備える。

ダイオード１２のアノードは基準電位に接続されている。ダイオード１２を、ＦＥＴ１１と相補的にオン／オフする他のＦＥＴで置き換えてもよい。電流センサ１４の検出端子は制御回路２に接続されている。電流センサ１４は、例えばカレントトランスであるが、シャント抵抗等を用いて電流を検出するものであってもよい。ＦＥＴ１１は、Ｐチャネル型のＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。負荷５はコンデンサ１５の両端に接続される。

コンバータ１は、また、ＦＥＴ１１をオン／オフに駆動する駆動回路１６を備える。駆動回路１６は、例えば不図示のチャージポンプを有し、制御回路２から与えられたＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）信号の信号レベルを変換して生成した駆動信号をＦＥＴ１１のゲートに与える。

制御回路２は、ＣＰＵ２１を有し、ＣＰＵ２１は、プログラム等の情報を記憶するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２２、一時的に発生した情報を記憶するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３及び各種時間を計時するタイマ２４と互いにバス接続されている。

ＣＰＵ２１には、また、駆動回路１６に与えるＰＦＭ信号を出力する出力部２５と、電流センサ１４の検出結果、即ちインダクタ１３の電流をデジタル値に変換するＡ／Ｄ変換器２６と、電源４の電圧から降圧されてコンデンサ１５に印加された変圧電圧をデジタル値に変換するＡ／Ｄ変換器２７とがバス接続されている。

図２に移って、制御回路２のＣＰＵ２１は、負荷５に供給する電圧及び電流を所謂電流モード制御方式によって制御するために、電圧ループ制御器２８の機能と、後述する電流ループ制御器の機能とを実現する。制御回路２では、電圧ループ制御器２８による電圧ループ制御と、電流ループ制御器による電流ループ制御とが同時並行的に実行される。

電圧ループ制御器２８は、コンデンサ１５に印加された変圧電圧をＡ／Ｄ変換器２７でデジタル値に変換した電圧Ｖｏの基準電圧（目標の電圧）Ｖｒｅｆに対する偏差を減算器２９で算出することにより、後段の電流ループ制御器に与える基準電流（目標の電流）Ｉｒｅｆを算出する。電圧ループ制御では、コンバータ１が負荷５に供給する変圧電圧が、基準電圧Ｖｒｅｆに応じた電圧となるように制御される。なお、電圧ループ制御器２８を削除して基準電流Ｉｒｅｆが固定的に与えられるようにしてもよい。この場合、コンバータ１は定電流源として動作する。

電流ループ制御器の機能は、電圧ループ制御器２８からの基準電流Ｉｒｅｆに応じて第１閾値及び第２閾値を増減させる増減部３０と、Ａ／Ｄ変換器２６でデジタル値に変換されたインダクタ１３の電流が、ＦＥＴ１１のオン期間中に第１閾値に到達する到達時点、又はオフ期間中に第２閾値に到達する到達時点を算出する算出部３１と、該算出部が算出した到達時点でＦＥＴ１１のオン期間又はオフ期間が終わるようにオン期間又はオフ期間の長さを変更する変更部３２とで実現される。変更部３２で長さが変更されたオン期間又はオフ期間を有するＰＦＭ信号は、出力部２５から駆動回路１６に出力される。電流ループ制御では、インダクタ１３の電流が、ＦＥＴ１１のオン期間の終了時点で第１閾値に到達するか、又はＦＥＴ１１のオフ期間の終了時点で第２閾値に到達するように制御される。

以下では、ＦＥＴ１１のオン期間及びオフ期間と、インダクタ１３の電流との関係について、タイミングチャートを用いて説明する。図３、図４、図５及び図６の夫々は、実施形態１に係る電源装置でＦＥＴ１１のオン期間の長さを変更する方法の第１例、第２例、第３例及び第４例を示すタイミングチャートである。図３から図６の夫々に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、各図の上段から順に、ＦＥＴ１１の変更前のオン／オフ期間、インダクタ１３の電流、及びＦＥＴ１１の変更後のオン／オフ期間を示す信号を模式的に示してある。インダクタ１３について示されているＩｍａｘ及びＩｍｉｎ夫々は、上述の第１閾値及び第２閾値に相当する。

図３から図６には、ＦＥＴ１１のオフ期間の長さＴｆが一定であり、オン期間の長さがＴｎ＿ｎ−１からＴｎ＿ｎへ、更にＴｎ＿ｎからＴｎ＿ｎ＋１へと順に変更される場合が示されている。例えば、時点ｔ０を開始時点とするオン期間の変更前の長さ、即ち１つ前のオン期間の長さＴｎ＿ｎ−１は、時点ｔ０からｔ４までの時間差に等しく、変更後のオン期間の長さはＴｎ＿ｎである。同様に、時点ｔ１０を開始時点とするオン期間の変更前の長さＴｎ＿ｎは、時点ｔ１０からｔ１４までの時間差に等しく、変更後の長さはＴｎ＿ｎ＋１である。但し簡単のために、何れの図にあっても、Ｔｎ＿ｎがＴｎ＿ｎ−１に対して変化がないものとする。

図３及び図４では、時点ｔ４を開始時点とするオフ期間の終了時点ｔ１０におけるインダクタ１３の電流がＩｍｉｎで一定である場合、即ち、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きと同じ場合が示されている。このうち、図３では、時点ｔ０を開始時点とするオン期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオン期間中のインダクタ１３の電流の傾きの方が大きい場合が示されている。また、図４では、時点ｔ０を開始時点とするオン期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオン期間中のインダクタ１３の電流の傾きの方が小さい場合が示されている。

図５及び図６では、時点ｔ０を開始時点とするオン期間中のインダクタ１３の電流の傾きと、時点ｔ１０を開始時点とするオン期間中のインダクタ１３の電流の傾きとが等しい場合が示されている。このうち、図５では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が小さい場合が示されている。また、図６では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が大きい場合が示されている。オフ期間中のインダクタ１３の電流の傾きの絶対値は、負荷５が重くなれば増大し、軽くなれば減少する。

具体的に、オン期間の長さをＴｎ＿ｎ−１からＴｎ＿ｎに変更するには、時点ｔ０からｔ４までを４等分する時点を順にｔ１，ｔ２，ｔ３とする。そして、例えば時点ｔ１及びｔ２夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更する。即ち、時点ｔ０と、算出される到達時点との時間差をＴｎ＿ｎとする。

同様に、オン期間の長さをＴｎ＿ｎからＴｎ＿ｎ＋１に変更するには、時点ｔ１０からｔ１４までを４等分する時点を順にｔ１１，ｔ１２，ｔ１３とする。そして、例えば時点ｔ１１及びｔ１２夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更する。即ち、時点ｔ１０と、算出される到達時点との時間差をＴｎ＿ｎ＋１とする。

以下では、時点ｔ１及びｔ２夫々におけるインダクタ１３の電流がＩ１＿ｎ及びＩ２＿ｎであるものとして説明する。また、時点ｔ１１及びｔ１２夫々におけるインダクタ１３の電流がＩ１＿ｎ＋１及びＩ２＿ｎ＋１であるものとして説明する。

時点ｔ０からｔ４まで、及び時点ｔ１０からｔ１４まで夫々を４等分するのは、４で除算する処理が２ビットのシフト演算で簡単に実行できるからである。オン期間中のインダクタ１３の電流の傾きは、電源４の電圧と、負荷５に供給される変圧電圧との差分に比例するから、例えば電源４の電圧の変動に応じて上記の直線近似を補正するようにしてもよい。

上記の等分数４を８等の他の数にしてもよいし、時点ｔ０から所定の第１時間が経過した時点をｔ１とし、更に所定の第２時間が経過した時点をｔ２としてもよい。また、例えば、時点ｔ２及びｔ３夫々におけるインダクタ１３の電流を直線近似したり、時点ｔ１及びｔ３夫々におけるインダクタ１３の電流を直線近似したり、時点ｔ０からｔ３までのうち、少なくとも２つの時点におけるインダクタ１３の電流を直線近似したりして、電流Ｉｍａｘに到達する到達時点を算出してもよい。

一般的に、時点ｔ０からｔ４までのオン期間の長さＴｎを４等分する時点をｔ１，ｔ２，ｔ３とし、時点ｔ１，ｔ２夫々におけるインダクタ１３の電流をＩ１，Ｉ２とする場合、時点（時刻）ｔにおけるインダクタ１３の電流Ｉ（ｔ）は、以下の式（１）によって直線近似される。

Ｉ（ｔ）＝｛（Ｉ２−Ｉ１）／（Ｔｎ／４）｝
×｛ｔ−（ｔ０＋Ｔｎ／４）｝＋Ｉ１・・・・・・・・・・・・・・・（１）

インダクタ１３の電流が第１閾値であるＩｍａｘに到達する到達時点をｔｘとすると、ｔ０からｔｘまでの時間差であるｔｘ−ｔ０は、式（１）を変形して以下の式（２）により、Ｔｎ’として算出される。このＴｎ’が変更されたオン期間の長さとなる。

Ｔｎ’＝｛（Ｉｍａｘ−Ｉ１）×Ｔｎ／４｝／（Ｉ２−Ｉ１）＋Ｔｎ／４・・・・（２）

式（２）を図３から図６のタイミングチャートにおけるＴｎ＿ｎの算出に適用するには、ＴｎをＴｎ＿ｎ−１に、Ｉ１をＩ１＿ｎに、Ｉ２をＩ２＿ｎに夫々置き換えて、Ｔｎ’をＴｎ＿ｎとして算出すればよい。同様に、式（２）をＴｎ＿ｎ＋１の算出に適用するには、ＴｎをＴｎ＿ｎに、Ｉ１をＩ１＿ｎ＋１に、Ｉ２をＩ２＿ｎ＋１に夫々置き換えて、Ｔｎ’をＴｎ＿ｎ＋１として算出すればよい。

図３では、時点ｔ０を開始時点とするオン期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオン期間中のインダクタ１３の電流の傾きの方が大きいから、式（２）によって算出されるＴｎ＿ｎ＋１は、Ｔｎ＿ｎよりも短くなる。即ち、時点ｔ１４より前の時点ｔ１４ａでオン期間が終わるように、オン期間の長さがＴｎ＿ｎからＴｎ＿ｎ＋１へと短く変更される。このことは、電源４の電圧が上昇した場合に、ＦＥＴ１１のオン期間の長さが短くなるように制御されることに対応している。

図４では、時点ｔ０を開始時点とするオン期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオン期間中のインダクタ１３の電流の傾きの方が小さいから、式（２）によって算出されるＴｎ＿ｎ＋１は、Ｔｎ＿ｎよりも長くなる。即ち、時点ｔ１４より後の時点ｔ１４ｂでオン期間が終わるように、オン期間の長さがＴｎ＿ｎからＴｎ＿ｎ＋１へと長く変更される。このことは、電源４の電圧が低下した場合に、ＦＥＴ１１のオン期間の長さが長くなるように制御されることに対応している。

図５では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が小さいから、時点ｔ１０におけるインダクタ１３の電流がＩｍｉｎよりも多くなる。従って式（２）によって算出されるＴｎ＿ｎ＋１は、Ｔｎ＿ｎよりも短くなる。即ち、時点ｔ１４より前の時点ｔ１４ｃでオン期間が終わるように、オン期間の長さがＴｎ＿ｎからＴｎ＿ｎ＋１へと短く変更される。このことは、負荷５が軽くなった場合に、ＦＥＴ１１のオン期間の長さが短くなるように制御されることに対応している。

図６では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が大きいから、時点ｔ１０におけるインダクタ１３の電流がＩｍｉｎよりも少なくなる。従って式（２）によって算出されるＴｎ＿ｎ＋１は、Ｔｎ＿ｎよりも長くなる。即ち、時点ｔ１４より後の時点ｔ１４ｄでオン期間が終わるように、オン期間の長さがＴｎ＿ｎからＴｎ＿ｎ＋１へと長く変更される。このことは、負荷５が重くなった場合に、ＦＥＴ１１のオン期間の長さが長くなるように制御されることに対応している。

以下では、上述した制御回路２の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ２２に予め格納されている制御プログラムに従って、ＣＰＵ２１により実行される。図７は、実施形態１に係る電源装置でＦＥＴ１１のオン期間の長さを変更するＣＰＵ２１の処理手順を示すフローチャートである。図７に手順を示す処理は、ＣＰＵ２１がＦＥＴ１１のオン／オフの１サイクルを制御する毎に起動される。図中のタイマＡ及びタイマＢによる計時は、タイマ２４を用いて実行される。目標の電流（基準電流Ｉｒｅｆ）は、電圧ループ制御器２８の機能を実現する他の処理にて適時算出されてＲＡＭ２３に記憶されている。また、１つ前のオン期間の長さがＴｎとして記憶されている。

図７の処理が起動された場合、ＣＰＵ２１は、他の処理にて算出された目標の電流が変化したか否かを判定し（Ｓ１１）、変化した場合（Ｓ１１：ＹＥＳ）、変化に応じて第１閾値及び第２閾値を増減させる（Ｓ１２：増減部に相当）。具体的には、目標の電流が増加した場合にＩｍａｘ及びＩｍｉｎを共に増加させ、目標の電流が減少した場合にＩｍａｘ及びＩｍｉｎを共に減少させる。このようにＩｍａｘ及びＩｍｉｎを増減させない場合は、電源４の電圧変動及び負荷５の変動に対応するためにＩｍａｘとＩｍｉｎとの差分を大きくしておく必要があり、インダクタ１３の電流リップルが大きくなる弊害が生じる。

目標の電流が変化しない場合（Ｓ１１：ＮＯ）、又はステップＳ１２の処理を実行した場合、ＣＰＵ２１は、出力部２５によってＦＥＴ１１をオンに制御する信号を出力する（Ｓ１３）。次いで、ＣＰＵ２１は、タイマＡに１つ前のオン期間の長さＴｎを設定して計時を開始させる（Ｓ１４）と共に、タイマＢにＴｎ／４を設定して計時を開始させる（Ｓ１５）。タイマＡ及びタイマＢは、設定された時間が経過したとき、即ち所謂コンペアマッチが成立したときに割込等でＣＰＵ２１に通知すると共に、設定された時間の計時を繰り返すようになっている。

その後、ＣＰＵ２１は、タイマＢでコンペアマッチが成立したか否かを判定し（Ｓ１６）、成立しない場合（Ｓ１６：ＮＯ）、成立するまで待機する。コンペアマッチが成立した場合（Ｓ１６：ＹＥＳ）、即ちＴｎ／４に相当する時間が経過した場合、ＣＰＵ２１は、Ａ／Ｄ変換器２６によってインダクタ１３の電流（Ｉ１）を取得する（Ｓ１７：取得部に相当）。

次いで、ＣＰＵ２１は、タイマＢでコンペアマッチが成立したか否かを判定し（Ｓ１８）、成立しない場合（Ｓ１８：ＮＯ）、成立するまで待機する。コンペアマッチが成立した場合（Ｓ１８：ＹＥＳ）、即ちＴｎ／４に相当する時間が更に経過した場合、ＣＰＵ２１は、Ａ／Ｄ変換器２６によってインダクタ１３の電流（Ｉ２）を取得する（Ｓ１９：取得部に相当）。

その後、ＣＰＵ２１は、上述の式（２）によりＴｎ’を算出し（Ｓ２０：算出部に相当）、算出したＴｎ’をタイマＡに上書きすべく設定する（Ｓ２１：変更部に相当）。これにより、ステップＳ１４でタイマＡが計時を開始してから、変更されたオン期間の長さに相当する時間が経過したときにコンペアマッチが成立するようになる。ステップＳ２０で算出されたＴｎ’は、次回の起動時にＴｎとして参照されるように記憶される。なお、時点ｔ０はＣＰＵ２１にとって既知であるから、式（２）によりＴｎ’（即ちｔｘ−ｔ０）を算出することと、到達時点ｔｘを算出することとは等価である。また、ステップＳ２１におけるタイマＡへのＴｎ’の上書きは、タイマＡによるカウント周期を書き換える処理であり、ステップＳ２１の前後でタイマＡによるカウントは継続している。

次いで、ＣＰＵ２１は、タイマＡでコンペアマッチが成立したか否かを判定し（Ｓ２２）、成立しない場合（Ｓ２２：ＮＯ）、成立するまで待機する。コンペアマッチが成立した場合（Ｓ２２：ＹＥＳ）、即ち変更されたオン期間の長さに相当する時間が経過した場合、ＣＰＵ２１は、出力部２５によってＦＥＴ１１をオフに制御する信号を出力する（Ｓ２３）。

その後、ＣＰＵ２１は、タイマＡにオフ時間の長さＴｆを設定して（Ｓ２４）、タイマＡでコンペアマッチが成立したか否かを判定し（Ｓ２５）、成立しない場合（Ｓ２５：ＮＯ）、成立するまで待機する。ここでも、ステップＳ２４の前後でタイマＡによるカウントは継続している。コンペアマッチが成立した場合（Ｓ２５：ＹＥＳ）、即ちオフ期間の長さに相当する時間が経過した場合、ＣＰＵ２１は、図７の処理を終了する。これにより、制御回路２から出力されるＰＦＭ信号の１周期分の処理が終了する。

上述したフローチャートにおける各ステップの実行順序は厳密なものではなく、例えばステップＳ１３からＳ１５までの実行順序は順不同であり、ステップＳ２３及びＳ２４の実行順序を逆にしてもよい。

以上のように本実施形態１によれば、オン／オフするＦＥＴ１１を介して電源４に接続されているインダクタ１３の電流を電流センサ１４及びＡ／Ｄ変換器２６によって取得する。そして、取得した電流に基づき、インダクタ１３の電流がＦＥＴ１１のオン期間中に第１閾値であるＩｍａｘに到達する到達時点ｔｘを算出し、算出した到達時点ｔｘでオン期間が終わるようにオン期間の長さＴｎを変更する。これにより、ＦＥＴ１１のオン期間におけるインダクタ１３の電流の傾きが変化する場合であっても、オン期間の終了時点におけるインダクタ１３の電流がＩｍａｘと一致するように、オン期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

また、本実施形態１によれば、増減部３０の機能を実現するＣＰＵ２１は、インダクタ１３に流れるようにすべき目標の電流の増加及び減少夫々に応じて、ＩｍａｘとＩｍｉｎとを共に増加及び減少させる。これにより、例えばリップル電流を小さくするためにＩｍａｘ及びＩｍｉｎの差分を小さく設定した場合であっても、ＩｍａｘとＩｍｉｎとが目標の電流の上下両側にあるように追従させることができる。

更に、本実施形態１によれば、算出部３１の機能を実現するＣＰＵ２１は、ＦＥＴ１１のオン期間中の少なくとも２つの時点ｔ１，ｔ２で取得された電流に基づいて、インダクタ１３の電流のＩｍａｘへの到達時点を算出する。従って、必要最小限の電流検出で上記の到達時点ｔｘを算出することができる。

更に、本実施形態１によれば、算出部３１の機能を実現するＣＰＵ２１は、インダクタ１３に流れる電流が直線的に増減することを利用して、オン期間中の少なくとも２つの時点ｔ１，ｔ２でインダクタ１３に流れていた電流から直線近似して上記の到達時点ｔｘを算出することができる。

（実施形態２）
実施形態１は、インダクタ１３の電流がＦＥＴ１１のオン期間中にＩｍａｘに到達する到達時点ｔｘを算出し、算出した到達時点ｔｘでオン期間が終わるようにオン期間の長さを変更する形態である。これに対し、実施形態２は、インダクタ１３の電流がＦＥＴ１１のオフ期間中にＩｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにスイッチング素子のオフ期間の長さを変更する形態である。本実施形態２に係る電源装置のブロック構成は、実施形態１の図１に示す構成と同様であるため、その説明を省略する。

図８は、実施形態２に係る電源装置でＦＥＴ１１のオフ期間の長さを変更する方法を示すタイミングチャートである。図８に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、各図の上段から順に、ＦＥＴ１１の変更前のオン／オフ期間、インダクタ１３の電流、及びＦＥＴ１１の変更後のオン／オフ期間を示す信号を模式的に示してある。

図８には、ＦＥＴ１１のオン期間の長さＴｎが一定であり、オフ期間の長さがＴｆ＿ｎ−１からＴｆ＿ｎへ、更にＴｆ＿ｎからＴｆ＿ｎ＋１へと順に変更される場合が示されている。例えば、時点ｔ０を開始時点とするオフ期間の変更前の長さ、即ち１つ前のオフ期間の長さＴｆ＿ｎ−１は、時点ｔ０からｔ４までの時間差に等しく、変更後のオフ期間の長さはＴｆ＿ｎである。同様に、時点ｔ１０を開始時点とするオフ期間の変更前の長さＴｆ＿ｎは、時点ｔ１０からｔ１４までの時間差に等しく、変更後の長さはＴｆ＿ｎ＋１である。但し簡単のために、Ｔｆ＿ｎがＴｆ＿ｎ−１に対して変化がないものとする。

図８では、時点ｔ４を開始時点とするオン期間の終了時点ｔ１０におけるインダクタ１３の電流がＩｍａｘで一定である場合、即ち、時点ｔ４を開始時点とするオン期間中のインダクタ１３の電流の傾きが、１つ前のオン期間中のインダクタ１３の電流の傾きと同じ場合が示されている。また、図８では、時点ｔ０を開始時点とするオフ期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオフ期間中のインダクタ１３の電流の傾きの方が、絶対値が大きい場合が示されている。

具体的に、オフ期間の長さをＴｆ＿ｎ−１からＴｆ＿ｎに変更するには、時点ｔ０からｔ４までを４等分する時点を順にｔ１，ｔ２，ｔ３とする。そして、例えば時点ｔ１及びｔ２夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。即ち、時点ｔ０と、算出される到達時点との時間差をＴｆ＿ｎとする。

同様に、オフ期間の長さをＴｆ＿ｎからＴｆ＿ｎ＋１に変更するには、時点ｔ１０からｔ１４までを４等分する時点を順にｔ１１，ｔ１２，ｔ１３とする。そして、例えば時点ｔ１１及びｔ１２夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。即ち、時点ｔ１０と、算出される到達時点との時間差をＴｆ＿ｎ＋１とする。

実施形態１の場合と同様に、以下では、時点ｔ１及びｔ２夫々におけるインダクタ１３の電流がＩ１＿ｎ及びＩ２＿ｎであるものとして説明する。また、時点ｔ１１及びｔ１２夫々におけるインダクタ１３の電流がＩ１＿ｎ＋１及びＩ２＿ｎ＋１であるものとして説明する。なお、上記の等分数４を８等の他の数にしてもよいし、時点ｔ０から所定の第１時間が経過した時点をｔ１とし、更に所定の第２時間が経過した時点をｔ２としてもよい。また、例えば、時点ｔ２及びｔ３夫々におけるインダクタ１３の電流を直線近似したり、時点ｔ１及びｔ３夫々におけるインダクタ１３の電流を直線近似したり、時点ｔ０からｔ３までのうち、少なくとも２つの時点におけるインダクタ１３の電流を直線近似したりして、電流Ｉｍｉｎに到達する到達時点を算出してもよい。

時点ｔ０からｔ４までのオフ期間の長さＴｆを４等分する時点をｔ１，ｔ２，ｔ３とし、時点ｔ１，ｔ２夫々におけるインダクタ１３の電流をＩ１，Ｉ２とする場合、時点（時刻）ｔにおけるインダクタ１３の電流Ｉ（ｔ）は、実施形態１で示した式（１）におけるＴｎをＴｆで置き換えた以下の式（３）によって直線近似される。

Ｉ（ｔ）＝｛（Ｉ２−Ｉ１）／（Ｔｆ／４）｝
×｛ｔ−（ｔ０＋Ｔｆ／４）｝＋Ｉ１・・・・・・・・・・・・・・・（３）

インダクタ１３の電流が第２閾値であるＩｍｉｎに到達する到達時点をｔｙとすると、ｔ０からｔｙまでの時間差であるｔｙ−ｔ０は、式（３）を変形して以下の式（４）により、Ｔｆ’として算出される。このＴｆ’が変更されたオフ期間の長さとなる。

Ｔｆ’＝｛（Ｉｍｉｎ−Ｉ１）×Ｔｆ／４｝／（Ｉ２−Ｉ１）＋Ｔｆ／４・・・・（４）

式（４）を図８のタイミングチャートにおけるＴｆ＿ｎの算出に適用するには、ＴｆをＴｆ＿ｎ−１に、Ｉ１をＩ１＿ｎに、Ｉ２をＩ２＿ｎに夫々置き換えて、Ｔｆ’をＴｆ＿ｎとして算出すればよい。同様に、式（４）をＴｆ＿ｎ＋１の算出に適用するには、ＴｆをＴｆ＿ｎに、Ｉ１をＩ１＿ｎ＋１に、Ｉ２をＩ２＿ｎ＋１に夫々置き換えて、Ｔｆ’をＴｆ＿ｎ＋１として算出すればよい。

図８では、時点ｔ０を開始時点とするオフ期間中のインダクタ１３の電流の傾きよりも、時点ｔ１０を開始時点とするオフ期間中のインダクタ１３の電流の傾きの方が、絶対値が大きいから、式（４）によって算出されるＴｆ＿ｎ＋１は、Ｔｆ＿ｎよりも短くなる。即ち、時点ｔ１４より前の時点ｔ１４ｅでオフ期間が終わるように、オフ期間の長さがＴｆ＿ｎからＴｆ＿ｎ＋１へと短く変更される。このことは、負荷５が重くなった場合に、ＦＥＴ１１のオフ期間の長さが短くなるように制御されることに対応している。

図８に示すタイミングチャートは、実施形態１の図３に示すタイミングチャートでオン期間とオフ期間との関係を逆転させたものに相当する。このため、図８に示す場合におけるオフ期間の長さの変更方法は、上述のとおり、実施形態１の図３に示す場合から容易に想到されるものである。同様に、図４，図５，図６夫々に示すタイミングチャートでオン期間とオフ期間との関係を逆転させた場合におけるオフ期間の長さの変更方法は、図４，図５，図６に示す場合から容易に想到されるため、ここでの説明を省略する。

上述した実施形態２に係る制御回路２の動作を示すフローチャートは、実施形態１の図７に示すものから容易に想到されるため、ここでの図示を省略する。具体的には、ステップＳ１３でＦＥＴ１１をオフに制御する信号を出力し、ステップＳ１４でタイマＡに１つ前のオフ期間の長さＴｆを設定して計時を開始させ、ステップＳ１５でタイマＢにＴｆ／４を設定して計時を開始させる。更に、ステップＳ２０で式（４）によりＴｆ’を算出し、ステップＳ２１でＴｆ’をタイマＡに上書きすべく設定し、ステップＳ２３でＦＥＴ１１をオンに制御する信号を出力し、ステップＳ２４でタイマＡにオン期間の長さＴｎを設定する。その他のステップの処理内容は、図７の場合と同様である。

以上のように本実施形態２によれば、電流センサ１４及びＡ／Ｄ変換器２６によって取得したインダクタ１３の電流に基づき、インダクタ１３の電流がＦＥＴ１１のオフ期間中に第２閾値であるＩｍｉｎに到達する到達時点ｔｙを算出し、算出した到達時点ｔｙでオフ期間が終わるようにオフ期間の長さＴｆを変更する。これにより、ＦＥＴ１１のオフ期間におけるインダクタ１３の電流の傾きが変化する場合であっても、オフ期間の終了時点におけるインダクタ１３の電流がＩｍｉｎと一致するように、オフ期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

（実施形態３）
実施形態１又は２は、オン／オフするＦＥＴ１１を介して電源４に接続されているインダクタ１３の電流を取得し、取得した電流に基づいてオン期間の長さ又はオフ期間の長さを変更する形態である。これに対し、実施形態３は、電源４の電圧から降圧された変圧電圧を取得し、取得した変圧電圧に基づいてオン期間の長さ又はオフ期間の長さを変更する形態である。本実施形態３に係る電源装置のブロック構成は、実施形態１の図１に示す構成と同様であるため、その説明を省略する。

インダクタ１３の電流が負荷５に供給された場合、負荷５が抵抗負荷であり、コンデンサ１５のインピーダンスが負荷５の抵抗値と比較して無視できる程度であれば、コンバータ１が出力して負荷５に供給する変圧電圧は、インダクタ１３の電流に比例する。この場合、実施形態１の図３から図６に示すＦＥＴ１１のオン期間及びオフ期間における上記変圧電圧の波形は、インダクタ１３の電流波形と相似である。

従って、インダクタ１３の電流がＩｍａｘ及びＩｍｉｎ夫々である時点における変圧電圧をＶｍａｘ及びＶｍｉｎとし、インダクタ１３の電流がＩ１及びＩ２夫々である時点ｔ１及びｔ２（又は、ｔ１１及びｔ１２）における変圧電圧をＶ１及びＶ２とすれば、式（２）によりＴｎ’を算出するか、又は式（４）によりＴｆ’を算出することができる。具体的には、式（２）ではＩｍａｘをＶｍａｘに、Ｉ１をＶ１に、Ｉ２をＶ１に夫々置き換え、式（４）ではＩｍｉｎをＶｍｉｎに、Ｉ１をＶ１に、Ｉ２をＶ１に夫々置き換えればよい。これにより、実施形態１と同様にＦＥＴ１１のオン期間の長さを変更するか、又は実施形態２と同様にＦＥＴ１１のオフ期間の長さを変更することができる。

一方、コンデンサ１５のインピーダンスが負荷５の抵抗値と比較して無視できない場合、コンバータ１が出力して負荷５に供給する変圧電圧は、インダクタ１３の電流の増加期間中、即ちＦＥＴ１１のオン期間中に下に凸の曲線を描いて上昇する波形となり、インダクタ１３の電流の減少期間中、即ちＦＥＴ１１のオフ期間中に上に凸の曲線を描いて低下する波形となる。但し、この場合であっても、コンデンサ１５と負荷５の並列回路の電圧変化を推定したり、テーブルを参照したりすることにより、ＦＥＴ１１のオン期間中に変圧電圧がＶｍａｘに到達する到達時点を算出するか、又はＦＥＴ１１のオフ期間中に変圧電圧がＶｍｉｎに到達する到達時点を算出することができる。これにより、実施形態１と同様にＦＥＴ１１のオン期間の長さを変更するか、又は実施形態２と同様にＦＥＴ１１のオフ期間の長さを変更することができる。

上述した実施形態３に係る制御回路２の動作を示すフローチャートは、実施形態１の図７に示すものから容易に想到されるため、ここでの図示を省略する。例えばＦＥＴ１１のオン期間の長さを変更する場合、ステップＳ１２で目標の電圧に応じてＶｍａｘ及びＶｍｉｎを増減させ、ステップＳ１７でＡ／Ｄ変換器２７によって変圧電圧（Ｖ１）を取得し、ステップＳ１９で再び変圧電圧（Ｖ２）を取得する。更にステップＳ２０で式（２）によりＴｎ’を算出するか、又は変圧電圧の変化曲線に基づいてＴｎ’に相当する長さを算出する。その他のステップの処理内容は、図７の場合と同様である。

以上のように本実施形態３によれば、インダクタ１３と電源４との間に接続されているＦＥＴ１１がオン／オフすることによって電源４の電圧から降圧（即ち変圧）された変圧電圧を取得する。そして、取得した変圧電圧に基づき、変圧電圧がＦＥＴ１１のオン期間中に第１閾値であるＶｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更するか、又は変圧電圧がＦＥＴ１１のオフ期間中に第２閾値であるＶｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。これにより、ＦＥＴ１１のオン期間中又はオフ期間中に変圧電圧の上昇曲線又は下降曲線が変化する場合であっても、オン期間の終了時点における変圧電圧がＶｍａｘと一致するように、又はオフ期間の終了時点における変圧電圧がＶｍｉｎと一致するように、オン期間又はオフ期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

（変形例１）
実施形態１から３は、コンバータ１が電源４の電圧を降圧する形態であるのに対し、変形例１は、コンバータが電源４の電圧を昇圧する形態である。図９は、変形例１に係る電源装置の構成例を示すブロック図である。制御回路２の機能構成を示すブロック図は、実施形態１の図２の場合と同様である。図９に示す電源装置は、電源４の電圧をスイッチングにより昇圧（即ち変圧）して負荷５に供給するコンバータ１ｂと、該コンバータ１ｂにスイッチングの制御信号を与える制御回路２とを含んでいる。

コンバータ１ｂは、一端が電源４に接続されたインダクタ１３と、該インダクタ１３の他端にドレインが接続されたＦＥＴ１１と、該ＦＥＴ１１のドレインにアノードが接続されたダイオード１２と、該ダイオード１２のカソード及び基準電位の間に接続されたコンデンサ１５と、インダクタ１３の電流を検出する電流センサ１４と、ＦＥＴ１１をオン／オフに駆動する駆動回路１６とを備える。

ＦＥＴ１１のソースは基準電位に接続されている。ダイオード１２を、ＦＥＴ１１と相補的にオン／オフする他のＦＥＴで置き換えてもよい。負荷５はコンデンサ１５の両端に接続される。その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

本変形例１では、実施形態１及び２の場合と同様、ＦＥＴ１１のオン期間中にインダクタ１３の電流が直線的に増加し、オフ期間中にインダクタ１３の電流が直線的に減少する。つまり、ＦＥＴ１１のオン／オフ期間におけるインダクタ１３の電流を示すタイミングチャートは、実施形態１の図３から図６に示すものと同様になる。従って、ＦＥＴ１１のオン期間及びオフ期間夫々の長さを変更する方法は、実施形態１及び２の場合と同様であり、ＣＰＵ２１の処理手順を示すフローチャートも図７に示すものと同様である。

以上のように本変形例１によれば、オン／オフするＦＥＴ１１と電源４との間に接続されているインダクタ１３の電流を取得する。そして、取得した電流に基づき、インダクタ１３の電流がＦＥＴ１１のオン期間中に第１閾値であるＩｍａｘに到達する到達時点ｔｘを算出し、算出した到達時点ｔｘでオン期間が終わるようにオン期間の長さＴｎを変更するか、又はインダクタ１３の電流がＦＥＴ１１のオフ期間中に第２閾値であるＩｍｉｎに到達する到達時点ｔｙを算出し、算出した到達時点ｔｙでオフ期間が終わるようにオフ期間の長さＴｆを変更する。これにより、ＦＥＴ１１のオン期間又はオフ期間におけるインダクタ１３の電流の傾きが変化する場合であっても、オン期間の終了時点におけるインダクタ１３の電流がＩｍａｘと一致するように、又はオフ期間の終了時点におけるインダクタ１３の電流がＩｍｉｎと一致するように、オン期間又はオフ期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

（変形例２）
実施形態１，２及び変形例１は、絶縁トランスを用いずに電源４の電圧を変圧する形態であるのに対し、変形例２は、絶縁トランスを用いて電源４の電圧を変圧する形態である。図１０は、変形例２に係る電源装置の構成例を示すブロック図である。制御回路２の機能構成を示すブロック図は、実施形態１の図２の場合と同様である。図１０に示す電源装置は、電源４の電圧をスイッチングにより変圧して負荷５に供給するコンバータ１ｃと、該コンバータ１ｃにスイッチングの制御信号を与える制御回路２とを含んでいる。

コンバータ１ｃは、一次巻線の一端が電源４の一端に接続された絶縁トランスＴ１と、該一次巻線の他端にドレインが接続されたＦＥＴ１１と、絶縁トランスＴ１の二次巻線の両端にカソードを突き合わせて接続されたダイオードＤ１，Ｄ２の直列回路と、ダイオードＤ２の両端に接続されたチョークコイルＬ１及びコンデンサ１５の直列回路と、上記一次巻線の電流を検出する電流センサ１４とを備える。

コンバータ１ｃは、更に、ＦＥＴ１１をオン／オフに駆動する駆動回路１６と、駆動回路１６及び出力部２５間を絶縁する絶縁回路１７とを備える。ＦＥＴ１１のソースは電源４の他端に接続されている。負荷５はコンデンサ１５の両端に接続される。本変形例２では、絶縁トランスＴ１の一次巻線がインダクタに相当する。コンバータ１ｃは、所謂フォワード型のコンバータである。その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

本変形例２では、実施形態１及び変形例１の場合と同様、ＦＥＴ１１のオン期間中に絶縁トランスＴ１の一次巻線の電流が直線的に増加し、これと同時に絶縁トランスＴ１の二次巻線からダイオードＤ１を介してチョークコイルＬ１に流れる電流が直線的に増加する。一方、ＦＥＴ１１のオフ期間中には、不図示のスナバ回路によって上記一次巻線に蓄えられたエネルギーが解放され、これと同時に絶縁トランスＴ１の二次側でダイオードＤ２を介してチョークコイルＬ１に還流する電流が直線的に減少する。従って、ＦＥＴ１１のオン期間の長さを変更する方法は、実施形態１及び変形例１の場合と同様であり、ＣＰＵ２１の処理手順を示すフローチャートも図７に示すものと同様である。

また、本変形例２では、実施形態３の場合と同様、コンバータ１ｃが出力して負荷５に供給する変圧電圧は、ＦＥＴ１１のオン期間中に下に凸の曲線を描いて上昇する波形となり、オフ期間中に上に凸の曲線を描いて低下する波形となる。従って、実施形態３の場合と同様に、電源４の電圧から変圧された変圧電圧をＡ／Ｄ変換器２７によって取得し、取得した変圧電圧に基づいてＦＥＴ１１のオン期間の長さ又はオフ期間の長さを変更してもよい。

以上のように本変形例２によれば、オン／オフするＦＥＴ１１を介して電源４に接続されている絶縁トランスＴ１の一次巻線の電流を電流センサ１４及びＡ／Ｄ変換器２６によって取得する。そして、取得した電流に基づき、上記一次巻線の電流がＦＥＴ１１のオン期間中に第１閾値であるＩｍａｘに到達する到達時点ｔｘを算出し、算出した到達時点ｔｘでオン期間が終わるようにオン期間の長さＴｎを変更する。これにより、ＦＥＴ１１のオン期間における上記一次巻線の電流の傾きが変化する場合であっても、オン期間の終了時点における一次巻線の電流がＩｍａｘと一致するように、オン期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

また、変形例２によれば、絶縁トランスＴ１の一次巻線と電源４との間に接続されているＦＥＴ１１がオン／オフすることによって電源４の電圧から変圧された変圧電圧を取得する。そして、取得した変圧電圧に基づき、変圧電圧がＦＥＴ１１のオン期間中に第１閾値であるＶｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更するか、又は変圧電圧がＦＥＴ１１のオフ期間中に第２閾値であるＶｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。これにより、ＦＥＴ１１のオン期間中又はオフ期間中に変圧電圧の上昇曲線又は下降曲線が変化する場合であっても、オン期間の終了時点における変圧電圧がＶｍａｘと一致するように、又はオフ期間の終了時点における変圧電圧がＶｍｉｎと一致するように、オン期間又はオフ期間の長さが制御される。従って、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能となる。

なお、本変形例２にあっては、絶縁トランスＴ１の一次巻線に流れる電流を検出する例を説明したが、チョークコイルＬ１に流れる電流を検出してＦＥＴ１１のオン期間の長さを変更したり、オフ期間の長さを変更したりすることも可能である。

（実施形態４）
実施形態１及び２が、ＦＥＴ１１のオン期間及びオフ期間の長さの一方を変更する形態であるのに対し、実施形態４は、ＦＥＴ１１のオン期間及びオフ期間の長さの両方を変更する形態である。本実施形態４に係る電源装置のブロック構成は、実施形態１の図１に示す構成と同様であるため、その説明を省略する。

図１１及び図１２の夫々は、実施形態４に係る電源装置でＦＥＴ１１のオン期間及びオフ期間の長さを変更する方法の第１例及び第２例を示すタイミングチャートである。図１１及び図１２の夫々に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、各図の上段から順に、ＦＥＴ１１の変更前のオン／オフ期間、インダクタ１３の電流、及びＦＥＴ１１の変更後のオン／オフ期間を示す信号を模式的に示してある。

図１１及び図１２には、ＦＥＴ１１のオン期間の長さがＴｎ＿ｎ−１からＴｎ＿ｎへ、更にＴｎ＿ｎからＴｎ＿ｎ＋１へと順に変更され、オフ期間の長さがＴｆ＿ｎ−１からＴｆ＿ｎへと変更される場合が示されている。但し簡単のために、何れの図にあっても、オン期間の長さに変化がないものとする。

図１１では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が小さい場合が示されている。また、図１２では、時点ｔ４を開始時点とするオフ期間中のインダクタ１３の電流の傾きが、１つ前のオフ期間中のインダクタ１３の電流の傾きよりも絶対値が大きい場合が示されている。

具体的に、オン期間の長さをＴｎ＿ｎ−１からＴｎ＿ｎに変更するには、時点ｔ０からｔ４までを４等分する時点を順にｔ１，ｔ２，ｔ３とする。そして、例えば時点ｔ０及びｔ１夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更する。即ち、時点ｔ０と、算出される到達時点との時間差をＴｎ＿ｎとする。なお、オフ期間の終了時点におけるインダクタ１３の電流がＩｍｉｎとなるように制御されているため、時点ｔ０におけるインダクタ１３の電流はＩｍｉｎである。

同様に、オン期間の長さをＴｎ＿ｎからＴｎ＿ｎ＋１に変更するには、時点ｔ１０からｔ１４までを４等分する時点を順にｔ１１，ｔ１２，ｔ１３とする。そして、例えば時点ｔ１０及びｔ１１夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍａｘに到達する到達時点を算出し、算出した到達時点でオン期間が終わるようにオン期間の長さを変更する。即ち、時点ｔ０と、算出される到達時点との時間差をＴｎ＿ｎとする。なお、時点ｔ１０におけるインダクタ１３の電流は、上述のとおりＩｍｉｎである。

一方、オフ期間の長さをＴｆ＿ｎ−１からＴｆ＿ｎに変更するには、時点ｔ４からｔ８までを４等分する時点を順にｔ５，ｔ６，ｔ７とする。そして、例えば時点ｔ４及びｔ５夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍｉｎに到達する到達時点を算出し、算出した到達時点でオフ期間が終わるようにオフ期間の長さを変更する。即ち、時点ｔ４と、算出される到達時点との時間差をＴｆ＿ｎとする。なお、オン期間の終了時点におけるインダクタ１３の電流がＩｍａｘとなるように制御されているため、時点ｔ４におけるインダクタ１３の電流はＩｍａｘである。

以下では、時点ｔ１及びｔ１１夫々におけるインダクタ１３の電流がＩ１＿ｎ及びＩ１＿ｎ＋１であるものとして説明する。また、時点ｔ５におけるインダクタ１３の電流がＩ５＿ｎであるものとして説明する。なお、上記の等分数４を２，８等の他の数にしてもよいし、例えば時点ｔ０，ｔ２夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍａｘに到達する到達時点を算出したり、時点ｔ４，ｔ６夫々におけるインダクタ１３の電流を直線近似して電流Ｉｍｉｎに到達する到達時点を算出したりしてもよい。

実施形態１の式（２）を図１１及び図１２のタイミングチャートにおけるＴｎ＿ｎの算出に適用するには、ＴｎをＴｎ＿ｎ−１に、Ｉ１をＩｍｉｎに、Ｉ２をＩ１＿ｎに夫々置き換えて、Ｔｎ’をＴｎ＿ｎとして算出すればよい。同様に、式（２）をＴｎ＿ｎ＋１の算出に適用するには、ＴｎをＴｎ＿ｎに、Ｉ１をＩｍｉｎに、Ｉ２をＩ１＿ｎ＋１に夫々置き換えて、Ｔｎ’をＴｎ＿ｎ＋１として算出すればよい。

また、実施形態２の式（４）を図１１及び図１２のタイミングチャートにおけるＴｆ＿ｎの算出に適用するには、ＴｆをＴｆ＿ｎ−１に、Ｉ１をＩｍａｘに、Ｉ２をＩ５＿ｎに夫々置き換えて、Ｔｆ’をＴｆ＿ｎとして算出すればよい。

以下では、上述した制御回路２の動作を、それを示すフローチャートを用いて説明する。図１３は、実施形態４に係る電源装置でＦＥＴ１１のオン期間及びオフ期間の長さを変更するＣＰＵ２１の処理手順を示すフローチャートである。図１３に手順を示す処理は、ＣＰＵ２１がＦＥＴ１１のオン／オフの１サイクルを制御する毎に起動される。１つ前のオン期間及びオフ期間夫々の長さがＴｎ及びＴｆとして記憶されている。

図１３に示すステップＳ３１〜Ｓ３７及びＳ４１〜Ｓ４４夫々の処理内容は、実施形態１の図７に示すステップＳ１１〜Ｓ１７及びＳ２１〜Ｓ２４の処理内容と同様であるため、これらのステップの説明を簡略化する。

図７の処理が起動されてステップＳ３１，３２の処理を終えた場合、ＣＰＵ２１は、ＦＥＴ１１をオンに制御する信号を出力し（Ｓ３３）、タイマＡに１つ前のオン期間の長さＴｎを設定して計時を開始させる（Ｓ３４）と共に、タイマＢにＴｎ／４を設定して計時を開始させる（Ｓ３５）。

その後、タイマＢでコンペアマッチが成立した場合（Ｓ３６：ＹＥＳ）、ＣＰＵ２１は、インダクタ１３の電流（Ｉ１）を取得し（Ｓ１７：取得部に相当）、式（２）によってＴｎ’を算出する（Ｓ４０）。この場合、上述したように、取得したＩ１を式（２）のＩ２に代入し、Ｉ１にＩｍｉｎを代入する。

次いで、ＣＰＵ２１は、算出したＴｎ’をタイマＡに上書きすべく設定し（Ｓ４１：変更部に相当）、タイマＡでコンペアマッチが成立した場合（Ｓ４２：ＹＥＳ）に、ＦＥＴ１１をオフに制御する信号を出力する（Ｓ４３）。ＣＰＵ２１は、また、タイマＡに１つ前のオフ時間の長さＴｆを設定する（Ｓ４４）と共に、タイマＢにＴｆ／４を設定し（Ｓ４５）、タイマＢにコンペアマッチが成立したか否かを判定する（Ｓ４６）。

タイマＢにコンペアマッチが成立しない場合（Ｓ４６：ＮＯ）、ＣＰＵ２１は、成立するまで待機する。一方、コンペアマッチが成立した場合（Ｓ４６：ＹＥＳ）、ＣＰＵ２１は、Ａ／Ｄ変換器２６によってインダクタ１３の電流（Ｉ５）を取得し（Ｓ４７：取得部に相当）、式（４）によってＴｆ’を算出する（Ｓ５０）。この場合、上述したように、取得したＩ５を式（４）のＩ２に代入し、Ｉ１にＩｍａｘを代入する。

次いで、ＣＰＵ２１は、算出したＴｆ’をタイマＡに上書きすべく設定して（Ｓ５１：変更部に相当）、タイマＡでコンペアマッチが成立したか否かを判定し（Ｓ５２）、成立しない場合（Ｓ５２：ＮＯ）、成立するまで待機する。コンペアマッチが成立した場合（Ｓ５２：ＹＥＳ）、ＣＰＵ２１は、図１３の処理を終了する。

なお、実施形態４にあっては、ＦＥＴ１１のオン期間中及びオフ期間中夫々の１つの時点におけるインダクタ１３の電流に基づいてオン期間及びオフ期間の長さを変更したが、これに限定されるものではない。例えば、ＦＥＴ１１のオン期間中の１つの時点におけるインダクタ１３の電流に基づいてオン期間の長さを変更し、実施形態２のように、ＦＥＴ１１のオフ期間中の少なくとも２つの時点におけるインダクタ１３の電流に基づいてオフ期間の長さを変更してもよい。また、例えば、ＦＥＴ１１のオフ期間中の１つの時点におけるインダクタ１３の電流に基づいてオフ期間の長さを変更し、実施形態１のように、ＦＥＴ１１のオン期間中の少なくとも２つの時点におけるインダクタ１３の電流に基づいてオン期間の長さを変更してもよい。

以上のように本実施形態４によれば、算出部３１の機能を実現するＣＰＵ２１は、例えばＦＥＴ１１のオン期間中の１つの時点ｔ１で取得された電流と直前のオフ期間の終了時点ｔ０、即ちオン期間の開始時点で第２閾値に一致すべくインダクタ１３に流れていた電流Ｉｍｉｎとに基づいてインダクタ１３の電流のＩｍａｘへの到達時点を算出するか、又はＦＥＴ１１のオフ期間中の１つの時点ｔ５で取得された電流と直前のオン期間の終了時点ｔ４、即ちオフ期間の開始時点で第１閾値に一致すべくインダクタ１３に流れていた電流Ｉｍａｘとに基づいてインダクタ１３の電流のＩｍｉｎへの到達時点を算出する。これにより、僅か１回の電流検出で上記の到達時点を算出することができる。

また、実施形態１から４及び変形例１，２によれば、電源４及びインダクタ１３（又は絶縁トランスＴ１の一次巻線）と直列に接続されたＦＥＴ１１を上述の制御回路２がオン／オフに制御するため、ヒステリシスコンパレータを用いないで実質的にヒステリシス制御を行うことが可能なＦＥＴ１１の制御回路２を電源装置に適用することができる。

１、１ｂ、１ｃ コンバータ
１１ ＦＥＴ
１２ ダイオード
１３ インダクタ
１４ 電流センサ
１５ コンデンサ
１６ 駆動回路
１７ 絶縁回路
２ 制御回路
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＲＡＭ
２４ タイマ
２５ 出力部
２６、２７ Ａ／Ｄ変換器
２８ 電圧ループ制御器
２９ 減算器
３０ 増減部
３１ 算出部
３２ 変更部
４ 電源
５ 負荷
Ｄ１、Ｄ２ ダイオード
Ｌ１ チョークコイル
Ｔ１ 絶縁トランス

Claims (9)

1. 電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、
   前記インダクタに流れる電流を取得する取得部と、
   該取得部が取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出する算出部と、
   該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部と
   を備えるスイッチング素子の制御回路。
2. 前記インダクタに流すべき目標の電流に応じて前記第１閾値及び第２閾値を増減させる増減部を更に備える請求項１に記載のスイッチング素子の制御回路。
3. 前記算出部は、前記オン期間中の相異なる２つ以上の時点にて前記取得部が取得した電流に基づいて前記第１閾値に到達する時点を算出するか、又は前記オフ期間中の相異なる２つ以上の時点にて前記取得部が取得した電流に基づいて前記第２閾値に到達する時点を算出する請求項１又は２に記載のスイッチング素子の制御回路。
4. 前記算出部は、前記オン期間中の１つの時点にて前記取得部が取得した電流と、前記第２閾値に対応する電流とに基づいて前記第１閾値に到達する時点を算出するか、又は前記オフ期間中の１つの時点にて前記取得部が取得した電流と、前記第１閾値に対応する電流とに基づいて前記第２閾値に到達する時点を算出し、
   前記変更部は、前記オン期間及びオフ期間の両方の長さを変更する
   請求項１又は２に記載のスイッチング素子の制御回路。
5. 前記算出部は、２通りの前記電流から直線近似して前記第１閾値又は第２閾値に到達する時点を算出する請求項３又は４に記載のスイッチング素子の制御回路。
6. 電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御回路であって、
   前記スイッチング素子がオン／オフすることにより前記電源の電圧から変圧された電圧を取得する取得部と、
   該取得部が取得した電圧に基づいて、前記変圧された電圧が前記スイッチング素子のオン期間中に上昇して第１閾値に到達する時点、又はオフ期間中に低下して第２閾値に到達する時点を算出する算出部と、
   該算出部が算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は前記算出部が算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更する変更部と
   を備えるスイッチング素子の制御回路。
7. 請求項１から６の何れか１項に記載のスイッチング素子の制御回路と、
   該制御回路によってオン／オフが制御されるスイッチング素子と、
   該スイッチング素子及び外部の電源に対して直列に接続されるインダクタと
   を備える電源装置。
8. 電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御する制御方法であって、
   前記インダクタに流れる電流を取得し、
   取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出し、
   算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更するスイッチング素子の制御方法。
9. コンピュータに、電源及びインダクタと直列に接続されたスイッチング素子のオン／オフを制御させるためのコンピュータプログラムであって、
   コンピュータに、
   前記インダクタに流れる電流を取得するステップと、
   取得した電流に基づいて、前記インダクタに流れる電流が前記スイッチング素子のオン期間中に第１閾値に到達する時点、又はオフ期間中に第２閾値に到達する時点を算出するステップと、
   算出した前記第１閾値に到達する時点に基づいて前記スイッチング素子のオン期間の長さを変更するか、又は算出した前記第２閾値に到達する時点に基づいて前記スイッチング素子のオフ期間の長さを変更するステップと
   を実行させるコンピュータプログラム。

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