JP2007195283A - 多出力スイッチング電源装置 - Google Patents

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Abstract

【課題】多出力スイッチング電源装置の何れかの２次巻線への電流集中を軽減すると共に、各々の２次側出力回路で発生する電力損失を低減する。
【解決手段】本発明による多出力スイッチング電源装置は、直流電源(1)に直列に接続されたトランス(2)の１次巻線(2a)及び主ＭＯＳ-ＦＥＴ(3)と、１次巻線(2a)と逆極性で結合する第１及び第２の２次巻線(2b,2c)に各々接続された第１及び第２の整流平滑回路(6,15)と、第１の整流平滑回路(6)の出力電圧ＶO1に応じて主ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する主制御回路(9)と、第２の２次巻線(2c)と第２の出力平滑コンデンサ(14)との間に接続された出力制御用ＭＯＳ-ＦＥＴ(18)と、出力制御用ＭＯＳ-ＦＥＴ(18)と第２の出力平滑コンデンサ(14)との間に接続されたリアクトル(31)と、第２の整流平滑回路(15)の出力電圧ＶO2に応じて出力制御用ＭＯＳ-ＦＥＴ(18)をオン・オフ制御する出力制御回路(19)とを備える。
【選択図】図１

Description

本発明は、２つ以上の２次側出力回路を備えた多出力スイッチング電源装置に関する。
直流電源からの直流入力をスイッチング素子のオン・オフ動作により高周波電力に変換してトランスの１次巻線に入力し、トランスの複数の２次巻線に各々接続された整流平滑回路により直流電力に再変換して各整流平滑回路から複数の直流出力を取り出す多出力スイッチング電源装置は、従来から広く使用されている。例えば、図５に示す多出力スイッチング電源装置は、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)と主スイッチング素子としての主ＭＯＳ-ＦＥＴ(3)と、トランス(2)の第１の２次巻線(2b)と第１の直流出力端子(7,8)との間に接続された第１の出力整流ダイオード(4)及び第１の出力平滑コンデンサ(5)から成る第１の整流平滑回路(6)と、第１の整流平滑回路(6)から第１の直流出力端子(7,8)を介して出力される第１の直流出力電圧ＶO1に基づいて主ＭＯＳ-ＦＥＴ(3)のオン・オフを制御する主制御回路(9)と、トランス(2)の第２の２次巻線(2c)と第２の直流出力端子(16,17)との間に接続された第２の出力整流ダイオード(13)及び第２の出力平滑コンデンサ(14)から成る第２の整流平滑回路(15)とを備える。トランス(2)の１次巻線(2a)と第１及び第２の２次巻線(2b,2c)とは互いに逆極性で結合される。このため、主ＭＯＳ-ＦＥＴ(3)がオンのときは、第１及び第２の出力整流ダイオード(4,13)が逆バイアスされ、トランス(2)の１次巻線(2a)に流れる電流によりエネルギが蓄積される。また、主ＭＯＳ-ＦＥＴ(3)がオフのときは、第１及び第２の出力整流ダイオード(4,13)が順バイアスされ、トランス(2)の各２次巻線(2b,2c)からエネルギが放出される。主制御回路(9)は、第１の直流出力電圧ＶO1を規定する基準電圧ＶR1を発生する基準電源(10)と、第１の直流出力端子(7,8)の第１の直流出力電圧ＶO1と基準電源(10)の基準電圧ＶR1との誤差信号ＶE1を出力する誤差増幅器(11)と、誤差増幅器(11)から出力される誤差信号ＶE1により主ＭＯＳ-ＦＥＴ(3)のゲートに付与する主駆動信号ＶG1のオンデューティを制御するＰＷＭ制御回路(12)とから構成される。
図５に示す多出力スイッチング電源装置では、主制御回路(9)から出力される主駆動信号ＶG1により主ＭＯＳ-ＦＥＴ(3)がオン・オフ駆動されて直流電源(1)からトランス(2)の１次巻線(2a)に直流電圧Ｅが断続的に印加され、トランス(2)の第１及び第２の２次巻線(2b,2c)に交流電圧が発生する。第１の２次巻線(2b)に発生した交流電圧は、第１の整流平滑回路(6)により整流及び平滑化され、第１の直流出力端子(7,8)間に第１の直流出力電圧ＶO1が発生する。また、第２の２次巻線(2c)に発生した交流電圧は、第２の整流平滑回路(15)により整流及び平滑化され、第２の直流出力端子(16,17)間に第２の直流出力電圧ＶO2が発生する。
第１の直流出力端子(7,8)間に発生した第１の直流出力電圧ＶO1は、主制御回路(9)内の誤差増幅器(11)により基準電源(10)の基準電圧ＶR1と比較され、誤差増幅器(11)から誤差信号ＶE1が出力される。誤差増幅器(11)から出力された誤差信号ＶE1はＰＷＭ制御回路(12)に入力され、ＰＷＭ制御回路(12)では誤差信号ＶE1の電圧レベルに基づいて出力する主駆動信号ＶG1のパルス幅を変化させ、主ＭＯＳ-ＦＥＴ(3)のオン、オフ期間の比率、即ちオンデューティを制御する。主ＭＯＳ-ＦＥＴ(3)のオンデューティを制御することにより、トランス(2)の１次巻線(2a)を流れる電流の実効値が変化するため、トランス(2)の１次側から２次側へ伝達されるエネルギ量が変化する。このため、第１の直流出力端子(7,8)間の第１の直流出力電圧ＶO1は、トランス(2)の伝達エネルギの変化量に応じてその電圧レベルを元の所定の電圧レベルに復元する作用を受ける。これにより、第１の直流出力端子(7,8)間に発生する第１の直流出力電圧ＶO1が所定の電圧レベルに安定化される。
一方、第２の直流出力端子(16,17)間に発生する第２の直流出力電圧ＶO2は、第１の直流出力端子(7,8)間の第１の直流出力電圧ＶO1が略一定の電圧レベルで安定していれば、各直流出力端子(7,8;16,17)に接続される負荷の状態や直流電源(1)の電圧Ｅが変化しない限り、略一定の電圧レベルを保持する。
第１の直流出力端子(7,8)又は第２の直流出力端子(16,17)に接続された負荷の状態、又は直流電源(1)の電圧Ｅが変化したとき、第１の直流出力電圧ＶO1は主制御回路(9)によるフィードバック制御によって安定化されるため、電圧レベルの変動は殆ど発生しない。しかしながら、第２の直流出力電圧ＶO2は、第１の直流出力電圧ＶO1の電圧レベルが安定しても、様々な外部要因の変化によって電圧レベルが変動する。この理由は、トランス(2)の各巻線(2a,2b,2c)相互間の磁気結合が完全に密、即ち結合係数が１ではないことや、各部品に存在する電気抵抗とその抵抗に流れる電流により電圧降下が生じるためと考えられる。したがって、直流電源(1)の電圧Ｅや負荷の状態が大きく変動する場合は、第２の直流出力電圧ＶO2の電圧レベルが不安定になる問題が生じる。
上記の問題を解決するため、例えば下記の特許文献１では、図６に示すように、図５に示す第２の出力整流ダイオード(13)と第２の出力平滑コンデンサ(14)との間に出力制御用スイッチング素子としての出力制御用ＭＯＳ-ＦＥＴ(18)を接続し、第２の直流出力端子(16,17)間の第２の直流出力電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(18)のオン・オフを制御する出力制御回路(19)が第２の直流出力端子(16,17)と出力制御用ＭＯＳ-ＦＥＴ(18)との間に設けられる。出力制御回路(19)は、第２の直流出力電圧ＶO2を規定する基準電圧ＶR2を発生する基準電源(20)と、第２の直流出力端子(16,17)の第２の直流出力電圧ＶO2と基準電源(20)の基準電圧ＶR2との誤差信号ＶE2を出力する誤差増幅器(21)と、主ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の第２の２次巻線(2c)に発生する電圧ＶT22により駆動され且つ誤差増幅器(21)から出力される誤差信号ＶE2により出力制御用ＭＯＳ-ＦＥＴ(18)のゲートに付与する作動信号ＶS2のオンデューティを制御するＰＷＭ制御回路(22)とから構成される。
図６に示す多出力スイッチング電源装置では、第２の直流出力端子(16,17)間の第２の直流出力電圧ＶO2に基づいて出力制御用ＭＯＳ-ＦＥＴ(18)のオンデューティを制御することにより、トランス(2)の第２の２次巻線(2c)から第２の出力平滑コンデンサ(14)に電流が流れる期間が制御されるので、直流電源(1)の電圧Ｅや負荷の状態の変動にも拘わらず、第２の整流平滑回路(15)から第２の直流出力端子(16,17)を介して出力される第２の直流出力電圧ＶO2を高精度で制御することができる。図６に示す回路の動作時に、主ＭＯＳ-ＦＥＴ(3)に流れる電流ＩQ1、主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧ＶQ1、第２の出力整流ダイオード(13)に流れる電流ＩD2及び第１の出力整流ダイオード(4)に流れる電流ＩD1の各波形をそれぞれ図７(Ａ)〜(Ｄ)に示す。
図６に示す多出力スイッチング電源装置では、主ＭＯＳ-ＦＥＴ(3)がオフで出力制御用ＭＯＳ-ＦＥＴ(18)のオン時に、主ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)に蓄積されたエネルギが第２の２次巻線(2c)から放出され、第２の整流平滑回路(15)に供給される。主ＭＯＳ-ＦＥＴ(3)がオフで出力制御用ＭＯＳ-ＦＥＴ(18)のオフ時に、第２の整流平滑回路(15)内の第２の出力整流ダイオード(13)と第２の出力平滑コンデンサ(14)との間が出力制御用ＭＯＳ-ＦＥＴ(18)によって非導通となるため、主ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)に蓄積されたエネルギが第１の２次巻線(2b)から放出され、第１の整流平滑回路(6)に供給される。このとき、トランス(2)の第１及び第２の２次巻線(2b,2c)に発生する電圧は、それぞれ第１及び第２の整流平滑回路(6,15)内の第１及び第２の出力整流ダイオード(4,13)の順方向電圧降下ＶFD1,ＶFD2と第１及び第２の出力平滑コンデンサ(5,14)の充電電圧ＶO1,ＶO2との和、即ちＶO1＋ＶFD1,ＶO2＋ＶFD2に等しい。図５に示す多出力スイッチング電源装置では、トランス(2)の第１及び第２の２次巻線(2b,2c)の巻数ＮS1,ＮS2と第１及び第２の直流出力電圧ＶO1,ＶO2とは略相関する関係にあるが、図６に示す多出力スイッチング電源装置では、出力制御用ＭＯＳ-ＦＥＴ(18)のオンデューティによって第２の出力平滑コンデンサ(14)の充電電圧のレベルが変化するため、トランス(2)の第１及び第２の２次巻線(2b,2c)に発生する電圧は、(ＶO1＋ＶFD1)/ＮS1≧(ＶO2＋ＶFD2)/ＮS2の式で表される関係となる。
特開昭５５−１３９０７３号公報（第５頁、第３図）
ところで、図６に示す多出力スイッチング電源装置では、期間ｔ1〜ｔ2にて出力制御用ＭＯＳ-ＦＥＴ(18)がオン状態で且つ第２の出力整流ダイオード(13)が導通状態のとき、図７(Ｃ)に示すように、第２の出力整流ダイオード(13)に電流ＩD2が流れると共に、トランス(2)の各２次巻線(2b,2c)に発生する電圧が第２の出力平滑コンデンサ(14)の電圧に制限（クランプ）されるため、第１の出力整流ダイオード(4)が逆方向にバイアスされ、図７(Ｄ)に示すように、第１の出力整流ダイオード(4)には電流ＩD1が流れない。次に、時刻ｔ2にて出力制御用ＭＯＳ-ＦＥＴ(18)がオフすると、図７(Ｃ)に示すように、第２の出力整流ダイオード(13)には電流ＩD2が流れなくなるが、トランス(2)の各２次巻線(2b,2c)に発生する電圧が第１の出力平滑コンデンサ(5)の電圧に制限されるため、第１の出力整流ダイオード(4)が順方向にバイアスされて導通し、図７(Ｄ)に示すように、第１の出力整流ダイオード(4)に電流ＩD1が流れる。したがって、主ＭＯＳ-ＦＥＴ(3)がオフしてトランス(2)の１次側から２次側へエネルギが伝達される期間ｔ1〜ｔ4では、トランス(2)の各２次巻線(2b,2c)に同時に電流が流れず、交互に電流が流れるため、トランス(2)の何れかの２次巻線(2b,2c)に電流が集中する。その結果、トランス(2)の各２次巻線(2b,2c)に電流が流れる期間が短縮され、その短縮された期間分だけ出力電流の最大値が高くなるため、リップル電流が増加し、トランス(2)の各２次巻線(2b,2c)及び各出力整流ダイオード(4,13)で発生する電力損失が増加する問題があった。また、ノイズ及び各直流出力電圧ＶO1,ＶO2に含まれるリップル電圧も増加する問題があった。
そこで、本発明では、トランスの何れかの２次巻線への電流集中を軽減すると共に、各々の２次側出力回路で発生する電力損失を低減できる多出力スイッチング電源装置を提供することを目的とする。
本発明による多出力スイッチング電源装置は、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の第１の２次巻線(2b)に接続された第１の整流平滑回路(6)と、トランス(2)の第２の２次巻線(2c)に接続された第２の整流平滑回路(15)と、第１の整流平滑回路(6)の出力電圧(VO1)に基づいて主スイッチング素子(3)のオン・オフを制御する主制御回路(9)とを備え、主スイッチング素子(3)のオン時にトランス(2)にエネルギを蓄積し、主スイッチング素子(3)のオフ時に第１の２次巻線(2b)から第１の整流平滑回路(6)を介して第１の直流出力を取り出すと共に、第２の２次巻線(2c)から第２の整流平滑回路(15)を介して第２の直流出力を取り出す。この多出力スイッチング電源装置では、第２の整流平滑回路(15)を構成する平滑コンデンサ(14)とトランス(2)の第２の２次巻線(2c)との間に出力制御用スイッチング素子(18)を接続し、第２の２次巻線(2c)と出力制御用スイッチング素子(18)と第２の整流平滑回路(15)との直列回路にリアクトル(31)を接続し、第２の整流平滑回路(15)の平滑コンデンサ(14)に印加される電圧ＶO2のレベルにより出力制御用スイッチング素子(18)のオン・オフを制御する出力制御回路(19)を設ける。
主スイッチング素子(3)のオフ時に出力制御用スイッチング素子(18)がオンになると、トランス(2)の第２の２次巻線(2c)から第２の整流平滑回路(15)内の平滑コンデンサ(14)に流れる充電電流はリアクトル(31)のインダクタンスにより制限されるため、トランス(2)の第１及び第２の２次巻線(2b,2c)に発生する電圧が第１の整流平滑回路(6)内の平滑コンデンサ(5)の電圧ＶO1にクランプされる。これにより、第１の整流平滑回路(6)内の出力整流素子(4)が順バイアスされ、トランス(2)の第１及び第２の２次巻線(2b,2c)に同時に電流ＩD1,ＩD2が流れる。次に、主スイッチング素子(3)のオフを保持する状態で出力制御用スイッチング素子(18)をオフに切り換えると、トランス(2)の第２の２次巻線(2c)には電流ＩD2が流れなくなるが、第１の２次巻線(2b)には電流ＩD1が流れ続ける。したがって、主スイッチング素子(3)がオフしてトランス(2)の１次側から２次側へエネルギが伝達される期間に、出力制御用スイッチング素子(18)のオン時及びオフ時の何れの状態でもトランス(2)の第１の２次巻線(2b)に電流ＩD1が流れ続けるため、第１の整流平滑回路(6)に流れる電流ＩD1の最大値が低くなり、出力電流の実効値が低下する。以上により、何れかの２次巻線への電流集中が軽減され、各々の２次側出力回路にて発生する電力損失を低減することができる。
本発明によれば、主スイッチング素子のオフ時に出力制御用スイッチング素子のオン時にトランスの第１及び第２の２次巻線に同時に電流が流れるので、何れかの２次巻線への電流集中を軽減することができる。また、主スイッチング素子のオフ時にトランスの１次側から２次側へエネルギが伝達される期間に、出力制御用スイッチング素子のオン時及びオフ時の何れの状態でもトランスの第１の２次巻線に出力電流を継続的に流すことができるので、出力電流の実効値が低下し、各々の２次側出力回路で発生する電力損失を低減することができる。このため、低ノイズ、高効率で高安定度の多出力スイッチング電源装置を安価に実現できる。
以下、本発明による多出力スイッチング電源装置の実施の形態を図１〜図４に基づいて説明する。但し、図１〜図４では、図５〜図７に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
本発明の第１の実施の形態による多出力スイッチング電源装置は、図１に示すように、図６に示す出力制御用ＭＯＳ-ＦＥＴ(18)のソースと第２の出力平滑コンデンサ(14)の高電位側（一端）との間に接続されたチョークコイル等の電流制限用のリアクトル(31)と、出力制御用ＭＯＳ-ＦＥＴ(18)のソース及びリアクトル(31)の接続点と第２の出力平滑コンデンサ(14)の接地電位側（他端）との間に接続された回生用整流素子としての回生用ダイオード(32)とを備える。リアクトル(31)の接続位置は、図示の位置に限らず、トランス(2)の第２の２次巻線(2c)と第２の出力整流ダイオード(13)と出力制御用ＭＯＳ-ＦＥＴ(18)と第２の出力平滑コンデンサ(14)との直列回路の何れの位置でもよい。また、出力制御用ＭＯＳ-ＦＥＴ(18)は、主ＭＯＳ-ＦＥＴ(3)がオフしたときにオンし、第２の直流出力端子(16,17)間の第２の直流出力電圧ＶO2のレベルにより決定されるオン時間が経過した後にオフする。即ち、第２の直流出力電圧ＶO2のレベルが目標値より低いとき、出力制御用ＭＯＳ-ＦＥＴ(18)のオン時間を延長して第２の直流出力電圧ＶO2を上昇させ、第２の直流出力電圧ＶO2のレベルが目標値より高いとき、出力制御用ＭＯＳ-ＦＥＴ(18)のオン時間を短縮して第２の直流出力電圧ＶO2を低下させる。その他の構成は、図６に示す従来の多出力スイッチング電源装置と同様である。
図１に示す構成において、時刻ｔ1以前にて主ＭＯＳ-ＦＥＴ(3)がオンのとき、図２(Ａ)に示すように、直流電源(1)とトランス(2)の１次巻線(2a)と主ＭＯＳ-ＦＥＴ(3)とで形成される閉回路に直線的に増加する電流ＩQ1が流れ、トランス(2)にエネルギが蓄積される。このとき、トランス(2)の第１の２次巻線(2b)に１次側とは逆極性の電圧が発生し、第１の出力整流ダイオード(4)が逆方向にバイアスされるため、図２(Ｄ)に示すように、第１の出力整流ダイオード(4)に電流ＩD1が流れない。これと同時に、トランス(2)の第２の２次巻線(2b)にも１次側とは逆極性の電圧が発生し、第２の出力整流ダイオード(13)が逆方向にバイアスされるため、図２(Ｃ)に示すように、第２の出力整流ダイオード(13)にも電流ＩD2が流れない。
時刻ｔ1にて主ＭＯＳ-ＦＥＴ(3)がオフすると、図２(Ａ)に示すように、直流電源(1)とトランス(2)の１次巻線(2a)と主ＭＯＳ-ＦＥＴ(3)とで形成される閉回路に電流ＩQ1が流れなくなり、主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧ＶQ1が図２(Ｂ)に示すように直流電源(1)の電圧Ｅと２次側から１次巻線(2a)に誘起される電圧との和にクランプされる。このとき、トランス(2)の第１及び第２の２次巻線(2b,2c)にそれぞれ発生する電圧の極性が反転し、トランス(2)に蓄積されたエネルギが各２次巻線(2b,2c)から放出される。これに同期して、出力制御回路(19)から出力制御用ＭＯＳ-ＦＥＴ(18)のゲートに高電圧(Ｈ)レベルの作動信号ＶS2が付与され、出力制御用ＭＯＳ-ＦＥＴ(18)がオンすると共に、第２の出力整流ダイオード(13)が順バイアスされ、トランス(2)の第２の２次巻線(2c)から第２の出力平滑コンデンサ(14)に向けて電流ＩD2が流れ始めるが、電流ＩD2はリアクトル(31)のインダクタンスにより制限を受けるため、図２(Ｃ)に示すようにゼロから直線的に増加する。このため、第２の出力平滑コンデンサ(14)の電圧ＶO2が緩やかに上昇するので、トランス(2)の第１及び第２の２次巻線(2b,2c)に発生する電圧は第１の出力平滑コンデンサ(5)の電圧ＶO1にクランプされる。これと共に、トランス(2)の第２の２次巻線(2c)の電圧ＶT22と第２の整流平滑回路(15)内の平滑コンデンサ(14)の充電電圧ＶO2との差電圧がリアクトル(31)に印加され、リアクトル(31)に励磁エネルギが蓄積される。これにより、第１の整流平滑回路(6)内の第１の出力整流ダイオード(4)が順バイアスされ、図２(Ｃ)及び(Ｄ)に示すように、トランス(2)の第１及び第２の２次巻線(2b,2c)に同時に電流ＩD1,ＩD2が流れる。
次に、主ＭＯＳ-ＦＥＴ(3)のオフを保持する状態で、時刻ｔ2にて出力制御回路(19)から出力制御用ＭＯＳ-ＦＥＴ(18)のゲートに低電圧(Ｌ)レベルの作動信号ＶS2が付与されて出力制御用ＭＯＳ-ＦＥＴ(18)がオフになると、図２(Ｃ)に示すようにトランス(2)の第２の２次巻線(2c)には電流ＩD2が流れなくなるが、図２(Ｄ)に示すように第１の２次巻線(2b)には電流ＩD1が継続して流れる。このとき、出力制御用ＭＯＳ-ＦＥＴ(18)のオン期間中に蓄積されたリアクトル(31)の励磁エネルギが放出され、回生用ダイオード(32)を通じて第２の出力平滑コンデンサ(14)及び第２の直流出力端子(16,17)に接続される図示しない負荷に供給されるため、回生用ダイオード(32)に流れる電流ＩD3が図２(Ｅ)に示すように直線的に減少する。その後、時刻ｔ3にてトランス(2)の蓄積エネルギの放出が完了して第１の整流平滑回路(6)内の第１の出力整流ダイオード(4)に流れる電流ＩD1が略ゼロとなり、更に時刻ｔ4まで経過すると、主ＭＯＳ-ＦＥＴ(3)が再びオンとなる。なお、上記以外の多出力スイッチング電源装置の基本的な動作（第１及び第２の直流出力電圧ＶO1,ＶO2の安定化動作等）は、図５及び図６に示す従来の多出力スイッチング電源装置と略同様であるから、説明は省略する。
図１に示す実施の形態の多出力スイッチング電源装置では、主ＭＯＳ-ＦＥＴ(3)のオフ時に出力制御用ＭＯＳ-ＦＥＴ(18)がオンになると、トランス(2)の第１及び第２の２次巻線(2b,2c)に同時に電流ＩD1,ＩD2が流れるので、第２の２次巻線(2c)への電流集中を軽減することができる。また、主ＭＯＳ-ＦＥＴ(3)がオフしてトランス(2)の１次側から２次側へエネルギが伝達される期間中に、出力制御用ＭＯＳ-ＦＥＴ(18)のオン時及びオフ時の何れの状態でもトランス(2)の第１の２次巻線(2b)に電流ＩD1を継続的に流すことができるので、第１の整流平滑回路(6)内の第１の出力整流ダイオード(4)に流れる電流ＩD1の最大値が低くなり、出力電流の実効値が低下する。これにより、２次側に流れるリップル電流が減少し、各々の２次側出力回路にて発生する電力損失を低減することができる。更に、第１の出力平滑コンデンサ(5)に流れる実効電流が減少することにより、第１の出力平滑コンデンサ(5)に掛かる充電電流負荷を軽減できるので、第１の出力平滑コンデンサ(5)の寿命を延長することが可能となる。
図１に示す多出力スイッチング電源装置は変更が可能である。例えば、図３に示す本発明の第２の実施の形態による多出力スイッチング電源装置では、トランス(2)の第１の２次巻線(2b)に第２の２次巻線(2c)を直列に接続し、第１及び第２の２次巻線(2b,2c)の和の電圧を第２の整流平滑回路(15)により整流及び平滑化することにより、第１の直流出力電圧ＶO1よりも高い第２の直流出力電圧ＶO2が第２の直流出力端子(16,17)から得られる。また、図４に示す本発明の第３の実施の形態による多出力スイッチング電源装置では、図１に示すリアクトル(31)の接続位置がトランス(2)の第２の２次巻線(2c)の下端と第２の出力平滑コンデンサ(14)の下端との間に変更される。図３及び図４の何れの実施の形態でも、図１に示す実施の形態と略同様の作用及び効果が得られる。
また、図１〜図４に示す各実施の形態では、主ＭＯＳ-ＦＥＴ(3)のオフ時に出力制御用ＭＯＳ-ＦＥＴ(18)をオンし、第２の整流平滑回路(15)の出力電圧ＶO2のレベルにより決定されるオン時間が経過した後に出力制御用ＭＯＳ-ＦＥＴ(18)をオフしたが、主ＭＯＳ-ＦＥＴ(3)のオフ後に第２の整流平滑回路(15)の出力電圧ＶO2のレベルにより決定される待機時間が経過した後に出力制御用ＭＯＳ-ＦＥＴ(18)をオンし、主ＭＯＳ-ＦＥＴ(3)のオン時に出力制御用ＭＯＳ-ＦＥＴ(18)をオフしてもよい。即ち、第２の整流平滑回路(15)の出力電圧ＶO2のレベルが目標値より低いとき、主ＭＯＳ-ＦＥＴ(3)のオフ後に出力制御用ＭＯＳ-ＦＥＴ(18)がオンするまでの待機時間を短縮して出力制御用ＭＯＳ-ＦＥＴ(18)のオン時間を延長させて、第２の整流平滑回路(15)の出力電圧ＶO2を上昇させることができる。逆に、第２の整流平滑回路(15)の出力電圧ＶO2のレベルが目標値より高いとき、主ＭＯＳ-ＦＥＴ(3)がオフしてから出力制御用ＭＯＳ-ＦＥＴ(18)がオンするまでの待機時間を延長して出力制御用ＭＯＳ-ＦＥＴ(18)のオン時間を短縮して、第２の整流平滑回路(15)の出力電圧ＶO2を低下させることができる。また、出力制御用ＭＯＳ-ＦＥＴ(18)のオフ時に、主ＭＯＳ-ＦＥＴ(3)がオンとなるため、トランス(2)の第１及び第２の２次巻線(2b,2c)に発生する電圧の極性が反転し、第２の出力整流ダイオード(13)に逆バイアス電圧が印加される。これにより、第２の出力整流ダイオード(13)が非導通となり、出力制御用ＭＯＳ-ＦＥＴ(18)のドレイン−ソース間に電圧が印加されないので、ゼロ電圧スイッチング（ＺＶＳ）となり、スイッチング損失を低減することができる。
また、トランス(2)の何れかの２次巻線(2b,2c)の電圧ＶT22が略零又は負電位となったときに出力制御用ＭＯＳ-ＦＥＴ(18)をオンし、第２の整流平滑回路(15)の出力電圧ＶO2のレベルにより決定されるオン時間が経過した後に出力制御用ＭＯＳ-ＦＥＴ(18)をオフしてもよい。即ち、主ＭＯＳ-ＦＥＴ(3)のオン時にトランス(2)に蓄積されたエネルギが主ＭＯＳ-ＦＥＴ(3)のオフ時に各２次巻線(2b,2c)から放出され、トランス(2)のエネルギの放出が完了して第２の２次巻線(2c)に発生する電圧ＶT22が略零となったときに出力制御用ＭＯＳ-ＦＥＴ(18)をオンする。このとき、出力制御用ＭＯＳ-ＦＥＴ(18)のドレイン−ソース間に印加される電圧ＶQ2は略零となるため、ゼロ電圧スイッチング（ＺＶＳ）となる。また、トランス(2)のエネルギの放出完了後には、トランス(2)の各２次巻線(2b,2c)にリンギング電圧が発生して第１及び第２の出力整流ダイオード(4,13)が順方向にバイアスされることがあるが、トランス(2)内の残留エネルギは略零であるため、第１及び第２の整流平滑回路(6,15)の電圧ＶO1,ＶO2は上昇しない。次に、出力制御用ＭＯＳ-ＦＥＴ(18)のオンを保持する状態から主ＭＯＳ-ＦＥＴ(3)をオンすると、直流電源(1)、トランス(2)の１次巻線(2a)及び主ＭＯＳ-ＦＥＴ(3)の直列回路を流れる電流ＩQ1によってトランス(2)にエネルギが蓄積されると同時に、各２次巻線(2b,2c)には負電圧が発生して第１及び第２の出力整流ダイオード(4,13)が逆方向にバイアスされ、非導通となる。このため、出力制御用ＭＯＳ-ＦＥＴ(18)のオン状態を保持しても第２の出力整流ダイオード(13)には電流ＩD2が流れない。その後、主ＭＯＳ-ＦＥＴ(3)をオフに切り換えると、トランス(2)の各２次巻線(2b,2c)の電圧の極性が反転し、第１及び第２の出力整流ダイオード(4,13)に順バイアス電圧が印加される。このとき、出力制御用ＭＯＳ-ＦＥＴ(18)は既にオンしているため、第１及び第２の整流平滑回路(6,15)の動作を同時に開始させることが可能である。したがって、トランス(2)の第２の２次巻線(2b,2c)に発生する電圧ＶT22が零又は負電位のときは、出力制御用ＭＯＳ-ＦＥＴ(18)のドレイン−ソース間に電圧が印加されないので、このときに出力制御用ＭＯＳ-ＦＥＴ(18)をオンすることにより、ゼロ電圧スイッチング（ＺＶＳ）となり、スイッチング損失を低減することができる。
更に、本発明は、トランスの２次巻線が２つの場合に限定されることはなく、３つ以上の場合にも適用することが可能である。
本発明は、フライバック方式の主スイッチング部を有する多出力スイッチング電源装置に良好に適用することができる。
本発明による多出力スイッチング電源装置の第１の実施の形態を示す電気回路図 図１の回路の各部の電圧及び電流を示す波形図 本発明による多出力スイッチング電源装置の第２の実施の形態を示す電気回路図 本発明による多出力スイッチング電源装置の第３の実施の形態を示す電気回路図 従来の多出力スイッチング電源装置を示す電気回路図 出力制御用のスイッチング素子を有する従来の多出力スイッチング電源装置を示す電気回路図 図６の回路の各部の電圧及び電流を示す波形図
符号の説明
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次巻線、 (2b)・・第１の２次巻線、 (2c)・・第２の２次巻線、 (3)・・主ＭＯＳ-ＦＥＴ（主スイッチング素子）、 (4)・・第１の出力整流ダイオード、 (5)・・第１の出力平滑コンデンサ、 (6)・・第１の整流平滑回路、 (7,8)・・第１の直流出力端子、 (9)・・主制御回路、 (10)・・基準電源、 (11)・・誤差増幅器、 (12)・・ＰＷＭ制御回路、 (13)・・第２の出力整流ダイオード、 (14)・・第２の出力平滑コンデンサ、 (15)・・第２の整流平滑回路、 (16,17)・・第２の直流出力端子、 (18)・・出力制御用ＭＯＳ-ＦＥＴ（出力制御用スイッチング素子）、 (19)・・出力制御回路、 (20)・・基準電源、 (21)・・誤差増幅器、 (22)・・ＰＷＭ制御回路、 (31)・・リアクトル、 (32)・・回生用ダイオード（回生用整流素子）、

Claims (5)

  1. 直流電源に対して直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの第１の２次巻線に接続された第１の整流平滑回路と、前記トランスの第２の２次巻線に接続された第２の整流平滑回路と、前記第１の整流平滑回路の出力電圧に基づいて前記主スイッチング素子のオン・オフを制御する主制御回路とを備え、
    前記主スイッチング素子のオン時に前記トランスにエネルギを蓄積し、前記主スイッチング素子のオフ時に前記第１の２次巻線から前記第１の整流平滑回路を介して第１の直流出力を取り出すと共に、前記第２の２次巻線から前記第２の整流平滑回路を介して第２の直流出力を取り出す多出力スイッチング電源装置において、
    前記第２の整流平滑回路を構成する平滑コンデンサと前記トランスの第２の２次巻線との間に出力制御用スイッチング素子を接続し、
    前記第２の２次巻線と前記出力制御用スイッチング素子と前記第２の整流平滑回路との直列回路にリアクトルを接続し、
    前記平滑コンデンサに印加される電圧のレベルにより前記出力制御用スイッチング素子のオン・オフを制御する出力制御回路を設けたことを特徴とする多出力スイッチング電源装置。
  2. 前記主スイッチング素子のオフ時に前記出力制御用スイッチング素子をオンし、前記第２の整流平滑回路の出力電圧のレベルにより決定されるオン時間が経過した後に前記出力制御用スイッチング素子をオフし、
    前記第２の整流平滑回路の出力電圧のレベルが目標値より低いときに前記オン時間を延長し、前記第２の整流平滑回路の出力電圧のレベルが目標値より高いときに前記オン時間を短縮する請求項１に記載の多出力スイッチング電源装置。
  3. 前記主スイッチング素子のオフ後に前記第２の整流平滑回路の出力電圧のレベルにより決定される待機時間が経過した後に前記出力制御用スイッチング素子をオンし、前記主スイッチング素子のオン時に前記出力制御用スイッチング素子をオフし、
    前記第２の整流平滑回路の出力電圧のレベルが目標値より低いときに前記待機時間を短縮し、前記第２の整流平滑回路の出力電圧のレベルが目標値より高いときに前記待機時間を延長する請求項１に記載の多出力スイッチング電源装置。
  4. 前記トランスの何れかの２次巻線に発生する電圧が略零又は負電位のときに前記出力制御用スイッチング素子をオンし、前記第２の整流平滑回路の出力電圧のレベルにより決定されるオン時間が経過した後に前記出力制御用スイッチング素子をオフし、
    前記第２の整流平滑回路の出力電圧のレベルが目標値より低いときに前記オン時間を延長し、前記第２の整流平滑回路の出力電圧のレベルが目標値より高いときに前記オン時間を短縮する請求項１に記載の多出力スイッチング電源装置。
  5. 前記第２の整流平滑回路の平滑コンデンサの一端に前記リアクトルの一端を接続し、前記リアクトルの他端と前記平滑コンデンサの他端との間に回生用整流素子を接続した請求項１〜４の何れか１項に記載の多出力スイッチング電源装置。
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