JPWO2019187306A1 - 電源装置、電源装置の制御方法及びコンピュータプログラム - Google Patents

Abstract

電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える。前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。

Description

本開示は、電源装置、電源装置の制御方法及びコンピュータプログラムに関する。本出願は、２０１８年３月２７日出願の日本出願第２０１８−６０８１６号に基づく優先権を主張し、前記日本出願に記載された全ての記載事項を援用するものである。

直流電圧を昇降圧するＤＣ−ＤＣコンバータ（以下、単にコンバータという）が車載機器や産業用機器の電源として広く用いられている。コンバータの構成には、入出力間をトランスで絶縁するか否かによって絶縁型と非絶縁型とがある。絶縁型のコンバータとしては、例えばトランスの一次巻線に直列に接続されたスイッチがオンしている間に二次側へエネルギーを伝達するか、又はスイッチがオンしている間にトランスに蓄えたエネルギーをスイッチがオフしている間に二次側へ伝達するかによって、フォワード側又はフライバック型の制御方式が採用される。

特にフォワード方式では、トランスに蓄えたエネルギーを上記スイッチ（以下、主スイッチという）がオフしている間に放出（リセット）するために、クランプコンデンサ及び他のスイッチ（以下、補助スイッチという）が直列に接続されたアクティブクランプ回路又はスナバが用いられる。アクティブクランプ回路を用いた場合、主スイッチと補助スイッチとを所要のデューティ比で交互にオン／オフすることによって、一周期の前半でトランスに投入されるエネルギーと一周期の後半でトランスから放出されるエネルギーとをバランスさせている。

例えば、特許文献１には、所謂ソフトスタート時に補助スイッチのデューティ比が主スイッチより大きくなり、主スイッチ及び補助スイッチ夫々によってトランスの一次巻線に印加される電圧と印加時間の積（ＥＴ積）にアンバランスが生じて偏励磁を引き起こすという問題が提起されている。この問題を解決するために、特許文献１には、ソフトスタートに先立って補助スイッチをオン／オフするＤＣ−ＤＣコンバータが開示されている。具体的には、主スイッチをオフに保持した状態で、クランプコンデンサの電圧がソフトスタート時にトランスの磁気飽和に至る電圧未満になるまで、補助スイッチのオン／オフが繰り返される。

特開２０１０−２２６９３１号広報

本開示の一態様に係る電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。

本開示の一態様に係る電源装置の制御方法は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置の制御方法であって、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを含む。

本開示の一態様に係るコンピュータプログラムは、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを実行させる。

なお、本願は、このような特徴的な処理部を備える電源装置として実現したり、特徴的な処理をステップとする電源装置の制御方法として実現したり、係るステップをコンピュータに実行させるためのコンピュータプログラムとして実現したりすることができるだけでなく、電源装置の一部又は全部を半導体集積回路として実現したり、電源装置を含むシステムとして実現したりすることができる。

実施形態１に係る電源装置の構成例を示すブロック図である。 実施形態１に係る電源装置の定常状態における各部の波形の一例を示すタイミングチャートである。 実施形態１に係る電源装置の期間Ｄ１での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ２での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ３での動作状態の一例を示す説明図である。 実施形態１に係る電源装置の期間Ｄ４での動作状態の一例を示す説明図である。 実施形態１に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態１に係る電源装置のソフトスタート時における各部の波形の一例を示すタイミングチャートである。 実施形態２に係る電源装置の構成例を示すブロック図である。 実施形態２に係る電源装置の期間Ｄ２での動作状態の一例を示す説明図である。 実施形態２に係る電源装置の期間Ｄ３での動作状態の一例を示す説明図である。 実施形態３に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態３に係る電源装置のソフトスタート時における各部の波形の一例を示すタイミングチャートである。 実施形態３に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。 実施形態４に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態４に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。 実施形態５に係る電源装置のソフトスタート時におけるＦＥＴの状態変化の一例を示すタイミングチャートである。 実施形態５に係る電源装置のソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。

［本開示が開示しようとする課題］
しかしながら、特許文献１に開示された技術によれば、ソフトスタート開始前に補助スイッチをオン／オフし続ける期間が必要であるため、この期間を含めてＤＣ−ＤＣコンバータのソフトスタートに要する時間が、通常のソフトスタートに要する時間よりも長くなるという問題があった。また、ソフトスタート開始前にクランプコンデンサの電圧を実質的にゼロまで低下させた場合であっても、ソフトスタート時にトランスが磁気飽和に至る虞があった。

本開示は、斯かる事情に鑑みてなされたものであり、その目的とするところは、ソフトスタートを行う場合であってもトランスの磁気飽和を抑制することが可能な電源装置、電源装置の制御方法及びコンピュータプログラムを提供することにある。

［本開示の効果］
本願の開示によれば、ソフトスタートを行う場合であってもトランスの磁気飽和を抑制することが可能となる。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。

（１）本開示の一態様に係る電源装置は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、該漸増部が漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部とを備える。

（８）本開示の一態様に係る電源装置の制御方法は、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置の制御方法であって、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを含む。

（９）本開示の一態様に係るコンピュータプログラムは、変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、コンピュータに、前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップとを実行させる。

本態様にあっては、変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、一次巻線の一端及び第２電位間にキャパシタを介して接続された第２スイッチング素子とを時系列的に交互にオン／オフすることによって変換した電圧を変成器の二次側に出力する。オン／オフの制御を開始する際に、第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増することによってソフトスタートさせる場合、第１スイッチング素子のデューティ比の漸増に応じてデッドタイムの長さを漸減することにより、第２スイッチング素子のデューティ比を漸増する。これにより、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出（リセット）されるエネルギーとが、バランスよく相殺する。

（２）前記第２電位は、前記一次巻線の他端の電位であることが好ましい。

変成器の一次側の共通電位である第１電位に対して外部から直流電圧が印加される一次巻線の他端を第２電位とするため、第２電位を別途生成する必要がない。

（３）前記第２電位は、前記第１電位と同電位であることが好ましい。

変成器の一次側の共通電位である第１電位を第２電位として共用するため、第２電位を別途生成する必要がない。

（４）前記漸減部は、前記漸増部が漸増するデューティ比に比例して前記第２スイッチング素子のデューティ比が漸増するように前記デッドタイムを漸減することが好ましい。

第１スイッチング素子の漸増するデューティ比と、第２スイッチング素子の漸増するデューティ比とが、オン／オフの制御周期毎に一定の比率となるように制御する。この比率を適当に調整した場合は、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出されるエネルギーとが、好適に相殺する。

（５）前記漸減部は、前記第１スイッチング素子のオン期間及び該オン期間に前記一次巻線に印加される電圧のＥＴ積と、前記第２スイッチング素子のオン期間を含む導通期間及び該導通期間に前記一次巻線に印加される電圧のＥＴ積とが一致するように、前記デッドタイムを漸減することが好ましい。

第１スイッチング素子のオン期間中の一次巻線のＥＴ積と、第２スイッチング素子のオン期間を含む導通期間中の一次巻線のＥＴ積とを一致させる。これにより、第１スイッチング素子のオン期間中に変成器に蓄えられるエネルギーと、第２スイッチング素子のオン期間を含む導通期間中に放出されるエネルギーとがより好適に相殺する。

（６）前記キャパシタの両端電圧を取得する電圧取得部を更に備えることが好ましい。

キャパシタの両端電圧を取得することにより、キャパシタの電圧がオン／オフの制御周期毎に変化する場合であっても、第１スイッチング素子のオン期間中の一次巻線のＥＴ積と、第２スイッチング素子のオン期間を含む導通期間中の一次巻線のＥＴ積とを一致させることができる。

（７）前記第２スイッチング素子は、両端に逆並列に接続されたダイオードを有することが好ましい。

第２スイッチング素子自体のオン期間とボディダイオードのオン期間とが第２スイッチング素子の導通期間となる。これにより、第１スイッチング素子がオフしてから第２スイッチング素子がオンするまでの間に比較的長いデッドタイムが存在する場合であっても、第１スイッチング素子のオン期間中に変成器に蓄えられたエネルギーの一部が、オン期間の直後のデッドタイム中に放出される。

［本開示の実施形態の詳細］
本開示の実施形態に係る電源装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

（実施形態１）
図１は、実施形態１に係る電源装置１００ａの構成例を示すブロック図である。電源装置１００ａは、トランス１０（変成器に相当）を備え、入力側の端子Ａ及びＢの電位と出力側の端子Ｃ及びＤの電位とがトランス１０によって分離されている。入力側の端子Ａ及びＢ間には、外部の直流電源（不図示）から所定電圧が印加される。出力側の端子Ｃ及びＤ間には外部の負荷が接続される。端子Ｄは例えば接地電位に接続されている。本実施形態１では、端子Ｂの電位が第１電位に相当し、端子Ａの電位が第２電位に相当する。

電源装置１００ａは、また、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＮｃｈ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと言う）２１（第１スイッチング素子に相当）と、一次巻線１１の一端及び端子Ａ間に接続されたＦＥＴ２２（第２スイッチング素子に相当）及びキャパシタ３２の直列回路と、装置全体の動作を制御する制御回路４０とを備える。一次巻線１１は、他端が端子Ａに接続されている。ＦＥＴ２１及び２２は、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の他のスイッチング素子であってもよい。

ＦＥＴ２１は、ドレインが一次巻線１１の一端に接続され、ソースが端子Ｂに接続され、ゲートが制御回路４０に接続されている。ＦＥＴ２２は、ドレインがキャパシタ３２の一端に接続され、ソースが一次巻線１１の一端に接続され、ゲートが制御回路４０に接続されている。キャパシタ３２の他端は、端子Ａに接続されている。ＦＥＴ２１及びＦＥＴ２２の夫々は、両端に逆並列に接続されたボディダイオードを有する。アクティブクランプ回路を構成するＦＥＴ２２及びキャパシタ３２は、直列に接続する順序を入れ換えてもよい。キャパシタ３２は、両端の電圧が電圧検出部４２１によって検出され、検出された電圧が制御回路４０に与えられるようになっている。

トランス１０の二次巻線１２は、一端にダイオード５１のカソードが接続され、他端にダイオード５２のカソード及びインダクタ６１の一端が接続されている。ダイオード５１及び５２のアノードは端子Ｄに接続されている。インダクタ６１の他端は、平滑用のキャパシタ３３の一端及び端子Ｃに接続されている。キャパシタ３３の他端は端子Ｄに接続されている。このような構成により、二次巻線１２に一定の電圧が印加された場合、インダクタ６１には直線的に増加する負荷電流が流れる。ここでの負荷電流は、キャパシタ３３及び負荷に流れる電流である。

制御回路４０は、不図示のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を有し、予めＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に記憶された制御プログラムに従ってＣＰＵが各部の動作を制御すると共に、入出力、演算、タイマを用いた計時等の処理を行う。ＣＰＵによる各処理の手順を定めたコンピュータプログラムを予めＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にロードし、ロードされたコンピュータプログラムをＣＰＵが実行するようにしてもよい。制御回路４０を専用のハードウェア回路で構成してもよいし、マイクロコンピュータを含む回路で構成してもよい。

制御回路４０は、ＦＥＴ２１及び２２を時系列的に交互にオン／オフする制御部４１と、電圧検出部４２１からキャパシタ３２の電圧を取得する電圧取得部４２と、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増する漸増部４３と、ＦＥＴ２１のデューティ比の漸増に応じてＦＥＴ２１及び２２をオフすべきデッドタイムを漸減する漸減部４４とを有する。制御回路４０のＣＰＵは、ＲＯＭに格納されたコンピュータプログラムを実行することにより、制御部４１、電圧取得部４２、漸増部４３及び漸減部４４夫々に係るソフトウェア機能を実現する。

制御部４１は、ＦＥＴ２１及び２２をオンする信号の出力回路と、該出力回路が出力した信号によってＦＥＴ２１及び２２を駆動する駆動回路（何れも不図示）とを含んで構成されている。電圧取得部４２は、電圧検出部４２１から電圧の検出結果を入力する入力回路（不図示）を含んで構成されている。電圧取得部４２が、増幅器、Ａ／Ｄ変換器等を含むことにより、電圧検出部４２１の機能を兼ね備えていてもよい。

上述の構成を有する電源装置１００ａは、いわゆるフォワードコンバータであり、端子Ａ及びＢから供給される所定電圧を（ＦＥＴ２１のデューティ比）×１／（トランス１０の巻数比）倍した電圧を端子Ｃ及びＤから出力する。以下では、電源装置１００ａの電圧変換動作について説明する。本実施形態１では、ＦＥＴ２１を所定の周期ＴｓでＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御する。

図２は、実施形態１に係る電源装置１００ａの定常状態における各部の波形の一例を示すタイミングチャートである。図２に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。ここでの負荷電流は、二次巻線１２からインダクタ６１に流れる負荷電流に対して、１／（トランス１０の巻数比）倍になっている。

図２に示すように、所定の周期Ｔｓを期間Ｄ１、Ｄ２、Ｄ３及びＤ４の４つの期間に区分する。期間Ｄ１はＦＥＴ２１のオン期間であり、ＦＥＴ２１はＤ１／Ｔｓで表されるデューティ比でオン／オフを繰り返す。但し、Ｄ１は期間Ｄ１の長さを表す。同様に、期間Ｄ３はＦＥＴ２２のオン期間であり、ＦＥＴ２２はＤ３／Ｔｓで表されるデューティ比でオン／オフを繰り返す。期間Ｄ２とＤ４は、ＦＥＴ２１及びＦＥＴ２２の両方がオフとなる期間、即ちデッドタイムである。

次に、各期間Ｄ１〜Ｄ４における電源装置１００ａの動作状態について、特にトランス電流の変化について、図２を参照しながら順に説明する。以下の図３〜図６では、電圧検出部４２１、制御回路４０、キャパシタ３３、及び端子Ｃ，Ｄの図示を省略する。

図３は、実施形態１に係る電源装置１００ａの期間Ｄ１での動作状態の一例を示す説明図である。期間Ｄ１においては、制御部４１の制御によってＦＥＴ２１がオンとなり、ＦＥＴ２２はオフとなる。この期間に、端子Ａ及びＢからトランス１０の一次巻線１１に所定電圧が印加されて二次巻線１２に一定の電圧が誘起し、ダイオード５１が導通してインダクタ６１に直線的に増加する負荷電流が流れる。一次巻線１１には、負荷電流及び励磁電流を足し合わせた電流が流れる。キャパシタ３２には、現在の周期Ｔｓに至る前に、ＦＥＴ２２のドレイン側を正とする電圧が充電されている。以下では、説明上、一次巻線１１の一端に対して他端の電位が高い場合を正の電圧とする。また、一次巻線１１の他端から一端に流れる電流を正の電流とする。

図２に示すように、期間Ｄ１の開始時点でトランス電流（後述する図６に破線で示す励磁電流が一次巻線１１に転流して流れ始める負の励磁電流に負荷電流を加えた電流）が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。但し、インダクタ６１のインダクタンスが十分に大きい場合、期間Ｄ１における負荷電流の増加量は無視できる。一次巻線１１及び二次巻線１２夫々に流れる負荷電流による磁束はお互いに打消し合うのに対し、励磁電流は磁束を作るので、トランス１０が磁気飽和するか否かは励磁電流の大きさが左右する。

図４は、実施形態１に係る電源装置１００ａの期間Ｄ２での動作状態の一例を示す説明図である。期間Ｄ２では、ＦＥＴ２１がオフとなる。ＦＥＴ２２はオフのままである。ＦＥＴ２１がオフとなってＦＥＴ２１に負荷電流及び励磁電流が流れなくなった後は、ＦＥＴ２２のボディダイオードに正の励磁電流が転流する。一方の二次巻線１２にダイオード５１を介して流れていた負荷電流は、ダイオード５２を介して流れるように転流する。

図２に示すように、期間Ｄ２の開始時点でトランス電流が立ち下がり、その後、ＦＥＴ２２のボディダイオードに転流した励磁電流が直線的に減少する。励磁電流が減少するのは、キャパシタ３２から一次巻線１１に負の電圧が印加されるためである。換言すれば、期間Ｄ１にトランス１０に蓄えられたエネルギーの一部が、期間Ｄ２に放出（リセット）されて、キャパシタ３２が充電される。

図５は、実施形態１に係る電源装置１００ａの期間Ｄ３での動作状態の一例を示す説明図である。期間Ｄ３では、ＦＥＴ２２がオンとなる。ＦＥＴ２１はオフのままである。期間Ｄ３では、ＦＥＴ２２のボディダイオードに流れていた励磁電流が、破線で示すようにチャネル領域を流れるようになり、励磁電流は依然として減少し続ける。その後、実線で示すように励磁電流の極性が正から負に反転した場合、キャパシタ３２が放電に転じる。

トランス１０の二次側の負荷電流は、依然としてダイオード５２を介して流れ続ける。期間Ｄ３の全期間を通じてキャパシタ３２から一次巻線１１に負の電圧が印加されるため、図２に示すように、励磁電流は、直線的に減少して期間Ｄ３の中程で極性が正から負に反転する。そして、期間Ｄ３の終了時点でトランス１０に蓄えられたエネルギーの放出が終了する。ここでのエネルギーの放出は、正の励磁電流が減少するか、又は負の励磁電流の絶対値が増加することと同意である。

図６は、実施形態１に係る電源装置１００ａの期間Ｄ４での動作状態の一例を示す説明図である。期間Ｄ４では、ＦＥＴ２２がオフとなる。ＦＥＴ２１はオフのままである。期間Ｄ３にてＦＥＴ２２のチャネル領域を流れていた励磁電流は、図６に破線で示すように二次巻線１２に転流する。転流した励磁電流は、ダイオード５２及び５１を介して還流する。期間Ｄ４において、二次巻線１２に印加される電圧がほぼゼロであるため、励磁電流は一定の大きさに維持される。トランス１０の二次側の負荷電流は、実線で示すように依然としてダイオード５２を介して流れ続ける。ダイオード５２に流れる負荷電流の一部は、破線で示す励磁電流と相殺される。

次に、電源装置１００ａのソフトスタートについて説明する。電源装置１００ａをソフトスタートさせる場合、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増することにより、突入電流を防止することができる。しかしながら、電源装置１００ａを最後に停止させてからキャパシタ３２が十分に放電する前にソフトスタートさせた場合は、特許文献１に解決課題として記載された問題が発生する可能性が高い。即ち、ソフトスタートに際し、図２に示すようにＦＥＴ２２をＦＥＴ２１と相補的にオン／オフする場合、トランス１０の一次巻線１１に印加される電圧と印加時間のＥＴ積にアンバランスが生じ、トランス１０が磁気飽和に至る虞がある。

そこで、本実施形態１では、ＦＥＴ２２をＦＥＴ２１と相補的にオン／オフせずに、デッドタイムの一方を通常より長くし、ソフトスタートにおけるＰＷＭ制御の進行に応じてデッドタイムを漸減させることとする。図７は、実施形態１に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図７に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＷＭ制御の１周期の長さを示す数値である。

図７に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ２及びＤ４に対応するデッドタイムを加えた長さは、第１周期から第４周期に推移するに連れて、例えば４から３、２及び１へと漸減する。

換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から２．５へと漸増（即ちデューティ比が増大）するのに応じて、各周期の２つのデッドタイムを加えた長さを例えば４から１へと漸減することにより、ＦＥＴ２２のオン期間の長さが例えば１から２．５へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＷＭ制御の１周期となるようにすることが好ましい。

図８は、実施形態１に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートである。図８に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。定常状態における各部の波形を示す図２の場合と比較して、図８では、Ｄ１期間が短縮されており、これに応じてＤ３期間も短縮されている。また、デッドタイムの１つであるＤ２期間が延長されている。以下、期間Ｄ１〜Ｄ４における電源装置１００ａの動作について説明する。

期間Ｄ１の開始時点で、図２及び３の場合と同様にトランス電流が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。期間Ｄ２の開始時点で、図２及び４の場合と同様に負荷電流が立ち下がる。その後、ＦＥＴ２２のボディダイオードに転流した励磁電流が直線的に減少し、トランス１０に蓄えられたエネルギーの一部が放出されて、キャパシタ３２が充電される。正の励磁電流の減少は、励磁電流の極性がまさに反転するときに停止する。

期間Ｄ３では、図５に実線で示す場合と同様に励磁電流がＦＥＴ２２のチャネル領域を流れるようになる。励磁電流は極性が反転して負の絶対値が直線的に増加し、この間にキャパシタ３２が放電する。そして、期間Ｄ３の終了時点でトランス１０に蓄えられたエネルギーの放出が終了する。期間Ｄ４では、図６の場合と同様に励磁電流が二次巻線１２に転流して一定の大きさに維持される。

キャパシタ３２が適当に充電されている場合、期間Ｄ１の長さと期間Ｄ３の長さとの比をキャパシタ３２の電圧に応じて設定することにより、期間Ｄ１にトランス１０に蓄えられるエネルギーが、期間Ｄ２及びＤ３夫々にて略半分ずつトランス１０から放出される。即ち、ＦＥＴ２１のデューティ比の漸増に比例してＦＥＴ２２のデューティ比を漸増することにより、トランス１０におけるエネルギーの蓄積と放出とがＰＷＭ制御の１周期毎にバランスよく相殺し、キャパシタ３２の電圧が略一定に保持される。

期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーの大きさは、キャパシタ３２の充電電圧に依存する。例えば、ソフトスタートの開始時にキャパシタ３２の電圧が比較的低い電圧であった場合、図８に示すように期間Ｄ２に励磁電流がゼロまで減少するが、期間Ｄ３に負の励磁電流が十分に流れない。この場合、期間Ｄ２におけるキャパシタ３２の充電量が、期間Ｄ３におけるキャパシタ３２の放電量より多くなり、キャパシタ３２の電圧が上昇する。また、期間Ｄ１にトランス１０に蓄えられるエネルギーの多くは、正の励磁電流に反映される。なお、ソフトスタートの開始から間もないうちは期間Ｄ１にトランス１０に蓄えられるエネルギーが小さいため、トランス１０が磁気飽和することはない。

その後、ＰＷＭ制御の１周期毎にキャパシタ３２の電圧が上昇するに連れて、期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーの増加率が、期間Ｄ３の長さの増加率よりも大きくなる。従って、期間Ｄ１の長さと期間Ｄ３の長さとの比を適当に保持した状態で期間Ｄ１の長さを漸増することにより、最終的に期間Ｄ１にトランス１０に蓄積されるエネルギーと期間Ｄ２及びＤ３にトランス１０から放出されるエネルギーとが相殺し、且つキャパシタ３２の電圧が定常時の電圧まで上昇するようになる。

このように、ソフトスタート時にデッドタイムを漸減してＦＥＴ２１及びＦＥＴ２２のオン期間、ひいてはデューティ比を漸増することにより、放電したキャパシタ３２を徐々に充電したり、適当に充電されたキャパシタ３２の電圧を維持したりすることができる。

以上のように本実施形態１によれば、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＦＥＴ２１と、一次巻線１１の一端及び端子Ａ間にキャパシタ３２を介して接続されたＦＥＴ２２とを時系列的に交互にオン／オフすることによって変換した電圧をトランス１０の二次側に出力する。オン／オフの制御を開始する際に、ＦＥＴ２１のデューティ比を目標のデューティ比に向けて漸増することによってソフトスタートさせる場合、ＦＥＴ２１のデューティ比の漸増に応じてデッドタイムの長さを漸減することにより、ＦＥＴ２２のデューティ比を漸増する。これにより、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のチャネル領域及びボディダイオードの導通期間中に放出（リセット）されるエネルギーとが、バランスよく相殺する。従って、ソフトスタートを行う場合であってもトランス１０の磁気飽和を抑制することが可能となる。

また、実施形態１によれば、ＦＥＴ２１の漸増するデューティ比と、ＦＥＴ２２の漸増するデューティ比とが、ＰＷＭ制御の１周期毎に一定の比率となるように制御する。この比率を適当に調整することにより、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のチャネル領域及びボディダイオードの導通期間中に放出されるエネルギーとが、好適に相殺するようになる。

更に、実施形態１によれば、ＦＥＴ２２のチャネル領域及びボディダイオードのオン期間がＦＥＴ２２の導通期間となる。従って、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでの間に比較的長いＤ２期間（デッドタイム）が存在する場合であっても、ＦＥＴ２１のオン期間中にトランス１０に蓄えられたエネルギーの一部を、オン期間の直後のデッドタイム中に放出することができる。

（実施形態２）
実施形態１は、Ｎチャネル型のＦＥＴ２２及びキャパシタ３２の直列回路を一次巻線１１の一端及び端子Ａ間に接続する形態であるのに対し、実施形態２は、Ｐチャネル型のＦＥＴ２３及びキャパシタ３２の直列回路を一次巻線１１の一端及び端子Ｂ間に接続する形態である。図９は、実施形態２に係る電源装置１００ｂの構成例を示すブロック図である。本実施形態２では、端子Ｂの電位が第１電位及び第２電位に相当する。

電源装置１００ｂは、ＦＥＴ２１と、一次巻線１１の一端及び端子Ｂ間に接続されたＦＥＴ２３（第２スイッチング素子に相当）及びキャパシタ３２の直列回路と、制御回路４０とを備える。ＦＥＴ２３は、ドレインがキャパシタ３２の一端に接続され、ソースが端子Ｂに接続され、ゲートが制御回路４０に接続されている。キャパシタ３２の他端は、一次巻線１１の一端に接続されている。ＦＥＴ２３は、両端に逆並列に接続されたボディダイオードを有する。アクティブクランプ回路を構成するＦＥＴ２３及びキャパシタ３２は、直列に接続する順序を入れ換えてもよい。

トランス１０の二次巻線１２は、一端にダイオード５２のアノード及び端子Ｄが接続され、他端にダイオード５１のアノードが接続されている。ダイオード５１及び５２のカソードは、インダクタ６１の一端に接続されている。トランス１０の二次側の構成は、実施形態１の図１に示すものと同じであってもよい。その他、実施の形態１に対応する箇所には同様の符号を付してその説明を省略する。

実施形態２に係る電源装置１００ｂの定常状態における各部の波形の一例を示すタイミングチャートは、実施形態１の図２に示すものと同じであるため、図示を省略する。実施形態２に係る電源装置１００ｂの期間Ｄ１及びＤ４夫々での動作状態の一例を示す説明図は、実施形態１の図３及び６に示すものと同様であるため、これらの図示を省略する。

図１０は、実施形態２に係る電源装置１００ｂの期間Ｄ２での動作状態の一例を示す説明図である。期間Ｄ２では、ＦＥＴ２１がオフとなる。ＦＥＴ２３は期間Ｄ１に引き続いてオフのままである。ＦＥＴ２１がオフとなってＦＥＴ２１に負荷電流及び励磁電流が流れなくなった後は、ＦＥＴ２３のボディダイオードに励磁電流が転流する。一方の二次巻線１２にダイオード５１を介して流れていた負荷電流は、ダイオード５２を介して流れるように転流する。

図１１は、実施形態２に係る電源装置１００ｂの期間Ｄ３での動作状態の一例を示す説明図である。期間Ｄ３では、ＦＥＴ２３がオンとなる。ＦＥＴ２１はオフのままである。期間Ｄ３では、ＦＥＴ２３のボディダイオードに流れていた励磁電流が、破線で示すようにチャネル領域を流れるようになり、励磁電流は依然として減少し続ける。その後、実線で示すように励磁電流の極性が反転した場合、キャパシタ３２が放電に転じる。トランス１０の二次側の負荷電流は、依然としてダイオード５２を介して流れ続ける。

以上のように本実施形態２によれば、トランス１０の一次巻線１１の一端及び端子Ｂ間に接続されたＮチャネル型のＦＥＴ２１と、一次巻線１１の一端及び端子Ｂ間にキャパシタ３２を介して接続されたＰチャネル型のＦＥＴ２３とを時系列的に交互にオン／オフすることによって変換した電圧をトランス１０の二次側に出力する。実施形態１と比較して、トランス１０の一次側ではＦＥＴ２３及びキャパシタ３２の直列回路の接続先の一方が端子Ａから端子Ｂに変わり、トランス１０の二次側ではダイオード５１の接続部位が異なっている。このような違いにもかかわらず、電源装置１００ｂは、期間Ｄ１〜Ｄ４における振る舞いが電源装置１００ａと同等であるため、実施形態１の場合と同一の効果を奏する。

（実施形態３）
実施形態１は、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでの間に比較的長いＤ２期間（デッドタイム）が存在する形態であるのに対し、実施形態３は、必要最小限のＤ２期間が存在する形態である。実施形態３に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

図１２は、実施形態３に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１２に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＷＭ制御の１周期の長さを示す数値である。

図１２に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第４周期に推移するに連れて、例えば１から１．５、２及び２．５へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第４周期に推移するに連れて、例えば４から３、２及び１へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。

換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から２．５へと漸増（即ちデューティ比が増大）するのに応じて、デッドタイムを４から１へと漸減することにより、ＦＥＴ２２のオン期間の長さが１から２．５へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＷＭ制御の１周期となるようにすることが好ましい。

図１３は、実施形態３に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートである。図１３に示す３つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段から順にＦＥＴ２１のオン／オフ状態、ＦＥＴ２２のオン／オフ状態、及び一次巻線１１に流れるトランス電流（負荷電流＋励磁電流）を模式的に示す。デッドタイムの１つであるＤ２期間の長さは、例えば１ｍｓ以下であり、図１３では省略する。以下、期間Ｄ１、Ｄ３及びＤ４夫々における電源装置１００ａの動作について説明する。

期間Ｄ１の開始時点で、ＦＥＴ２１がオンとなってトランス電流が立ち上がり、その後、負荷電流及び励磁電流が共に直線的に増加する。不図示の期間Ｄ２にＦＥＴ２１がオフとなって負荷電流が立ち下がる。期間Ｄ３にＦＥＴ２２がオンとなってチャネル領域に流れる励磁電流が直線的に減少し、トランス１０に蓄えられたエネルギーが放出される。この間に、キャパシタ３２は、励磁電流がゼロとなるまで充電され、負の励磁電流が流れる間に放電する。

本実施形態３では、上述の説明から明らかなように、ＦＥＴ２２に代えて逆並列に接続されたダイオードを有しないスイッチング素子を用いた場合であっても、期間Ｄ３を通じて減少する励磁電流を流すことができる。また、ＦＥＴ２１のオン期間とＦＥＴ２２のオン期間とが実質的に連続しているため、ＦＥＴ２１及び２２のオン／オフ制御が容易である。更に、本実施形態３では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、以下の式（１）が成立するように制御する。

（端子Ａ，Ｂ間に印加される電圧（Ｖｉｎ））×（ＦＥＴ２１のオン時間（Ｔｎ１））
＝（キャパシタ３２の電圧（Ｖｃ））×（ＦＥＴ２２のオン時間（Ｔｎ２））・・（１）

以下では、上述した制御回路４０の動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、不図示のＲＯＭに予め格納されているコンピュータプログラムに従って不図示のＣＰＵ（以下、単にＣＰＵという）により実行される。図１４は、実施形態３に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１４の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＷＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＷＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。周期及びオン時間夫々は、不図示のタイマ１及びタイマ２を用いて計時する。

図１４の処理が起動された場合、ＣＰＵは、ＰＷＭ制御の周期Ｔｓに目標のデューティ比を乗じてＦＥＴ２１の目標のオン時間（Ｔｎ０）を算出し（Ｓ１１）、算出したＴｎ０をＮで除してオン時間の増分であるΔＴを算出する（Ｓ１２）。次いで、ＣＰＵは、ＦＥＴ２１のオン時間（Ｔｎ１）の初期値をα＋ΔＴとし（Ｓ１３）、周期カウンタｎに初期値として１を代入する（Ｓ１４）。αは任意の実数である。

その後、ＣＰＵは、タイマ１を用いて周期Ｔｓの計時を開始する（Ｓ１５）。ＣＰＵは、タイマ２を用いてＦＥＴ２１のオン時間（Ｔｎ１）の計時を開始し（Ｓ１６）、ＦＥＴ２１をオンする（Ｓ１７）。これにより、期間Ｄ１が開始する。次いで、ＣＰＵは、Ｔｎ１が経過したか否かを判定し（Ｓ１８）、経過していない場合（Ｓ１８：ＮＯ）、Ｔｎ１が経過するまで待機する。Ｔｎ１が経過した場合（Ｓ１８：ＹＥＳ）、ＣＰＵは、ＦＥＴ２１をオフする（Ｓ１９）。これにより、期間Ｄ１が終了する。

その後、ＣＰＵは、電圧検出部４２１からキャパシタ３２の電圧（Ｖｃ）を取得し（Ｓ２１）、式（１）よりＶｉｎ×Ｔｎ１／ＶｃをＦＥＴ２２のオン時間（Ｔｎ２）として算出する（Ｓ２２）。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ２２では、Ｔｎ２がＴｎ１に略比例するように算出される。次いで、ＣＰＵは、タイマ２を用いてＦＥＴ２２のオン時間（Ｔｎ２）の計時を開始すると共に（Ｓ２３）、ＦＥＴ２２をオンする（Ｓ２４）。これにより、期間Ｄ３が開始する。

なお、ステップＳ１９からステップＳ２４までの間に数百ｎｓが経過しない場合は、必要最小限のデッドタイムを確保するために、ステップＳ２４の前に待機時間の調整を行うステップを挿入してもよい。

その後、ＣＰＵは、Ｔｎ２が経過したか否かを判定し（Ｓ２５）、経過していない場合（Ｓ２５：ＮＯ）、Ｔｎ２が経過するまで待機する。Ｔｎ２が経過した場合（Ｓ２５：ＹＥＳ）、ＣＰＵは、ＦＥＴ２２をオフする（Ｓ２６）。これにより、期間Ｄ３が終了する。次いで、ＣＰＵは、タイマ１が計時する１周期が経過したか否かを判定し（Ｓ２７）、経過していない場合（Ｓ２７：ＮＯ）、１周期が経過するまで待機する。

１周期が経過した場合（Ｓ２７：ＹＥＳ）、ＣＰＵは、Ｔｎ１にΔＴを加算してＦＥＴ２１のオン時間（Ｔｎ１）が増加するように更新する（Ｓ２８）。ＣＰＵは、周期カウンタ（ｎ）を１だけインクリメントした（Ｓ２９）後に、ｎがＮ＋１になったか否かを判定する（Ｓ３０）。ｎがＮ＋１になっていない場合（Ｓ３０：ＮＯ）、ＣＰＵは、次の周期のＰＷＭ制御を行うためにステップＳ１５に処理を移す。一方、ｎがＮ＋１になった場合（Ｓ３０：ＹＥＳ）、ＣＰＵは、ソフトスタートが完了したものとして図１４の処理を終了する。

図１４に示す各ステップのうち、ステップＳ１７〜Ｓ１９及びステップＳ２４〜Ｓ２６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ２１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ２８は、ＦＥＴ２１のオフ時間を漸減することによってデューティ比を漸増するステップに相当し、漸増部４３のソフトウェア機能を実現するためのものである。ステップＳ２２は、ＦＥＴ２２のデューティ比を漸増するステップ、即ちデッドタイムを漸減するステップに相当し、漸減部４４のソフトウェア機能を実現するためのものである。

図１４に示すフローチャートにあっては、ＰＷＭ制御の１周期毎にキャパシタ３２の電圧を取得したが、キャパシタ３２に既に適当な電圧が充電されていることが把握される場合は、例えばステップＳ１１からＳ１４の間で一度だけキャパシタ３２の電圧を取得してもよい。

以上のように本実施形態３によれば、ＰＷＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。実施形態１と比較して、ＦＥＴ２１がオフしてからＦＥＴ２２がオンするまでのデッドタイムを必要最小限にし、ソフトスタート時にＦＥＴ２２がオフしてから次の周期が開始するまでのデッドタイムを漸減する点が異なる。このような違いにもかかわらず、実施形態３に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１の場合と同等であるため、実施形態１と同様の効果を奏する。

また、実施形態３によれば、ＦＥＴ２１のオン期間中の一次巻線１１のＥＴ積と、ＦＥＴ２２のオン期間中の一次巻線１１のＥＴ積とを一致させる。従って、ＦＥＴ２１のオン期間中にトランス１０に蓄えられるエネルギーと、ＦＥＴ２２のオン期間を含む導通期間中に放出されるエネルギーとがより好適に相殺するようになる。

更に、実施形態３によれば、キャパシタ３２の両端電圧を取得することにより、キャパシタ３２の電圧がＰＷＭ制御の１周期毎に変化する場合であっても、ＦＥＴ２１のオン期間中の一次巻線１１のＥＴ積と、ＦＥＴ２２のオン期間を含む導通期間中の一次巻線１１のＥＴ積とを一致させることができる。

（実施形態４）
実施形態１及び３が、ＦＥＴ２１をＰＷＭ制御する形態であるのに対し、実施形態４は、ＦＥＴ２１をＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）制御する形態である。実施形態４に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

図１５は、実施形態４に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１５に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＦＭ制御の１周期の長さを示す数値である。ここでは、ＦＥＴ２１のオン期間の長さを一定にしてオフ期間の長さを制御する。

図１５に示すように、ＦＥＴ２１のオフ期間の長さは、第１周期から第４周期に推移するに連れて、例えば６から５、４及び３へと漸減する。これに比例して、ＦＥＴ２２のオフ期間の長さは、第１周期から第４周期に推移するに連れて、例えば６から５、４及び３へと漸減する。ＦＥＴ２１及びＦＥＴ２２のオフ期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第４周期に推移するに連れて、例えば５から４、３及び２へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。

換言すれば、ＦＥＴ２１のオフ期間の長さを例えば６から３へと漸減（即ちデューティ比が増大）するのに応じて、デッドタイムを５から２へと漸減することにより、ＦＥＴ２２のオフ期間の長さが６から３へと漸減（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオフ期間の長さが目標のオフ時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＦＭ制御の目標の周期となるようにすることが好ましい。

実施形態４に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートは、実施形態３の図１３に示すものと同様であるため、タイミングチャートの図示及びその説明を省略する。本実施形態４では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、上述の式（１）が成立するように制御する。

図１６は、実施形態４に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１６の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＦＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＦＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。ＦＥＴ２１の固定されたオン時間をＴｎ１とする。ＦＥＴ２１のオフ時間の１周期あたりの減少分をΔＴとする。実施形態３の図１４に示すフローチャートと処理内容が同様のステップは、説明を簡略化する。

図１６の処理が起動された場合、ＣＰＵは、ＦＥＴ２１のオン時間（Ｔｎ１）を目標のデューティで除した結果からＴｎ１を減じてＦＥＴ２１の目標のオフ時間（Ｔｆ０）を算出し（Ｓ４１）、算出したＴｆ０にΔＴをＮ倍した値を加えてＦＥＴ２１のオフ時間（Ｔｆ１）の初期値を算出する（Ｓ４３）。そして、ＣＰＵは、周期カウンタｎに初期値として１を代入する（Ｓ４４）。

以下のステップＳ４６からＳ６０までのうち、Ｓ４６からＳ４９まで、ステップＳ５１からＳ５６まで、及びステップＳ５９からＳ６０までの処理内容は、実施形態３の図１４に示すステップＳ１６からＳ１９まで、ステップＳ２１からＳ２６まで、及びステップＳ２９からＳ３０までと同一である。図１６に追加されたステップＳ５０では、タイマ１を用いてＦＥＴ２１のオフ時間（Ｔｆ１）の計時を開始する。図１４のステップＳ２７及び２８では１周期の経過を判定して経過したときにＦＥＴ２１のオン時間（Ｔｎ１）にΔＴを加えるのに対し、図１６のステップＳ５７及び５８ではＴｆ１の経過を判定して経過したときにＦＥＴ２１のオフ時間（Ｔｆ１）からΔＴを減じる点が異なる。

ステップＳ４６からＳ４９までの処理によって、長さが一定の期間Ｄ１が開始及び終了する。ステップＳ５１からＳ５６までの処理によって期間Ｄ３が開始及び終了する。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ５２で算出されるＴｎ２は略一定となる。ステップＳ５７の処理中に期間Ｄ４が開始及び終了する。

図１６に示す各ステップのうち、ステップＳ４７〜Ｓ４９及びステップＳ５４〜Ｓ５６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ５１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ５８は、ＦＥＴ２１のオフ時間を漸減することによってデューティ比を漸増するステップ、及びデッドタイムを漸減するステップに相当し、漸増部４３及び漸減部４４のソフトウェア機能を実現するためのものである。

以上のように本実施形態４によれば、ＰＦＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。ＰＷＭ制御を行う実施形態３と比較して、ＦＥＴ２１のオン時間が一定のＰＦＭ制御を行う点が異なる。このような違いにもかかわらず、実施形態４に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１及び３の場合と同等であるため、実施形態１及び３と同様の効果を奏する。

（実施形態５）
実施形態４が、オン時間を一定にしたＰＦＭ制御を行う形態であるのに対し、実施形態５は、オフ時間を一定にしたＰＦＭ制御を行う形態である。実施形態５に係る電源装置１００ａの構成例は実施形態１の場合と同様であるため、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。

図１７は、実施形態５に係る電源装置１００ａのソフトスタート時におけるＦＥＴ２１及び２２の状態変化の一例を示すタイミングチャートである。図１７に示す２つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてある。図の上段にＦＥＴ２１のオン／オフ状態を示し、下段にＦＥＴ２２のオン／オフ状態を示す。図中の横軸上の数字は、ＰＦＭ制御の１周期の長さを示す数値である。ここでは、ＦＥＴ２１のオフ期間の長さを一定にしてオン期間の長さを制御する。

図１７に示すように、ＦＥＴ２１のオン期間の長さは、第１周期から第３周期に推移するに連れて、例えば１から２及び３へと漸増する。これに比例して、ＦＥＴ２２のオン期間の長さは、第１周期から第３周期に推移するに連れて、例えば１から２及び３へと漸増する。ＦＥＴ２１及びＦＥＴ２２のオン期間の長さの比は１対１に限定しない。一方、期間Ｄ４に対応するデッドタイムの長さは、第１周期から第３周期に推移するに連れて、例えば４から３及び２へと漸減する。期間Ｄ２に対応するデッドタイムの長さはここでは無視する。

換言すれば、ＦＥＴ２１のオン期間の長さを例えば１から３へと漸増（即ちデューティ比が増大）するのに応じて、デッドタイムを４から２へと漸減することにより、ＦＥＴ２２のオン期間の長さが１から３へと漸増（即ちデューティ比が漸増）する。実際には、ソフトスタートが終了してＦＥＴ２１のオン期間の長さが目標のオン時間となったときに、ＦＥＴ２１及び２２のオン期間の長さに必要最小限のデッドタイムを加えた長さがＰＦＭ制御の目標の周期となるようにすることが好ましい。

実施形態５に係る電源装置１００ａのソフトスタート時における各部の波形の一例を示すタイミングチャートは、実施形態３の図１３に示すものと同様であるため、タイミングチャートの図示及びその説明を省略する。本実施形態５では、ＦＥＴ２１及び２２夫々のオン期間中に一次巻線１１に印加される電圧と印加時間のＥＴ積を等しくすべく、上述の式（１）が成立するように制御する。

図１８は、実施形態５に係る電源装置１００ａのソフトスタートを制御するＣＰＵの処理手順を示すフローチャートである。図１８の処理は、電源装置１００ａをソフトスタートする場合に起動される。図中のｎはＰＦＭ制御の周期カウンタであり、Ｎはソフトスタート中のＰＦＭ制御の周期数である。端子Ａ及びＢ間に印加される所定電圧をＶｉｎとする。ＦＥＴ２１の固定されたオフ時間をＴｆ１とする。ＰＦＭ制御における目標のデューティをＤｔとする。実施形態４の図１６に示すフローチャートと処理内容が同様のステップは、説明を簡略化する。

図１８の処理が起動された場合、ＣＰＵは、ＦＥＴ２１のオフ時間（Ｔｆ１）にＤｔ／（１−Ｄｔ）を乗じてＦＥＴ２１の目標のオン時間（Ｔｎ０）を算出し（Ｓ７１）、算出したＴｎ０をＮで除してオン時間の増分であるΔＴを算出する（Ｓ７２）。次いで、ＣＰＵは、算出したＴｎ０にΔＴをＮ倍した値を加えてＦＥＴ２１のオン時間（Ｔｎ１）の初期値を算出する（Ｓ７３）。そして、ＣＰＵは、周期カウンタｎに初期値として１を代入する（Ｓ７４）。

以下のステップＳ７６からＳ９０までのうち、Ｓ７６からＳ８７まで、及びステップＳ８９からＳ９０までの処理内容は、実施形態４の図１６に示すステップＳ４６からＳ８７まで、及びステップＳ５９からＳ６０までと同一である。図１６のステップＳ５８ではＴｆ１からΔＴを減じてＴｆ１を更新するのに対し、図１８のステップＳ８８ではＴｎ１にΔＴを加えてＴｎ１を更新する点が異なる。

ステップＳ７６からＳ７９までの処理によって期間Ｄ１が開始及び終了する。ステップＳ８１からＳ８６までの処理によって期間Ｄ３が開始及び終了する。例えばキャパシタ３２が適当に充電されてＶｃの変動が比較的小さい場合、ステップＳ８２では、Ｔｎ２がＴｎ１に略比例するように算出される。ステップＳ８７の処理中に期間Ｄ４が開始及び終了する。

図１８に示す各ステップのうち、ステップＳ７７〜Ｓ７９及びステップＳ８４〜Ｓ８６は、ＦＥＴ２１及び２２をオン／オフする制御部４１のソフトウェア機能を実現するためのステップである。ステップＳ８１は、電圧取得部４２のソフトウェア機能を実現するためのステップである。ステップＳ８８は、ＦＥＴ２１のデューティ比を漸増するステップに相当し、漸増部４３のソフトウェア機能を実現するためのものである。ステップＳ８２は、ＦＥＴ２２のデューティ比を漸増するステップ、即ちデッドタイムを漸減するステップに相当し、漸減部４４のソフトウェア機能を実現するためのものである。

以上のように本実施形態５によれば、ＰＦＭ制御によるソフトスタートを開始する場合、ＣＰＵが、ＦＥＴ２１のデューティ比を漸増するステップと、デッドタイムを漸減するステップとを実行する。オン期間が一定のＰＦＭ制御を行う実施形態４と比較して、オフ期間が一定のＰＦＭ制御を行う点が異なる。このような違いにもかかわらず、実施形態５に係る電源装置１００ａは、期間Ｄ１、Ｄ３及びＤ４における振る舞いが実施形態１及び４の場合と同等であるため、実施形態１及び４と同様の効果を奏する。

１００ａ、１００ｂ 電源装置
１０ トランス
１１ 一次巻線
１２ 二次巻線
２１、２２、２３ ＦＥＴ
３２、３３ キャパシタ
４０ 制御回路
４１ 制御部
４２ 電圧取得部
４２１ 電圧検出部
４３ 漸増部
４４ 漸減部
５１、５２ ダイオード
６１ インダクタ
Ａ、Ｂ、Ｃ、Ｄ 端子

Claims (9)

1. 変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路と、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する制御部とを備える電源装置であって、
   前記制御部がオン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増する漸増部と、
   該漸増部が漸増させるデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減する漸減部と
   を備える電源装置。
2. 前記第２電位は、前記一次巻線の他端の電位である請求項１に記載の電源装置。
3. 前記第２電位は、前記第１電位と同電位である請求項１に記載の電源装置。
4. 前記漸減部は、前記漸増部が漸増するデューティ比に比例して前記第２スイッチング素子のデューティ比が漸増するように前記デッドタイムを漸減する請求項１から請求項３の何れか１項に記載の電源装置。
5. 前記漸減部は、前記第１スイッチング素子のオン期間及び該オン期間に前記一次巻線に印加される電圧のＥＴ積と、前記第２スイッチング素子のオン期間を含む導通期間及び該導通期間に前記一次巻線に印加される電圧のＥＴ積とが一致するように、前記デッドタイムを漸減する請求項１から請求項４の何れか１項に記載の電源装置。
6. 前記キャパシタの両端電圧を取得する電圧取得部を更に備える請求項５に記載の電源装置。
7. 前記第２スイッチング素子は、両端に逆並列に接続されたダイオードを有する請求項１から請求項６の何れか１項に記載の電源装置。
8. 変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置の制御方法であって、
   前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、
   漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップと
   を含む電源装置の制御方法。
9. 変成器と、該変成器の一次巻線の一端及び第１電位間に接続された第１スイッチング素子と、前記一次巻線の一端及び第２電位間に接続された第２スイッチング素子及びキャパシタの直列回路とを備え、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフを時系列的に制御する電源装置をコンピュータに制御させるためのコンピュータプログラムであって、
   コンピュータに、
   前記オン／オフの制御を開始する場合、前記第１スイッチング素子のデューティ比を目標のデューティ比に向けて漸増するステップと、
   漸増するデューティ比に応じて、前記第１スイッチング素子及び前記第２スイッチング素子を共にオフすべきデッドタイムを漸減するステップと
   を実行させるコンピュータプログラム。

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