JPWO2017026127A1 - 導体とその製造方法、及びそれを用いた積層回路及び積層配線部材 - Google Patents

導体とその製造方法、及びそれを用いた積層回路及び積層配線部材 Download PDF

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Abstract

第１導電部材（２２）と第２導電部材（６）の間に介在する絶縁膜（４）を貫いて、前記第１導電部材と前記第２導電部材の間を電気的に接続するための導体（３）であって、前記導体の形状が山形であり、前記導体の高さと、前記導体の底面の長軸長の比である、高さ／底面の長軸長が、０．０５以上０．５以下で、かつ、前記導体の高さが前記絶縁膜の厚みの１．１倍以上８倍以下である導体。

Description

本発明は、導体とその製造方法、及びそれを用いた積層回路及び積層配線部材に関する。
近年、プラスチック基板上に低コストプロセスで複数の有機薄膜トランジスタを備えるトランジスタアレイを形成し、電子ペーパー、液晶ディスプレイなどのバックプレーンとして応用することが検討されている。この有機薄膜トランジスタの製造方法では、従来のシリコン薄膜トランジスタと差別化するために、真空プロセスやフォトリソグラフィー技術を行うことなく、印刷プロセスのみで各構成要素をパターン形成し、低コスト化することが強く望まれている。
そして、このような背景から、トランジスタアレイと配線パターンなどとの導体同士を電気的に接続するためのヴィアを、印刷法を用いて形成する方法が検討されている。例えば、基板上に設けられた配線パターンを覆う状態で、基板上に絶縁膜を形成した後、インクジェット法により絶縁膜を溶かす溶媒を配線パターン上の絶縁膜に向けて飛ばす工程と、乾燥工程とを繰り返すことで、配線パターンに達するヴィアホールを形成し、このヴィアホールを導電材料で埋め込む方法が提案されている（例えば、特許文献１参照）。また、基板上に設けられた配線パターン上に設けられたビアポストに対して、ビアポスト位置にマスクを設けたスクリーン版で印刷する方法が提案されている（例えば、特許文献２参照）。
特開２０１２−２０４６５８号公報 特開２００６−２９５１１６号公報
しかし、特許文献１に記載された方法では、確実にヴィアホールを形成するために、絶縁膜の同一箇所に何度も溶媒を飛ばす工程を行うとともに、上記工程と乾燥工程を繰り返すため、時間を要するという問題がある。また、この方法により形成されるヴィアの径は、上記溶媒の体積及び吐出回数である程度の制御は可能であるものの、ヴィア径を精度よく制御することは難しいという問題がある。
また、特許文献２に記載された方法では、スクリーン版とビアポストの位置ずれが生じるという問題がある。
そこで、本発明は、間に絶縁膜が介在する電極同士を電気的に接続する新規な形状の導体及びその製造方法、並びにそのような導体を含む積層回路及び積層配線部材を提供することを目的とする。
本発明によれば、以下の導体及びその製造方法などが提供される。
１．第１導電部材と第２導電部材の間に介在する絶縁膜を貫いて、前記第１導電部材と前記第２導電部材の間を電気的に接続するための導体であって、
前記導体の形状が山形であり、前記導体の高さと、前記導体の底面の長軸長の比である、高さ／底面の長軸長が、０．０５以上０．５以下で、かつ、
前記導体の高さが前記絶縁膜の厚みの１．１倍以上８倍以下である導体。
２．前記高さ／底面の長軸長が、０．０５以上０．２以下である１記載の導体。
３．前記導体の底面の長軸長が１０μｍ以上１００μｍ以下である１又は２記載の導体。
４．前記導体が、金、銀及び銅から選択される少なくとも１以上を含む１〜３のいずれか記載の導体。
５．前記導体が、フッ素原子と硫黄原子を含む１〜４のいずれか記載の導体。
６．前記絶縁膜上の第２導電部材の厚みが、０．５μｍ以上５０μｍ以下で、
前記導体の山形の頂点上の第２導電部材の厚みと、前記絶縁膜上の第２導電部材の厚みの比である、導体の頂点上の第２導電部材の厚み／絶縁膜上の第２導電部材の厚みが、０．２から０．９である１〜５のいずれか記載の導体。
７．導体含有インクを用いてインクジェット法でプリントして形成する１〜６のいずれか記載の導体の製造方法。
８．１〜６のいずれか記載の導体を有する積層回路。
９．１〜６のいずれか記載の導体を有する積層配線部材。
１０．９記載の積層配線部材を備える電子機器。
１１．液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタ、自動車、ロボット、発光ダイオード照明又はウェアラブルデバイスである１０記載の電子機器。
本発明によれば、間に絶縁膜が介在する電極同士を電気的に接続する新規な形状の導体及びその製造方法、並びにそのような導体を含む積層回路及び積層配線部材が提供できる。
図１Ａ〜１Ｅは、本実施形態の積層配線部材の製造方法を示す工程図である。
図２Ａ，２Ｂは、本実施形態における導体組成物インクと塗布位置について説明する説明図である。
図３Ａ〜３Ｃは、本実施形態における接続部材の縦断面形状について説明する説明図である。
図４は、本実施形態における接続部材について説明する説明図である。
図５は、本実施形態における絶縁層について説明する説明図である。
図６Ａ〜６Ｄは、本実施形態の半導体素子の製造方法を示す工程図である。
図７Ａ〜７Ｃは、本実施形態の半導体素子の製造方法の他の例を示す工程図である。
図８Ａ〜８Ｅは、本実施形態の半導体素子の製造方法の他の例を示す工程図である。
図９は、本実施形態により製造される半導体素子を示す概略断面図である。
図１０は、本実施形態における第２導電部材について説明する説明図である。
本発明の導体は、第１導電部材（第１電極ともいう。）と第２導電部材（第２電極ともいう。）の間に介在する絶縁膜を貫いて第１導電部材と第２導電部材の間を電気的に接続する。導体の形状は、山形形状であり、導体の高さと底面の長軸長の比である、高さ／底面の長軸長は、０．０５以上０．５以下である。さらに、導体の高さは、絶縁膜の厚みの１．１倍以上８倍以下である。第１および第２導電部材として電極、回路配線、アースなどが挙げられる。
導体の形状を上記とすることで、絶縁膜を導体上に塗布して形成する際、この導体表面に絶縁膜が塗れなくなる。さらに、絶縁膜の厚みより高い導体の表面が露出し、次に形成する第２導電部材との接続が可能となる。
また、本発明の積層配線部材は、上記導体を備える。例えば、積層配線部材は、基材上に、第１導電部材と第２導電部材と、これら第１導電部材及び第２導電部材の間に介在する絶縁膜と、絶縁膜を貫いて第１導電部材及び第２導電部材の間を電気的に接続する上記導体を有する。
さらに、本発明の導体は、インクジェット印刷法、フレキソ印刷法、孔版印刷法で形成できる。具体的には、第１導電部材上に、導体含有インクを用いて前記印刷法で、高さ／底面の長軸長が、０．０５以上０．５以下の山形形状の導体を形成し、さらに、第１導電部材の上に、導体の高さの１／８〜１／１．１の厚さで、絶縁膜を形成し、絶縁膜と導体の上に、第２導電部材を形成し、導体が第１導電部材と第２導電部材の間を電気的に接続する。
以下、この発明の好適な実施の形態の一つである一実施形態を、図面などを参照しながら詳細に説明する。なお、各図においては、本発明の内容を理解しやすくするために適宜各構成の形状などを誇張して示している。
また、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
＜積層配線部材の製造方法＞
まず、本実施形態の積層配線部材の製造方法について説明する。この説明において、本発明の導体の製造方法について説明する。
本実施形態の積層配線部材の製造方法は、以下説明する第１工程（接続部材（導体）形成工程）と、第２工程（絶縁層（絶縁膜）形成工程）と、第３工程（第２電極（導電部材）形成工程）と、を備える方法である。
図１Ａ〜図１Ｅは、本実施形態の積層配線部材の製造方法を示す工程図である。
本実施形態の積層配線部材の製造方法においては、まず図１Ａに示すように、基材２１及び基材２１上に形成された第１電極２２を有する配線部材２を準備する。次に、導電性材料、撥液剤及び溶媒を含む導体組成物インクを第１電極２２上にパターン状に塗布して焼成することにより、図１Ｂに示すように、第１電極２２と導通し撥液性を有する接続部材３を形成する（接続部材形成工程）。次に、図１Ｃに示すように、接続部材３が形成された配線部材２上に樹脂組成物の塗膜４Ａを形成する。次に、樹脂組成物の塗膜４Ａを硬化させることにより、図１Ｄに示すように、接続部材３がヴィアポストとして機能し、接続部材３以外の部分に絶縁層４を形成する（絶縁層形成工程）。次に、図１Ｅに示すように、ヴィアポストとして機能する接続部材３と導通するように、絶縁層４上に第２電極６を形成する（第２電極形成工程）。以上により積層配線部材１を製造することができる。
本実施形態によれば、撥液性を有する接続部材３を形成する接続部材形成工程及び絶縁層４を形成する絶縁層形成工程を備えることにより、ヴィアポストを有する絶縁層を簡単な方法で形成することができる。
より具体的には、本実施形態においては、接続部材形成工程により、撥液性を有する所定形状の接続部材３を形成することができることから、絶縁層形成工程で配線部材２上に樹脂組成物を塗布した場合に、接続部材３の表面において樹脂組成物が塗れないようにできる。よって、接続部材３が覆われないように、樹脂組成物の塗膜４Ａを形成することができ、この塗膜４Ａを硬化させることにより、ヴィアポストとして機能する接続部材３を有する絶縁層４を形成することができる。
よって、本実施形態においては、フォトリソグラフィ法などを用いる従来の方法に比べてより簡便な方法でヴィアポストを有する絶縁層４を形成することができる。
また、少ない工程でヴィアポストを有する絶縁層を形成する方法としては、例えば、スクリーン印刷法でコンタクトホールを有する絶縁層を印刷する方法を用いることも検討されているが、絶縁層の薄膜化が難しく、またコンタクトホールの微細化が困難である。
その他に樹脂組成物をパターニング可能な塗布法として、インクジェット印刷法やグラビアオフセット印刷法などが挙げられるが、樹脂組成物の表面張力が小さい場合には、良好なパターニングを行うことができない。
一方で、本実施形態においては、樹脂組成物の塗膜４Ａをパターニングする必要がなく、樹脂組成物を配線部材２上の全面に塗布できるため、平坦性が良好な絶縁層４を形成することができる。
［第１工程：接続部材形成工程］
接続部材形成工程においては、図１Ａに示すように、基材２１及び基材２１上に形成された第１電極２２を有する配線部材２を準備する。そして、導電性材料、シリコンを含まない撥液剤及び溶媒を含む導体組成物インクを第１電極２２上にパターン状に塗布して焼成することにより、第１電極２２と導通し、撥液性を有し、かつヴィアポストとして機能する接続部材３を形成する（図１Ｂ参照）。
（配線部材）
配線部材２は、基材２１と、第１電極２２とを有するものである。
基材２１は、第１電極２２を支持するものである。また、基材２１は、通常、耐熱性を有するものである。基材２１の耐熱性としては、積層配線部材の製造工程における加熱に対して変形などを生じない程度であれば特に限定されない。
基材２１としては所定の自己支持性を備えるものであれば特に限定されるものではなく、本実施形態により製造される積層配線部材１の用途などに応じて任意の機能を有する基材２１を用いることができる。
基材２１としては、ガラス基材などの可撓性を有さないリジット基材、及び、プラスチック樹脂からなるフィルムなどの可撓性を有するフレキシブル基材が挙げられる。プラスチック樹脂としては、例えば、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリカーボネート（ＰＣ）、ポリフェニレンサルファイド（ＰＰＳ）及びポリエーテルイミド（ＰＥＩ）などが挙げられる。
また、基材２１は、単層であってもよく、積層体であってもよい。基材２１が積層体である場合は、例えば、基材２１上に形成された硬化性樹脂を含む平坦化層などを有していてもよい。また、基材２１上に形成されたバリア層を有していてもよい。
基材２１が透明性を有する場合、可視光領域における透過率は８０％以上であることが好ましい。ここで、透過率は、ＪＩＳ Ｋ７３６１−１（プラスチック−透明材料の全光透過率の試験方法）により測定することができる。
第１電極２２は、基材２１上に形成されるものである。第１電極２２は基材２１上に形成されていればよく、基材２１上に直接形成されていてもよく、基材２１上に他の層を介して形成されていてもよい。
また、第１電極２２は、通常、基材２１上にパターン状に形成されるものである。第１電極２２の平面視形状としては、本実施形態の製造方法により製造される積層配線部材１の種類に応じて適宜選択することができる。第１電極２２の平面視形状としては、例えば、ライン形状や電極パッドに用いられるパッド形状などが挙げられる。
第１電極２２に用いられる材料としては、所望の導電性を有していれば特に限定されず、例えば、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｃｒ、Ｎｂ、Ｈｆ、Ｍｏ、Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｍｏ−Ｔａ合金、Ａｇ合金、Ｃｕ合金、Ａｌ合金などの金属材料や、ＩＴＯ（酸化インジウムスズ）、酸化インジウム亜鉛などの透明導電性無機材料などの導電性無機材料や、ＰＥＤＯＴ／ＰＳＳ（ポリエチレンジオキシチオフェン／ポリスチレンスルホン酸）などの導電性有機材料を用いることができる。また、導電性微粒子を含む導電性ペーストを用いることもできる。なお、導電性微粒子については、後述する導体組成物インクで用いる導電性微粒子を適宜選択して用いることができる。また、導電性ペーストに用いられる他の成分については、一般的なものと同様とすることができ、例えば後述する導体組成物インクで用いる溶媒、任意の成分などを適宜選択して用いることができる。
第１電極２２の厚みとしては、所望の導電性を有することができれば特に限定されないが、例えば、３０ｎｍ以上５０００ｎｍ以下であることが好ましく、５０ｎｍ以上２０００ｎｍ以下であることがより好ましく、１００ｎｍ以上２０００ｎｍ以下であることが特に好ましい。
第１電極２２の厚みが厚すぎると、第１電極２２による段差が大きくなるため、絶縁層を良好に形成することが困難となる可能性があるからである。また、第１電極２２の厚みが薄すぎると良好な導電性を示すことが困難となる可能性があるからである。
本実施形態において、「厚み」は、一般的な測定方法によって得られる厚みをいう。厚みの測定方法としては、例えば、触針で表面をなぞり凹凸を検出することによって厚みを算出する触針式の方法や、透過型電子顕微鏡（ＴＥＭ）、走査型電子顕微鏡（ＳＥＭ）などによる観察像を測定する方法、分光反射スペクトルに基づいて厚みを算出する光学式の方法などが挙げられる。なお、厚みとして、対象となる構成の複数箇所における厚み測定結果の平均値が用いられてもよい。
第１電極２２の表面の表面エネルギーは、通常２０から６０ｍＮ／ｍ、好ましくは２５から３５ｍＮ／ｍである。具体的な方法としては、電極表面の温度を４０℃以上１６０℃以下に上げることや、通電上問題が生じないように、電極表面をフッ素を含むもしくは、親油性の表面修飾剤で処理することなどが挙げられる。このような表面エネルギーにすることで、本発明の導体をインクジェット印刷する場合に、第１電極２２に着弾する液滴のピニングが生じず、溶媒乾燥とともに着弾液滴の底面積の減少を促し、適切なアスペクトを有する導体形状を形成することが容易となる。
上記表面エネルギーが小さすぎると、後から形成する絶縁膜が塗れ難くなる恐れがある。また、表面エネルギーが大きすぎると導体組成物インクが塗れ広がりやすくなり、適切な導体形状を形成できなくなる恐れがある。
本実施形態における表面エネルギーは、例えば、測定対象上に１マイクロリットルの液体を滴下し、滴下した液滴の形状を側面より観測し、液滴と測定対象とのなす角を計測することにより測定することができる。本実施形態における接触角は、例えば、井元製作所製接触角測定装置を用いて測定することができる。また、本発明における接触角は、例えば、協和界面科学製接触角計 ＤＭ−９０１を用いて測定することができる。
第１電極２２の形成方法としては、一般的な電極の形成方法と同様とすることができる。具体的には、基材２１上の全面に導電層を形成した後、フォトリソグラフィ法を用いて所定のパターンにエッチングする方法が挙げられる。また、基材２１上の全面に導電層を形成する方法としては、真空蒸着法、スパッタ法、イオンプレーティング法などのＰＶＤ法、ＣＶＤ法などが挙げられる。
また、第１電極２２の形成方法としては、導電性ペーストを用いた印刷方法により形成することができる。印刷法としては、例えば、インクジェット法、スクリーン印刷法、グラビアオフセット印刷法、反転オフセット印刷法などが挙げることができる。
また、第１電極２２の形成方法としては、メッキ法、特に無電解メッキ法を挙げることができる。
本実施形態においては、第１電極２２の形成方法として、印刷法を用いた方法を採用することが好ましい。印刷法により形成された導電層は、蒸着法などにより形成された導電層に比べて導電層の表面の濡れ性を調整しやすく、接続部材３の形状を制御しやすいからである。
配線部材用電極及び第１電極２２以外の他の電極の平面視形状については、本実施形態により製造される積層配線部材１の種類などに応じて適宜選択することができる。また、配線部材用電極及び第１電極２２以外の他の電極の材料、厚み及び形成方法については、第１電極２２と同様であるため、ここでの説明は省略する。
配線部材用絶縁層の材料としては、絶縁性を有していれば特に限定されず、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂などが挙げられる。配線部材用絶縁層の材料は、１種類であってもよく、２種類以上であってもよい。なお、配線部材用絶縁層の材料としては、後述する絶縁層形成工程で用いる樹脂組成物を用いることができる。
配線部材用絶縁層の厚みについては、本発明の要件を満たす限り、本実施形態により製造される積層配線部材１の用途などに応じて適宜選択することができる。
配線部材用絶縁層の形成方法としては、後述する絶縁層４の形成方法を用いることができる。
（導体組成物インク）
本工程に用いられる導体組成物インクは、導電性材料、撥液剤及び溶媒を含むものである。
導電性材料は、接続部材３の導電性発現の起源となるものである。導電性材料としては、接続部材３に所望の導電性を付与することができるものであり、具体的には金属粒子である。
金属粒子の金属種としては、銀、銅、水銀、スズ、インジウム、ニッケル、パラジウム、白金、及び金などが挙げられる。なお、これらは１種を単独で用いてもよく、２種以上を併用してもよい。これらの中でも、上述の撥液剤との親和性の観点から、銀が特に好ましい。
金属粒子は、平均粒子径が１０ｎｍ以上１０００ｎｍ以下であることが好ましい。また、直径５０ｎｍ以下の金属ナノワイヤーを含んでもよい。金属粒子の平均粒子径は、透過型電子顕微鏡（ＴＥＭ）観察により測定できる。具体的には、５０個程度の粒子を含む視野において、全ての粒子の投影面積円相当径を測定し、その平均を算出する方法が挙げられる。
導電性材料の含有量は、導体組成物インク全量に対して、１５質量％以上７５質量％以下であることが好ましく、２０質量％以上５０質量％以下であることがより好ましい。導電性材料の含有量が上記範囲内であれば、より効率よく接続部材が形成できる。
撥液剤は、接続部材３に撥液性を付与するものである。撥液剤としては、例えば自己組織化単分子膜を形成するフッ素含有チオール化合物である。撥液剤としてシリコンを含まないものを使用できる。
自己組織化単分子膜を形成するフッ素含有チオール化合物は、導電性材料として金属粒子を用いた場合に、導電性を確保しつつ、金属粒子に撥液性をもたらすことができる。その結果、導体組成物インクで得られる接続部材は導電性と撥液性を両立できる。
なお、撥液剤は、フッ素含有チオール化合物に限定されるものではなく、フッ素を含む化合物であればよい。例えば、フッ素含有ジスルフィド化合物、フッ素含有アミン化合物、フッ素含有カルボン酸化合物、フッ素含有ニトリル化合物、フッ素含有テルル化合物、及びフッ素含有セレン化合物からなる群から選択される１種以上であることが好ましい。これらのうち、フッ素含有チオール化合物、フッ素含有ジスルフィド化合物、フッ素含有アミン化合物、及びフッ素含有カルボン酸化合物が挙げられる。
自己組織化単分子膜を形成するフッ素含有チオール化合物としては、芳香環を有するフッ素含有チオール化合物、フッ化部を持つアルカンチオールなどが挙げられる。これらの中でも、金属粒子の表面修飾性から、芳香環（好ましくは、ベンゼン環）を有する炭素数６〜２０の範囲内のフッ素含有チオールからなる群から選ばれる少なくとも１つの化合物が好ましい。
芳香環を有する炭素数６〜２０の範囲内のフッ素含有チオールとしては、具体的には、トリフルオロメチルベンゼンチオール（例えば、４−トリフルオロメチルベンゼンチオール、３−トリフルオロメチルベンゼンチオール）、ペンタフルオロベンゼンチオール、２，３，５，６−テトラフルオロベンゼンチオール、２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオール、２，３，５，６−テトラフルオロ−４−メルカプト安息香酸メチルエステル、３，５−ビストリフルオロメチルベンゼンチオール、４−フルオロベンゼンチオール及び１１−（２，３，４，５，６−ペンタフルオロベンジルオキシ）−１−ウンデカンチオールなどが挙げられる。これらの中でも、撥液性の観点からトリフルオロメチルベンゼンチオール、２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオールが特に好ましい。
撥液剤の含有量は、導体組成物インク全量に対して、１０質量％以下であることが好ましく、５質量％以下であることがより好ましい。撥液剤の含有量が前記上限以下であれば、導体組成物インク中の導電性材料の分散性を阻害しない。また、撥液剤の含有量の下限は、導体組成物インクで得られる接続部材の撥液性の観点から、０．１質量％以上であることが好ましい。
導体組成物インクは、フッ素原子と硫黄原子を共に含むことが好ましい。これら原子を含むことにより、導体組成物インク中の金属が銀であるとき、電極のマイグレーション（銀イオンの流出）を抑制でき、導体組成物インク中の金属が銅であるとき、電極の表面酸化を抑制することが可能となる。
溶媒は、導電性材料及び撥液剤を分散又は溶解させるものである。
溶媒としては、水、アルコール系溶媒（モノアルコール系溶媒、ジオール系溶媒、多価アルコール系溶媒など）、炭化水素系溶媒、ケトン系溶媒、エステル系溶媒、エーテル系溶媒、グライム系溶媒、ハロゲン系溶媒などが挙げられる。これらの溶媒は、１種を単独で用いてもよく、２種以上を混合して用いてもよい。これらの中でも、印刷性の観点から、ジオール系溶媒が好ましい。
また、溶媒の表面張力は、２５℃において４０ｍＮ／ｍ以上６５ｍＮ／ｍ以下であることが好ましい。溶媒の表面張力が上記範囲内であれば、導体組成物インクを下地に十分に付着させることができる。なお、表面張力は、ペンダントドロップ法により測定できる。
表面張力が２５℃において４０ｍＮ／ｍ以上６５ｍＮ／ｍ以下のジオール系溶媒としては、エチレングリコール、グリセリン、１，３−プロパンジオールなどが挙げられる。これらの中でも、エチレングリコールが特に好ましい。
溶媒の含有量は、導体組成物インク全量に対して、２０質量％以上８４質量％以下であることが好ましく、４０質量％以上７９質量％以下であることがより好ましい。溶媒の含有量は、導電性材料と撥液剤と以下に述べる任意添加成分を全量より差し引いた量としてもよい。
本実施形態における導体組成物インクは、上述した各成分の他に、任意の成分を含んでいてもよい。
各種任意成分としては、分散剤などが挙げられる。
これらの任意成分は、導体組成物インク全量に対して、１０質量％以下、５質量％以下又は３質量％以下であることが好ましい。
（導体組成物インクの塗布方法及び焼成方法）
本工程においては、上述した導体組成物インクは第１電極２２上にパターン状に塗布される。
ここで、「導体組成物インクをパターン状に塗布する」とは、第１電極２２上に所定の平面視形状を有するように導体組成物インクを塗布することをいい、第１電極２２が形成された配線部材２上の全面に導体組成物インクを塗布する場合を含まないことをいう。
本工程においては、導体組成物インクを第１電極２２上に塗布することができればよく、図２Ａに示すように、第１電極２２上にのみ導体組成物インクを塗布し、付着物３Ａを形成してもよく、図２Ｂに示すように第１電極２２上及びその近傍に導体組成物インクを塗布し、付着物３Ａを形成してもよい。この場合、導体組成物インクは、通常、第１電極２２上に塗布され、かつ上記第１電極２２に隣接する他の電極２２ａと導通しないように塗布される。本実施形態においては導体組成物インクを第１電極２２上にのみ塗布することがより好ましい。第１電極２２の表面の濡れ性及び導体組成物インクの物性を調整して接続部材３の形状を調整しやすくなるからである。
なお、図２Ａ，２Ｂは、導体組成物インクの塗布位置について説明する説明図である。
導体組成物インクの塗布方法としては、第１電極２２上に所定のパターン状に導体組成物インクを塗布することができる方法であれば特に限定されず、例えば、インクジェット法、ディスペンサ法、スクリーン印刷法、グラビア印刷法、グラビアオフセット印刷法、反転オフセット印刷法、凸版印刷法などが挙げられる。本実施形態においては、なかでもインクジェット法を用いることが好ましい。導体組成物インクを第１電極２２上に塗布することが容易であるためである。
第１電極２２上に塗布された導体組成物インクの焼成方法としては、導体組成物インクに含まれる溶媒を除去し、導体組成物インクを固化、通電可能とすることができれば特に限定されず、一般的な焼成方法を用いることができる。具体的には、ホットプレートなどを用いて焼成することができる。
本工程においては、焼成前又は焼成中に超音波などを照射して撥液剤の移行を促進させる処理を行なってもよい。
また、本工程における焼成温度及び焼成時間については、導体組成物インクに含まれる溶媒、撥液剤などの種類に応じて適宜調整される。
本工程における焼成温度としては、導体組成物インクに含まれる溶媒を除去し、通電可能とすることが可能な温度であれば特に限定されないが、１００℃以上２２０℃以下であることが好ましく、１２０℃以上２００℃以下であることがより好ましい。焼成温度が高すぎる場合は、導電性材料が劣化して所望の導電性を示すことが困難となる可能性があるからである。また、焼成温度が低すぎる場合は接続部材に溶媒が残存することにより、後述する絶縁層形成工程において絶縁層に不純物が混入する可能性があるからである。
また、本工程における焼成時間としては、導体組成物インクに含まれる溶媒を除去し、通電可能とすることが可能な時間であれば特に限定されないが、１０分間以上６０分間以下であることが好ましく、１５分間以上６０分間以下であることがより好ましく、３０分間以上６０分間以下であることが特に好ましい。焼成時間が短すぎる場合は、導電金属粒子間の接合が進まず十分な導電性が得られない可能性があるからである。また、焼成時間が長すぎる場合は、導電性材料などが劣化して所望の導電性を示すことが困難となる可能性があるからである。また、生産性が低下する可能性があるからである。
（接続部材）
本工程により形成される接続部材３は、第１電極２２上に形成されるものである。また、接続部材３は、撥液性を有し、かつヴィアポストとして機能する。
接続部材３の形成位置については、通常は、上述した導体組成物インクの塗布位置と同様である。
また、接続部材３の撥液性としては、後述する絶縁層形成工程において用いられる樹脂組成物を弾くことにより、接続部材３がヴィアポストとして機能することができれば特に限定されない。
上述したように、接続部材３はフッ素原子と硫黄原子を含むことが好ましい。フッ素原子と硫黄原子の含有量は、フッ素原子と硫黄原子が撥水剤由来の場合は、導体組成物インク中に含まれる撥液剤の添加量により決まる。
接続部材中に含まれるフッ素原子と硫黄原子は、Ｘ線光電子分光分析法（ＸＰＳ）を用いることで確認できる。
接続部材３の底面形状としては、ヴィアポストを形成することができれば特に限定されず、例えば、円形状、楕円形状、四角形状、多角形状などが挙げられる。なかでも、接続部材３の底面形状が、円形状、楕円形状であることが好ましい。
接続部材３の縦断面形状は、山形である。山形形状として、図３Ａに示すような形状を例示でき、半円形状、半楕円形状、台形状、四角形状なども含まれる。図３Ｂ，３Ｃに示すように、中央に平坦部又は僅かな窪みを有していてもよい。好ましくは、図３Ａのように中央に１つの頂点を有する。
なお、図３Ａ〜図３Ｃは、本実施形態における接続部材３の縦断面形状について説明する説明図である。接続部材３の縦断面形状とは、基材２１に対して垂直方向の接続部材３の断面形状をいう。
接続部材３の底面の長軸長としては、例えば、１０μｍ以上１００μｍ以下であることが好ましく、５μｍ以上７０μｍ以下であることがより好ましく、１０μｍ以上５０μｍ以下であることが特に好ましい。底面が大きすぎる場合は、本実施形態により製造される積層配線部材１の高精細化、高集積化が困難となる可能性があるからである。また、底面が小さすぎる場合は、接続部材３と後述する第２電極６とを良好に導通させることが困難となる可能性があるからである。
なお、「接続部材３の底面」とは、接続部材３が第１電極と接する面をいい、通常平面視形状に相当する。「底面の長軸長」とは、底面の中心を通る最も長い軸（線）の長さをいう。例えば、底面形状が円形状の場合は直径をいい、底面形状が四角形又は長方形の場合は、対角線の長さをいう。また、底面形状が楕円形の場合は長径をいう。
具体的に接続部材３の底面の長軸長とは、図４においてｕで示される距離をいう。
接続部材３の高さとしては、０．０５μｍ以上５０μｍ以下であることが好ましく、０．０５μｍ以上２０μｍ以下であることがより好ましく、１μｍ以上１０μｍ以下であることがより好ましく、２μｍ以上８μｍ以下であることがより好ましい。接続部材３の高さが高すぎる場合は、第２電極が形成することが困難となる可能性があるからであり、接続部材３の高さが低すぎる場合は、接続部材３が所望の導電性を示すことが困難となる可能性があるからである。
なお、「接続部材３の高さ」とは、接続部材３の縦断面形状において第１電極と垂直方向の距離が最大となる部分の値をいい、後述する図５においてｘで示される距離をいう。
接続部材３のアスペクト比（高さ／底面の長軸長）としては、０．０５以上０．５以下であり、０．０５以上０．４以下であることが好ましく、０．０５以上０．２以下であることが好ましく、０．０７以上０．１８以下であることがより好ましく、０．０９以上０．１５以下であることがより好ましい。接続部材３のアスペクト比が大きすぎる場合は、接続部材３自体を形成することが困難となる可能性や、接続部材３に破損などを生じやすくなる可能性があるからである。また、接続部材３のアスペクト比が小さすぎる場合は、接続部材３が十分な導電性、撥液性を示すことが困難となる可能性があるからである。
尚、接続部材は通常乾燥又は焼成して製造されるが、その際、通常収縮する。上記の底面の長軸長、高さ、アスペクト比は、製造後、即ち、収縮するなら収縮した後のものである。
接続部材の底面の長軸長は、例えば、第１電極の表面エネルギーと導体組成物インクの表面張力を適切にすることにより調整できる。高さは、例えば、インクジェット印刷法であれば、吐出する量を適切にすることにより調整でき、これにより、高さ／底面の長軸長の比を適切に調整できる。
［第２工程：絶縁層形成工程］
絶縁層形成工程においては、図１Ｃに示すように、接続部材３が形成された配線部材２上に樹脂組成物の塗膜４Ａを形成して、硬化させることにより、ヴィアポストとして機能する接続部材３を有する絶縁層４を形成する（図１Ｄ参照）。
（樹脂組成物）
本工程に用いられる樹脂組成物は、少なくとも樹脂を含有し、必要に応じて重合開始剤などその他の成分を含有する。ここで、樹脂とは、モノマーやオリゴマー、ポリマーを含む概念である。
樹脂としては、例えば、アクリレート系、エポキシ系、ポリエステル系などの電離放射線硬化性樹脂、アクリレート系、ウレタン系、エポキシ系、ポリシロキサン系、イミド系などの熱硬化性樹脂が挙げられる。なお、電離放射線とは、分子を重合させて硬化させ得るエネルギーを有する電磁波又は荷電粒子を意味し、例えば、すべての紫外線（ＵＶ−Ａ、ＵＶ−Ｂ、ＵＶ−Ｃ）、可視光線、ガンマー線、Ｘ線、電子線などが挙げられる。
このような樹脂としては、なかでも、熱硬化性樹脂であることが好ましい。熱硬化性樹脂を用いることにより、絶縁層４の絶縁性をより良好なものとすることができるからである。
樹脂組成物は、通常、溶媒を含有するものである。樹脂組成物に含有される溶媒としては、接続部材３の撥液性、絶縁層４が形成される下地の濡れ性、粘度などに応じて適宜選択することができ、一般的な樹脂組成物に用いられるものと同様とすることができる。
樹脂組成物は、さらに必要に応じて、重合開始剤、光増感剤、酸化防止剤、重合禁止剤、架橋剤、赤外線吸収剤、帯電防止剤、粘度調整剤、密着性向上剤などを含有することもできる。
樹脂組成物の粘度としては、所定の塗布性を有し、接続部材３の撥液性により弾くことが可能な程度であれば特に限定されない。具体的な樹脂組成物の粘度としては、２５℃において、１．０ｍＰａ・ｓ以上１００００ｍＰａ・ｓ以下であることが好ましく、５ｍＰａ・ｓ以上１０００ｍＰａ・ｓ以下であることがより好ましく、２０ｍＰａ・ｓ以上５００ｍＰａ・ｓ以下であることが特に好ましい。樹脂組成物の粘度が低すぎる場合は、樹脂組成物の塗膜４Ａを形成することが困難となり、樹脂組成物の粘度が高すぎる場合は表面の濡れ性の差の効果を得ることが困難になる可能性があるからである。
なお、粘度の測定方法については、粘度を精度良く測定できる方法であれば特に限定されるものではないが、例えば、レオメーター、Ｂ型粘度計、キャピラリー式粘度計などの粘度測定装置を用いる方法が挙げられる。また、粘度の測定方法としては、デジタル粘度計（東機産業株式会社 ＴＶ−３５）を用いることができる。
樹脂組成物の表面張力は、好ましくは、所定の塗布性を有し、接続部材３の撥液性によって弾くことが可能な程度である。具体的な樹脂組成物の表面張力としては、２５℃において、５ｍＮ／ｍ以上７０ｍＮ／ｍ以下であることが好ましく、１０ｍＮ／ｍ以上５０ｍＮ／ｍ以下であることがより好ましい。樹脂組成物の表面張力が低すぎる場合、接続部材３上の樹脂組成物を弾きにくくなる傾向にあり、樹脂組成物の表面張力が高すぎる場合は、絶縁層４を形成することが困難となる可能性があるからである。
なお、表面張力の測定方法については、表面張力を精度良く測定できる方法であれば特に限定されるものではないが、例えば、Ｗｉｌｈｅｌｍｙ法（プレート法）、懸滴法（ペンダント・ドロップ法）、Ｙｏｕｎｇ−Ｌａｐｌａｃｅ法、ｄｕ Ｎｏｕｙ法などが挙げられる。また、表面張力の測定方法としては、高精度表面張力計（協和界面科学社 ＤＹ−７００）を用いることができる。
（絶縁層の形成方法）
本工程においては、絶縁層４は、上述した樹脂組成物を接続部材３が形成された配線部材２上に塗布することにより形成される。
塗布方法としては、所望の厚みを有する絶縁層４を形成することができれば特に限定されず、一般的な塗布法を用いることができる。具体的には、スリットコート法、スピンコート法、ダイコート法、ロールコート法、バーコート法、ＬＢ法、ディップコート法、スプレーコート法、ブレードコート法、及びキャスト法などが挙げられる。本実施形態においては、なかでも、スピンコート法、及びスリットコート法を用いることが好ましい。絶縁層４の平坦性を良好なものとすることができるからである。
また、樹脂組成物の塗膜４Ａの厚みは、硬化後の膜の厚みが接続部材３の１／８〜１／１．１となるような厚みである。
樹脂組成物の塗膜４Ａの硬化方法としては、樹脂組成物の種類に応じて適宜選択される。また、一般的な硬化方法を用いることができるため、ここでの説明は省略する。
（絶縁層）
絶縁層４は、第１電極２２と後述する第２電極６とを絶縁するために形成されるものである。また、絶縁層４は、ヴィアポストとして機能する接続部材３を有する。
絶縁層４の厚みは、接続部材３の高さの１／１．１〜１／８である。例えば、図５に示すように、接続部材３の高さをｘとし、第１電極２２上における絶縁層４の厚みをｙとした場合に、ｘはｙの１．１〜８倍である。好ましくは２〜７倍であり、より好ましくは２〜５倍である。１．１倍以下では、絶縁膜が塗れる場合があり、８倍以上では、第２電極の形成が困難となるためである。
また、本実施形態により製造される積層配線部材１の第２電極６が形成された面をより平坦なものとすることができるため、積層配線部材１を他の構成と良好に積層させて配置させることができるからである。
「第１電極２２上における絶縁層４の厚み」とは、第１電極２２の表面からの絶縁層の厚さ方向の距離をいい、図５においてｙで示される距離をいう。
なお、図５は、本実施形態における絶縁層４について説明する説明図である。
特に第２導電部材６の厚みが０．５μｍ以上５０μｍ以下の場合、接続部材３の頂点上の第２導電部材６の厚みと絶縁層４上の第２導電部材６の厚みの比（接続部材の頂点上の第２導電部材の厚み／絶縁層上の第２導電部材の厚み）が、０．２から０．９であることが望ましく、０．３から０．８がより望ましい。尚、接続部材の頂点とは、接続部材の形状において底面から垂直方向に最も高い位置にある部位をいい、例えば図３Ｂ，３Ｃのように複数あってもよい。複数あるときは、接続部材の頂点上の第２導電部材の厚みは平均値となる。
「接続部材の頂点上の第２導電部材の厚み」とは、接続部材３の頂点からの第２導電部材６の厚さ方向の距離をいい、図１０においてｘで示される距離をいう。「絶縁層上の第２導電部材の厚み」とは、絶縁層４の表面からの第２導電部材６の厚さ方向の距離をいい、図１０においてｙで示される距離をいう。
なお、図１０は、本実施形態における第２導電部材６について説明する説明図である。
第１電極２２上における絶縁層４の厚みｙとしては、本実施形態により製造される積層配線部材１の用途に応じて適宜選択することができるが、０．００６μｍ以上４５．４μｍ以下であることが好ましく、０．００６μｍ以上１８μｍ以下であることが好ましく、０．０１μｍ以上１０μｍ以下であることがより好ましく、０．１μｍ以上５μｍ以下であることがより好ましい。絶縁層４の厚みが厚すぎると接続部材３をヴィアポストとして機能させることが困難となる可能性があるからである。また、絶縁層４の厚みが薄すぎると十分な保護性を示すことが困難となる可能性があるからである。
また、本工程においては、少なくとも１層の絶縁層４を形成することができればよく、複数の絶縁層を形成してもよい。
［第３工程：第２電極形成工程］
第２電極形成工程においては、図１Ｅに示すように、ヴィアポストとして機能する接続部材３と導通するように、絶縁層４上に第２電極６を形成する。
第２電極６に用いられる材料としては、所望の導電性を有していれば特に限定されず、上述した第１電極２２に用いられる材料から適宜選択することができる。
第２電極６は、通常、絶縁層４上にパターン状に形成される。第２電極６の平面視形状としては、本実施形態の製造方法により製造される積層配線部材１の種類に応じて適宜選択することができる。
第２電極６の形成方法については、上述した第１電極２２の形成方法と同様とすることができるため、ここでの説明は省略する。第２電極６の厚みについては、接続部材３及び第１電極２２との間での導通を得ることができる厚みとなる。特に第２電極６の厚みが０．５μｍ以上５０μｍ以下の場合、接続部材３の頂点上の第２電極６の厚みと絶縁層４上の第２電極６の厚みの比（接続部材の頂点上の第２電極の厚み／絶縁層上の第２電極の厚み）が、０．２から０．９であることが望ましい。絶縁層４の厚みと接続部材３の高さの差以下であると導通を得るのが困難となる場合がある。具体的には、５０ｎｍ以上６０００ｎｍ以下であることが好ましく、１００ｎｍ以上４０００ｎｍ以下であることがより好ましく、５００ｎｍ以上４０００ｎｍ以下であることが特に好ましい。
また、本工程においては、第２電極６の形成前に接続部材３に親水化処理を行なってもよい。親水化処理としては、接続部材３の導電性の低下を抑制することができ、接続部材３の表面と水との接触角を小さくすることができれば特に限定されない。例えば、水素プラズマを用いた親水化処理などが挙げられる。
［その他の工程］
本実施形態の積層配線部材の製造方法は、上述した各工程を有していれば特に限定されず、必要な構成を適宜選択して追加することができる。例えば、上述した配線部材２を形成する工程などが挙げられる。
［用途］
本実施形態の積層配線部材の製造方法は、ヴィアポストを介して２つの電極が導通する積層構造を有するデバイスの製造方法に適用できる。具体的には、例えば、半導体素子、タッチパネルセンサ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、有機エレクトロルミネッセンス素子、フレキシブルプリント基板（ＦＰＣ）などの製造方法に適用できる。
＜積層配線部材＞
本実施形態の積層配線部材１は、例えば、上述の積層配線部材の製造方法により製造できるものである。そして、本実施形態の積層配線部材１は、基材２１及び基材２１上に形成された第１電極２２を有する配線部材２と、導電性材料及び撥液剤を含み、第１電極２２上にパターン状に形成され、第１電極２２と導通し、ヴィアポストとして機能する接続部材３と、樹脂を含む、接続部材３を有する絶縁層４と、接続部材３と導通し、絶縁層４上に形成された第２電極６と、を備えるものである。
本実施形態の積層配線部材１は、液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタ、自動車、ロボット、発光ダイオード照明、ウェアラブルデバイスなどの電子機器に使用できる。
＜半導体素子の製造方法＞
次に、積層回路の一実施形態としての半導体素子の製造方法を図面に基づいて説明する。
なお、本実施形態の半導体素子の製造方法における工程の一部は、上述した本実施形態の積層配線部材の製造方法と同様であるから、その詳細な説明の一部は省略又は簡略化する。
また、以下の説明において、「半導体トランジスタ」とは、ソース電極、ドレイン電極、半導体層、及びゲート電極を有する構成を指す。
本実施形態の半導体素子の製造方法は、以下説明する第１工程（接続部材形成工程）と、第２工程（絶縁層形成工程）と、第３工程（電極形成工程）と、を備える方法である。
図６Ａ〜図６Ｄは、本実施形態の半導体素子の製造方法を示す工程図である。
図６Ａ〜図６Ｄにおいては、ボトムゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。本実施形態の半導体素子の製造方法においては、まず図６Ａに示すように、基材３１、基材３１上に形成されたゲート電極３２、ゲート電極３２を覆うように形成されたゲート絶縁層３３、ゲート絶縁層３３上に形成されたソース電極３４及びドレイン電極３５、並びにソース電極３４及びドレイン電極３５の間のチャネル領域に形成された半導体層３６を有する配線部材２を準備する。次に、導電性材料、撥液剤及び溶媒を含む導体組成物インクをドレイン電極３５上にパターン状に塗布して焼成することにより、図６Ｂに示すように、ドレイン電極３５と導通し撥液性を有する接続部材３を形成する（接続部材形成工程）。次に、図示はしないが、ソース電極３４、ドレイン電極３５及び半導体層３６を覆うように樹脂組成物の塗膜を形成して硬化させることにより、図６Ｃに示すように、ヴィアポストとして機能する接続部材３を有する絶縁層４としてパッシベーション層３７を形成する（絶縁層形成工程）。次に、図６Ｄに示すように、ヴィアポストとして機能する接続部材３と導通するように、パッシベーション層３７上に外部入出力電極３８を形成する（電極形成工程）。以上の工程により、半導体素子３０を製造することができる。
また、図７Ａ〜図７Ｃは、本実施形態の半導体素子の製造方法の他の例を示す工程図である。また、図７Ａ〜図７Ｃにおいては、ボトムゲートトップコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。この実施形態における第２工程（絶縁層形成工程）においては、２層以上の絶縁層を形成してもよく、例えば絶縁層として、図７Ａに示すように、ソース電極３４、ドレイン電極３５及び半導体層３６を覆うように樹脂組成物を塗布してパッシベーション層３７を形成した後、図７Ｂに示すように、パッシベーション層３７上に遮光性樹脂組成物の塗膜を形成して硬化させることにより遮光層３９を形成してもよい。また、この場合、樹脂組成物及び遮光性樹脂組成物の物性を調整することにより、ドレイン電極３５上に形成された接続部材３を用いて、パッシベーション層３７及び遮光層３９を貫通するヴィアポストとして機能する接続部材３を形成することができる。
なお、図７Ｃについては、遮光層３９上に外部入出力電極３８を形成する工程を示している。
図７Ａ〜図７Ｃにおいて説明していない符号については、図６Ａ〜図６Ｄにおいて説明した内容と同様とすることができるため、ここでの説明は省略する。
図８Ａ〜図８Ｅは、本実施形態の半導体素子の製造方法の他の例を示す工程図である。また、図８Ａ〜図８Ｅにおいては、トップゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。この実施形態の半導体素子の製造方法においては、まず図８Ａに示すように、基材３１、基材３１上に形成されたソース電極３４及びドレイン電極３５ａ、並びにソース電極３４及びドレイン電極３５ａの間のチャネル領域に形成された半導体層３６を有する配線部材２を準備する。次に、導電性材料、撥液剤及び溶媒を含む導体組成物インクをドレイン電極３５ａ上にパターン状に塗布して焼成することにより、図８Ｂに示すように、ドレイン電極３５ａと導通し撥液性を有する接続部材３ａを形成する（接続部材形成工程）。次に図示はしないが、ソース電極３４、ドレイン電極３５ａ及び半導体層３６を覆うように樹脂組成物の塗膜を形成して硬化させることにより、図８Ｃに示すように、ヴィアポストとして機能する接続部材３ａを有する絶縁層としてゲート絶縁層３３を形成する（絶縁層形成工程）。次に、図８Ｄに示すように、ゲート絶縁層３３上にゲート電極３２を形成する。また、このときゲート電極３２と同時にヴィアポストとして機能する接続部材３ａと導通するように、ゲート絶縁層３３上に中間電極３５ｂを形成する（電極形成工程）。また、この実施形態においては、必要に応じて、中間電極３５ｂの形成後に再度、導体組成物インクを中間電極３５ｂ上にパターン状に塗布して焼成することにより、図８Ｅに示すように、中間電極３５ｂと導通し撥液性を有する接続部材３ｂを形成する（接続部材形成工程）。その後、ゲート電極３２及び中間電極３５ｂを覆うように樹脂組成物を塗布して硬化させることにより、ヴィアポストとして機能する接続部材３ｂを有するパッシベーション層３７を形成する（絶縁層形成工程）。次に、ヴィアポストとして機能する接続部材３ｂと導通するように、パッシベーション層３７上に外部入出力電極３８を形成する（電極形成工程）。以上の工程により、半導体素子３０を製造することができる。
本実施形態において図９に示すように、トップゲート型の半導体トランジスタを有する半導体素子３０を製造する場合は、絶縁層としてゲート絶縁層３３及びパッシベーション層３７を積層して形成してもよい。なお、絶縁層形成工程を含む複数の絶縁層を形成する工程については、上述した図７において説明した内容と同様とすることができるため、ここでの説明は省略する。
なお、図９は、本実施形態により製造される半導体素子の一例を示す概略断面図であり、トップゲートトップコンタクト型の半導体トランジスタを有する半導体素子の例を示している。
本実施形態によれば、撥液性を有する接続部材３を形成する接続部材形成工程及び絶縁層４を形成する絶縁層形成工程を備えることにより、ヴィアポストを有する絶縁層を簡単な方法で形成することができる。
［第１工程：接続部材形成工程］
接続部材形成工程においては、基材３１、基材３１上（又は基材３１上に形成されたゲート絶縁層３３上）に形成されたソース電極３４及びドレイン電極３５、並びにソース電極３４及びドレイン電極３５の間のチャネル領域に形成された半導体層３６を有する配線部材２を準備し、導電性材料、撥液剤及び溶媒を含む導体組成物インクをドレイン電極３５上にパターン状に塗布して焼成することにより、ドレイン電極３５と導通し、撥液性を有しかつヴィアポストとして機能する接続部材３を形成する。
（配線部材）
配線部材２は、半導体トランジスタの構造によっても異なるが、例えば図６Ａに示すようにボトムゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する場合、基材３１と、ゲート電極３２と、ゲート絶縁層３３と、ソース電極３４及びドレイン電極３５と、半導体層３６とを有するものである。以下、各構成について説明する。なお、基材３１については、上述した積層配線部材の製造方法で用いるものと同様とすることができるため、ここでの説明は省略する。
ソース電極３４及びドレイン電極３５は、ソース電極３４及びドレイン電極３５の間に所望のチャネル領域を有するように形成されるものである。
ソース電極３４及びドレイン電極３５は、基材３１上に直接形成されてもよく、後述するようにゲート絶縁層３３上に形成されてもよい。
ソース電極３４及びドレイン電極３５の間のチャネル領域の大きさは、半導体素子の用途などに応じて適宜選択されるものであり、特に限定されるものではない。
チャネル長さとしては、チャネル領域内に半導体層を形成可能な程度であれば特に限定されないが、１μｍ以上１００μｍ以下であることが好ましく、３μｍ以上５０μｍ以下であることがより好ましく、５μｍ以上１０μｍ以下であることが特に好ましい。チャネル長さとは、ソース電極３４及びドレイン電極３５の間の距離をいう。
ソース電極３４及びドレイン電極３５の材料としては、上述した積層配線部材の製造方法における第１電極の材料から適宜選択して用いることができる。また、ソース電極３４及びドレイン電極３５の厚み及び形成方法については、上述した積層配線部材の製造方法における第１電極と同様とすることができるため、ここでの説明は省略する。
半導体層３６は、ソース電極３４及びドレイン電極３５の間のチャネル領域を含む領域に形成されるものである。また、半導体層３６は、半導体トランジスタに半導体特性を付与するものである。
半導体層３６の形成位置は、半導体トランジスタの構造に応じて適宜選択され、通常、図８Ａ及び図９に示すように基材３１上、又は、図６Ａ及び図７Ａに示すようにゲート絶縁層３３上に形成される。また、図６Ａ及び図８Ａに示すように、ソース電極３４及びドレイン電極３５，３５ａ上に半導体層３６が形成されてもよく、図７Ａ及び図９に示すように、半導体層３６上にソース電極３４及びドレイン電極３５が形成されてもよい。
半導体層３６は、ソース電極３４及びドレイン電極３５の間のチャネル領域に形成されていれば特に限定されず、具体的なパターン形状などについては、公知の半導体素子に用いられるものと同様とすることができるため、ここでの説明は省略する。
半導体層３６としては、有機半導体層であってもよく、無機半導体層であってもよい。有機半導体層の材料、厚み及び形成方法については、一般的な有機半導体層に用いられるものと同様とすることができる。また、無機半導体層の材料、厚み、形成方法については、一般的な無機半導体層に用いられるものと同様とすることができる。
本実施形態により製造される半導体素子３０が、ボトムゲート型の半導体トランジスタを有する場合、配線部材２の基材３１とソース電極３４及びドレイン電極３５の間には、通常、ゲート電極３２及びゲート絶縁層３３が形成される。
ゲート電極３２は、通常、図６Ａ及び図７Ａに示すように、基材３１上に形成されるものである。
ゲート電極３２の材料としては、上述した積層配線部材の製造方法における第１電極の材料から適宜選択して用いることができる。また、ゲート電極３２の厚み及び形成方法については、上述した積層配線部材の製造方法における第１電極の厚み及び形成方法と同様とすることができるため、ここでの説明は省略する。
ゲート絶縁層３３は、ゲート電極とソース電極及びドレイン電極とを絶縁するように形成されるものであり、通常、図６Ａ及び図７Ａに示すようにゲート電極３２上に形成される。
ゲート絶縁層３３を構成する材料、厚み及び形成方法については、上述した積層配線部材の製造方法における配線部材用絶縁層と同様とすることができるため、ここでの説明は省略する。
（導体組成物インク）
導体組成物インク、その塗布方法及び焼成方法、並びに接続部材については、上述した積層配線部材の製造方法におけるものと同様とすることができるため、ここでの説明は省略する。
［第２工程：絶縁層形成工程］
絶縁層形成工程においては、ソース電極３４、ドレイン電極３５及び半導体層３６を覆うように樹脂組成物の塗膜を形成して硬化させることにより、ヴィアポストとして機能する接続部材３を有する絶縁層（パッシベーション層３７など）を形成する。
絶縁層形成工程については、上述した積層配線部材の製造方法における絶縁層形成工程と同様とすることができるため、ここでの説明は省略する。
本工程により形成される絶縁層としては、半導体トランジスタの構造に応じて適宜選択される。例えば、本実施形態により製造される半導体素子３０がトップゲート型の半導体トランジスタを有する場合は、絶縁層としては、少なくともゲート絶縁層３３が形成される。
一方、本実施形態により製造される半導体素子３０がボトムゲート型の半導体トランジスタを有する場合は、絶縁層としては、パッシベーション層３７及び遮光層３９の少なくともいずれかが形成される。
パッシベーション層３７は、空気中に存在する水分や酸素の作用により半導体層が劣化するのを防止するために設けられるものである。また、低分子有機半導体を用いた場合には特に溶剤への耐性の低さが問題となるが、パッシベーション層３７により上部層形成時の溶剤から保護する役割も担っている。
遮光層３９は、上述した半導体層３６が有機半導体材料を含む場合、有機半導体層への光照射を防ぐために設けられるものである。遮光層３９が形成されていることにより、オフ電流の増加や有機半導体層の経時的劣化を抑制することができる。
絶縁層として遮光層３９を形成する場合、樹脂組成物には遮光性材料が含有される。遮光性材料については、一般的な有機半導体素子に用いられるものと同様とすることができるため、ここでの説明は省略する。
本工程においては、ゲート絶縁層３３、パッシベーション層３７及び遮光層３９の少なくとも１層を形成することができればよく、２層以上を積層して形成してもよい。また、ゲート絶縁層３３、パッシベーション層３７及び遮光層３９のそれぞれを、複数の層からなるように形成してもよい。
なお、各層の厚みと接続部材の高さとの関係などについては、上述した積層配線部材の製造方法における絶縁層の厚みと接続部材の高さとの関係などと同様とすることができるため、ここでの説明は省略する。
［第３工程：電極形成工程］
電極形成工程においては、ヴィアポストとして機能する接続部材３と導通するように、絶縁層（パッシベーション層３７、ゲート絶縁層３３など）上に中間電極３５ｂ又は外部入出力電極３８を形成する。
本工程により形成される電極については、半導体トランジスタの構造に応じて適宜選択される。例えば、本実施形態により製造される半導体素子３０がトップゲート型の半導体トランジスタを有する場合は、図８Ｄに示すように、ゲート電極３２とともに中間電極３５ｂを形成する場合がある。中間電極３５ｂは、ドレイン電極３５ａと外部入出力電極３８とを接続するために用いられるものである。また、パッシベーション層３７上に外部入出力電極３８を形成してもよい。
一方、本実施形態により製造される半導体素子３０がボトムゲート型の半導体トランジスタを有する場合は、パッシベーション層３７上に外部入出力電極３８を形成する。
電極形成工程については、上述した積層配線部材の製造方法における第２電極形成工程と同様とすることができるため、ここでの説明は省略する。
本工程により形成される外部入出力電極３８としては、一般的な半導体素子に用いられるものと同様とすることができる。例えば、本実施形態の半導体素子３０を表示装置の駆動に用いる場合は、画素電極を挙げることができる。また、本実施形態の半導体素子３０を圧力センサーや温度センサーに用いる場合は、入力電極を挙げることができる。
外部入出力電極３８及び中間電極３５ｂの平面視形状については、本実施形態により製造される半導体素子３０の用途に応じて適宜選択することができる。
［その他の工程］
本実施形態の半導体素子の製造方法は、上述した各工程を有していれば特に限定されず、必要な工程を適宜選択して追加することができる。
また、本実施形態により製造される半導体素子３０がトップゲート型の半導体トランジスタを有し、かつ中間電極３５ｂを有する場合は、通常、中間電極３５ｂ上にパッシベーション層３７を形成する工程、及びパッシベーション層３７上に外部入出力電極３８を形成する工程が行われる。この際、図８に示すように、ヴィアポストとして機能する接続部材３ｂを有するパッシベーション層３７を形成してもよい。
［半導体素子の構造］
本実施形態により製造される半導体素子３０が有する半導体トランジスタとしては、ボトムゲートトップコンタクト型、ボトムゲートボトムゲート型、トップゲートトップコンタクト型、又はトップゲートボトムコンタクト型のいずれの形態であってもよい。
［用途］
本実施形態により製造される半導体素子３０は、例えば、ＴＦＴ方式を用いる表示装置のＴＦＴアレイ基材として用いることができる。このような表示装置としては、例えば、液晶表示装置、電気泳動表示装置、有機ＥＬ表示装置などが挙げられる。また、半導体素子は、温度センサーや圧力センサーなどに用いることもできる。
＜半導体素子＞
本実施形態の半導体素子３０は、例えば、上述の半導体素子の製造方法により製造できるものである。そして、本実施形態の半導体素子３０は、基材３１、基材３１に形成されたソース電極３４及びドレイン電極３５，３５ａ、並びにソース電極３４及びドレイン電極３５，３５ａの間のチャネル領域に形成された半導体層３６を有する配線部材２と、ドレイン電極３５，３５ａ上にパターン状に形成され、ドレイン電極３５，３５ａと導通し、ヴィアポストとして機能する接続部材３，３ａと、樹脂を含み、接続部材３，３ａを有する絶縁層（パッシベーション層３７など）と、接続部材３，３ａと導通し、絶縁層（パッシベーション層３７など）上に形成された中間電極３５ｂ又は外部入出力電極３８と、を備えるものである。
本実施形態の半導体素子３０は、液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタなどの電子機器に使用できる。
＜実施形態の変形＞
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良などは本発明に含まれるものである。
例えば、前記実施形態の積層配線部材の製造方法では、第１電極と第２電極との導通を図り、２層の配線電極を有する積層配線部材を製造したが、これに限定されない。３層以上の配線電極であっても、前記実施形態の積層配線部材の製造方法を適用できる。
実施例１
ＰＥＮ（帝人デュポンフィルム株式会社製 テオネックスＱ５１）基板に金電極をＬ／Ｓ＝１００μｍ／２０μｍの短冊状のパターンで製膜した。その金電極上に、Ａｇ含有インク（銀ナノコロイド（平均粒子径：４０ｎｍ）と２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオールと溶媒（水とエチレングリコールと１，３−プロパンジオールとグリセリンの混合溶媒）を、質量比３９．４：１．５：５９．１の割合で混ぜたもの）をインクジェット法で、山形形状のビアポストを印刷した。底面はほぼ円形であった。次いで、１８０℃で３０分加熱して、底辺の長軸長が５０μｍで高さが６μｍの山形形状のビアポストを完成した。ビアポストの高さ／底面の直径は、０．１２となった。
さらに、スリットコート法によってシリカ系のフィラーを含有する絶縁インク（粘度は１０〜５０ｍＰａ・ｓ）を印刷し、次いで１２０℃で熱硬化して、層間絶縁膜とした。層間絶縁膜の膜厚は２μｍであり、ビアポストの高さは層間絶縁膜の膜厚の３倍であった。ビアポストが撥液性であり高いためその上には絶縁膜は形成されなかった。
この後、層間絶縁膜とビアポストの上に、真空蒸着法で金電極を成膜し、積層配線部材を形成した。そして、下部の金電極と、上部の金電極の電気的接続を確認したところ、ビアポストによる導通を確認できた。
ＸＰＳによるビアポストの分析では、フッ素原子と硫黄原子がともに確認され、製造後、１６８時間経過後観察したところ、Ａｇ起因のマイグレーションは観察されず、隣接する短冊状のパターン間で導通は確認されなかった。
実施例２，３
ビアポストの高さと底辺の長軸長、及び層間絶縁膜の膜厚を、表１に示すように変えた他は、実施例１と同様にして積層配線部材を製造し、導通を評価した。評価結果を表１に示す。
実施例４
Ａｇ含有インクとして、フッ素原子と硫黄原子を含まないＡｇ含有インク（銀ナノコロイド（平均粒子径：４０ｎｍ）と溶媒（水とエチレングリコールと１，３−プロパンジオールとグリセリンの混合溶媒）を、質量比３９．４：６０．６の割合で混ぜたもの）を用いた他は、実施例１と同様にして積層配線部材を製造し、評価した。ビアポストによる導通は確認できたが、Ａｇによるマイグレーションが生じた。ＸＰＳによるビアポストの分析では、フッ素原子と硫黄原子はともに確認されなかった。
実施例５
銅含有インクとして、フッ素原子と硫黄原子を含まない銅含有インク（銅ナノコロイド（平均粒子径：６０ｎｍ）と溶媒（水とエチレングリコールと１，３−プロパンジオールとグリセリンの混合溶媒）を、質量比４５：５５の割合で混ぜたもの）を用いた他は、実施例１と同様にして積層配線部材を製造し、評価した。ビアポストによる導通は確認できたが、銅の酸化によると思われる接触抵抗が見られた。ＸＰＳによるビアポストの分析では、フッ素原子と硫黄原子はともに確認されなかった。
実施例６
実施例１と同様にして基板上に金電極、ビアポスト、層間絶縁膜を形成した。層間絶縁膜とビアポストの上に、ノリタケ社製スクリーンペーストＮＰ４６３５−Ｐを、スクリーン印刷装置（株式会社セリテック社製ＴＵ２０２５）を用いて、５μｍ厚みで印刷して電極（第２導電部材）を形成した。この際、通常の印圧（０．２５ＭＰａ）より０．１５ＭＰａ高めて印刷を行った。ビアポストの頂点上の第２導電部材の厚みと、層間絶縁膜上の第２導電部材の厚みの比（ビアポストの頂点上の第２導電部材の厚み／層間絶縁膜上の第２導電部材の厚み）は、０．８であった。これにより、この積層体の上に、さらに他の層を良好に積層させることができた。また、下部の金電極と第２導電部材の間のビアポストによる導通を確認できた。
比較例１
ビアポストの高さを２μｍとして、ビアポストの高さ／底面の直径を０．０４（２／５０）とし、ビアポストの高さを絶縁膜の厚みの１倍とした他は、実施例１と同様にして積層配線部材を製造した。ビアポストの上が絶縁材料で塗れてしまい導通しなかった。
比較例２
ビアポストの高さを１μｍとして、ビアポストの高さ／底面の直径を０．０２（１／５０）とし、ビアポストの高さを絶縁膜の厚みの０．５倍とした他は、実施例１と同様にして積層配線部材を製造した。ビアポストの上が絶縁材料で塗れてしまい導通しなかった。
比較例３
ビアポストの高さを１８μｍとして、ビアポストの高さ／底面の直径を０．３６（１８／５０）とし、ビアポストの高さを絶縁膜の厚みの９倍とした他は、実施例１と同様にして積層配線部材を製造した。この場合、ビアポスト表面は絶縁材料で塗れなかったが、ビアポストが大きくなりすぎて、次に形成する金電極に亀裂が入り導通が不安定となった。
比較例４〜９
ビアポストの高さ、及び層間絶縁膜の膜厚を、表１に示すように変えた他は、実施例１と同様にして積層配線部材を製造し、導通を評価した。評価結果を表１に示す。
Figure 2017026127
上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。

Claims (11)

  1. 第１導電部材と第２導電部材の間に介在する絶縁膜を貫いて、前記第１導電部材と前記第２導電部材の間を電気的に接続するための導体であって、
    前記導体の形状が山形であり、前記導体の高さと、前記導体の底面の長軸長の比である、高さ／底面の長軸長が、０．０５以上０．５以下で、かつ、
    前記導体の高さが前記絶縁膜の厚みの１．１倍以上８倍以下である導体。
  2. 前記高さ／底面の長軸長が、０．０５以上０．２以下である請求項１記載の導体。
  3. 前記導体の底面の長軸長が１０μｍ以上１００μｍ以下である請求項１又は２記載の導体。
  4. 前記導体が、金、銀及び銅から選択される少なくとも１以上を含む請求項１〜３のいずれか記載の導体。
  5. 前記導体が、フッ素原子と硫黄原子を含む請求項１〜４のいずれか記載の導体。
  6. 前記絶縁膜上の第２導電部材の厚みが、０．５μｍ以上５０μｍ以下で、
    前記導体の山形の頂点上の第２導電部材の厚みと、前記絶縁膜上の第２導電部材の厚みの比である、導体の頂点上の第２導電部材の厚み／絶縁膜上の第２導電部材の厚みが、０．２から０．９である請求項１〜５のいずれか記載の導体。
  7. 導体含有インクを用いてインクジェット法でプリントして形成する請求項１〜６のいずれか記載の導体の製造方法。
  8. 請求項１〜６のいずれか記載の導体を有する積層回路。
  9. 請求項１〜６のいずれか記載の導体を有する積層配線部材。
  10. 請求項９記載の積層配線部材を備える電子機器。
  11. 液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタ、自動車、ロボット、発光ダイオード照明又はウェアラブルデバイスである請求項１０記載の電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019098326A1 (ja) * 2017-11-17 2019-05-23 リンテック株式会社 第１保護膜付き半導体チップ、第１保護膜付き半導体チップの製造方法、及び半導体チップ・第１保護膜積層体の評価方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216258A (ja) * 1993-01-15 1994-08-05 Toshiba Corp 半導体装置の製造方法
JPH07263571A (ja) * 1994-03-18 1995-10-13 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JPH09232425A (ja) * 1996-02-22 1997-09-05 Sony Corp 多段構造の半導体の製造方法
JP2000208628A (ja) * 1999-01-19 2000-07-28 Nec Corp 半導体装置の製造方法
JP2005101552A (ja) * 2003-08-15 2005-04-14 Semiconductor Energy Lab Co Ltd 配線の作製方法及び半導体装置の作製方法
JP2007027367A (ja) * 2005-07-15 2007-02-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010283194A (ja) * 2009-06-05 2010-12-16 Toppan Forms Co Ltd 配線基板およびその製造方法
JP2013048181A (ja) * 2011-08-29 2013-03-07 Fujifilm Corp パターン形成装置、パターン形成方法及びパターン形成基板の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216258A (ja) * 1993-01-15 1994-08-05 Toshiba Corp 半導体装置の製造方法
JPH07263571A (ja) * 1994-03-18 1995-10-13 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JPH09232425A (ja) * 1996-02-22 1997-09-05 Sony Corp 多段構造の半導体の製造方法
JP2000208628A (ja) * 1999-01-19 2000-07-28 Nec Corp 半導体装置の製造方法
JP2005101552A (ja) * 2003-08-15 2005-04-14 Semiconductor Energy Lab Co Ltd 配線の作製方法及び半導体装置の作製方法
JP2007027367A (ja) * 2005-07-15 2007-02-01 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010283194A (ja) * 2009-06-05 2010-12-16 Toppan Forms Co Ltd 配線基板およびその製造方法
JP2013048181A (ja) * 2011-08-29 2013-03-07 Fujifilm Corp パターン形成装置、パターン形成方法及びパターン形成基板の製造方法

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