JPWO2016084457A1 - サーミスタ素子および回路基板 - Google Patents

Abstract

サーミスタ素子は、第１端面から第２端面に向かって延在する長さ方向であるＬ方向において、サーミスタ素子の全長をＬ１とし、第１外部電極の長さをＥ１とし、第２外部電極の長さをＥ２としたとき、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たす。

Description

本発明は、サーミスタ素子および回路基板に関する。

従来、サーミスタ素子としては、特開２００６−２６９６６１号公報（特許文献１）に記載されたものがある。このサーミスタ素子は、セラミックスから構成される素体と、素体の両端面を覆う外部電極とを有する。

特開２００６−２６９６６１号公報

ところで、前記従来のサーミスタ素子を実際に回路基板に実装しようとすると、サーミスタ素子に実装時の衝撃などによる負荷がかかるおそれがあった。そして、サーミスタ素子に負荷がかかると、サーミスタ素子にワレ等の破断が発生するおそれがあった。このため、破断したサーミスタ素子は、交換しなければならず、無駄となっていた。

そこで、本発明の課題は、抗折強度を向上して破断の発生を抑制することができるサーミスタ素子、および、抗折強度の高いサーミスタ素子を有する回路基板を提供することにある。

前記課題を解決するため、本発明のサーミスタ素子は、
互いに反対側に位置する第１端面および第２端面と、前記第１端面と前記第２端面との間に配置される周面とを有すると共に、セラミックスから構成される素体と、
前記第１端面と前記周面の前記第１端面側とを覆う第１外部電極と、
前記第２端面と前記周面の前記第２端面側とを覆う第２外部電極と
を備えるサーミスタ素子であって、
前記第１端面から前記第２端面に向かって延在する長さ方向において、前記サーミスタ素子の全長をＬ１とし、前記第１外部電極の長さをＥ１とし、前記第２外部電極の長さをＥ２としたとき、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たす。

本発明のサーミスタ素子によれば、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たすので、第１、第２外部電極のサーミスタ素子の全長に占める割合が増加する。このように、高強度の第１、第２外部電極にて素体の大部分を覆うため、サーミスタ素子の抗折強度が高くなる。したがって、サーミスタ素子を回路基板に実装する際、サーミスタ素子に実装時の衝撃などによる負荷がかかっても、サーミスタ素子にワレ等の破断が発生することを抑制できる。

また、一実施形態のサーミスタ素子では、前記サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズである。

前記実施形態のサーミスタ素子によれば、サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズであるので、サーミスタ素子のサイズが小さくなるが、サーミスタ素子の抗折強度は高いため、サーミスタ素子を破断が無い状態で使用できる。

また、一実施形態のサーミスタ素子では、前記サーミスタ素子の厚みは、０．１ｍｍよりも大きく、０．３ｍｍよりも小さい。

前記実施形態のサーミスタ素子によれば、サーミスタ素子の厚みは、０．１ｍｍよりも大きく、０．３ｍｍよりも小さいので、サーミスタ素子の厚みは薄くなるが、サーミスタ素子の抗折強度は高いため、サーミスタ素子を破断が無い状態で使用できる。

また、一実施形態のサーミスタ素子では、前記素体の表面粗さは、０．５μｍ以下である。

ここで、表面粗さとは、中心線平均粗さをいう。

前記実施形態のサーミスタ素子によれば、素体の表面粗さは、０．５μｍ以下であるので、素体の表面の粗さを抑制することができ、素体の抗折強度を一層向上できる。

また、一実施形態のサーミスタ素子では、前記第１外部電極および前記第２外部電極の表面粗さは、０．１μｍ以上である。

ここで、表面粗さとは、中心線平均粗さをいう。

前記実施形態のサーミスタ素子によれば、第１外部電極および第２外部電極の表面粗さは、０．１μｍ以上であるので、サーミスタ素子を基板本体内に埋め込む場合、サーミスタ素子の第１、第２外部電極と基板本体との密着性を向上できる。

また、一実施形態の回路基板では、
基板本体と、
前記基板本体内に埋め込まれている前記サーミスタ素子と
を備える。

前記実施形態の回路基板によれば、サーミスタ素子は、基板本体内に埋め込まれており、サーミスタ素子には基板本体からの負荷がかかるが、サーミスタ素子の抗折強度は高いため、サーミスタ素子の破断は抑制され、回路基板の品質を向上できる。

また、一実施形態の回路基板では、前記基板本体は、前記第１外部電極と前記第２外部電極との間に位置する絶縁体を有する。

前記実施形態の回路基板によれば、基板本体は、第１外部電極と第２外部電極との間に位置する絶縁体を有するので、第１外部電極と第２外部電極とは、絶縁体により、電気的に絶縁される。したがって、抗折強度をより高くするために第１、第２外部電極の長さＥ１，Ｅ２をより長くしても、第１、第２外部電極の電気的接続を防止できる。

また、一実施形態の回路基板では、
前記基板本体に搭載された電子部品を有し、
前記サーミスタ素子は、前記電子部品の直下に位置する。

前記実施形態の回路基板によれば、サーミスタ素子は、電子部品の直下に位置するので、サーミスタ素子は、電子部品の発熱温度を迅速かつ正確に検出することができる。

本発明のサーミスタ素子によれば、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たすので、抗折強度を向上して、破断の発生を抑制することができる。

本発明の回路基板によれば、抗折強度の高いサーミスタ素子を有するので、品質を向上できる。

本発明の第１実施形態のサーミスタ素子を示す斜視図である。 サーミスタ素子のＬＴ面における断面図である。 本発明の第２実施形態の回路基板を示すＬＴ面における断面図である。 回路基板の製造方法を説明するための断面図である。 回路基板の製造方法を説明するための断面図である。 回路基板の製造方法を説明するための断面図である。 回路基板の製造方法を説明するための断面図である。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態のサーミスタ素子１を示す斜視図である。図２は、サーミスタ素子１の断面図である。図１と図２に示すように、サーミスタ素子１は、素体１０と、素体１０内に設けられた内部電極２１，２２と、素体１０の表面の一部を覆うと共に内部電極２１，２２に電気的に接続される第１、第２外部電極４１，４２とを有する。

素体１０は、積層された複数のセラミックス層１０ａから構成される。セラミックス層１０ａは、例えば、負の抵抗温度特性を有するセラミックスからなる。セラミックスは、例えば、酸化マンガンを主成分とするセラミックスであり、酸化ニッケル、酸化コバルト、アルミナ、酸化鉄、酸化チタン、酸化ジルコニウムなどを含む。つまり、サーミスタ素子１は、ＮＴＣ（Negative Temperature Coefficient）サーミスタであり、温度の上昇に伴って抵抗値が減少する。

素体１０は、略直方体状に形成されている。素体１０の表面は、互いに反対側に位置する第１端面１５および第２端面１６と、第１端面１５と第２端面１６との間に配置される周面１７とを有する。第１端面１５と第２端面１６とは、略平行である。周面１７は、第１側面１１と第２側面１２と第３側面１３と第４側面１４とを有する。第１側面１１と第２側面１２とは、セラミックス層１０ａの積層方向に位置し、互いに反対側に位置する。第３側面１３と第４側面１４とは、互いに反対側に位置する。第１側面１１と第２側面１２とは、略平行である。第３側面１３と第４側面１４とは、略平行である。第１端面１５と第１側面１１と第３側面１３とは、互いに直交する。

ここで、第１端面１５から第２端面１６に向かって延在するサーミスタ素子１の長さ方向を、Ｌ方向とし、第３側面１３から第４側面１４に向かって延在するサーミスタ素子１の幅方向をＷ方向とし、第２側面１２から第１側面１１に向かって延在するサーミスタ素子１の厚み方向をＴ方向とする。Ｌ方向とＷ方向とＴ方向とは、互いに直交する。具体的に述べると、Ｌ方向は、第１端面１５に直交する方向であり、Ｗ方向は、第３側面１３に直交する方向であり、Ｔ方向は、第１側面１１に直交する方向である。

内部電極２１，２２は、セラミックス層１０ａと交互に積層される。内部電極２１，２２は、例えば、Ｎｉ、Ｃｕ、Ｆｅ、Ｃｏ、Ｗ、Ｔａ、Ｔｉ、Ｍｏのうちの少なくとも一つの元素を含んでいる。

隣り合う２つの内部電極２１，２２は、セラミックス層１０ａを挟んで、略平行に配列されている。隣り合う２つの内部電極２１，２２において、第１内部電極２１の端部２１ａは、素体１０の第１端面１５から露出し、第２内部電極２２の端部２２ａは、素体１０の第２端面１６から露出している。

第１、第２外部電極４１，４２は、素体１０を覆う電極層と、電極層に積層されるめっき層とを有する。電極層は、例えば、Ａｇからなる。めっき層は、単層であってもよく、または、複数層であってもよい。単層のめっき層、および、複数層のめっき層の最外層は、例えば、ＳｎまたはＣｕからなる。ここで、第１、第２外部電極４１，４２をはんだにより回路基板の配線に接合する場合、はんだによる接合を可能とするために、めっき層にＳｎを用いる。一方、サーミスタ素子１を回路基板の基板本体内に埋め込んで、レーザー光線を用いて第１、第２外部電極４１，４２を基板本体から露出させる場合、レーザー光線の照射によるめっき層の焼損を防止するために、めっき層にＣｕを用いる。

第１外部電極４１は、第１端面１５と周面１７の第１端面１５側とを覆う。第１外部電極４１は、第１内部電極２１の端部２１ａに接触して電気的に接続される。第１外部電極４１は、周面１７の周方向の全周に対向するように設けられる。つまり、第１外部電極４１は、第１側面１１から第４側面１４に順に対向する第１面部１４１から第４面部１４４を有する。第１面部１４１から第４面部１４４は、周面１７に沿って延在する部分である。つまり、第１面部１４１から第４面部１４４は、第１外部電極４１のＬ方向の一方の端面から他方の端面に延在する。なお、図２では、第１面部１４１から第４面部１４４をわかりやすくするために、第１面部１４１から第４面部１４４の区画を示しているが、実際、第１外部電極４１は一体に成形される。

第２外部電極４２は、第２端面１６と周面１７の第２端面１６側とを覆う。第２外部電極４２は、第２内部電極２２の端部２２ａに接触して電気的に接続される。第２外部電極４２は、周面１７の周方向の全周に対向するように設けられる。つまり、第２外部電極４２は、第１側面１１から第４側面１４に順に対向する第１面部１４１から第４面部１４４を有する。第１面部１４１から第４面部１４４は、周面１７に沿って延在する部分である。つまり、第１面部１４１から第４面部１４４は、第２外部電極４２のＬ方向の一方の端面から他方の端面に延在する。なお、図２では、第１面部１４１から第４面部１４４をわかりやすくするために、第１面部１４１から第４面部１４４の区画を示しているが、実際、第２外部電極４２は一体に成形される。

サーミスタ素子１の長さ方向（Ｌ方向）において、サーミスタ素子１の全長をＬ１とし、第１外部電極４１の長さをＥ１とし、第２外部電極４２の長さをＥ２としたとき、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たす。好ましくは、Ｅ１＋Ｅ２≧０．７×Ｌ１を満たし、さらに好ましくは、Ｅ１＋Ｅ２≧０．８×Ｌ１を満たす。第１外部電極４１の長さＥ１と、第２外部電極４２の長さＥ２とは、製造上同じであることが好ましいが、異なっていてもよい。

サーミスタ素子１の全長Ｌ１とは、サーミスタ素子１のＬ方向の両端面の間の長さをいう。第１外部電極４１の長さＥ１とは、第１外部電極４１の周面１７側に対向する全領域のＬ方向の長さの平均値をいい、具体的には、第１外部電極４１の第１〜第４面部１４１〜１４４の長さの平均値をいう。同様に、第２外部電極４２の長さＥ２とは、第２外部電極４２の周面１７側に対向する全領域のＬ方向の長さの平均値をいい、具体的には、第２外部電極４２の第１〜第４面部１４１〜１４４の長さの平均値をいう。

例えば、サーミスタ素子１のサイズが、ＪＩＳ規格０６０３サイズであるとする。ＪＩＳ規格０６０３サイズとは、（０．６±０．０３）ｍｍ（Ｌ方向）×（０．３±０．０３）ｍｍ（Ｗ方向）である。つまり、Ｌ１は、０．６ｍｍである。このとき、Ｅ１とＥ２は、それぞれ、０．２ｍｍ以上である。これにより、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たす。サーミスタ素子１の厚みは、０．１ｍｍよりも大きく、０．３ｍｍよりも小さい。なお、サーミスタ素子１の厚みは、０．３ｍｍ以上であってもよい。また、サーミスタ素子１のサイズは、ＪＩＳ規格１００５サイズやＪＩＳ規格１６０８サイズなどの他のサイズであってもよい。

次に、前記サーミスタ素子１の製造方法について説明する。

ます、セラミックスの素材を混合粉砕して混合粉体を作製し、混合粉体に仮焼処理を施して仮焼粉を作製する。その後、仮焼粉をシート状に形成してシート体を作製し、シート体と内部電極２１，２２の材料とを交互に積層して積層体を作製する。その後、積層体を還元雰囲気で焼成して、内部に内部電極２１，２２が設けられた素体１０を作製する。その後、素体１０の表面に第１、第２外部電極４１，４２の電極層の材料を塗布して焼き付け、電極層を作製する。その後、めっき層をめっきにより電極層に積層して、第１、第２外部電極４１，４２を作製する。これにより、サーミスタ素子１を作製する。第１、第２外部電極４１，４２のＬ方向の長さＥ１，Ｅ２は、第１、第２外部電極４１，４２の電極層の材料を塗布するときの長さにより決定される。

前記サーミスタ素子１によれば、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たすので、第１、第２外部電極４１，４２のサーミスタ素子１の全長に占める割合が増加する。このように、高強度の第１、第２外部電極４１，４２にて素体１０の大部分を覆うため、サーミスタ素子１の抗折強度（たわみ）が高くなる。したがって、サーミスタ素子１を回路基板に実装する際、サーミスタ素子１に実装時の衝撃などによる負荷がかかっても、サーミスタ素子１にワレ等の破断が発生することを抑制できる。なお、Ｅ１＋Ｅ２＜（２／３）×Ｌ１であるとき、サーミスタ素子１の抗折強度は低くなり、サーミスタ素子１に破断が発生するおそれがある。

具体的に述べると、サーミスタ素子１の抗折強度を評価するために測定装置にて測定するとき、サーミスタ素子１の第１、第２外部電極４１，４２を測定装置の設置面に接触させる。すると、第１、第２外部電極４１，４２の長さＥ１，Ｅ２が長いため、第１、第２外部電極４１，４２の間の距離は小さくなる。このため、素体１０のＬ方向の中央部を押圧して３点曲げによる測定を行うと、素体１０にかかるモーメントは小さくなるため、抗折強度は高くなる。これに対して、従来では、第１、第２外部電極の長さは短いため、第１、第２外部電極の間の距離は大きくなる。このため、素体のＬ方向の中央部を押圧して３点曲げによる測定を行うと、素体にかかるモーメントは大きくなるため、抗折強度は低くなる。

また、前記サーミスタ素子１によれば、特に、サーミスタ素子１を小型化や薄型化としても、サーミスタ素子１を破断が無い状態で使用できる。例えば、サーミスタ素子１のサイズをＪＩＳ規格０６０３サイズとしたとき、サーミスタ素子１のサイズが小さくなるが、サーミスタ素子１の抗折強度は高いため、サーミスタ素子１を破断が無い状態で使用できる。また、サーミスタ素子１の厚みを、０．１ｍｍよりも大きく、０．３ｍｍよりも小さくしたとき、サーミスタ素子１の厚みは薄くなるが、サーミスタ素子１の抗折強度は高いため、サーミスタ素子１を破断が無い状態で使用できる。例えば、０６０３サイズにおいて厚みを０．３ｍｍとしたとき、当然にサーミスタ素子１の強度を高くできる。さらに、０６０３サイズにおいて厚みを０．１３５ｍｍと薄くしても、強度の高いサーミスタ素子１を実現できる。

また、Ｌ１−（Ｅ１＋Ｅ２）≧０．０４ｍｍを満たすことが好ましく、これにより、サーミスタ素子１の抗折強度を十分に高くしつつ、第１、第２外部電極４１，４２の電気的接続を防止できる。なお、Ｌ１−（Ｅ１＋Ｅ２）＜０．０４ｍｍであるとき、第１、第２外部電極４１，４２が電気的に接続するおそれがある。

次に、前記サーミスタ素子１のＥ１、Ｅ２、Ｌ１の関係の一例について説明する。表１に、（Ｅ１＋Ｅ２）／Ｌ１と抗折強度との関係を示す。

表１では、横軸に（Ｅ１＋Ｅ２）／Ｌ１を示し、縦軸に抗折強度［Ｎ］を示す。表１からわかるように、（Ｅ１＋Ｅ２）／Ｌ１が０．６３よりも大きいときに、抗折強度が著しく大きくなっている。したがって、（Ｅ１＋Ｅ２）／Ｌ１≧２／３を満たすことで、抗折強度が著しく大きくなる。

（第２実施形態）
図３は、本発明の第２実施形態の回路基板を示す断面図である。図３に示すように、回路基板１００は、基板本体１１０と、基板本体１１０内に埋め込まれている第１実施形態のサーミスタ素子１と、基板本体１１０に搭載された電子部品としての集積回路１２０とを有する。

基板本体１１０は、電気的絶縁性を有する絶縁体１１１と、電気的導電性を有する導電体１１２とを有する。絶縁体１１１は、例えば、エポキシ樹脂などの絶縁性樹脂からなる。導電体１１２は、例えば、Ｃｕなどの金属からなる。導電体１１２は、配線などを構成する。

サーミスタ素子１は、絶縁体１１１内に埋め込まれている。したがって、サーミスタ素子１には絶縁体１１１の重さなどによる負荷がかかるが、サーミスタ素子１の抗折強度は高いため、サーミスタ素子１の破断は抑制され、回路基板１００の品質を向上できる。また、サーミスタ素子１は、基板本体１１０内に埋め込まれているため、サーミスタ素子１には、そもそも、ツームストン等の実装不良の問題がない。

第１外部電極４１と第２外部電極４２との間には、絶縁体１１１が位置する。したがって、第１外部電極４１と第２外部電極４２とは、絶縁体１１１により、電気的に絶縁される。したがって、抗折強度をより高くするために第１、第２外部電極４１，４２の長さＥ１，Ｅ２（図２参照）をより長くしても、第１、第２外部電極４１，４２の電気的接続は絶縁体１１１により防止される。

サーミスタ素子１は、導電体１１２を介して、集積回路１２０に電気的に接続される。サーミスタ素子１は、集積回路１２０の発熱温度を検出して、図示しないＣＰＵが、サーミスタ素子１により検出された温度に基づいて、集積回路１２０の動作を制御する。

サーミスタ素子１は、集積回路１２０の直下に位置する。したがって、サーミスタ素子１は、集積回路１２０の発熱温度を迅速かつ正確に検出することができる。なお、サーミスタ素子１により温度を検出される電子部品は、メモリやＣＰＵなどの電子部品であってもよい。

次に、前記回路基板１００の製造方法について説明する。

ます、図４Ａに示すように、ベース体１１５の上にサーミスタ素子１を載置する。このとき、第１、第２外部電極４１，４２は、接着剤を介して、ベース体１１５に接着される。ベース体１１５は、基板本体１１０の絶縁体１１１の一部である。

その後、図４Ｂに示すように、ベース体１１５の上に、サーミスタ素子１を封止するように、封止体１１６を充填する。これにより、サーミスタ素子１は、封止体１１６内に埋め込まれる。封止体１１６は、基板本体１１０の絶縁体１１１の一部である。

その後、図４Ｃに示すように、封止体１１６の第１、第２外部電極４１，４２に対向する位置にレーザー光線を照射して、封止体１１６に、第１、第２外部電極４１，４２が露出する孔部１１６ａを形成する。レーザー光線の照射による第１、第２外部電極４１，４２の焼損を防止するために、好ましくは、第１、第２外部電極４１，４２のめっき層にＣｕを用いている。

その後、図４Ｄに示すように、封止体１１６の孔部１１６ａや、封止体１１６の上面や、ベース体１１５の下面に、配線としてＣｕなどの金属材料１１７をめっきする。金属材料１１７は、基板本体１１０の導電体１１２の一部である。その後、図示しないが、絶縁体１１１や導電体１１２を含む複数の層を積層して、回路基板１００を作製する。

前記回路基板１００によれば、サーミスタ素子１の厚みを薄くして基板本体１１０の薄型化を実現しつつも、サーミスタ素子１の抗折強度を高くでき、さらに、サーミスタ素子１の第１、第２外部電極４１，４２の電気的接続を防止できる。

つまり、基板本体１１０にサーミスタ素子１を埋め込もうとすると、サーミスタ素子１の厚みを薄くする必要がある。しかし、サーミスタ素子１の厚みを薄くすると、サーミスタ素子１の抗折強度が低下する。そこで、本願発明者は、サーミスタ素子１の厚みを薄くしつつ、第１、第２外部電極４１，４２の長さＥ１，Ｅ２を長くすることでサーミスタ素子１の抗折強度を向上させた。

さらに、本願発明者は、サーミスタ素子１は基板本体１１０内に埋め込まれることで、絶縁体１１１が第１外部電極４１と第２外部電極４２との間に位置することに着目し、第１、第２外部電極４１，４２の長さＥ１，Ｅ２をより長くしてサーミスタ素子１の抗折強度をより向上させても、絶縁体１１１が第１、第２外部電極４１，４２の電気的接続を防止することを見出した。したがって、本願発明のサーミスタ素子１は、埋込型の回路基板１００に適用されることで、一層顕著な効果を奏する。

（第３実施形態）
本発明の第３実施形態のサーミスタ素子は、第１実施形態とは、素体の表面の状態が相違する。この相違する構成のみを以下に説明する。

第３実施形態では、素体の表面粗さは、０．５μｍ以下である。また、素体の表面粗さは、好ましくは、０．０５μｍ以上である。ここで、表面粗さとは、中心線平均粗さをいう。したがって、素体の表面粗さは、０．５μｍ以下であるので、素体の表面の粗さを抑制することができ、素体の抗折強度を一層向上できる。これに対して、素体の表面粗さが大きくなると、素体の表面の凹凸の凹みの部分を起点にして、素体の表面に割れが発生するおそれがある。

素体の表面粗さを変える処理としては、例えば、酸や酸化剤などによる処理や、エッチング処理や、研磨処理などがある。以下、酸による処理を用い、素体を酸溶液に浸漬する時間を調整して、素体の表面粗さを変えた。酸としてギ酸を用いた。この結果を表２に示す。

表２では、横軸に、サーミスタ素子を酸に浸漬した処理時間（分）を示し、縦軸に、素体の表面粗さ（μｍ）を示す。表面粗さは、中心線平均粗さである。複数のサーミスタ素子を試料としてそれぞれの表面粗さを測定し、最大の表面粗さと最小の表面粗さと平均の表面粗さとを求めた。実線は、最大の表面粗さを示し、点線は、最小の表面粗さを示し、一点鎖線は、平均の表面粗さを示す。

表２からわかるように、処理時間が０分から３分までは、素体の表面粗さが減少し、処理時間が３分以降では、素体の表面粗さが一定となる。素体の表面粗さが減少するのは、素体の表面はもともと粗いため、酸処理により、素体の表面の凹凸が溶かされるためである。

表２の実線にて示す最大の表面粗さについての抗折強度を、表３に示す。このとき、（Ｅ１＋Ｅ２）／Ｌ１＝０．７８とする。

表３に示すように、処理時間が経過すると、抗折強度が大きくなっている。言い換えると、表２と表３に示すように、素体の表面粗さが大きいと、抗折強度が大きくなっている。特に、処理時間が１分以降では、抗折強度が著しく大きくなっている。つまり、素体の表面粗さが０．５μｍ以下であるとき、抗折強度が著しく大きくなっている。

（第４実施形態）
本発明の第４実施形態のサーミスタ素子は、第１実施形態とは、第１、第２外部電極の表面の状態が相違する。この相違する構成のみを以下に説明する。

第４実施形態では、第１外部電極および第２外部電極の表面粗さは、０．１μｍ以上である。また、第１外部電極および第２外部電極の表面粗さは、好ましくは、０．６μｍ以下である。ここで、表面粗さとは、中心線平均粗さをいう。したがって、第１外部電極および第２外部電極の表面粗さは、０．１μｍ以上であるので、第２実施形態に示すようにサーミスタ素子を基板本体内に埋め込む場合、サーミスタ素子の第１、第２外部電極と基板本体との密着性を向上できる。

第１、第２外部電極の表面粗さを変える処理としては、第３実施形態と同じである。以下、酸による処理を用い、第１、第２外部電極を酸溶液に浸漬する時間を調整して、第１、第２外部電極の表面粗さを変えた。酸としてギ酸を用いた。この結果を表４に示す。

表４では、横軸に、サーミスタ素子を酸に浸漬した処理時間（分）を示し、縦軸に、第１、第２外部電極の表面粗さ（μｍ）を示す。表面粗さは、中心線平均粗さである。複数のサーミスタ素子を試料としてそれぞれの表面粗さを測定し、最大の表面粗さと最小の表面粗さと平均の表面粗さとを求めた。実線は、最大の表面粗さを示し、点線は、最小の表面粗さを示し、一点鎖線は、平均の表面粗さを示す。

表４からわかるように、処理時間が０分から１分までは、第１、第２外部電極の表面粗さが増大し、処理時間が１分以降では、第１、第２外部電極の表面粗さが一定となる。第１、第２外部電極の表面粗さが増大するのは、第１、第２外部電極の表面はもともと平滑であるため、酸処理により、第１、第２外部電極の表面に凹凸が形成されるためである。

表４の点線にて示す最小の表面粗さについての密着性を、表５に示す。

表５に示すように、第１、第２外部電極の表面粗さが０．１μｍ以上であるとき、第１、第２外部電極と基板本体との密着性は良好である。比較例として、外部電極の表面粗さが０．０２μｍであるとき、外部電極と基板本体との密着性は良好でない。

なお、サーミスタ素子の全体を酸溶液に浸漬することで、素体の表面粗さと第１、第２外部電極の表面粗さとを同時に調整することができる。したがって、第３実施形態に示す抗折強度と第４実施形態に示す密着性とを、同時に向上することができる。

なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。

前記実施形態では、サーミスタ素子は、素体内に内部電極を有していたが、素体内に内部電極を有していなくてもよい。

前記実施形態では、サーミスタ素子は、ＮＴＣサーミスタとしたが、ＰＴＣ（Positive Temperature Coefficient）サーミスタとしてもよい。

前記実施形態では、素体の周面の横断面は、４角形であったが、３角形や５角形以上であってもよく、または、円形や楕円形や長円形であってもよい。

前記実施形態では、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たすようにしたが、両辺にサーミスタ素子１の幅寸法Ｗ１を乗じて、（Ｅ１＋Ｅ２）×Ｗ１≧（２／３）×Ｌ１×Ｗ１として、面積にて比較するようにしてもよい。

前記実施形態では、回路基板として、サーミスタ素子を基板本体内に埋め込んだが、サーミスタ素子を基板本体の上に実装するようにしてもよい。この場合でも、サーミスタ素子の抗折強度は高いため、サーミスタ素子に実装時の衝撃などによる負荷がかかっても、サーミスタ素子の破断の発生を抑制できる。

１ サーミスタ素子
１０ 素体
１０ａ セラミックス層
１１ 第１側面
１２ 第２側面
１３ 第３側面
１４ 第４側面
１５ 第１端面
１６ 第２端面
１７ 周面
２１ 第１内部電極
２２ 第２内部電極
４１ 第１外部電極
４２ 第２外部電極
１００ 回路基板
１１０ 基板本体
１１１ 絶縁体
１１２ 導電体
１２０ 集積回路（電子部品）
１４１ 第１面部
１４２ 第２面部
１４３ 第３面部
１４４ 第４面部

Claims (8)

1. 互いに反対側に位置する第１端面および第２端面と、前記第１端面と前記第２端面との間に配置される周面とを有すると共に、セラミックスから構成される素体と、
   前記第１端面と前記周面の前記第１端面側とを覆う第１外部電極と、
   前記第２端面と前記周面の前記第２端面側とを覆う第２外部電極と
   を備えるサーミスタ素子であって、
   前記第１端面から前記第２端面に向かって延在する長さ方向において、前記サーミスタ素子の全長をＬ１とし、前記第１外部電極の長さをＥ１とし、前記第２外部電極の長さをＥ２としたとき、Ｅ１＋Ｅ２≧（２／３）×Ｌ１を満たすサーミスタ素子。
2. 前記サーミスタ素子のサイズは、ＪＩＳ規格０６０３サイズである、請求項１に記載のサーミスタ素子。
3. 前記サーミスタ素子の厚みは、０．１ｍｍよりも大きく、０．３ｍｍよりも小さい、請求項２に記載のサーミスタ素子。
4. 前記素体の表面粗さは、０．５μｍ以下である、請求項１から３の何れか一つに記載のサーミスタ素子。
5. 前記第１外部電極および前記第２外部電極の表面粗さは、０．１μｍ以上である、請求項１から４の何れか一つに記載のサーミスタ素子。
6. 基板本体と、
   前記基板本体内に埋め込まれている請求項１から５の何れか一つに記載のサーミスタ素子と
   を備える回路基板。
7. 前記基板本体は、前記第１外部電極と前記第２外部電極との間に位置する絶縁体を有する、請求項６に記載の回路基板。
8. 前記基板本体に搭載された電子部品を有し、
   前記サーミスタ素子は、前記電子部品の直下に位置する、請求項６または７に記載の回路基板。

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