JPWO2016024333A1 - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JPWO2016024333A1
JPWO2016024333A1 JP2015504441A JP2015504441A JPWO2016024333A1 JP WO2016024333 A1 JPWO2016024333 A1 JP WO2016024333A1 JP 2015504441 A JP2015504441 A JP 2015504441A JP 2015504441 A JP2015504441 A JP 2015504441A JP WO2016024333 A1 JPWO2016024333 A1 JP WO2016024333A1
Authority
JP
Japan
Prior art keywords
semiconductor
pair
connector
ceramic substrates
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015504441A
Other languages
English (en)
Other versions
JP5930565B1 (ja
Inventor
康亮 池田
康亮 池田
雄司 森永
雄司 森永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Application granted granted Critical
Publication of JP5930565B1 publication Critical patent/JP5930565B1/ja
Publication of JPWO2016024333A1 publication Critical patent/JPWO2016024333A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

半導体モジュールは、セラミック板の主面に導電層を設けた一対のセラミック基板と、相互に対向する一対のセラミック基板の第一導電層にそれぞれ接合される半導体素子と、一対のセラミック基板に接合された半導体素子同士を電気接続すると共に、一方のセラミック基板の第一導電層に接合される接続子と、を備える。第一導電層に、半導体素子及び前記接続子を個別に挿入する位置決め凹部が形成されている。

Description

この発明は、半導体モジュールに関する。
従来の半導体モジュールには、例えば特許文献１のように、基板上に複数の半導体素子を搭載して回路を構成したものがある。
また、近年では、パワーデバイスモジュール等の半導体モジュールの基板として、セラミック板の主面に半導体モジュールの回路として機能する導電層を形成したセラミック基板が用いられることが多い。
特開２０１０−０１０６４４号公報
ところで、パワーデバイスモジュール等の半導体モジュールには、半導体素子の高密度実装あるいは高密度集積が求められている。このような半導体モジュールとしては、例えば、第一セラミック基板、第一半導体素子、接続子、第二半導体素子及び第二セラミック基板の各部品を順番に積層して、これらの部品をはんだにより接合したものが考えられる。
しかしながら、このような半導体モジュールを製造する場合、特に各部品をはんだで接合する際には、各セラミック基板に対する半導体素子や接続子の位置決めが難しい、という問題がある。すなわち、半導体モジュールを効率よく製造できない、という問題がある。
本発明の一態様は、半導体素子や接続子を各セラミック基板に対して容易に位置決めでき、効率よく製造することが可能な半導体モジュールを提供することを目的とする。
本発明の一態様としての半導体モジュールは、セラミック板の少なくとも一方の主面に導電層を設けた一対のセラミック基板と、相互に対向する一対の前記セラミック基板の前記導電層にそれぞれ接合される半導体素子と、一対の前記セラミック基板に接合された前記半導体素子同士を電気接続すると共に、少なくとも一方の前記セラミック基板の前記導電層に接合される接続子と、を備え、前記セラミック基板の前記導電層に、前記半導体素子及び前記接続子を個別に挿入する位置決め凹部が形成されている。
本発明の一態様によれば、半導体モジュールを製造する際に、半導体素子及び接続子をそれぞれセラミック基板の位置決め凹部に挿入するだけで、半導体素子及び接続子を各セラミック基板に対して容易に位置決めすることが可能となる。したがって、半導体モジュールを効率よく製造することが可能となる。
本発明の第一実施形態に係る半導体モジュールの概略断面図である。 本発明の第二実施形態に係る半導体モジュールの概略断面図である。 本発明の第三実施形態に係る半導体モジュールの要部を示す拡大断面図である。 本発明の第四実施形態に係る半導体モジュールの要部を示す断面図である。 本発明の第五実施形態に係る半導体モジュールの概略断面図である。
〔第一実施形態〕
以下、図１を参照して本発明の第一実施形態について説明する。
図１に示すように、本実施形態に係る半導体モジュール１は、一対のセラミック基板２，３、半導体素子４，５及び接続子６を備える。
半導体素子４，５は、後述する一対のセラミック基板２，３の導電層２２，３２に少なくとも一つずつ接合される。半導体素子４，５の種類や形状は、特に限定されるものではない。本実施形態の半導体素子４，５は、板状に形成され、両主面に電極を有する。本実施形態の半導体素子４，５は、各主面に電極を一つずつ有するダイオードである。
各セラミック基板２，３は、絶縁性を有する板状のセラミック板２１，３１と、セラミック板２１，３１の主面に設けられた導電層２２，３２と、を備える。本実施形態のセラミック基板２，３では、セラミック板２１，３１の両主面に導電層２２，３２が設けられている。導電層２２，３２は、導電性を有していればよいが、例えば銅などのように電気伝導率の高い材料からなるとよい。
一対のセラミック基板２，３は、これらの一方の導電層２２Ａ，３２Ａ（以下、第一導電層２２Ａ，３２Ａと呼ぶ）が相互に対向するように、セラミック板２１，３１の厚さ方向に間隔をあけて配されている。各セラミック基板２，３の第一導電層２２Ａ，３２Ａは、半導体素子４，５及び接続子６と共に半導体モジュール１の回路を構成する配線パターンとして形成されている。
一対のセラミック基板２，３の第一導電層２２Ａ，３２Ａには、それぞれ半導体素子４，５が接合される。具体的には、各半導体素子４，５の一方の主面が、はんだ等の導電性接着剤（不図示）によって各セラミック基板２，３の第一導電層２２Ａ，３２Ａに接合される。これにより、各半導体素子４，５が各セラミック基板２，３の第一導電層２２Ａ，３２Ａに電気接続される。本実施形態では、各セラミック基板２，３に接合される半導体素子４，５の電極が互いに異なる。
以下、下側のセラミック基板２（以下、第一セラミック基板２とも呼ぶ）の第一導電層２２Ａに接合される半導体素子４を、第一半導体素子４とも呼ぶ。また、上側のセラミック基板３（以下、第二セラミック基板３とも呼ぶ）の第一導電層３２Ａに接合される半導体素子５を、第二半導体素子５とも呼ぶ。
第一セラミック基板２の第一導電層２２Ａには、第一半導体素子４及び接続子６を個別に挿入する位置決め凹部２３，２４が形成されている。以下、第一半導体素子４が挿入される素子用の位置決め凹部２３を、素子用位置決め凹部２３あるいは第一素子用位置決め凹部２３とも呼ぶ。また、接続子６が挿入される接続子用の位置決め凹部２４を、接続子用位置決め凹部２４とも呼ぶ。第一セラミック基板２の第一導電層２２Ａにおいて、第一素子用位置決め凹部２３を形成した領域と、接続子用位置決め凹部２４を形成した領域とは、互いに電気的に独立している。
一方、第二セラミック基板３の第一導電層３２Ａには、第二半導体素子５を挿入する位置決め凹部３３が形成されている。以下、第二半導体素子５が挿入される素子用の位置決め凹部３３を、素子用位置決め凹部３３あるいは第二素子用位置決め凹部３３とも呼ぶ。
各半導体素子４，５は、各第一導電層２２Ａ，３２Ａのうち素子用位置決め凹部２３，３３の底面に接合される。ここで、各素子用位置決め凹部２３，３３の大きさは、半導体素子４，５を素子用位置決め凹部２３，３３の底面に接合した状態で、半導体素子４，５の側部が素子用位置決め凹部２３，３３の内側面に接触しないように設定されている。ただし、半導体素子４，５の側部と素子用位置決め凹部２３，３３の内側面との隙間は、できる限り小さくした方がよい。
また、各素子用位置決め凹部２３，３３の深さ寸法は、半導体素子４，５を素子用位置決め凹部２３，３３の底面に接合した状態で、半導体素子４，５が素子用位置決め凹部２３，３３が開口する第一導電層２２Ａ，３２Ａの表面から突出しないように設定されている。半導体素子４，５が素子用位置決め凹部２３，３３に挿入された状態では、例えば、後述する接続子６に接合される半導体素子４，５の主面が、第一導電層２２Ａ，３２Ａの表面と同じ高さに位置してもよいし、第一導電層２２Ａ，３２Ａの表面よりも低く位置してもよい。
一対のセラミック基板２，３は、上記した第一素子用位置決め凹部２３及び第二素子用位置決め凹部３３が相互に対向するように配されている。すなわち、一対のセラミック基板２，３にそれぞれ接合された一対の半導体素子４，５は、一対のセラミック基板２，３の配列方向に並べて配置されている。
接続子６は、一対のセラミック基板２，３に接合された半導体素子４，５同士を電気接続すると共に、少なくとも一方のセラミック基板２，３の第一導電層２２Ａ，３２Ａに接合される。本実施形態の接続子６は、第一セラミック基板２の第一導電層２２Ａに接合される。
接続子６は、銅などの導電性材料からなる。接続子６は、帯板状の本体板部６１と、本体板部６１の長手方向の第一端部（図１において右側の端部）に設けられた素子接合部６２と、本体板部６１の第二端部（図１において左側の端部）に設けられた基板接合部６３と、を備える。
素子接合部６２は、一対のセラミック基板２，３の素子用位置決め凹部２３，３３の間に配され、各素子用位置決め凹部２３，３３に挿入された一対の半導体素子４，５に接合される。素子接合部６２は、本体板部６１の厚さ寸法よりも大きいブロック状に形成されている。本実施形態の素子接合部６２は、本体板部６１の厚さ方向の両側に突出して形成されている。素子接合部６２の両方の突出方向先端部は、はんだ等の導電性接着剤（不図示）によって相互に対向する一対の半導体素子４，５の主面に接合される。すなわち、素子接合部６２は、一対の半導体素子４，５によって挟み込まれる。
基板接合部６３は、はんだ等の導電性接着剤（不図示）によって第一セラミック基板２の第一導電層２２Ａに接合される。基板接合部６３は、本体板部６１から第一セラミック基板２側に向けて本体板部６１の厚さ方向に延びている。基板接合部６３は、本体板部６１の第二端部を折り曲げることで形成されている。基板接合部６３の延出方向先端部は、接続子用位置決め凹部２４に挿入される。
図示例では、接続子用位置決め凹部２４に挿入された基板接合部６３と接続子用位置決め凹部２４の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部６３と接続子用位置決め凹部２４の内面との間には、基板接合部６３を第一導電層２２Ａに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
上記した本実施形態の半導体モジュール１を製造する際には、半導体素子４，５及び接続子６をそれぞれセラミック基板２，３の位置決め凹部２３，２４，２５に挿入するだけで、半導体素子４，５及び接続子６を各セラミック基板２，３に対して容易に位置決めすることが可能となる。したがって、半導体モジュール１を効率よく製造することができる。
例えば、一対のセラミック基板２，３の間に半導体素子４，５及び接続子６を適宜配置するだけで、半導体素子４，５及び接続子６がセラミック基板２，３に対して位置決めされる。これにより、一対のセラミック基板２，３の間に半導体素子４，５及び接続子６を配置した状態ではんだリフローを実施して、セラミック基板２，３と半導体素子４，５との接合、半導体素子４，５と接続子６との接合、及び、セラミック基板２，３と接続子６との接合を一括して行うことができる。
また、本実施形態の半導体モジュール１によれば、その製造に際して、治具を用いて一対のセラミック基板２，３に対する半導体素子４，５及び接続子６の位置決めを行う場合と比較して、半導体モジュール１の製造効率向上及び歩留まり向上を図ることができる。
具体的に説明すれば、治具を用いてセラミック基板２，３に対する半導体素子４，５及び接続子６の位置決めを行う場合、治具を取り付ける工程、取り外す工程が必要となる。また、はんだリフローの際にセラミック基板２，３と半導体素子４，５との接合部分等のはんだが治具にも付着し、治具を取り外し難くなる可能性がある。このため、半導体モジュールの製造効率が低下する虞がある。さらに、上記した接合部分のはんだが治具に付着すると、治具を取り外す際に半導体素子４，５にチップクラックが発生することがあるため、半導体モジュールの歩留まり低下を招いてしまう。
これに対し、本実施形態の半導体モジュール１によれば、これを製造する際に上記した治具が不要となるため、治具の取付及び取外しが不要となり、半導体モジュール１の製造効率の向上を図ることができる。また、半導体モジュール１を製造する際には、上記チップクラックが発生することもないため、半導体モジュール１の歩留まり向上を図ることもできる。
さらに、本実施形態の半導体モジュール１によれば、半導体素子４，５が素子用位置決め凹部２３，３３に挿入されるため、半導体モジュール１の薄型化を図ることができる。
特に、本実施形態において、素子用位置決め凹部２３，３３に挿入された半導体素子４，５は、素子用位置決め凹部２３，３３が開口する第一導電層２２Ａ，３２Ａの表面から突出しない。このため、半導体モジュール１の薄型化をさらに図ることができる。
また、本実施形態の半導体モジュール１によれば、第一導電層２２Ａ，３２Ａに素子用位置決め凹部２３，３３が形成されていることで、半導体素子４，５の接合領域における第一導電層２２Ａ，３２Ａの厚みが他の領域における第一導電層２２Ａ，３２Ａの厚みよりも薄くなる。このため、半導体素子４，５において発生した熱を効率よくセラミック板２１，３１に逃がすことも可能となる。すなわち、半導体素子４，５の放熱効率向上を図ることができる。
さらに、本実施形態の半導体モジュール１によれば、一対のセラミック基板２，３に接合された一対の半導体素子４，５が、一対のセラミック基板２，３の配列方向に並べて配置されている。このため、半導体素子４，５の熱を一対のセラミック基板２，３の両方に効率よく逃がすことが可能となる。
例えば、第一セラミック基板２に接合された第一半導体素子４の熱は、第一セラミック基板２側に逃がすだけではなく、第二セラミック基板３に接合された第二半導体素子５を介して第二セラミック基板３側にも逃がすことができる。特に、一対の半導体素子４，５の間に介在する接続子６における第一半導体素子４の放熱経路を最小限に抑えて、第一半導体素子４の熱を第二セラミック基板３側にも効率よく逃がすことが可能となる。
また、本実施形態の半導体モジュール１によれば、第一セラミック基板２に接合された第一半導体素子４は、第一セラミック基板２の第一素子用位置決め凹部２３が開口する第一導電層２２Ａの表面から突出しない。このため、第一セラミック基板２の第一導電層２２Ａの表面に対する接続子６（特に本体板部６１）の高さ位置、すなわち接続子６のループ高さを低く設定できる。したがって、半導体モジュール１の薄型化をさらに図ることができる。
また、第一セラミック基板２の第一導電層２２Ａの表面に対する接続子６（特に本体板部６１）の高さ位置が低くなることで、第一半導体素子４から第一セラミック基板２の第一導電層２２Ａに至る接続子６の長さを短く設定できる。したがって、接続子６の配線抵抗及び寄生インダクタンスの低減を図ることができる。
〔第二実施形態〕
次に、本発明の第二実施形態について、図２を参照して第一実施形態との相違点を中心に説明する。なお、第一実施形態と共通する構成については、同一符号を付し、その説明を省略する。
図２に示すように、本実施形態に係る半導体モジュール１Ａは、上記した第一実施形態の半導体モジュール１と同様に構成されている。その上で、本実施形態の半導体モジュール１Ａは、一対のセラミック基板２，３の第一導電層２２Ａ，３２Ａの間に挟み込まれるスペーサ７を備える。図示例では、スペーサ７が一つだけ設けられているが、例えば複数設けられてもよい。
スペーサ７は、例えば角柱や円柱等の棒状あるいは板状あるいはブロック状に形成されている。本実施形態のスペーサ７は、一対のセラミック基板２，３の第一導電層２２Ａ，３２Ａ同士を電気接続する導電部品である。導電部品としては、例えば配線部、抵抗器、コンデンサなどが挙げられる。図示例の導電部品は、長手方向の両端部に電極を有するコンデンサである。
導電部品である本実施形態のスペーサ７は、各セラミック基板２，３の第一導電層２２Ａ，３２Ａ、半導体素子４，５及び接続子６と共に半導体モジュール１Ａの回路を構成する。
一対のセラミック基板２，３の各第一導電層２２Ａ，３２Ａには、上記したスペーサ７の各端部を挿入するスペーサ位置決め凹部２５，３５が形成されている。
図示例では、スペーサ位置決め凹部２５，３５に挿入されたスペーサ７の各端部と各スペーサ位置決め凹部２５，３５の内面との間に隙間が無いが、これに限ることはない。例えば、スペーサ７の各端部と各スペーサ位置決め凹部２５，３５の内面との間には、スペーサ７の端部を第一導電層２２Ａ，３２Ａに接合するためのはんだ等の導電性接着剤（不図示）が介在する程度の隙間があってもよい。本実施形態では、スペーサ７の各端部が、各スペーサ位置決め凹部２５，３５の内面である底面及び内側面の両方に接合される。
また、図示例では、各セラミック基板２，３の第一導電層２２Ａ，３２Ａにおいて、スペーサ位置決め凹部２５，３５を形成した領域と、素子用位置決め凹部２３，３３や接続子用位置決め凹部２４を形成した領域とが、互いに電気的に独立しているが、これに限ることはない。
本実施形態の半導体モジュール１Ａによれば、第一実施形態と同様の効果を奏する。
また、本実施形態の半導体モジュール１Ａによれば、スペーサ７の両端部が各セラミック基板２，３のスペーサ位置決め凹部２５，３５に挿入されるため、一対のセラミック基板２，３同士の位置決め精度を向上させることができる。
さらに、本実施形態の半導体モジュール１Ａによれば、一対のセラミック基板２，３の配列方向におけるスペーサ７の寸法（長さ寸法）を、接続子６（特に素子接合部６２）の寸法よりも大きく設定できる。その上で、接続子６とスペーサ７の熱膨張係数が同じである場合、半導体モジュール１Ａを急激に加熱冷却する熱衝撃試験を実施した際には、接続子６よりもスペーサ７の方が上記した配列方向に大きく伸縮する。このため、熱衝撃試験時における接続子６の膨張収縮に基づいて半導体素子４，５にかかる応力を低減できる。すなわち、半導体モジュール１Ａを急激に加熱冷却しても半導体素子４，５を保護することができる。
また、本実施形態の半導体モジュール１Ａでは、スペーサ７が半導体モジュール１Ａの回路を構成する導電部品である。すなわち、本実施形態のスペーサ７は、一対のセラミック基板２，３同士を位置決めする機能、及び、半導体モジュール１Ａの回路を構成する機能を有する。このため、半導体モジュール１Ａの構成部品点数を削減できる。
さらに、スペーサ７が導電部品である場合、導電部品をいずれかのセラミック基板２，３のみに搭載する場合と比較して、セラミック基板２，３における導電部品の搭載領域を小さく設定できる。したがって、セラミック基板２，３の大きさを小さくして、半導体モジュール１Ａの小型化（シュリンク）を図ることができる。
また、本実施形態の半導体モジュール１Ａにおいて、スペーサ７が配線部や抵抗器である場合、一対のセラミック基板２，３の間において流れる電流の経路が二つ存在する。第一の電流経路は一対の半導体素子４，５及び接続子６を通る経路であり、第二の電流経路は導電部品であるスペーサ７を通る経路である。ここで、第一の電流経路及び第二の電流経路を流れる電流の向きが互いに逆向きとなるように半導体モジュール１Ａの回路を設定すれば、相互インダクタンスによって、半導体モジュール１Ａの回路の低インダクタンス化を図ることもできる。
〔第三実施形態〕
次に、本発明の第三実施形態について、図３を参照して第二実施形態との相違点を中心に説明する。なお、第一、第二実施形態と共通する構成については、同一符号を付し、その説明を省略する。
本実施形態に係る半導体モジュールは、上記した第二実施形態の半導体モジュール１Ａと同様に構成されている。その上で、本実施形態の半導体モジュールでは、図３に示すように、各スペーサ位置決め凹部２５，３５の底面２５ａ，３５ａとスペーサ７の各端部との間に、弾性部材８が設けられている。
弾性部材８としては、例えばバネであってもよいが、例えばシリコーン樹脂などのように容易に弾性変形可能な樹脂であってもよい。弾性部材８がシリコーン樹脂である場合には、例えば、液体状のシリコーン樹脂をスペーサ位置決め凹部２５，３５に流し込んだ後、ゲル状に硬化させればよい。
弾性部材８の寸法は、スペーサ７の端部をスペーサ位置決め凹部２５，３５に挿入できるように、スペーサ位置決め凹部２５，３５の深さ寸法よりも小さく設定されているとよい。この場合、スペーサ位置決め凹部２５，３５に挿入されたスペーサ７の端部をスペーサ位置決め凹部２５，３５の内側面に接触させることができる。このため、スペーサ７が図示例のように導電部品であっても、スペーサ７の端部と各セラミック基板２，３の第一導電層２２Ａ，３２Ａとを電気接続することができる。
スペーサ７と第一導電層２２Ａ，３２Ａとを電気接続させるためには、例えば、スペーサ７の端部とスペーサ位置決め凹部２５，３５の内側面とがはんだ等の導電性接着剤（不図示）によって接合されてもよい。
本実施形態の半導体モジュールによれば、第二実施形態と同様の効果を奏する。
さらに、本実施形態の半導体モジュールによれば、はんだリフロー時に加圧しても弾性部材８が弾性変形することで、半導体素子４，５にかかる応力を緩和することができる。具体的に説明すれば、はんだリフローの際には、一対のセラミック基板２，３の間に半導体素子４，５及び接続子６を適宜配置した上で、一対のセラミック基板２，３の間に半導体素子４，５及び接続子６を挟み込む力を加える、すなわち、一対のセラミック基板２，３の配列方向から加圧する。ここで、スペーサ位置決め凹部２５，３５の底面２５ａ，３５ａとスペーサ７の端部との間に弾性部材８が設けられていれば、はんだリフロー時における加圧力によって弾性部材８が弾性変形するため、半導体素子４，５に過度な力が加わることを抑制できる。
また、第二実施形態において述べたように、一対のセラミック基板２，３の配列方向におけるスペーサ７の長さ寸法が接続子６の寸法よりも大きく、接続子６とスペーサ７の線膨張係数が同じである場合には、半導体モジュールに対して熱衝撃試験を実施した際に、スペーサ７が接続子６よりも配列方向に大きく伸縮する。ここで、弾性部材８が無い場合には、スペーサ７の端部と第一導電層２２Ａ，３２Ａとの接続部分に大きな応力がかかる虞がある。これに対し、弾性部材８がある場合には、スペーサ７の伸縮に伴って弾性部材８が弾性変形することで、スペーサ７の端部と第一導電層２２Ａ，３２Ａとの接合部分にかかる応力を緩和できる。したがって、スペーサ７や第一導電層２２Ａ，３２Ａの劣化を防ぐことができる。
〔第四実施形態〕
次に、本発明の第四実施形態について、図４を参照して第一実施形態との相違点を中心に説明する。なお、第一実施形態と共通する構成については、同一符号を付し、その説明を省略する。
本実施形態に係る半導体モジュールは、第一実施形態の半導体モジュール１と同様に構成される。その上で、本実施形態の半導体モジュールでは、図４に示すように、各セラミック基板２，３の第一導電層２２Ａ，３２Ａに形成された素子用位置決め凹部２３，３３の内側面２３ｂ，３３ｂが、素子用位置決め凹部２３，３３の底面２３ａ，３３ａから開口側に向かうにしたがって内側に傾斜している。
本実施形態の半導体モジュールによれば、はんだリフローによって半導体素子４，５の一方の主面を素子用位置決め凹部２３，３３の底面２３ａ，３３ａに接合する際、溶融したはんだ９が自身の表面張力によって素子用位置決め凹部２３，３３の底面２３ａ，３３ａと内側面２３ｂ，３３ｂとの狭い隙間に流れ込みやすくなる。すなわち、溶融したはんだ９が素子用位置決め凹部２３，３３の底面２３ａ，３３ａにおいて濡れ広がりやすくなる。これにより、半導体素子４，５の側面へのはんだ上がりを抑制することができる。したがって、半導体素子４，５の両主面の電極同士がはんだ９によって短絡することを防止できる。
第四実施形態の半導体モジュールの構成は、第二、第三実施形態の半導体モジュールにも適用可能である。
〔第五実施形態〕
以下、図５を参照して本発明の第五実施形態について説明する。
図５に示すように、本実施形態に係る半導体モジュール１０は、第一実施形態と同様に、一対のセラミック基板１２，１３、半導体素子１４，１５及び接続子１６，１７を備える。
半導体素子１４，１５は、後述する一対のセラミック基板１２，１３の導電層１２２，１３２に少なくとも一つずつ接合される。本実施形態の半導体素子１４，１５は、第一実施形態と同様に、板状に形成され、両主面に電極を有する。本実施形態の半導体素子１４，１５は、第一主面に二つの電極（ソース電極１４Ｓ，１５Ｓ、ゲート電極１４Ｇ，１５Ｇ）を設け、第二主面に一つの電極（ドレイン電極１４Ｄ，１５Ｄ）を設けたＭＯＳ−ＦＥＴである。
本実施形態では、接続子１６，１７も一対のセラミック基板１２，１３の導電層１２２，１３２に少なくとも一つずつ接合される。
各セラミック基板１２，１３は、第一実施形態と同様に、セラミック板１２１，１３１の両主面に導電層１２２，１３２を設けて構成されている。
一対のセラミック基板１２，１３は、これらの第一導電層１２２Ａ，１３２Ａが相互に対向するように、セラミック板１２１，１３１の厚さ方向に間隔をあけて配されている。各セラミック基板１２，１３の第一導電層１２２Ａ，１３２Ａは、半導体素子１４，１５及び接続子１６，１７と共に半導体モジュール１０の回路を構成する配線パターンとして形成されている。
一対のセラミック基板１２，１３の第一導電層１２２Ａ，１３２Ａには、それぞれ半導体素子１４，１５が接合される。具体的には、各半導体素子１４，１５の一方の主面が、はんだ等の導電性接着剤（不図示）によって各セラミック基板１２，１３の第一導電層１２２Ａ，１３２Ａに接合される。これにより、各半導体素子１４，１５が各セラミック基板１２，１３の第一導電層１２２Ａ，１３２Ａに電気接続される。本実施形態では、各セラミック基板１２，１３に接合される半導体素子１４，１５の電極が互いに異なる。
以下、下側のセラミック基板１２（以下、第一セラミック基板１２とも呼ぶ）の第一導電層１２２Ａに接合される半導体素子１４、接続子１６を、それぞれ第一半導体素子１４、第一接続子１６とも呼ぶ。また、上側のセラミック基板１３（以下、第二セラミック基板１３とも呼ぶ）の第一導電層１３２Ａに接合される半導体素子１５、接続子１７を、それぞれ第二半導体素子１５、第二接続子１７とも呼ぶ。
第一セラミック基板１２の第一導電層１２２Ａには、第一半導体素子１４及び第一接続子１６を個別に挿入する位置決め凹部１２３，１２４が形成されている。以下、第一半導体素子１４が挿入される素子用の位置決め凹部１２３を、素子用位置決め凹部１２３あるいは第一素子用位置決め凹部１２３とも呼ぶ。また、第一接続子１６が挿入される接続子用の位置決め凹部１２４を、第一接続子用位置決め凹部１２４とも呼ぶ。第一セラミック基板１２の第一導電層１２２Ａにおいて、第一素子用位置決め凹部１２３を形成した領域と、第一接続子用位置決め凹部１２４を形成した領域とは、互いに電気的に独立している。
一方、第二セラミック基板１３の第一導電層１３２Ａには、第二半導体素子１５及び第二接続子１７を個別に挿入する位置決め凹部１３３，１３４が形成されている。以下、第二半導体素子１５が挿入される素子用の位置決め凹部１３３を、素子用位置決め凹部１３３あるいは第二素子用位置決め凹部１３３とも呼ぶ。また、第二接続子１７が挿入される接続子用の位置決め凹部１３４を、第二接続子用位置決め凹部１３４とも呼ぶ。第二セラミック基板１３の第一導電層１３２Ａにおいて、第二素子用位置決め凹部１３３を形成した領域と、第二接続子用位置決め凹部１３４を形成した領域とは、互いに電気的に独立している。
各半導体素子１４，１５は、各第一導電層１２２Ａ，１３２Ａのうち素子用位置決め凹部１２３，１３３の底面に接合される。ここで、各素子用位置決め凹部１２３，１３３の大きさは、半導体素子１４，１５の側部が素子用位置決め凹部１２３，１３３の内側面に接触しないように設定されている。ただし、半導体素子１４，１５の側部と素子用位置決め凹部１２３，１３３の内側面との隙間は、できる限り小さくした方がよい。
各素子用位置決め凹部１２３，１３３の深さ寸法は、第一実施形態と同様に、半導体素子１４，１５を素子用位置決め凹部１２３，１３３の底面に接合した状態で、半導体素子１４，１５が素子用位置決め凹部１２３，１３３が開口する第一導電層１２２Ａ，１３２Ａの表面から突出しないように設定されている。
第一素子用位置決め凹部１２３の底面には、一つの電極（ドレイン電極１４Ｄ）だけを設けた第一半導体素子１４の第二主面が接合されるため、第一素子用位置決め凹部１２３の形状は、第一実施形態と同様である。
一方、第二素子用位置決め凹部１３３の底面には、二つの電極（ソース電極１５Ｓ及びゲート電極１５Ｇ）を形成した第二半導体素子１５の第一主面が接合される。このため、第二素子用位置決め凹部１３３の形状は、第一実施形態と異なる。第二素子用位置決め凹部１３３には、その底面から窪んでセラミック板１３１まで到達する溝１３５が形成されている。第二半導体素子１５の二つの電極（ソース電極１５Ｓ及びゲート電極１５Ｇ）を接合させる第二素子用位置決め凹部１３３の底面の二つ領域は、溝１３５によって互いに電気的に独立している。
一対のセラミック基板１２，１３は、上記した第一素子用位置決め凹部１２３及び第二素子用位置決め凹部１３３が相互に対向するように配されている。すなわち、一対のセラミック基板１２，１３にそれぞれ接合された一対の半導体素子１４，１５は、一対のセラミック基板１２，１３の配列方向に並べて配置されている。
本実施形態の接続子１６，１７には、第一セラミック基板１２の第一導電層１２２Ａと第一半導体素子１４とを電気接続し、第一セラミック基板１２の第一導電層１２２Ａに接合される第一接続子１６と、第一実施形態の接続子６と同様に、一対のセラミック基板１２，１３に接合された半導体素子１４，１５同士を電気接続すると共に、第二セラミック基板１３の第一導電層１３２Ａに接合される第二接続子１７と、がある。第一接続子１６及び第二接続子１７は、いずれも銅などの導電性材料からなる。
第一接続子１６は、帯板状の本体板部１６１と、本体板部１６１の長手方向の第一端部（図５において右側の端部）に設けられた素子接合部１６２と、本体板部１６１の第二端部（図５において左側の端部）に設けられた基板接合部１６３と、を備える。
第一接続子１６の素子接合部１６２は、はんだ等の導電性接着剤（不図示）によって第一セラミック基板１２の第一素子用位置決め凹部１２３に挿入された第一半導体素子１４に接合される。素子接合部１６２は、第一半導体素子１４の第一主面上のゲート電極１４Ｇに接合される。素子接合部１６２は、本体板部１６１から第一セラミック基板１２側に向けて本体板部１６１の厚さ方向に延びている。素子接合部１６２は、例えば本体板部１６１の第一端部を折り曲げることで形成される。
第一接続子１６の基板接合部１６３は、はんだ等の導電性接着剤（不図示）によって第一セラミック基板１２の第一導電層１２２Ａに接合される。基板接合部１６３は、本体板部１６１から第一セラミック基板１２側に向けて本体板部１６１の厚さ方向に延びている。基板接合部１６３は、本体板部１６１の第二端部を折り曲げることで形成されている。基板接合部１６３の延出方向先端部は、第一接続子用位置決め凹部１２４に挿入される。
図示例では、第一接続子用位置決め凹部１２４に挿入された基板接合部１６３と第一接続子用位置決め凹部１２４の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部１６３と第一接続子用位置決め凹部１２４の内面との間には、基板接合部１６３を第一導電層１２２Ａに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
第二接続子１７は、帯板状の本体板部１７１と、本体板部１７１の長手方向の第一端部（図５において左側の端部）に設けられた素子接合部１７２と、本体板部１７１の第二端部（図５において右側の端部）に設けられた基板接合部１７３と、を備える。
第二接続子１７の素子接合部１７２は、一対のセラミック基板１２，１３の素子用位置決め凹部１２３，１３３の間に配され、各素子用位置決め凹部１２３，１３３に挿入された一対の半導体素子１４，１５に接合される。素子接合部１７２は、本体板部１７１の厚さ寸法よりも大きいブロック状に形成されている。素子接合部１７２は、本体板部１７１の厚さ方向の両側に突出して形成されている。
素子接合部１７２の一方の突出方向先端部は、はんだ等の導電性接着剤（不図示）によって第一半導体素子１４の第一主面上のソース電極１４Ｓに接合される。また、素子接合部１７２の他方の突出方向先端部は、はんだ等の導電性接着剤（不図示）によって第二半導体素子１５の第二主面上のドレイン電極１５Ｄに接合される。
第二半導体素子１５のドレイン電極１５Ｄは第一半導体素子１４のソース電極１４Ｓよりも大きい。このため、他方の突出方向先端部は、一方の突出方向先端部よりも大きく形成されているが、例えば一方の突出方向先端部と同じ大きさに形成されてもよい。
第二接続子１７の基板接合部１７３は、はんだ等の導電性接着剤（不図示）によって第二セラミック基板１３の第一導電層１３２Ａに接合される。基板接合部１７３は、本体板部１７１から第二セラミック基板１３側に向けて本体板部１７１の厚さ方向に延びている。基板接合部１７３は、本体板部１７１の第二端部を折り曲げることで形成されている。基板接合部１７３の延出方向先端部は、第二接続子用位置決め凹部１３４に挿入される。
図示例では、第二接続子用位置決め凹部１３４に挿入された基板接合部１７３と第二接続子用位置決め凹部１３４の内面との間に隙間が無いが、これに限ることはない。例えば、基板接合部１７３と第二接続子用位置決め凹部１３４の内面との間には、基板接合部１７３を第一導電層１３２Ａに接合するためのはんだ等の導電性接着剤が介在する程度の隙間があってもよい。
上記した本実施形態の半導体モジュール１０によれば、第一実施形態と同様の効果を奏する。すなわち、半導体モジュール１０を製造する際には、半導体素子１４，１５及び接続子１６，１７をそれぞれセラミック基板１２，１３の位置決め凹部１２３，１２４，１３３，１３４に挿入するだけで、半導体素子１４，１５及び接続子１６，１７を各セラミック基板１２，１３に対して容易に位置決めすることが可能となる。したがって、半導体モジュール１０を効率よく製造することができる。
また、半導体素子１４，１５が素子用位置決め凹部１２３，１３３に挿入されるため、半導体モジュール１０の薄型化を図ることができる。
さらに、第一導電層１２２Ａ，１３２Ａに素子用位置決め凹部１２３，１３３が形成されていることで、半導体素子１４，１５の接合領域における第一導電層１２２Ａ，１３２Ａの厚みが他の領域における第一導電層１２２Ａ，１３２Ａの厚みよりも薄くなるため、半導体素子１４，１５において発生した熱を効率よくセラミック板１２１，１３１に逃がすことも可能となる。
また、本実施形態の半導体モジュール１０によれば、一対の半導体素子１４，１５が一対のセラミック基板１２，１３の配列方向に並べて配置されているため、各半導体素子１４，１５の熱を一対のセラミック基板１２，１３に効率よく逃がすことが可能となる。
さらに、本実施形態の半導体モジュール１０によれば、各セラミック基板１２，１３に接合された半導体素子１４，１５は、素子用位置決め凹部１２３，１３３が開口する第一導電層１２２Ａ，１３２Ａの表面から突出しない。このため、各セラミック基板１２，１３の第一導電層１２２Ａ，１３２Ａの表面に対する各接続子１６，１７（特に本体板部１６１，１７１）の高さ位置、すなわち各接続子１６，１７のループ高さを低く設定できる。したがって、半導体モジュール１０の薄型化をさらに図ることができる。
また、各接続子１６，１７のループ高さを低くなることで、各接続子１６，１７の長さを短く設定できるため、各接続子１６，１７の配線抵抗及び寄生インダクタンスの低減も図ることができる。
上記した第五実施形態の半導体モジュール１０には、前述した第二〜第四実施形態の構成を適用することが可能である。
以上、本発明の詳細について説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更を加えることができる。
例えば、セラミック基板の導電層は、セラミック板の両主面に設けられることに限らず、セラミック板の一方の主面のみに設けられてもよい。
また、一対のセラミック基板の間には、例えば半導体素子及び接続子を封止する封止樹脂が設けられてもよい。
１，１Ａ 半導体モジュール
２，３ セラミック基板
２１，３１ セラミック板
２２，２２Ａ，３２，３２Ａ 導電層
２３，３３ 素子用位置決め凹部
２３ａ，３３ａ 底面
２３ｂ，３３ｂ 内側面
２４ 接続子用位置決め凹部
２５，３５ スペーサ位置決め凹部
２５ａ，３５ａ 底面
４，５ 半導体素子
６ 接続子
７ スペーサ
８ 弾性部材
１０ 半導体モジュール
１２，１３ セラミック基板
１２１，１３１ セラミック板
１２２，１２２Ａ，１３２，１３２Ａ 導電層
１２３，１３３ 素子用位置決め凹部
１２４，１３４ 接続子用位置決め凹部
１４，１５ 半導体素子
１６，１７ 接続子
本発明の一態様としての半導体モジュールは、セラミック板の少なくとも一方の主面に導電層を設けた一対のセラミック基板と、相互に対向する一対の前記セラミック基板の前記導電層にそれぞれ接合される半導体素子と、一対の前記セラミック基板に接合された前記半導体素子同士を電気接続すると共に、少なくとも一方の前記セラミック基板の前記導電層に接合される接続子と、一対の前記セラミック基板の前記導電層の間に挟み込まれるスペーサと、を備え、前記セラミック基板の前記導電層に、前記半導体素子及び前記接続子を個別に挿入する位置決め凹部が形成され、一対の前記セラミック基板の各導電層に、前記スペーサの端部を挿入するスペーサ位置決め凹部が形成され、前記スペーサが、一対の前記セラミック基板の前記導電層同士を電気接続する導電部品であり、前記スペーサ位置決め凹部の底面と前記スペーサの端部との間に、弾性部材が設けられる。

Claims (7)

  1. セラミック板の少なくとも一方の主面に導電層を設けた一対のセラミック基板と、
    相互に対向する一対の前記セラミック基板の前記導電層にそれぞれ接合される半導体素子と、
    一対の前記セラミック基板に接合された前記半導体素子同士を電気接続すると共に、少なくとも一方の前記セラミック基板の前記導電層に接合される接続子と、を備え、
    前記セラミック基板の前記導電層に、前記半導体素子及び前記接続子を個別に挿入する位置決め凹部が形成されている半導体モジュール。
  2. 一対の前記セラミック基板にそれぞれ接合された一対の前記半導体素子が、一対の前記セラミック基板の配列方向に並べて配置されている請求項１に記載の半導体モジュール。
  3. 一対の前記セラミック基板の前記導電層の間に挟み込まれるスペーサを備え、
    一対の前記セラミック基板の各導電層に、前記スペーサの端部を挿入するスペーサ位置決め凹部が形成されている請求項１又は請求項２に記載の半導体モジュール。
  4. 前記スペーサが、一対の前記セラミック基板の前記導電層同士を電気接続する導電部品である請求項３に記載の半導体モジュール。
  5. 前記スペーサ位置決め凹部の底面と前記スペーサの端部との間に、弾性部材が設けられる請求項３又は請求項４に記載の半導体モジュール。
  6. 前記位置決め凹部に挿入された前記半導体素子は、前記位置決め凹部が開口する前記導電層の表面から突出しない請求項１から請求項５のいずれか一項に記載の半導体モジュール。
  7. 前記半導体素子を挿入する素子用の前記位置決め凹部の内側面は、素子用の前記位置決め凹部の底面から開口側に向かうにしたがって内側に傾斜している請求項１から請求項６のいずれか一項に記載の半導体モジュール。
JP2015504441A 2014-08-12 2014-08-12 半導体モジュール Active JP5930565B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/071318 WO2016024333A1 (ja) 2014-08-12 2014-08-12 半導体モジュール

Publications (2)

Publication Number Publication Date
JP5930565B1 JP5930565B1 (ja) 2016-06-08
JPWO2016024333A1 true JPWO2016024333A1 (ja) 2017-04-27

Family

ID=55303977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015504441A Active JP5930565B1 (ja) 2014-08-12 2014-08-12 半導体モジュール

Country Status (2)

Country Link
JP (1) JP5930565B1 (ja)
WO (1) WO2016024333A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4261872A1 (en) * 2022-04-11 2023-10-18 Nexperia B.V. Molded electronic package with an electronic component encapsulated between two substrates with a spring member between the electronic component and one of the substrates and method for manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6474939B2 (ja) * 2017-02-20 2019-02-27 新電元工業株式会社 電子装置及び接続子
US20210202369A1 (en) * 2017-07-14 2021-07-01 Shindengen Electric Manufacturing Co., Ltd. Electronic module
US11437298B2 (en) 2017-09-14 2022-09-06 Shindengen Electric Manufacturing Co., Ltd. Electronic module and method for manufacturing electronic module
DE102019115857A1 (de) 2019-06-11 2020-12-17 Infineon Technologies Ag Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses
US20230275006A1 (en) * 2020-12-15 2023-08-31 Rohm Co., Ltd. Semiconductor apparatus
CN117476631B (zh) * 2023-12-26 2024-03-22 广东仁懋电子有限公司 一种氮化镓微波功率器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
JP3941728B2 (ja) * 2003-04-07 2007-07-04 富士電機ホールディングス株式会社 電力用半導体装置
JP4590961B2 (ja) * 2004-07-20 2010-12-01 株式会社デンソー 電子装置
JP2006049720A (ja) * 2004-08-06 2006-02-16 Fujitsu Media Device Kk 電子回路装置
JP2009218390A (ja) * 2008-03-11 2009-09-24 Hitachi Ltd 半導体装置およびその製造方法
JP2011114176A (ja) * 2009-11-27 2011-06-09 Mitsubishi Electric Corp パワー半導体装置
JP5691475B2 (ja) * 2010-12-15 2015-04-01 富士電機株式会社 半導体装置およびその製造方法
JP2013157346A (ja) * 2012-01-26 2013-08-15 Jtekt Corp 半導体装置
JP5357315B1 (ja) * 2012-09-19 2013-12-04 マイクロモジュールテクノロジー株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4261872A1 (en) * 2022-04-11 2023-10-18 Nexperia B.V. Molded electronic package with an electronic component encapsulated between two substrates with a spring member between the electronic component and one of the substrates and method for manufacturing the same

Also Published As

Publication number Publication date
JP5930565B1 (ja) 2016-06-08
WO2016024333A1 (ja) 2016-02-18

Similar Documents

Publication Publication Date Title
JP5930565B1 (ja) 半導体モジュール
JP6304974B2 (ja) 半導体装置
JP6139710B2 (ja) 電極端子、電力用半導体装置、および電力用半導体装置の製造方法
JP4576448B2 (ja) 電力用半導体装置
JP7156025B2 (ja) 半導体装置
US7768118B2 (en) Semiconductor device
JP2019153752A (ja) 半導体装置
JP2012099352A5 (ja)
JP6363825B2 (ja) 半導体装置及びリードフレーム
US10497586B2 (en) Semiconductor device and a method of manufacturing the same
JP6834436B2 (ja) 半導体装置
JP6200759B2 (ja) 半導体装置およびその製造方法
JP5218009B2 (ja) 半導体装置
JP2012164880A (ja) 半導体装置及びその製造方法
JP2010287726A (ja) 半導体装置
JP3956405B2 (ja) 熱電モジュールの製造方法
US11302670B2 (en) Semiconductor device including conductive post with offset
JP2019083292A (ja) 半導体装置
KR20140042683A (ko) 반도체 유닛 및 그의 제조 방법
US9397053B2 (en) Molded device with anti-delamination structure providing multi-layered compression forces
JP5217014B2 (ja) 電力変換装置およびその製造方法
US11037870B2 (en) Electronic module, lead frame and manufacturing method for electronic module
JP5793295B2 (ja) 半導体装置
JP2019079891A (ja) 半導体装置
JP2019016658A (ja) 光モジュールおよび光モジュールの製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160425

R150 Certificate of patent or registration of utility model

Ref document number: 5930565

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150