JPWO2015194590A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

ｐｉｎダイオードにおいて、低濃度アノード層および局所ライフタイム制御等を用いたソフトリカバリー手段の他に、新たなソフトリカバリーの手段を提供する。第１導電型の半導体基板に設けられた第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型の表面側領域と、表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、絶縁膜層の表面側に設けられた金属層とを備える半導体装置を提供する。

Description

本発明は、半導体整流素子（以下ダイオードという）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの電力用半導体装置に関する。
近年、パワーエレクトロニクスの分野ではインバータを始めとする様々な電力変換装置が利用されている。インバータにはＩＧＢＴ等のスイッチング素子と逆並列に、電力用の還流ダイオード（ＦＷＤ）が接続されており、インバータの高周波化にはスイッチング素子の性能改善とともにＦＷＤの性能改善も重要である。
図１１は、従来の典型的な電力用の還流ダイオードの構造を示す断面図である。電力用のダイオードは、ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ型（ｐｉｎ型）構造を有するダイオードであり、高抵抗のｉｎｔｒｉｎｓｉｃ層（ｉ層）で高い電圧を保持する。このｉ層は、ｎ−ドリフト層６２とも呼ばれる。６００Ｖ以上の定格電圧を有する電力用ダイオードは、シリコン等のインゴットから切り出したウェハーを用いるので、ｎ型の半導体基板（ウェハー）がｎ−ドリフト層６２を構成する。ｎ−ドリフト層６２の表面側には、ｐアノード層６３が形成されている。このｐアノード層６３の表面６４に、主電流を流すアノード電極６５が接続している。ｐアノード層６３とアノード電極６５は、主電流を流すので活性領域と呼ばれる。一方、このｐアノード層６３を囲むように、ｐ＋ガードリング７１とｐ＋ガードリング７１に接続するフィールドプレート電極７２が形成されている。さらに、ダイオードのチップ外周端には、ｐ型あるいはｎ型のチャンネルストッパー層７３と、チャンネルストッパー層７３に接続するストッパー電極７４が形成されている。以上のように活性領域の外周を囲む部分は、ダイオードに逆バイアス電圧が印加されたときに電界を緩和するための領域であり、エッジ終端領域と呼ばれる。なお、ダイオードの表面の一部には、層間絶縁膜６８が形成され、半導体表面が露出しないように保護されている。さらに図示しないが、ポリイミド膜あるいはシリコン窒化膜といった、表面を保護するための保護膜も形成される。ｎ−ドリフト層６２の他方の表面には、ｎ−ドリフト層６２よりも高濃度のｎフィールドストップ層６７が形成される。このｎフィールドストップ層６７は、空乏層の広がりを抑制する機能を有する。さらに半導体基板の他方の表面には、ｎ＋カソード層６１がｎフィールドストップ層６７とも接するように形成されている。ｎ＋カソード層６１に接続するように、カソード電極６６が形成される。
ＦＷＤの性能改善として、順電圧（Ｖｆ）や逆回復電荷（Ｑｒｒ）の低減による損失低減の他に、逆回復電流（Ｉｒｒ）のピーク値である逆回復ピーク電流（Ｉｒｐ）低減によるソフトリカバリー化が挙げられる。逆回復ピーク電流（Ｉｒｐ）は、アノードの注入効率を小さくすることで低減できる。特許文献１の図３等に示されているのは、ＭＰＳ(Ｍｅｒｇｅｄ Ｐｉｎ Ｓｃｈｏｔｔｋｙ)と呼ばれる構造を持つダイオードで、ショットキー接合とｐｎ接合を併設することにより、漏れ電流の増加を抑えつつアノードからのホールの注入を抑制し、ソフトリカバリーとする。ｐｉｎ構造のダイオードにおいて、単純にｐ型アノード層の濃度を下げることでも同様の効果が得られる。例えば、特許文献２の図１等には、ｐｉｎ構造のダイオードにおいて、ｐ型アノード層の最表面に格子欠陥を多く有する欠陥層を形成し、注入効率を低減する技術が記載されている。
また表面側にヘリウムやプロトンのような軽イオンを打ち込んで、ｎ型ドリフト層のアノード側のライフタイムを選択的に下げることによっても、アノードの注入効率を下げ、ソフトリカバリーとすることができる。
さらに特許文献３の図１等には、ｐ型ポリシリコン層（ｐ型アノード層に相当）とｎ−型半導体層（ドリフト層に相当）との間に自然酸化膜を挟んだｐｉｎ構造のダイオードが記載されている。
しかしながら、ｐｉｎダイオードにおいて、アノード層を極端に低濃度化した場合、高電圧印加時にｐ層が空乏化してアノード電極にパンチスルーし、漏れ電流が増加するリスクがある。また上記パンチスルーを生じないような設計を行った場合でも、プロセスにおける欠陥や組み立て時の微小クラックといった外乱に対する耐性は低下する。
また軽イオン照射による局所ライフタイムを行った場合、同様に漏れ電流が増加するリスクがあるのと、照射設備が非常に高価であるため、素子のコストアップにつながる問題がある。
さらに、特許文献３に記載のダイオードの場合、逆バイアス電圧が印加されると、ｐ型ポリシリコン層とｎ−型半導体層との間の自然酸化膜に最も強い電界が発生するので、自然酸化膜が絶縁破壊を生じる可能性が高くなる。
［先行技術文献］
［特許文献］
［特許文献１］特開平７−２２６５２１号公報
［特許文献２］特開２００３−２２４２８１号公報
［特許文献３］特開２００９−２１８４９６号公報
半導体装置では、自然酸化膜を用いることが望ましくない場合がある。例えば、ｐｉｎダイオードにおいては、自然酸化膜を用いると上記の絶縁破壊の問題がある。ｐｉｎダイオードにおいては、前述のリスクが極力生じないようにソフトリカバリーとすることが望ましい。
本発明の第１の態様においては、第１導電型の半導体基板に設けられた第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型の表面側領域と、表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、絶縁膜層の表面側に設けられた金属層とを備える半導体装置を提供する。
表面側領域を取り囲むように、ドリフト層の表面側に選択的に形成され、表面側領域と離間して形成された第２導電型の複数のガードリング層をさらに備え、複数のガードリング層の表面側に前記絶縁膜層が設けられてもよい。表面側領域はアノード層であってよい。
表面側領域は、複数のゲート電極間における第２導電型のコンタクト領域であってよい。半導体装置の外周近傍の少なくとも一部に設けられる外側電極と複数のゲート電極に電気的に接続する金属電極との間に、絶縁膜層をさらに有してよい。絶縁膜層の厚さは、１Å以上６Å以下であってもよい。
絶縁膜層は、半導体基板と絶縁膜層との界面において、自然酸化膜よりもＳｉ‐Ｈ結合を多く含んでよい。絶縁膜層は窒素を含有しなくてよい。
本発明の第２の態様においては、第１導電型の半導体基板の表面側に、表面側領域、熱酸化膜、および層間絶縁膜をそれぞれ選択的に形成する表面構造形成工程と、選択的に形成された層間絶縁膜の開口部において露出する半導体基板の表面に、自然酸化膜よりも薄い絶縁膜層を形成する絶縁膜層形成工程とを備える半導体装置の製造方法を提供する。
絶縁膜層形成工程は、露出する半導体基板の表面を、アンモニア水、過酸化水素水、および純水の混合溶液に晒すことを含んでよい。混合溶液におけるアンモニア水の濃度に応じて、絶縁膜層の厚さを調整してもよい。混合溶液におけるアンモニア水の濃度は、１ｐｐｍ以上１５００００ｐｐｍ以下であってもよい。
実施の形態１にかかる半導体装置の層構成を示す断面図である。 実施の形態１にかかる半導体装置の製造フローを示すフロー図である。 実施の形態１にかかる半導体装置について、溶液濃度と酸化膜厚さとの関係を示す特性図である。 絶縁膜層４がアルミニウム酸化物とシリコン酸化物とを含む混成膜である例を示す図である。 実施の形態１にかかる半導体装置について、通電時における内部状態を示す特性図である。 実施の形態１にかかる半導体装置について、逆回復時における電流および電圧波形を示す特性図である。 実施の形態１にかかる半導体装置について、酸化膜厚さと電気的特性との関係を示す特性図である。 実施の形態２にかかる半導体装置の層構成を示す断面図である。 実施の形態４にかかる半導体基板１００の角部１１０の上面模式図である。 図９のＡ１-Ａ２断面を示す図である。 従来の半導体装置の層構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の説明における「濃度」とは、特に断らない場合はｎ型あるいはｐ型の導電性を示すドーパントの濃度、すなわちドーピング濃度のことを示す。本明細書においては、第１導電型をｎ型とし、第２導電型をｐ型として記載する。しかし、これを逆にして第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
なお、以下では、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（実施の形態１）図１は、本発明の実施の形態１にかかる半導体装置の断面構造を示す断面図である。半導体装置は、本実施の形態１では、ｐｉｎダイオードとした。シリコン半導体基板は、例えばＣＺ（チョクラルスキー法）、ＭＣＺ（磁場を印加したチョクラルスキー法）、ＦＺ（フロートゾーン法）等で形成されたシリコンインゴットからの切り出しウェハーを用いる。ウェハーの比抵抗は、例えば１０Ωｃｍよりも高く、例えば５５〜９０Ωｃｍである。ｎ-ドリフト層２の厚さは、例えば１００〜１３０μｍであってもよい。
半導体装置は、第１導電型のドリフト層としてのｎ−ドリフト層２と、絶縁膜層としての酸化膜層４と、金属層としてのアノード電極５とを備える。ｎ−ドリフト層２は、第１導電型のシリコン半導体基板に設けられる。ｎ-ドリフト層２の表面側に、ｎ-ドリフト層２よりも高不純物濃度の第２導電型の表面側領域としてのｐアノード層３が設けられる。
ｐアノード層３の表面側には、厚さが数Åの極めて薄い酸化膜層４が設けられる。酸化膜層４の厚さは、自然酸化膜よりも薄い。酸化膜層４は、ｐアノード層３全体を覆っている。
この酸化膜層４を挟んで、ｐアノード層３の表面側にアノード電極５が設けられる。酸化膜層４により、アノード電極５はｐアノード層３から離間する。この離間距離となる酸化膜層４の厚さｔは、ダイオードの電気的特性を決める。
酸化膜層４の厚さｔは、自然酸化膜の厚さ（２０Å以上）よりも薄いことが特徴である。この酸化膜層４を、ｐアノード層３とアノード電極５の間に形成することによって、従来構造よりもキャリア（ホール）の注入を抑制する。また、ダイオードに逆バイアス電圧を印加したときに、空乏層はｐアノード層３およびｎ−ドリフト層２内を広がるので、酸化膜層４には電圧は分担されない。それゆえ、酸化膜層４には強い電界が発生しない。よって、酸化膜層４の絶縁破壊は生じない。なお、酸化膜層４の厚さｔについては後述する。
ｐアノード層３のドーパントは、例えばボロンである。ボロンの総不純物濃度は１×１０13ｃｍ-2〜５×１０13ｃｍ-2であってよく、拡散深さは約４μｍ以下であってよい。
アノード電極５およびｐアノード層３は、主電流を流す活性領域となる。本例の半導体装置は、活性領域を取り囲むように、ｎ−ドリフト層２の表面側に選択的に形成され、ｐアノード層３と離間して形成された第２導電型の複数のガードリング層としての複数のｐ＋ガードリング層１１を備える。
活性領域を取り囲むように、ｐ＋ガードリング層１１およびフィールドプレート電極１２が設けられる。また、ｐ＋ガードリング層１１およびフィールドプレート電極１２を取り囲むように、チャンネルストッパー層１３およびストッパー電極１４が設けられる。この活性領域を取り囲む領域は、エッジ終端領域である。
複数のｐ＋ガードリング層１１の表面側においても、酸化膜層４が設けられる。ｐ＋ガードリング層１１およびフィールドプレート電極１２は、活性領域と同様に、酸化膜層４を挟んで離間している。チャンネルストッパー層１３とストッパー電極１４の間も同様に、酸化膜層４を挟んで離間している。なお、半導体基板の表面側であって、アノード電極５とフィールドプレート電極１２との間、フィールドプレート電極１２同士の間、および、フィールドプレート電極１２とストッパー電極１４との間には、層間絶縁膜８が設けられる。
シリコン半導体基板の裏面側には、ｎ＋カソード層１が設けられる。ｎ＋カソード層１の裏面側にはカソード電極６が設けられる。ｎ＋カソード層１とカソード電極６とは、互いに接続している。
本例では、ｎ＋カソード層１とｎ−ドリフト層２との間に、ｎフィールドストップ層７が設けられる。ｎ＋カソード層１は、ドーパントとなるリンの総不純物量が１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２であってよい。また、ｎ＋カソード層１は、厚さが１μｍ以下であってよい。次に、本発明の半導体装置について、その製造方法を説明する。
図２は、本発明の半導体装置の製造フローを示すフロー図である。第１導電型の半導体基板には、ｎ型で高比抵抗の半導体基板（ＦＺウェハー、ＣＺウェハー、ＭＣＺウェハー等）を用いる。半導体基板の鏡面仕上げされた表面側に、熱酸化膜（フィールド酸化膜等）を形成する。また、半導体基板の表面側に、表面側領域としてのｐアノード層３およびｐ＋ガードリング層１１をそれぞれ選択的に形成する。さらに、半導体基板の表面側に、層間絶縁膜８を形成する。層間絶縁膜８を選択的に除去することによって、層間絶縁膜８の開口部を選択的に形成する。これにより、層間絶縁膜８を選択的に形成する。当該開口部では下地の半導体基板を露出させる。ここまでを、表面構造形成工程（Ｓ１）とする。
続いて、選択的に形成された層間絶縁膜８の開口部において露出する半導体基板の表面を、アンモニア水（［ＮＨ４ ＋］［ＯＨ―］希釈水溶液、以下ＮＨ４ＯＨと記載）、過酸化水素水（Ｈ２Ｏ２）および純水（Ｈ２Ｏ）の混合溶液に晒す。具体的には、例えばウェハーを数十枚単位で並べた樹脂製のキャリアを、前記混合溶液に浸す。浸す時間は、数秒〜数分であってよく、例えば６０秒〜１２０秒である。混合溶液の温度は、例えば室温（２３℃程度）〜６０℃程度である。また塩酸（ＨＣｌ）、過酸化水素水（Ｈ２Ｏ２）、及び水（Ｈ２Ｏ）の混合液にウェハーを晒すことによっても、薄い酸化膜層４を形成することができる。
この混合溶液に浸す過程で、自然酸化膜よりも薄い酸化膜層４が、半導体基板の表面側である露出面に形成される。露出面を混合溶液に晒す工程は、開口部で露出した半導体基板上に自然酸化膜が形成されないうちに、行う必要がある。これにより、酸化膜層４の厚さは、自然酸化膜と比べて薄くなるように制御された厚さとすることができる。以下、このように、開口部で露出した半導体基板の表面側に酸化膜層４を形成する工程を、酸化膜層形成工程（Ｓ２）とする。
上記の混合溶液をＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の厚い酸化膜の表面に晒したとしても、酸化のスピードがエッチングのスピードよりも遅いので、酸化膜は形成されない。また、ＰＳＧまたはＢＰＳＧ等の厚い酸化膜においては、膜厚が厚いので、［ＯＨ−］が半導体基板の表面まで到達できない。それゆえ、シリコンと［ＯＨ−］との酸化反応も起こらない。よって、ＰＳＧまたはＢＰＳＧ等の厚い酸化膜に対しては、酸化膜形成工程（Ｓ２）によって酸化膜層４は形成されない。
酸化膜層４の厚さは、混合溶液におけるアンモニア水（ＮＨ４ＯＨ）の濃度に応じて調整する。図３は、混合溶液におけるアンモニア水の濃度（横軸）と、形成される酸化膜層４の厚さｔ（縦軸）との相関を示す特性図である。
本例では、まず、半導体基板の表面の自然酸化膜を弗酸により除去した。その後、所定濃度の混合溶液に半導体基板を浸すことにより、酸化膜層４を形成した。形成した酸化膜層４の厚さは、Ｘ線光電子分光法（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ、ＥＳＣＡ）により測定した。ＥＳＣＡ測定装置には、アブバック・ファイ株式会社のＰＨＩ Ｑｕａｎｔｅｒａ ＳＸＭＴＭを用いた。
酸化膜層４の厚みは、ＮＨ４ＯＨの濃度が１ｐｐｍのオーダーでは１〜３Åであり、１００ｐｐｍに増加すると、約６Åまで増加する。また、１０００ｐｐｍにおいて、形成される酸化膜層４の厚さは飽和し、６Å〜７Å程度となる。これに対して、自然酸化膜の厚みは、一般的には１０Å以上、例えば２０Åである。よって、本発明の半導体装置における酸化膜層４は、厚さが自然酸化膜と比べて薄く制御された酸化膜層である。それゆえ、自然酸化膜を用いる場合と比較して、アノード電極５とｐアノード層３とのコンタクト抵抗を低減することができる。
所定の厚さの酸化膜層４とするべく、ＮＨ４ＯＨの濃度は、１ｐｐｍ以上１５００００ｐｐｍ（１５％）以下が好ましく、より好ましくは１００００ｐｐｍ（１％）以上５００００ｐｐｍ（５％）以下が良い。これにより、およそ６Åの酸化膜層４を安定的に形成することができる。一方、さらに薄い酸化膜層４とするには、例えば１ｐｐｍ以上１００ｐｐｍ以下としてもよい。
図４は、酸化膜層４がアルミニウム酸化物とシリコン酸化物とを含む混成膜である例を示す図である。なお、図４では、酸化膜層４近傍を拡大して示し他の部分を省略している。上記の方法により形成された薄い酸化膜層４は、ＳｉＯ２だけではなく、ＡｌＯｘおよびＳｉＯｘを含む混成膜であってよい。混成膜におけるＡｌＯｘを色を付けた丸で示し、ＳｉＯｘを白丸で示す。この酸化膜層４の酸素濃度は、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により評価することができる。ＥＤＸにより、酸化膜層４が自然酸化膜と異なることを確認してもよい。
上記の方法により酸化膜層４を形成する場合、半導体基板としてのシリコン基板の表面では、混合溶液により酸化とエッチングとが繰り返される。これにより、シリコン基板の表面はわずかに荒れる。シリコン基板の表面荒れを測定するべく、形成された酸化膜層４のラフネスを評価するべく、走査型トンネル顕微鏡（Ｓｃａｎｎｉｎｇ Ｔｕｎｎｅｌｉｎｇ Ｍｉｃｒｏｓｃｏｐｅ：ＳＴＭ）を用いた。
形成した酸化膜層４のラフネスは、膜厚の１０〜３０％であった。これに対して、自然酸化膜のラフネスは、１０％未満、典型的には１％のオーダーとなる。つまり、上記の方法で形成された酸化膜層４の表面は、自然酸化膜の表面よりも粗くなる。上述の様に、酸化膜層４は、混合溶液による酸化およびエッチングの繰り返しにより形成される。これに対して、自然酸化膜は、島状に成長した酸化膜を核として、シリコン基板の表面と平行な方向である水平方向に成長すると考えられる。それゆえ、酸化膜層４の表面は、自然酸化膜の表面よりも粗くなると考えられる。
また、混合溶液はアンモニア水（ＮＨ４ＯＨ）を含むので、絶縁膜層４は酸化膜層４とシリコン基板との界面において、自然酸化膜よりも多くのＳｉ‐Ｈ結合を含む。なお、自然酸化膜は酸素および窒素を含む空気との反応により形成されるので、自然酸化膜は絶縁膜層４よりも多くの窒素を含有すると考えられる。絶縁膜層４は窒素を含有しないとしてよい。本明細書において窒素を含有しないとは、シリコン基板と自然酸化膜との界面における窒素含有量が１×１０１４ｃｍ−３よりも小さいとしてよい。界面の化学結合状態を評価するためには、赤外反射吸収法（Ｉｎｆｒａｒｅｄ Ｒｅｆｌｅｃｔｉｏｎ Ａｂｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＩＲ−ＲＡＳ）を用いてよい。
上記では複数枚のウェハーを混合溶液に浸すバッチ式処理について記載している。しかし、１枚ごとに混合溶液に晒す枚葉式処理をしてもよい。枚葉式処理では、例えば、ウェハー１枚を表面が上面になるようにステージに載せ、ウェハーを所定の回転速度で回転させる。回転しているウェハーに混合溶液を滴下させ、混合溶液をウェハー全体に広げることにより、層間絶縁膜８の開口部を混合溶液に晒す（スピン塗布）。枚葉式処理の場合は、１枚あたりの溶液に晒す時間、温度等の処理条件を調整でき、かつウェハー間の処理条件のバラつきを小さく抑えることができる。
続いて、酸化膜層４に自然酸化膜が形成されないうちに、スパッタ等によりアノード電極５を選択的に形成する。アノード電極５の金属は、例えばアルミニウム（Ａｌ）とシリコン（Ｓｉ）の合金等である。必要に応じて、電極となる金属膜を、３８０℃〜４５０℃程度の温度でシンタリングする。また、ポリイミド等により保護膜を形成してもよい。以上を、表面電極形成工程（Ｓ３）とする。また、アノード電極５は上記の金属以外にもアルミニウム（Ａｌ）、シリコン（Ｓｉ）および銅（Ｃｕ）の合金を用いてもよい。その場合、合金におけるＳｉの質量比率は１〜２％、Ｃｕの質量比率は０．１％以上としてよい。
続いて、半導体基板の表面側または裏面側から、電子線を照射する。これにより、ライフタイム制御のための格子欠陥を半導体基板中に導入する。その後、必要に応じてアニール処理を行う。この工程を、ライフタイム制御工程（Ｓ４）とする。
続いて、半導体基板の裏面を研削・エッチングする。これにより、半導体基板を５０μｍ〜２００μｍ程度の厚さまで減厚する。この半導体基板を減厚する工程を、研削工程（Ｓ５）とする。
続いて、研削した半導体基板の裏面から、水素、リン等を注入する。これにより、ｎフィールドストップ層７およびｎ＋カソード層１を形成する。続いて、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）または金（Ａｕ）などを含むカソード電極をスパッタ法等で形成する。これらの工程を、裏面構造形成工程（Ｓ６）とする。以上の工程により、本発明の半導体装置を形成する。
（実施例）図５は、本発明の実施の形態１にかかる半導体装置について、ダイオードに順バイアスを印加した通電時における、正孔および電子の濃度分布を示す特性図である。横軸はアノード表面からの深さを示しており、左端がアノード、右端がカソードである。縦軸は正孔の密度を示している。酸化膜層４が堆積された構造の方が、従来構造よりもアノード側のキャリア密度が減少していることが分かる。よって、酸化膜層４によってキャリアの注入が抑制されていると言える。
図６は、発明の実施の形態１にかかる半導体装置について、逆回復時における電流および電圧波形を、従来例と比較した特性図である。従来構造に比べ、本発明構造ではホールの注入が抑制されているので、逆回復ピーク電流（Ｉｒｐ）が低減していることがわかる。
図７は、本発明の実施の形態１にかかる半導体装置について、酸化膜層４の厚さと電気的特性との関係を示す特性図である。縦軸のうち、左軸は逆回復ピーク電流（Ｉｒｐ）を示す。破線グラフの縦軸は、左軸である。左軸の値は、順方向電流を定格電流として、ダイオードを逆回復させたときの逆回復ピーク電流を定格電流で規格化した値を示す。右軸は定格電流を流したときにおける順方向電圧降下（順電圧、ＶＦ）を示す。実線グラフの縦軸は、右軸である。横軸は、酸化膜層４の厚さである。
破線グラフの逆回復ピーク電流は、酸化膜層４の厚さが１Åから４Åに増加するに従って減少する。これに対して、酸化膜層４の厚さが４Åを超えると飽和する。実線グラフの順電圧は、酸化膜層４の厚さが１Åから６Å未満まではほぼ平坦である。これに対して、酸化膜層４の厚さが６Åを超えると順電圧が急増する。これは、酸化膜層４の厚さが６Åを超えると、キャリア（電子または正孔）が酸化膜層４をトンネルすることができなくなり、ｎ−ドリフト層２で電導度変調がしなくなったことを意味する。よって、酸化膜層４の厚さは、１Å以上６Å以下がよく、より好ましくは２Å以上４Å以下がよい。
以上のように、アノード電極５とｐアノード層３との間に、制御された厚さで自然酸化膜よりも薄い厚さの酸化膜層４を形成する。これにより、アノード層からのホールの注入を抑制し、スイッチング損失（Ｅｒｒ）をほとんど変えずに逆回復ピーク電流（Ｉｒｐ）低減を可能とする半導体装置とその製造方法を提供することが可能である。
（実施の形態２）図８は、本発明の実施の形態２にかかる半導体装置の層構造を示す断面図である。実施の形態２の半導体装置と実施の形態１の半導体装置との相違点は、エッジ終端領域のフィールドプレート電極１２が、酸化膜層４を挟まずに直接、且つ環状にｐ＋ガードリング層１１と電気的に接続することである。このようにすることで、電圧印加に応答して一層、遅延なく電位を伝達できるようになる。
（実施の形態３）薄い酸化膜層４は、ＳｉＯ２のみに限定されない。Ａｌ膜のアノード電極５を形成する際、熱処理においてＡｌ膜にＳｉＯ２膜に由来する酸素が取り込まれてＡｌＯｘ膜が生成していることもある。その場合、１ｎｍ以下のＡｌＯｘ膜も同様にキャリアの注入を抑制する効果がある。それゆえ、酸化膜層４は、厚みが１ｎｍ以下のＡｌＯｘ膜を含んでもよい。更に、ＡｌＯｘとＳｉＯ２が混在した場合も、厚さが１ｎｍ以下であれば、コンタクト抵抗の増加やＥｒｒの変化がほとんど起こらず、キャリアの注入抑制効果が得られる。それゆえ、酸化膜層４は、厚みが１ｎｍ以下である、ＡｌＯｘとＳｉＯ２が混在した膜を含んでもよい。
（実施の形態４）図９は、実施の形態４にかかる半導体装置の角部１１０の上面模式図である。なお、図９は角部１１０の最表面を示した図ではない。図９は、ゲート電極３０と下部配線３１との位置関係を説明するための便宜的な図である。図９では、破線によりゲート電極３０を示し、下部配線３１を実線で示す。
下部配線３１は、半導体基板１００の第１方向に平行な端部と平行に延伸する部分を有する。また、下部配線３１は、半導体基板１００の第２方向に平行な端部と平行に延伸する部分を有する。下部配線３１は、コンタクト部４２において、下部配線３１よりも表面側に設けられたコンタクト金属と電気的に接続する。
ゲート電極３０は、半導体基板１００の第１方向に平行な端部と平行に延伸する部分を有する。ゲート電極３０は、半導体基板１００を上面視した場合に、Ｕ字状の折り返し部分４０を有する。
本例では、下部配線３１は、ゲート電極３０よりも表面側に設けられる。下部配線３１は、ゲート電極３０のＵ字状の折り返し部分４０において、ゲート電極３０と電気的接続する。
図１０は、図９のＡ１-Ａ２断面を示す図である。本例の半導体装置は逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を有する。半導体基板１００は、裏面側から表面側の順に、コレクタ電極２０、ｐ＋のコレクタ層２１、フィールドストップ層２２およびドリフト層２３を有する。また、半導体基板１００は、ドリフト層２３の表面側にｐ領域２４およびガードリング層２６を有する。ｐ領域２４は、トレンチ形状のゲート電極３０よりも浅いｐベース領域２４ａと、ｐベース領域２４ａよりも深いｐ＋ウェル領域２４ｂを有する。また、半導体基板１００の裏面には、一部にｎ＋＋のカソード層５６が形成されている。このｎ＋＋のカソード層５６が形成された領域は、表面側のｐベース領域２４ａがｐ型のアノード層として機能する逆導通ダイオードとなる。この逆導通ダイオードに、酸化膜層４が形成されることで、逆導通ダイオードの逆回復動作がソフトリカバリーとなる。
ｐ領域２４には、表面側領域としての第２導電型のコンタクト領域が設けられる。本例では、当該第２導電型のコンタクト領域は、ｐ＋コンタクト２５である。ｐ＋コンタクト２５は、複数のゲート電極３０の間に設けられる。ゲート電極３０は、ゲート絶縁膜３２により、ｐ領域２４から電気的に分離される。本例のゲート電極３０は、トレンチ形状のゲート電極である。また、本例のゲート電極３０はポリシリコンを有する。本例のゲート絶縁膜３２は、厚さ１０００Åの酸化膜である。ゲート絶縁膜３２とｐ＋コンタクト２５との間には、ｎ＋領域２７が設けられる。下部配線３１は、例えばポリシリコンである。ゲート電極３０は、半導体基板１００を上面視した場合に、Ｕ字状の折り返し部分４０で、ゲート電極３０を形成するポリシリコンが連続的に上部配線３４に接続されてもよい。
本例の半導体装置は、ゲート電極３０よりも半導体基板１００の表面側であって、ゲート電極３０に接して層間絶縁膜３８を有する。ただし、本例の半導体装置は、ｐ＋コンタクト２５よりも半導体基板１００の表面側であり、かつ、ｐ＋コンタクト２５に接する酸化膜層４を有する。酸化膜層４は、上述した混合溶液により形成される酸化膜層である。酸化膜層４は、層間絶縁膜３８よりも十分に薄い厚みを有する。酸化膜層４および層間絶縁膜３８の表面側には、エミッタ電極３９が設けられる。本例のエミッタ電極３９は、アルミニウムシリサイド（Ａｌ‐Ｓｉ）である。なお、酸化膜層４の表面側とは、酸化膜層４とｐ＋コンタクト２５とが接する面とは反対側の酸化膜層４の面である。
本例の半導体装置は、ガードリング層２６の近傍におけるｐ領域２４（ｐ＋ウェル領域２４ｂ）において、半導体基板１００の表面側に熱酸化膜３７を有する。熱酸化膜３７とｐ領域２４とが接する部分を、熱酸化膜３７の裏面側と称する。熱酸化膜３７の裏面側とは反対側の面を、熱酸化膜３７の表面側と称する。
本例の半導体装置は、熱酸化膜３７の表面側において、複数のゲート電極３０に電気的に接続するポリシリコン膜の電極としての下部配線３１を有する。下部配線３１は、熱酸化膜３７を挟んでｐ＋ウェル領域２４ｂの上方に形成される。下部配線３１の表面側には、層間絶縁膜３８が設けられる。本例の半導体装置は、層間絶縁膜３８の開口部に酸化膜層４を有する。この酸化膜層４も、上述した混合溶液により形成される酸化膜層である。
酸化膜層４と下部配線３１とが接する部分を、酸化膜層４の裏面側と称する。酸化膜層４の裏面側とは反対側の面を、酸化膜層４の表面側と称する。本例の半導体装置は、酸化膜層４の表面側に、外側金属電極としての上部配線３４を有する。上部配線３４は、半導体装置の外周近傍の少なくとも一部に設けられる外側電極である。上部配線３４は、例えばＡｌ‐Ｓｉである。このように、酸化膜層４は、上部配線３４と下部配線３１との間にも設けられる。
なお、半導体基板としてシリコンを中心に説明したが、シリコンに限るものではなく、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体にも適用可能である。すなわち、電極となる金属と半導体基板との間に、上述のように厚さが自然酸化膜よりも薄く制御された絶縁膜、特にシリコン酸化膜があれば、本願の目的は達成できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１・・ｎ＋カソード層、２・・ｎ−ドリフト層、３・・ｐアノード層、４・・酸化膜層、５・・アノード電極、６・・カソード電極、７・・ｎフィールドストップ層、８・・層間絶縁膜、１１・・ｐ＋ガードリング層、１２・・フィールドプレート電極、１３・・チャンネルストッパー層、１４・・ストッパー電極、２０・・コレクタ電極、２１・・コレクタ層、２２・・フィールドストップ層、２３・・ドリフト層、２４・・ｐ領域、２４ａ・・ｐベース領域、２４ｂ・・ｐ＋ウェル領域、２５・・ｐ＋コンタクト、２６・・ガードリング層、２７・・ｎ＋領域、３０・・ゲート電極、３１・・下部配線、３２・・ゲート絶縁膜、３４・・上部配線、３７・・熱酸化膜、３８・・層間絶縁膜、３９・・エミッタ電極、４０・・Ｕ字状の折り返し部分、４２・・コンタクト部、５６・・カソード層、６１・・ｎ＋カソード層、６２・・ｎ−ドリフト層、６３・・ｐアノード層、６４・・表面、６５・・アノード電極、６６・・カソード電極、６７・・ｎフィールドストップ層、６８・・層間絶縁膜、７１・・ｐ＋ガードリング、７２・・フィールドプレート電極、７３・・チャンネルストッパー層、７４・・ストッパー電極、１００・・半導体基板、１１０・・角部

Claims (13)

  1. 第１導電型の半導体基板に設けられた第１導電型のドリフト層と、
    前記ドリフト層の表面側に設けられた第２導電型の表面側領域と、
    前記表面側領域の表面側に設けられ、厚さが自然酸化膜よりも薄い絶縁膜層と、
    前記絶縁膜層の表面側に設けられた金属層とを備える半導体装置。
  2. 前記表面側領域を取り囲むように、前記ドリフト層の表面側に選択的に形成され、前記表面側領域と離間して形成された第２導電型の複数のガードリング層をさらに備え、
    前記複数のガードリング層の表面側に前記絶縁膜層が設けられる請求項１に記載の半導体装置。
  3. 前記表面側領域はアノード層である、請求項１または２に記載の半導体装置。
  4. 前記表面側領域は、複数のゲート電極間における第２導電型のコンタクト領域である、請求項１または２に記載の半導体装置。
  5. 前記半導体装置の外周近傍の少なくとも一部に設けられる外側電極と前記複数のゲート電極に電気的に接続する金属電極との間に、前記絶縁膜層をさらに有する
    請求項４に記載の半導体装置。
  6. 前記絶縁膜層の厚さは、１Å以上６Å以下である、請求項１から５のいずれかまたは２に記載の半導体装置。
  7. 前記絶縁膜層は、前記半導体基板と前記絶縁膜層との界面において、自然酸化膜よりもＳｉ‐Ｈ結合を多く含む、請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記絶縁膜層は窒素を含有しない、請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記絶縁膜層は、アルミニウム酸化物とシリコン酸化物とを含む混成膜である、請求項１から８のいずれか一項に記載の半導体装置。
  10. 第１導電型の半導体基板の表面側に、表面側領域、熱酸化膜、および層間絶縁膜をそれぞれ選択的に形成する表面構造形成工程と、
    選択的に形成された前記層間絶縁膜の開口部において露出する前記半導体基板の表面に、自然酸化膜よりも薄い絶縁膜層を形成する絶縁膜層形成工程と
    を備える半導体装置の製造方法。
  11. 前記絶縁膜層形成工程は、露出する前記半導体基板の表面を、アンモニア水、過酸化水素水、および純水の混合溶液に晒すことを含む請求項１０の半導体装置の製造方法。
  12. 前記混合溶液におけるアンモニア水の濃度に応じて、前記絶縁膜層の厚さを調整する請求項１１に記載の半導体装置の製造方法。
  13. 前記混合溶液におけるアンモニア水の濃度は、１ｐｐｍ以上１５００００ｐｐｍ以下である請求項１２に記載の半導体装置の製造方法。
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