JP2009135394A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】厚いウエハを用いても素子特性が薄ウエハ化技術により作成されたウエハと同程度に良好で、かつ生産性に優れた半導体装置の製造方法の提供。
【解決手段】半導体基板１００の一方の面に、所定の繰り返しパターンを有する絶縁膜１１を形成した後、前記半導体基板１００の一方に面に半導体層１、２、３を堆積形成する工程と、前記半導体基板１００の他方の面から前記半導体層に接するトレンチ９を前記半導体基板面に形成される半導体チップ当たり複数個形成すると共に、該トレンチ９の底部に前記絶縁膜１１が１個以上露出するトレンチパターンとする工程と、該トレンチ９内表面および前記他方の面を金属電極１０で覆う工程とを有する半導体装置の製造方法とする。
【選択図】 図１

Description

本発明は、高耐圧で大電力用縦型絶縁ゲート半導体装置ならびに整流素子（ダイオード）の製造方法に関する。さらに詳しくは、半導体層表面またはトレンチに、それぞれ形成される絶縁膜と、この絶縁膜を介して形成される制御電極とを有するＩＧＢＴならびにＭＯＳＦＥＴ、またはそのような制御電極を有しないｐｎ接合ダイオード等に関する。

近年のパワーエレクトロニクス分野における、電源機器の小型化および高性能化への要求を受けて、その電源機器に使用される電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善に注力されている。耐圧６００Ｖから６，５００Ｖクラスまでの中、高耐圧領域では絶縁ゲート型バイポーラトランジスタ（以降ＩＧＢＴと略記）が電力用半導体装置の主流を占めている。このＩＧＢＴでは前記諸特性の改善への要求のうち、特に６００Ｖから１７００Ｖクラスでの耐圧の特性改善の進歩に目覚しいものがある。このＩＧＢＴの特性改善を支える主要技術が薄ウエハ化技術である。
この薄ウエハ化技術は、ＦＺ型高抵抗ｎ^-シリコンウエハを用いてまずウエハ表面に主要素子構造を作成する。その後、素子作成の最終工程近くのウエハに対して、ウエハの裏面から素子耐圧が確保できかつ十分低損失特性が得られる程度の厚さまで薄くするために削る。研磨後のウエハ裏面から不純物をイオン注入して浅いｐコレクタ層と深いｎ層を形成し、裏面側の表面に金属電極を接触形成して素子のウエハプロセスとする技術である（非特許文献１）
しかし、たとえば、６００Ｖ耐圧の素子では素子耐圧を確保し、低損失特性を達成するためには、前記ウエハ研磨後の厚さはおよそ６０μｍから７０μｍ、１２００Ｖ素子では１００μｍ＋αという極めて薄い状態となる。このような薄いウエハ厚さで、たとえば、８インチウエハにてウエハハンドリングし、裏面からのイオン注入および電極形成のプロセスを進めていくと、その途中でウエハが割れてしまうという問題が発生する可能性が極めて高く、その結果、生産性がなかなか向上しないという問題が生じる。また、ウエハ表面に主要素子構造を形成してからの最終工程近くで、表面からのイオン注入と活性化を行なうため、活性化のためのアニール温度が６００℃以下と制限される。このため、ｐコレクタ層と低抵抗ｎ層の不純物濃度と厚さの制御が難しい。

一方、このような薄ウエハ化技術が誕生する前の、厚いウエハを用いたいわゆるパンチスルー型ＩＧＢＴの作成プロセスは、厚さ３００μｍ〜５００μｍの低抵抗ｐ⁺シリコン基板上に最適設計された低抵抗ｎ層、高抵抗ｎ^-ドリフト層を、予め、それぞれエピタキシャル成長させた厚いウエハを製造工程に投入してＩＧＢＴを形成する方法である。この方法では、低抵抗ｎ層や高抵抗ｎ^-ドリフト層の不純物濃度および厚さが事前に最適設計され、かつウエハ全体の厚さも低抵抗ｐ⁺シリコン基板が厚さ３００μｍ〜５００μｍと十分厚いため、素子作成プロセス中に割れるということはほとんど無く生産性には優れている。
しかし、前記低抵抗ｐ⁺シリコン基板の不純物濃度が高くかつ厚さが厚すぎるために、ＩＧＢＴ動作時の少数キャリアの注入効率が極めて大きくなる。その結果、たとえば、ライフタイムコントロールプロセスを施してターンオフ特性などの電気特性を調整しても、前記薄ウエハ化プロセスで作成したＩＧＢＴと比べると、たとえば、オン電圧―ターンオフ損失特性などに関しては遠く及ばないことが分かっている。
この問題の解決に対し、前述の厚ウエハプロセスでは、低抵抗ｐ⁺シリコン基板をプロセスの最終段階で裏面から削り、低抵抗ｐ⁺シリコン基板の残り厚さを１μｍ程度のｐコレクタ層として、少数キャリアの注入効率を小さくし、前記オン電圧―ターンオフ損失特性の向上を図る方法も提案された（非特許文献２）。ただし、この方法を後者の厚ウエハ研磨方法とし、前記薄ウエハ化技術を前者とする。

さらに、貼り合わせた半導体基板の一方の面に半導体の機能領域を形成し、他方の面を、各半導体チップの最外周辺部を額縁状に残して中央を凹部状にエッチングにより除去して、凹部底部の厚さを半導体特性に必要な極限の厚さにまで薄くしてかつこの凹部に金属を埋め込むことにより、厚い大口径半導体基板を用いて製造プロセスを流しながら、低いスイッチング損失特性の半導体装置とする技術が公開されている。さらに、同時に、半導体基板の裏面側を額縁状にエッチングする際のエッチング終点の検知方法として、結晶面方位の異なる半導体基板を貼り合わせた基板を用いて結晶面方位にエッチングの異方性を有するエッチング方法により裏面から張り合わせ部までの深さを正確にエッチングする方法と張り合わせ部に絶縁膜を介在させて絶縁膜をエッチング終了点のセンサとして用いるエッチング方法とが記載されている（特許文献１）。
またさらに、トレンチゲート構造とこれに対向するトレンチドレインとを有する縦型ＭＯＳＦＥＴであって、トレンチゲートの底部と、その底部に面する半導体基板とは酸化膜を介して絶縁され、トレンチドレインの端部は前記酸化膜を貫通して半導体基板と接触する構造の縦型ＭＯＳＦＥＴが公知になっている（特許文献２）。
Ｔ．Ｌａｓｋａ ｅｔ ａｌ，Ｔｈｅ Ｆｉｅｌｄ Ｓｔｏｐ ＩＧＢＴ（ＦＳＩＧＢＴ）−「Ａ Ｎｅｗ Ｐｏｗｅｒ Ｄｅｖｉｃｅ Ｃｏｎｃｅｐｔ ｗｉｔｈ ａ Ｇｒｅａｔ Ｉｍｐｒｏｖｅｍｅｎｔ Ｐｏｔｅｎｔｉａｌ」ＩＥＥＥ ＩＳＰＳＤ ２０００， ｐｐ．３５５．−３５８． Ｔｏｍｏｋｏ Ｍａｔｓｕｄａｉ ｅｔ ａｌ，Ａｄｖａｎｃｅｄ ６０μｍ Ｔｈｉｎ ６００Ｖ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ ＩＧＢＴ Ｃｏｎｃｅｐｔ ｆｏｒ Ｅｘｔｒｅｍｅｌｙ Ｌｏｗ Ｆｏｒｗａｒｄ Ｖｏｌｔａｇｅ ａｎｄ Ｌｏｗ Ｔｕｒｎ−Ｏｆｆ Ｌｏｓｓ」ＩＥＥＥ ＩＳＰＳＤ‘２００１， ｐｐ．４４１．−４４４． 特開２００２−７６３２６号公報（要約および００２６段落に記載） 特許第３９５７６３８号公報

しかしながら、前述の後者の厚ウエハ研磨方法はウエハ研磨の精度が通常±５μｍ程度であるので、厚い低抵抗ｐ⁺シリコン基板を最終工程で膜厚１μｍ残すように研磨してｐコレクタ層とする際に、オーバー研磨によりｐコレクタ層が全く無くなってしまうことがある。この場合、オン電圧が急増する。またそれとは反対に前記ｐコレクタ層が設計値の１μｍよりも厚く残る場合は、ターンオフ損失が増加してしまうなど、発生損失特性のばらつきが極めて大きくなるという欠点がある。さらに、この後者の厚ウエハ研磨方法では、研磨後のウエハ厚さは６０〜７０μｍになるので、前者の薄ウエハ化技術と同様、薄ウエハ化された工程の後の工程、たとえば、裏面電極形成工程でウエハが割れるという欠点もあり実用化には至っていない。
つまり、前者薄ウエハ化技術では、ｐコレクタ層の厚さは、後者の厚ウエハ研磨方法よりは最適設計値を実現できるが、工程中に割れやすく生産性が悪い。また後者の厚ウエハ研磨方法では、ｐコレクタ層の不純物濃度、低抵抗ｎ層の不純物濃度と厚さは最適設計値を実現でき、工程中での割れという観点での生産性は優れているが、ｐコレクタ層の厚さのばらつきに起因する素子特性がきわめて悪いという問題をそれぞれ抱えている。
本発明は以上述べた点を鑑みてなされたものであり、本発明の目的は、素子特性に影響を与える低抵抗エピタキシャルｐ層、エピタキシャルｎ層、エピタキシャル高抵抗ｎ^-ドリフト層などの不純物濃度と厚さを素子作成プロセスの制約無しで最適設計できるとともに、厚いウエハを用いても素子特性が薄ウエハ化技術により作成されたウエハと同程度に良好で、かつ生産性に優れた半導体装置の製造方法を提供することにある。

特許請求の範囲の請求項１記載の発明によれば、半導体基板の一方の面に所定の繰り返しパターンを有する絶縁膜を形成した後、前記半導体基板の一方の面に半導体層を堆積形成する工程と、該半導体層に所要の繰り返しパターンで半導体素子領域を形成する工程と、前記半導体基板の他方の面から前記半導体層に接する深さのトレンチを、前記半導体素子領域１箇所当たり複数個形成する際に、該トレンチの底部に前記絶縁膜の少なくとも１部を露出させる工程と、前記トレンチの内表面および前記半導体基板の他方の面を金属電極で覆う工程とを有する半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、前記絶縁膜の少なくとも１部が、前記全トレンチの底部にそれぞれ露出するパターンを有する特許請求の範囲の請求項１記載の半導体装置の製造方法とする。
特許請求の範囲の請求項３記載の発明によれば、前記絶縁膜が、格子状、ストライプ状またはドット状の繰り返しパターンのいずれかを有する特許請求の範囲の請求項２記載の半導体装置の製造方法とする。
特許請求の範囲の請求項４記載の発明によれば、前記絶縁膜が、スクライブラインに沿った格子状の繰り返しパターンに形成され、前記半導体層に半導体素子領域を形成する工程が、該格子状の絶縁膜に取り囲まれた内側の前記半導体層に、前記半導体素子領域を形成する工程とされ、前記トレンチの底部に、前記スクライブラインに沿った格子状の繰り返しパターンの絶縁膜の少なくとも１部を露出させる特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

特許請求の範囲の請求項５記載の発明によれば、前記絶縁膜を、前記半導体基板の他方の面から前記半導体層に接する深さのトレンチを形成するためのエッチング終点検出膜として用いる特許請求の範囲の請求項３または４記載の半導体装置の製造方法。
特許請求の範囲の請求項６記載の発明によれば、前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な一導電型第一半導体層と他導電型第二半導体層と、該第二半導体層より高抵抗な他導電型第三半導体層とをそれぞれエピタキシャル成長法で形成され、さらに、前記半導体素子領域が、前記第三半導体層の表面層に選択的に形成される一導電型のチャネル領域と、該チャネル領域の表面層に選択的に形成される他導電型エミッタ領域とを主要な構成要素として有し、かつ該エミッタ領域の表面層と前記第三半導体層の表面層とに挟まれる前記チャネル領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記チャネル領域表面と前記エミッタ領域表面とに共通に接触するエミッタ電極とを有する特許請求の範囲の請求項５記載の半導体装置の製造方法とする。
特許請求の範囲の請求項７記載の発明によれば、前記ゲート電極が、前記エミッタ領域の表面から、前記チャネル領域を貫通して前記第三半導体層に達するように形成されるトレンチの内表面に、ゲート絶縁膜を介して埋設される構造を有する特許請求の範囲の請求項６記載の半導体装置の製造方法とする。

特許請求の範囲の請求項８記載の発明によれば、前記半導体基板が他導電型高抵抗基板であり、前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な他導電型第四半導体層と、該第四半導体層より高抵抗な他導電型第五半導体層とをそれぞれエピタキシャル成長法で形成し、さらに該第五半導体層の表面層に選択的に形成される一導電型のチャネル領域と、該チャネル領域の表面層に選択的に形成される他導電型ソース領域とを主要な構成要素として形成し、かつ該ソース領域の表面層と前記第五半導体層の表面層とに挟まれる前記チャネル領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記チャネル領域表面と前記ソース領域表面とに共通に接触するソース電極とをそれぞれ形成する特許請求の範囲の請求項５記載の半導体装置の製造方法とする。
特許請求の範囲の請求項９記載の発明によれば、前記ゲート電極が、前記ソース領域の表面から、前記チャネル領域を貫通して前記第五半導体層に達するように形成されるトレンチの内表面に、ゲート絶縁膜を介して埋設される特許請求の範囲の請求項８記載の半導体装置の製造方法とする。
特許請求の範囲の請求項１０記載の発明によれば、前記半導体基板が他導電型高抵抗基板であり、前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な他導電型第六半導体カソード層と、該第六半導体層より高抵抗な他導電型第七半導体層とをそれぞれエピタキシャル成長法で形成し、さらに該第七半導体層の表面層に一導電型の低抵抗第八半導体アノード層を形成する特許請求の範囲の請求項５記載の半導体装置の製造方法とする。

本発明によれば、素子特性に影響を与える低抵抗エピタキシャルｐ層、エピタキシャルｎ層、エピタキシャル高抵抗ｎ^-ドリフト層などの不純物濃度と厚さを素子作成プロセスの制約無しで最適設計できるとともに、厚いウエハを用いても素子特性が薄ウエハ化技術により作成されたウエハと同程度に良好で、かつ生産性に優れた半導体装置の製造方法を提供することができる。

以下、本発明にかかる半導体装置の製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明の実施例１にかかるＩＧＢＴの要部断面図である。図２〜図５は本発明の実施例１のＩＧＢＴの製造方法を示すための製造工程ごとの要部断面図である。図６、図８はそれぞれ本発明の実施例１、２のＩＧＢＴと従来型薄ウエハ化技術を用いて作成したＩＧＢＴのオン電圧―ターンオフ損失トレードオフ特性比較図である。図７は本発明の実施例２にかかるＩＧＢＴの要部断面図である。図９は本発明の実施例３にかかるＭＯＳＦＥＴの要部断面図である。図１０は本発明の実施例４にかかるｐｎ接合ダイオードの要部断面図である。図１１は本発明の実施例５にかかるシリコン基板上に格子状酸化膜を形成した後のウエハ平面図である。図１２〜図１６は本発明の実施例５にかかるＩＧＢＴ断面図であり、それぞれ（ａ）は素子周辺部、（ｂ）は素子活性部である。図１７、図１９はそれぞれ本発明の実施例５、６にかかるＩＧＢＴのオン電圧―ターンオフ損失のトレードオフ特性比較図である。図１８は本発明の実施例６にかかるＩＧＢＴの要部断面図であり、（ａ）は素子周辺部、（ｂ）は素子活性部である。図２０は本発明の実施例７にかかるＭＯＳＦＥＴの要部断面図であり、（ａ）は素子周辺部、（ｂ）は素子活性部である。図２１は本発明の実施例８にかかるｐｎ接合ダイオードの要部断面図であり、（ａ）は素子周辺部、（ｂ）は素子活性部である。

以下、本発明にかかる実施例１について、図１〜図６を参照して詳細に説明する。なお実施例１では、耐圧６００ＶのＩＧＢＴを示した。図１は、実施例１のＩＧＢＴの要部断面図である。この図１に示すように、実施例１のＩＧＢＴは、厚さ５００μｍの高抵抗ｐ型シリコン基板１００上に選択的に形成されたパターンを有するシリコン酸化膜１１が形成され、その上にエピタキシャルシリコン成長により形成された厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のエピタキシャルｐ層（第一半導体層）１（以降単にｐコレクタ層と略記することもある）、ならびに厚さ２．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のエピタキシャルｎ層（第二半導体層）２を形成し、その上にエピタキシャル高抵抗ｎ^-ドリフト層（第三半導体層）３が積層されている。エピタキシャル高抵抗ｎ^-ドリフト層３は耐圧６００Ｖを十分確保するため、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。その後、ゲート酸化膜４を厚さ１００ｎｍとゲートポリシリコン電極を形成後パターニングしてゲート電極５を形成し、ｐチャネル領域６、ｎ⁺エミッタ領域７をゲートポリシリコンゲート電極５を利用するセルフアライン法でイオン注入・熱拡散法により形成した。ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）にて層間絶縁膜（図示せず）を形成しパターニング、熱処理後、エミッタ電極８としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタ、パターニング、熱処理して形成した。さらにその上にポリイミド層（図示せず）を厚さ１０μｍで形成し電極パッド部が表面に出るようパターニング、熱処理した。その後、高抵抗ｐ型シリコン基板１００の裏面からＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）にてトレンチエッチングをし、前記エピタキシャルｐコレクタ層１が露出するところでエッチングを終了。その後裏面側金属電極１０を形成しＩＧＢＴウエハが完成する。なお、実施例１ではシリコン基板としてｐ型高抵抗シリコン基板を用いたが、ｎ型高抵抗基板であっても差し支えない。

半導体基板表面上に素子を形成し、その基板の裏面からトレンチを掘ってそのなかに電極を形成して縦型素子を形成するという方法は、たとえば、前記特許文献１、２に開示されている。しかしながら、裏面からトレンチを掘って所望の不純物層の位置に到達するように正確な深さのトレンチを掘る方法はいまだに開示されていない。特に実施例１のようなＩＧＢＴの場合、ｐコレクタ層１にて正確にトレンチエッチングが終了しないと、オン電圧が急激に劣化してしまうなどの不具合が生じることとなる。
この解決法を含め、図２〜図５を用いて実施例１にかかるＩＧＢＴの製造方法を詳しく説明する。まず直径８インチの高抵抗ｐ型シリコン基板１００を準備し、その上にシリコン酸化膜を厚さ０．２μｍで形成後パターニングして、幅１μｍで２μｍピッチの格子状に酸化膜を除去し、１μｍ間隔で幅１μｍのドット状のシリコン酸化膜パターン１１を形成する（図２）。また、シリコン酸化膜パターン１１は格子状またはストライプ状であってもよい。
この上に、周知の技術であるエピタキシャルシリコン成長法を用いて厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のｐコレクタ層１を形成する。この際、不純物としてボロンを用いる。その後厚さ３．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のエピタキシャルｎ層２と、その上に厚さ６０μｍ、不純物濃度２．０×１０¹⁴ｃｍ^-3のエピタキシャル高抵抗ｎ^-ドリフト層３を形成する。なお、ｎ型不純物としてリンを用いた。その後ゲート酸化膜４として１００ｎｍのシリコン酸化膜、ゲート電極５としての導電性ポリシリコンを厚さ０．５μｍで形成し、パターニングしポリシリコンゲート電極部５を形成する。その後ｐチャネル領域６として、前記ポリシリコンゲート電極部５をマスクとしてイオン注入法と熱拡散法を用いて、深さ約２．５μｍのｐ層を選択的に形成した。なおこのときの不純物はボロンを用い、そのドーズ量は８．０×１０¹³ｃｍ^-2、熱拡散温度と時間は１１５０℃・２時間で行った。さらにその後、ｎ⁺ソース領域７形成のために砒素をドーズ量５．０×１０¹⁵ｃｍ^-2ほどイオン注入し、深さ０．４μｍの層を形成した。その後層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）（図示せず）を厚さ１．０μｍ堆積しパターニング後熱処理（１，０００℃）、そしてエミッタ電極８となるＡｌ−１％Ｓｉを５μｍの膜厚にスパッタ法にて形成、同様にパターニング後熱処理（４００℃）をしてそれぞれ形成した。さらにエミッタ電極８の上に、表面保護膜として厚さ１０μｍのポリイミド（図示せず）を形成後、エミッタ電極８ならびにゲート電極パッド部（図示せず）を窓明けするようにパターニングし、熱処理（３００℃）して形成した（図３）。なお、図３では、層間絶縁膜ならびに表面保護膜は記載を省略されている。

次に前記ウエハの裏面、すなわちｐ型高抵抗基板１００が露出している裏面に厚さ１．６μｍの酸化膜１２を成長させ、フォトリソグラフィおよびエッチングにより５μｍおきに５μｍ幅のストライプ状酸化膜マスク１２のパターンを形成した後（図４）、前記ＲＩＥ法のエッチングにより前記ウエハの裏面から前記酸化膜パターンを酸化膜マスク１２としてトレンチを形成する。実施例１では、その後のウエハプロセスにてウエハが割れない範囲で、トレンチエッチング時間を短縮するため、あらかじめ前記ウエハの裏面を全面研磨して厚さを当初の５００μｍから２５０μｍまで薄くした後に酸化膜を成長させ前記トレンチエッチングを行った。この際、このトレンチエッチングが前記ｐコレクタ層１に達したところで正確に止めるのが肝要である。前述したとおり電気特性向上のため、ｐコレクタ層１の厚さを０．６μｍと比較的薄く設定しているため、通常はエッチングを正確にｐコレクタ層面でストップさせることが難しい。しかしながら、本発明によれば、高抵抗ｐ型シリコン基板１００とｐコレクタ層１の間に１μｍ間隔で厚さ０．２μｍ、幅１μｍのシリコン酸化膜１１が縦横等間隔に配置されているため、前記ストライプ状トレンチエッチングを進めてトレンチ９の先端（底部）が前記ｐコレクタ層１に達したと同時にシリコン酸化膜１１がエッチングされ始める。シリコン酸化膜１１がエッチングされると、酸素の放出量が急激に多くなるので、エッチング中に酸素の急増を検出した時点でエッチングを止めれば、正確にトレンチ９の先端を前記ｐコレクタ層面でストップさせることが可能である（図５）。ウエハ端部に前記終点検出の酸化膜が形成されると、この酸化膜が露出した状態となるため、エッチング終点検出として作用しない懸念がある。このため、前記酸化膜１２はウエハ端部から少なくとも２０μｍ程度内側へ形成する必要がある。

その後、図１に示すように、前記トレンチ９の底部、側面ならびにウエハの裏面全体にＡｌ、Ｔｉ、ＮｉそしてＡｕの金属膜（コレクタ電極）１０をこの順に真空蒸着にて形成する。これにより、実施例１のＩＧＢＴのウエハ工程の概略が終了する。
なお、前記ドット状酸化膜１１の幅、間隔をそれぞれ１μｍ、また、裏面側のストライプ状トレンチ幅と間隔を５μｍと設定したため、どのようにトレンチを掘っても必ずトレンチ先端部ではｐコレクタ層１は幅４μｍ露出することとなるため、その後のコレクタ電極１０の形成では確実にｐコレクタ層１と金属膜（コレクタ電極）１０とがコンタクトできる。また、前述のＩＧＢＴでは、通常は、スイッチング速度を向上させるためのライフタイムコントロールプロセスを適用しなくても良好なスイッチング特性が得られることを確認した。前記実施例１の製造方法にて直径８インチの６００Ｖ−ＩＧＢＴウエハ１００枚を作成したが、ウエハ工程が終了するまでの間で、ウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ化技術を使って同様に８インチＩＧＢＴを作成したところ、ウエハ厚さが６５μｍで１００枚中約３５枚が割れてしまった。この多くは、薄く研磨した後の、ウエハハンドリング中または裏面への不純物層の形成工程ならびに金属電極の形成工程の途中にて割れた。また、前記実施例１にてコレクタ電極の形成を真空蒸着法にて行ったが、別の方法、たとえば、スパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことが確認された。

図６は、ＩＧＢＴの電気特性（オン電圧―ターンオフ損失トレードオフ特性）について、実施例１にて作成した本発明のプレーナーゲートＩＧＢＴ素子と、前述の薄ウエハ化プロセスで作成した従来のプレーナーゲートＩＧＢＴとを比較した結果である。チップサイズは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ²である。実施例１の素子耐圧は７３０Ｖと従来の薄ウエハ化プロセスで作成されたＩＧＢＴ（素子耐圧７２６Ｖ）と同様、６００Ｖ素子として十分な特性が得られた。参考までに、前述した従来型のパンチスルー型ＩＧＢＴの耐圧は７０２Ｖであった。また、前記図６から前記トレードオフ特性も薄ウエハ化プロセスでのＩＧＢＴとほぼ同等の極めて良好な特性を示していることがわかる。また、図６には示されていないが、従来型のパンチスルー型ＩＧＢＴのオン電圧は２．２Ｖ、ターンオフ損失は６．２ｍＪであり、図６のグラフの範囲外であり損失が大きいことがわかった。なお、図６に示した三点のトレードオフ特性は、前記実施例１のＩＧＢＴのｐコレクタ層１の不純物濃度３．０×１０¹⁷ｃｍ^-3に対して、ｐコレクタ層１の不純物濃度をそれぞれ２．０×１０¹⁷ｃｍ^-3、４．０×１０¹⁷ｃｍ^-3に変えたものを新たに２点追加作成し評価した結果である。なお、測定時の温度は１２５℃である。このことから、本発明によるＩＧＢＴ製造方法は高い生産性を有し、かつそれによってできたＩＧＢＴは極めて良好な電気特性を示すことがわかる。

図７は、実施例２にかかる６００Ｖ耐圧のＩＧＢＴ要部断面図である。この図７に示すように、実施例２のＩＧＢＴは、前記実施例１と同様、直径８インチの高抵抗ｐ型シリコン基板１００上に選択的に形成されたパターンを有するシリコン酸化膜１１が形成され、その上に形成された厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のｐコレクタ層１、ならびに厚さ３．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のエピタキシャルｎ層２を有し、その上にエピタキシャル高抵抗ｎ^-ドリフト層３が積層されている。なお、実施例２では支持基板となる厚いシリコン基板としてｐ型高抵抗シリコン基板１００を用いたが、ｎ型高抵抗シリコン基板であっても差し支えない。またエピタキシャル高抵抗ｎ^-ドリフト層３は耐圧６００Ｖを十分確保するため、実施例１と同様、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。その後、トレンチゲート構造を形成するためにトレンチ２０を幅１．２μｍ、ピッチ５μｍで等間隔に４．５μｍの深さで形成する。十分に注意深くトレンチ２０を形成することで、トレンチ２０底部の曲率半径を０．６μｍで形成することが可能である。その後、厚さ１００ｎｍのゲート酸化膜２１の成長後に、ポリシリコンゲート電極２２を埋め込み、ｐチャネル領域２３やｎ⁺エミッタ領域２４を形成し、前記実施例１と同様に層間絶縁膜（図示せず）、エミッタ電極２５およびパッシベーション膜（図示せず）を形成する。エミッタ電極２５の厚さやその金属積層膜の組成ならびに熱処理温度は前記実施例１と同じに設定した。またウエハ裏面プロセスも前記実施例１と同様にして形成した前記トレンチ９の底部、側面ならびにウエハの裏面全体にＡｌ、Ｔｉ、ＮｉそしてＡｕの金属膜（コレクタ電極）１０をこの順に真空蒸着にて形成してトレンチゲート型ＩＧＢＴを作成した。また、本ＩＧＢＴではスイッチング速度を向上させるためのライフタイムコントロールプロセスを採用しなくても、前記方法にて直径８インチの６００Ｖ−ＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴウエハの製造工程が完成するまでのウエハプロセス中で割れたものは一切無く、前記実施例１同様、生産性に非常に優れていることが判明した。

図８は実施例２にて作成したトレンチゲート型ＩＧＢＴの電気特性（オン電圧―ターンオフ損失トレードオフ特性）を前述の従来の薄ウエハ化プロセスで作成したトレンチＩＧＢＴと比較した結果である。チップサイズは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ²である。実施例２の素子耐圧は７２３Ｖと従来薄ウエハ化プロセスでのＩＧＢＴと同様（素子耐圧７２２Ｖ）、６００Ｖ素子として十分な特性が得られ、また前記トレードオフ特性も薄ウエハ化プロセスでのＩＧＢＴとほとんど同等という、極めて良好な特性を示していることがわかる。また従来型のパンチスルー型トレンチＩＧＢＴのオン電圧は２．０Ｖ、ターンオフ損失は６．１ｍＪと図８のグラフの範囲外であり損失が大きいことがわかる。なお、図８に示した三点のトレードオフ特性は、前記実施例２のＩＧＢＴのｐコレクタ層１の不純物濃度３．０×１０¹⁷ｃｍ^-3に対して、すなわち不純物濃度を２．０×１０¹⁷ｃｍ^-3、４．０×１０¹⁷ｃｍ^-3に変えたものを新たに追加作成し評価した結果である。なお、測定時の温度は１２５℃である。このことから、本発明によるＩＧＢＴ製造方法は高い生産性を有し、かつそれによってできたＩＧＢＴは極めて良好な電気特性を示すことがわかる。

図９は、実施例３にかかる６００Ｖ耐圧のＭＯＳＦＥＴの要部断面図である。この図９に示すように、実施例３のＭＯＳＦＥＴは、高抵抗ｎ型シリコン基板２００上に選択的に形成されたパターンを有するシリコン酸化膜１１が形成され、その上に、厚さ２．０μｍ、不純物濃度２．０×１０¹⁹ｃｍ^-3のエピタキシャルｎ層２を形成し、さらに、その上にエピタキシャル高抵抗ｎ^-ドリフト層３が積層されている。エピタキシャル高抵抗ｎ^-ドリフト層３は、耐圧６００Ｖを十分確保するため、不純物濃度２．５×１０¹⁴ｃｍ^-3、厚さ５５μｍと設定した。その後、厚さ１００ｎｍのゲート酸化膜４とゲートポリシリコン電極５を形成後パターニングし、ｐチャネル領域６、ｎ⁺ソース領域７をゲートポリシリコン電極５でのセルフアラインでイオン注入・熱拡散法で形成した。ＢＰＳＧにて層間絶縁膜（図示せず）を形成しパターニング、熱処理後、ソース電極８としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタ、パターニング、熱処理して形成した。さらにその上に、図示しないポリイミド層を厚さ１０μｍで形成し電極パッド部（図示せず）が表面に出るようパターニング、熱処理した。その後、ｎ型高抵抗基板２００の裏面からＲＩＥ法にてトレンチエッチングをし、シリコン酸化膜１１をエッチング終点検知センサとして用い、前記エピタキシャルｎ層２が露出してきたところでエッチングを正確に終了する。その後、裏面電極（ドレイン電極）を形成しＭＯＳＦＥＴのウエハプロセスが終了する。なお、前述の実施例３の説明では、支持基板となるシリコン基板として、ｎ型高抵抗基板２００を用いたが、ｐ型高抵抗基板１００であっても差し支えない。詳細な作成プロセスは実施例１と同様であるため省略する。前記方法にて直径８インチの６００Ｖ耐圧のＭＯＳＦＥＴウエハ１００枚を作成したが、ＭＯＳＦＥＴの作成プロセスが終了するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ化技術を使って同様に８インチＭＯＳＦＥＴを作成したところ、ウエハ厚さが６５μｍで１００枚中約３０枚が割れてしまった。特には薄く研磨した後の、ウエハハンドリング中または裏面ｎ⁺層形成のためのリン不純物層形成工程ならびに電極形成工程の途中にて多くが割れていた。また、前記実施例３では、ドレイン電極の形成を真空蒸着法にて行ったが、別の方法、たとえば、スパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。また、実施例３にて作成したＭＯＳＦＥＴの特性評価をしたところ、耐圧は７０３Ｖ、オン抵抗ＲｏｎＡで６２ｍΩｃｍ²（２５℃）と十分良好な値を示した。なお同様な裏面形成法にて８インチウエハにて６００ＶのトレンチＭＯＳＦＥＴを１００枚作成したところ、ＭＯＳＦＥＴのウエハプロセスが終了するまでのウエハプロセス中において、割れたものは一切ないことを確認した。

図１０は、実施例４の６００Ｖ耐圧のｐｎ接合ダイオードの要部断面図である。この図１０に示すように、実施例４のｐｎ接合ダイオードは、高抵抗ｎ型シリコン基板２００上に選択的に形成されたパターンを有するシリコン酸化膜１１が形成され、その上に、厚さ２．０μｍ、不純物濃度２．０×１０¹⁷ｃｍ^-3のエピタキシャルｎ層２を形成し、さらに、その上にエピタキシャル高抵抗ｎ^-ドリフト層３が積層されている。エピタキシャル高抵抗ｎ^-ドリフト層３は前記実施例１、２同様、耐圧６００Ｖを十分確保するため、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。前記エピタキシャル高抵抗ｎ^-ドリフト層３の表面からｐアノード層３０をイオン注入・熱拡散法で形成した。このアノード層３０上にアノード電極５２としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタおよび熱処理して形成した。その後ｎ型高抵抗基板２００の裏面からＲＩＥ法にてトレンチエッチングをし、シリコン酸化膜１１をエッチング終点検知センサとして用い、前記エピタキシャルｎ層２が露出してきたところでエッチングを正確に終了する。その後、裏面側カソード電極５３を形成し、ｐｎ接合ダイオードのウエハプロセスが終了する。なお、実施例４では支持基板として、ｎ型高抵抗基板２００を用いたが、ｐ型高抵抗基板１００であっても差し支えない。詳細な作成プロセスは実施例１と同様であるため省略する。前記方法にて直径８インチの６００Ｖのｐｎ接合ダイオードのウエハ１００枚を作成したが、全ウエハプロセスが終了するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ化技術を使って同様に８インチウエハでｐｎ接合ダイオードを作成したところ、ウエハ厚さが６５μｍで１００枚中約２０枚が割れてしまった。特には薄く研磨した後の、ウエハハンドリング中または裏面ｎ層形成のためのリン不純物層形成工程ならびに電極形成工程の途中で多くが割れていた。また、この実施例４では、カソード電極の形成を真空蒸着法にて行ったが、別の方法、たとえば、スパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。また、実施例４にて作成したｐｎ接合ダイオードの特性評価をしたところ、耐圧は７６３Ｖ、オン電圧Ｖｆ＝１．５Ｖ、逆回復特性ｔｒｒ＝７０ｎｓｅｃ（２５℃）と従来の薄ウエハ化技術を用いたｐｎ接合ダイオードと同等な良好な値を示した。

以下、本発明にかかる実施例５について、図１１〜図１７を参照して説明する。なお、実施例５では、耐圧６００ＶのＩＧＢＴを例に挙げて説明する。図１１の（ａ）は実施例５にかかるＩＧＢＴの作成に用いる８インチシリコン基板（ウエハ）とその上に形成されたパターニング後シリコン酸化膜５１の平面図である。この図１１によれば、チップサイズを６．８ｍｍ角としているため、（ｂ）の拡大図に示すように、シリコン酸化膜の繰り返しパターンのピッチ寸法も６．８ｍｍの格子状にシリコン酸化膜を形成している。この格子状のシリコン酸化膜５１に囲まれた酸化膜の除去部にＩＧＢＴの半導体機能領域が形成される。格子状のシリコン酸化膜の中心線がスクライブラインとなる。ただし、図１１（ａ）のウエハ全体を示す図では、チップの全配置を正確に示すと、チップサイズが小さくなり過ぎるので、ウエハに対するチップサイズを相対的に大きくして示している。ウエハ端部に前記終点検出の酸化膜が形成されると、この酸化膜が露出した状態となるため、エッチング終点検出として作用しない懸念がある。このため、前記酸化膜１２はウエハ端部から少なくとも２０μｍ程度内側へ形成する必要がある。
図１２は、本実施例５のＩＧＢＴ要部断面図を示す。（ａ）はＩＧＢＴの素子周辺部の断面図を示し、（ｂ）は同じＩＧＢＴの主電流の流れる素子活性部の断面図を示す。この図に示すように、実施例５のＩＧＢＴは、高抵抗ｐ型シリコン基板１００上の各チップの素子周辺部のみに部分的にシリコン酸化膜５１が形成され、素子活性部にはシリコン酸化膜５１が設けられていないことが前述の実施例１〜実施例４と異なる。

その上に厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のｐコレクタ層１、ならびに厚さ２．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のｎ層２を順次積層形成し、さらに、その上に高抵抗ｎ^-ドリフト層３が積層されている。高抵抗ｎ^-ドリフト層３は耐圧６００Ｖを十分確保するため、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。その後、実施例１と同様に、ゲート酸化膜４を膜厚１００ｎｍとゲートポリシリコン電極５を形成後パターニングし、ｐチャネル領域６、ｎ⁺ソース領域７をゲートポリシリコン電極５でのセルフアラインでイオン注入・熱拡散法で形成した。ＢＰＳＧにて図示しない層間絶縁膜を形成しパターニング、熱処理後、エミッタ電極８としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタ、パターニング、熱処理して形成した。さらにその上に図示しないポリイミド層を厚さ１０μｍで形成し電極パッド部が表面に出るようパターニング、熱処理した。その後、ｐ型高抵抗シリコン基板１００の裏面からＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）にてトレンチエッチングをし、シリコン酸化膜５１をエッチング終点検出センサとして用い、前記ｐコレクタ層１が出てきたところでエッチングを終了。その後、実施例１と同様に裏面電極を形成しＩＧＢＴウエハが完成する。なお本実施例５では基板としてｐ型高抵抗基板１００を用いたが、ｎ型高抵抗基板２００であっても差し支えない。

実施例５のＩＧＢＴの製造方法について詳細に説明する。図１１の平面図および図１３の断面図に示すように、まず直径８インチの高抵抗ｐ型シリコン基板１００を準備し、その上にシリコン酸化膜を膜厚０．２μｍで形成する。その後、形成するチップサイズに応じた、たとえば、６．８ｍｍピッチ間隔を有する格子状に酸化膜を残すようにパターニングし、シリコン酸化膜５１を形成する。実施例５では近傍での酸化膜幅を１００μｍとした。ＩＧＢＴの半導体領域はシリコン酸化膜が除去された６．７ｍｍ平方の中に形成される。
次に、図１４に示すように、高抵抗ｐ型シリコン基板１００上に、周知の技術であるエピタキシャル法を用いて厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のｐコレクタ層１を形成する。この際不純物としてボロンを用いた。その後厚さ３．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のｎ層２と、その上に厚さ６０μｍ、不純物濃度２．０×１０¹⁴ｃｍ^-3の高抵抗ｎ^-ドリフト層３を形成する。なお、ｎ型不純物としてリンを用いた。その後、ゲート酸化膜４として１００ｎｍのシリコン酸化膜、ゲート電極５としてのポリシリコン層を０．５μｍの膜厚に形成し、パターニングしゲート電極５を形成する。その後ｐチャネル領域６として、イオン注入法と熱拡散法を用いて、深さ約２．５μｍのｐ層を形成した。なおこのときの不純物はボロンを用い、そのドーズ量は８．０×１０¹³ｃｍ^-2、熱拡散温度と時間は１１５０℃・２時間で行った。さらにその後、ｎ⁺ソース領域７の形成のために砒素をドーズ量５．０×１０¹⁵ｃｍ^-2ほどイオン注入し、深さ０．４μｍの層を形成した。その後、図示しない層間絶縁膜としてＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を厚さ１．０μｍ堆積しパターニング後熱処理（１０００℃）、そしてエミッタ電極８となるＡｌ−１％Ｓｉを５μｍの膜厚でスパッタ法にて形成、同様にパターニング後熱処理（４００℃）をしてそれぞれ形成した。表面保護膜として厚さ１０μｍのポリイミド（図示せず）を素子表面に形成後、エミッタ電極８ならびにゲート電極パッド部（図示せず）を窓明けするようにパターニングし、熱処理（３００℃）して形成した（なお、図１４中で層間絶縁膜ならびに表面保護膜は省略している）。

次に前記高抵抗基１００の裏面に厚さ１．６μｍの酸化膜を成長させ、フォトリソグラフィおよびエッチングにより５μｍおきに５μｍ幅の酸化膜マスク１２を形成する（図１５）。その後、ＲＩＥ法により前記高抵抗基板５１の裏面からトレンチエッチングをする。実施例５では、その後のウエハプロセスにおいて、トレンチエッチング時間を短縮するため、該基板が割れない範囲で、あらかじめ、前記高抵抗基板５１の裏面を全面研磨して厚さを２５０μｍまで薄くした後に、酸化膜マスクを形成し前記トレンチエッチングを行った。この際、このトレンチエッチングが前記ｐコレクタ層１に達した深さのところで正確に止めるのが肝要であるが、前述したとおり電気特性向上のためｐコレクタ層１の厚さを０．６μｍと比較的薄く設定しているため、うまくトレンチエッチングを止めるのが難しい。しかしながら、本発明によれば、高抵抗ｐ基板１００とｐコレクタ層１の間で、ＩＧＢＴチップ周辺部の、ＩＧＢＴ内の機能領域が形成されていない領域のみに、格子状に幅１００μｍで、厚さ０．２μｍのシリコン酸化膜５１が配置されているため、前記トレンチエッチングを進めてエッチングの先端（底部）が前記ｐコレクタ層１に達したと同時にシリコン酸化膜５１がエッチングし始める。エッチング中に酸素の急増を検出した時点でエッチングを止めれば、図１６の断面図に示すように、正確にトレンチエッチングの先端を前記ｐコレクタ層１面で止めることが可能である。その後、前記トレンチ底部、側面ならびにウエハの裏面全体にＡｌ，Ｔｉ，ＮｉそしてＡｕの金属層を真空蒸着にて形成した（図１２）。これによりＩＧＢＴウエハが完成する。

なお、前記格子状のシリコン酸化膜５１はスクライブライン（ウエハをチップ化するための切断線）に沿って幅１００μｍで形成およびウエハ周辺部にのみ形成されているため、大部分のトレンチがその後のコレクタ電極形成では確実にＩＧＢＴ機能領域内のｐコレクタ層１と金属層（コレクタ電極）とがコンタクトすることができる。そのため、実施例１〜実施例４のように、前記シリコン酸化膜５１が電流の導通に影響を与えることはまったく無い。なお、前述のＩＧＢＴにはスイッチング速度を向上させるためのライフタイムコントロールプロセスは一切適用していない。前述の製造方法にて直径８インチの６００Ｖ耐圧のＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴのウエハが完成するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ技術を使って同様に８インチＩＧＢＴウエハを作成したところ、ウエハ厚さが６５μｍで１００枚中約３５枚が割れてしまった。これは薄く研磨した後の、ウエハハンドリング中または裏面への不純物形成工程ならびに電極形成工程の途中にて割れたためである。また前記実施例５ではコレクタ電極の形成を真空蒸着法にて行ったが、別の方法、たとえばスパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。

図１７は前記実施例５にて作成したプレーナーゲートＩＧＢＴ素子の電気特性（オン電圧―ターンオフ損失トレードオフ特性）を前述の薄ウエハプロセスならびに従来型の厚いｐ⁺基板上にエピタキシャル成長させたウエハで作ったパンチスルー型のプレーナーゲートＩＧＢＴと比較した結果である。チップサイズは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ²である。本実施例５の素子耐圧は７３０Ｖと従来薄ウエハプロセスでのＩＧＢＴ（素子耐圧７２６Ｖ）ならびにパンチスルー型ＩＧＢＴ（素子耐圧７０２Ｖ）と同様、６００Ｖ素子として十分な特性が得られ、また前記トレードオフ特性も薄ウエハプロセスでのＩＧＢＴとほぼ同等から若干良好という極めて良好な特性を示していることがわかる。また従来型のパンチスルー型ＩＧＢＴのオン電圧は２．２Ｖ、ターンオフ損失は６．２ｍＪと図１７のグラフの範囲外であり損失が大きいことがわかる。なお、本実施例５のＩＧＢＴにおいて、図１７に示したトレードオフ特性は、ｐコレクタ層１の不純物濃度を変えたＩＧＢＴ、すなわち不純物濃度を２．０×１０¹⁷ｃｍ^-3、４．０×１０¹⁷ｃｍ^-3に変えたものを新たに追加作成し評価した結果である。なお、測定時の温度は１２５℃である。このことから、本発明によるＩＧＢＴ製造方法は高い生産性を有し、かつそれによってできたＩＧＢＴは極めて良好な電気特性を示すことがわかる。

図１８は、実施例６の６００Ｖ耐圧のＩＧＢＴ要部断面図を示す。この図１８に示すように、本実施例６のＩＧＢＴは、前記実施例５と同様、直径８インチの高抵抗ｐ型シリコン基板１００上にチップサイズ６．８ｍｍ角に応じて格子状にシリコン酸化膜５１が形成され、その上に形成された厚さ０．６μｍ、不純物濃度３．０×１０¹⁷ｃｍ^-3のｐコレクタ層１、ならびに厚さ３．０μｍ、不純物濃度２．０×１０¹⁶ｃｍ^-3のｎ層２を有し、その上に高抵抗ｎ^-ドリフト層３が積層されている。またウエハ周辺部のＩＧＢＴのチップが形成されていない領域にも前記シリコン酸化膜５１は形成されている。なお、本実施例６ではｐ型高抵抗基板１００を用いたが、ｎ型高抵抗基板２００であっても差し支えない。また高抵抗ｎ^-ドリフト層３は耐圧６００Ｖを十分確保するため、実施例１と同様、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。その後、トレンチゲート構造を形成するため、トレンチ２０を幅１．２μｍ、ピッチ５μｍで等間隔に４．５μｍの深さで形成する。十分に注意深くトレンチ２０を形成することで、トレンチ底部の半導体層の曲率は０．６μｍで形成することが可能である。その後、トレンチ２０の内表面に膜厚１００ｎｍのゲート酸化膜２１の成長後に、トレンチ２０内部にポリシリコンゲート電極２２を埋め込み、ｐチャネル領域２３やｎ⁺ソース領域２４を形成し、前記実施例１、２と同様に層間絶縁膜（図示せず）、エミッタ電極２５およびパッシベーション膜（図示せず）を形成する。電極膜の厚さやその組成、ならびに熱処理温度は前記実施例１、２と同じに設定した。またウエハ裏面プロセスも前記実施例１、２と同様に設定し素子を作成した。ただし、裏面トレンチ形成時のエッチング終点検出センサとしてのシリコン酸化膜５１のパターンが実施例１、２とは異なる。また、前述のＩＧＢＴにはスイッチング速度を向上させるためのライフタイムコントロールプロセスは一切適用していない。その結果、前述の製造方法にて直径８インチの６００ＶのＩＧＢＴウエハ１００枚を作成したが、ＩＧＢＴウエハが完成するまでのウエハプロセス中で割れたものは一切無く、前記実施例１同様、生産性に非常に優れていることが判明した。

図１９は前記実施例６にて作成したトレンチＩＧＢＴの電気特性（オン電圧―ターンオフ損失トレードオフ特性）を前述の薄ウエハプロセスで作成したトレンチＩＧＢＴと比較した結果である。チップサイズは６．８ｍｍ角、素子定格は６００Ｖ／１００Ａで、定格電流密度は３００Ａ／ｃｍ²である。実施例６の素子耐圧は７２３Ｖと従来薄ウエハプロセスでのＩＧＢＴと同様（素子耐圧７２２Ｖ）、６００Ｖ素子として十分な特性が得られ、また前記トレードオフ特性も薄ウエハプロセスでのＩＧＢＴとほとんど同等から若干良好という、極めて良好な特性を示していることがわかる。また従来型のパンチスルー型トレンチＩＧＢＴのオン電圧は２．０Ｖ、ターンオフ損失は６．１ｍＪと図１９のグラフの範囲外であり損失が大きいことがわかる。なお前記実施例６のＩＧＢＴにおいて、図１９に示したトレードオフ特性は、ｐコレクタ層１の不純物濃度を変えたＩＧＢＴ、すなわち不純物濃度を２．０×１０¹⁷ｃｍ^-3、４．０×１０¹⁷ｃｍ^-3に変えたものを新たに追加作成し評価した結果である。なお、測定時の温度は１２５℃である。このことから、本発明によるＩＧＢＴ製造方法は高い生産性を有し、かつそれによってできたＩＧＢＴは極めて良好な電気特性を示すことがわかる。

図２０は、実施例７の６００Ｖ耐圧のＭＯＳＦＥＴの要部断面図を示す。この図２０に示すように、実施例７のＭＯＳＦＥＴは、高抵抗ｎ型シリコン基板２００上にチップサイズ６．８ｍｍ角に合わせて格子状にシリコン酸化膜５１が形成され、厚さ２．０μｍ、不純物濃度２．０×１０¹⁹ｃｍ^-3のｎ層２を形成し、その上に高抵抗ｎ^-ドリフト層３が積層されている。高抵抗ｎ^-ドリフト層３は、耐圧６００Ｖを十分確保するため、不純物濃度２．５×１０¹⁴ｃｍ^-3、厚さ５５μｍと設定した。その後、実施例３に記載のＭＯＳＦＥＴと同様に、ゲート酸化膜４を膜厚１００ｎｍとゲートポリシリコン電極５を形成後パターニングし、ｐチャネル領域６、ｎ⁺ソース領域７をゲートポリシリコン電極５でのセルフアラインでイオン注入・熱拡散法で形成した。ＢＰＳＧにて層間絶縁膜（図示せず）を形成しパターニング、熱処理後、ソース電極８としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタ、パターニング、熱処理して形成した。さらにその上にポリイミド層（図示せず）を厚さ１０μｍで形成し電極パッド部が表面に出るようパターニング、熱処理した。その後ｎ型高抵抗ｎ基板の裏面からＲＩＥ法にてトレンチエッチングをし、エッチング終点検出センサとして、前記シリコン酸化膜５１を用いてトレンチの底部に前記ｎ層２が出てきたところでエッチングを終了させる。その後、実施例３と同様に裏面電極を形成しＭＯＳＦＥＴウエハが完成する。

なお本実施例７ではｎ型高抵抗基板２００を用いたが、ｐ型高抵抗基板１００であっても差し支えない。詳細な作成プロセスは前記実施例１、２、３と同様であるため省略する。前述の製造方法にて直径８インチの６００Ｖ耐圧のＭＯＳＦＥＴウエハ１００枚を作成したが、ＭＯＳＦＥＴが完成するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ技術を使って同様に８インチＭＯＳＦＥＴを作成したところ、ウエハ厚さが６５μｍで１００枚中約３０枚が割れてしまった。これは薄く研磨した後の、ウエハハンドリング中または裏面ｎ⁺層形成のためのリン不純物層形成工程ならびに電極形成工程の途中にて割れていた。また前記実施例７ではドレイン電極の形成を真空蒸着法にて行ったが、別の方法、たとえばスパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。
また、本実施例７にて作成したＭＯＳＦＥＴの特性評価をしたところ、耐圧は７０３Ｖ、オン抵抗ＲｏｎＡで６２ｍΩｃｍ²（２５℃）と十分良好な値を示した。なお同様な裏面形成法にて８インチウエハにて６００ＶのトレンチＭＯＳＦＥＴを１００枚作成したところＭＯＳＦＥＴウエハが完成するまでのウエハプロセスにて割れたものは一切ないことも確認した。

図２１は、本実施例８の６００Ｖ耐圧のｐｎ接合ダイオード要部断面図を示す。この図に示すように、実施例８のｐｎ接合ダイオードは、高抵抗ｎ型シリコン基板２００上にチップサイズ４ｍｍ角に合わせて格子状にシリコン酸化膜５１が形成され、厚さ２．０μｍ、不純物濃度２．０×１０¹⁷ｃｍ^-3のｎ層２を形成し、その上に高抵抗ｎ^-ドリフト層３が積層されている。高抵抗ｎ^-ドリフト層３は前記実施例４と同様、耐圧６００Ｖを十分確保するため、不純物濃度２．０×１０¹⁴ｃｍ^-3、厚さ６０μｍと設定した。ｐアノード領域３０をイオン注入・熱拡散法で形成した。ＢＰＳＧにて層間絶縁膜を形成しパターニング、熱処理後、アノード電極５２としてＡｌ−１％Ｓｉを５μｍの厚さでスパッタ、パターニング、熱処理して形成した。さらにその上にポリイミド層を厚さ１０μｍで形成し電極パッド部が表面に出るようパターニング、熱処理した。その後ｎ型高抵抗基板２００の裏面からＲＩＥ法にてトレンチエッチングをし、前記ｎ層２が出てきたところでエッチングを終了。その後裏面カソード電極５３を形成しダイオードが完成する。
なお本実施例８ではｎ型高抵抗基板２００を用いたが、ｐ型高抵抗基板１００であっても差し支えない。詳細な作成プロセスは実施例１と同様であるため省略する。上記方法にて直径８インチの６００Ｖ耐圧のｐｎ接合ダイオードウエハ１００枚を作成したが、ダイオードが完成するまでのウエハプロセス中で割れたものは一切無く、生産性に非常に優れていることが判明した。比較のためにＦＺウエハを使った前述の薄ウエハ技術を使って同様に８インチｐｎ接合ダイオードを作成したところ、ウエハ厚さが６５μｍで１００枚中約２０枚が割れてしまった。これは薄く研磨した後の、ウエハハンドリング中または裏面ｎ層２形成のためのリン不純物層形成工程ならびに電極形成工程の途中にて割れていた。また前記実施例８ではカソード電極５３の形成を真空蒸着法にて行ったが、別の方法、たとえばスパッタ法、またはメッキ法にして形成しても、８インチウエハ１００枚にてウエハの割れは一切無いことを確認した。

また、本実施例８にて作成したｐｎ接合ダイオードの特性評価をしたところ、耐圧は７６３Ｖ、オン電圧Ｖｆ＝１．５Ｖ、逆回復特性ｔｒｒ＝７０ｎｓｅｃ（２５℃）と従来の薄ウエハ技術を用いたｐｎ接合ダイオードと同等な良好な値を示した。

本発明の実施例１にかかるＩＧＢＴの要部断面図。 本発明の実施例１のＩＧＢＴの製造方法を示すための製造工程ごとの要部断面図（その１）。 本発明の実施例１のＩＧＢＴの製造方法を示すための製造工程ごとの要部断面図（その２）。 本発明の実施例１のＩＧＢＴの製造方法を示すための製造工程ごとの要部断面図（その３）。 本発明の実施例１のＩＧＢＴの製造方法を示すための製造工程ごとの要部断面図（その４）。 本発明の実施例１のＩＧＢＴと従来型薄ウエハ化技術を用いて作成したＩＧＢＴのオン電圧―ターンオフ損失トレードオフ特性比較図。 本発明の実施例２にかかるＩＧＢＴの要部断面図。 本発明の実施例２で作成したＩＧＢＴと従来型薄ウエハ化技術を用いて作成したＩＧＢＴのオン電圧―ターンオフ損失トレードオフ特性比較図。 本発明の実施例３にかかるＭＯＳＦＥＴの要部断面図。 本発明の実施例４にかかるｐｎ接合ダイオードの要部断面図である。 本発明の実施例５にかかるシリコン基板上に格子状酸化膜を形成した後のウエハ平面図である。 本発明の実施例５にかかるＩＧＢＴ断面図である。 本発明の実施例５にかかるＩＧＢＴ製造工程を示す半導体基板の要部断面図である。 本発明の実施例５にかかるＩＧＢＴ製造工程を示す半導体基板の要部断面図である。 本発明の実施例５にかかるＩＧＢＴ製造工程を示す半導体基板の要部断面図である。 本発明の実施例５にかかるＩＧＢＴ製造工程を示す半導体基板の要部断面図である。 本発明の実施例５にかかるＩＧＢＴのオン電圧―ターンオフ損失のトレードオフ特性比較図である。 本発明の実施例６にかかるＩＧＢＴの要部断面図である。 本発明の実施例６にかかるＩＧＢＴのオン電圧―ターンオフ損失のトレードオフ特性比較図である。 本発明の実施例７にかかるＭＯＳＦＥＴの要部断面図である。 本発明の実施例８にかかるｐｎ接合ダイオードの要部断面図である。

符号の説明

１ ｐコレクタ層、エピタキシャルｐ層、第一半導体層
２ エピタキシャルｎ層、第二半導体層、低抵抗エピタキシャルｎ層
３ エピタキシャル高抵抗ｎ^-ドリフト層、第三半導体層
４、２１ ゲート酸化膜
５、２２ ゲート電極
６、２３ ｐチャネル領域
７、２４ ｎ⁺エミッタ領域
８、２５ エミッタ電極
９ トレンチ
１０ 裏面側金属電極、金属膜（コレクタ電極）
１１、５１ シリコン酸化膜
１２ 酸化膜マスク
２０ トレンチ
１００ 高抵抗ｐ型シリコン基板、ｐ型高抵抗基板
２００ 高抵抗ｎ型シリコン基板、ｎ型高抵抗基板。

Claims (10)

1. 半導体基板の一方の面に所定の繰り返しパターンを有する絶縁膜を形成した後、前記半導体基板の一方の面に半導体層を堆積形成する工程と、該半導体層に所要の繰り返しパターンで半導体素子領域を形成する工程と、前記半導体基板の他方の面から前記半導体層に接する深さのトレンチを、前記半導体素子領域１箇所当たり複数個形成する際に、該トレンチの底部に前記絶縁膜の少なくとも１部を露出させる工程と、前記トレンチの内表面および前記半導体基板の他方の面を金属電極で覆う工程とを有することを特徴とする半導体装置の製造方法。
2. 前記絶縁膜の少なくとも１部が、前記全トレンチの底部にそれぞれ露出するパターンを有することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記絶縁膜が、格子状、ストライプ状またはドット状の繰り返しパターンのいずれかを有することを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記絶縁膜が、スクライブラインに沿った格子状の繰り返しパターンに形成され、前記半導体層に半導体素子領域を形成する工程が、該格子状の絶縁膜に取り囲まれた内側の前記半導体層に、前記半導体素子領域を形成する工程とされ、前記トレンチの底部に、前記スクライブラインに沿った格子状の繰り返しパターンの絶縁膜の少なくとも１部を露出させることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記絶縁膜を、前記半導体基板の他方の面から前記半導体層に接する深さのトレンチを形成するためのエッチング終点検出膜として用いることを特徴とする請求項３または４記載の半導体装置の製造方法。
6. 前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な一導電型第一半導体層と他導電型第二半導体層と、該第二半導体層より高抵抗な他導電型第三半導体層とをそれぞれエピタキシャル成長法で形成され、さらに、前記半導体素子領域が、前記第三半導体層の表面層に選択的に形成される一導電型のチャネル領域と、該チャネル領域の表面層に選択的に形成される他導電型エミッタ領域とを主要な構成要素として有し、かつ該エミッタ領域の表面層と前記第三半導体層の表面層とに挟まれる前記チャネル領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記チャネル領域表面と前記エミッタ領域表面とに共通に接触するエミッタ電極とを有することを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記ゲート電極が、前記エミッタ領域の表面から、前記チャネル領域を貫通して前記第三半導体層に達するように形成されるトレンチの内表面に、ゲート絶縁膜を介して埋設される構造を有することを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記半導体基板が他導電型高抵抗基板であり、前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な他導電型第四半導体層と、該第四半導体層より高抵抗な他導電型第五半導体層とをそれぞれエピタキシャル成長法で形成し、さらに該第五半導体層の表面層に選択的に形成される一導電型のチャネル領域と、該チャネル領域の表面層に選択的に形成される他導電型ソース領域とを主要な構成要素として形成し、かつ該ソース領域の表面層と前記第五半導体層の表面層とに挟まれる前記チャネル領域の表面上にゲート絶縁膜を介して形成されるゲート電極と、前記チャネル領域表面と前記ソース領域表面とに共通に接触するソース電極とをそれぞれ形成することを特徴とする請求項５記載の半導体装置の製造方法。
9. 前記ゲート電極が、前記ソース領域の表面から、前記チャネル領域を貫通して前記第五半導体層に達するように形成されるトレンチの内表面に、ゲート絶縁膜を介して埋設されることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記半導体基板が他導電型高抵抗基板であり、前記半導体層が、前記半導体基板側から順に該半導体基板より低抵抗な他導電型第六半導体カソード層と、該第六半導体層より高抵抗な他導電型第七半導体層とをそれぞれエピタキシャル成長法で形成し、さらに該第七半導体層の表面層に一導電型の低抵抗第八半導体アノード層を形成することを特徴とする請求項５記載の半導体装置の製造方法。
    

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