JPWO2015136588A1 - Ｅｌ表示装置 - Google Patents

Abstract

それぞれの画素は、ＥＬ素子（１５）と、駆動用トランジスタ（１１ａ）と、スイッチ用トランジスタ（１１ｅ）とを有し、ＥＬ表示装置は、さらに、ソースドライバ回路（１４）と、ソース信号線（１８）と、ゲートドライバ回路（１２ａ）とを有し、第１のゲート信号線（１７ａ）と第２のゲート信号線（１７ｅ）とを備え、第１のゲート信号線（１７ａ）には、第１の電圧または第２の電圧がゲートドライバ回路（１２ａ）から印加され、スイッチ用トランジスタ（１１ｅ）がオン状態の時に第１の電圧が駆動用トランジスタ（１１ａ）のゲート端子に印加された第１の状態と、スイッチ用トランジスタ（１１ｅ）がオン状態の時に第２の電圧が駆動用トランジスタ（１１ａ）のゲート端子に印加された第２の状態とを有する。

Description

本開示は、ＥＬ表示装置に関し、特に、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：以下、ＥＬ、またはＯＬＥＤと呼ぶことがある。）素子などを有し、４Ｋ２Ｋパネルのような多画素の表示に適するＥＬ表示装置および駆動方法、および前記ＥＬ表示装置に用いるゲートドライバＩＣ等に関するものである。

近年、ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を有する画素を行列状に配置したＥＬ表示パネル、およびそれを用いたＥＬ表示装置が商品化されている。ＥＬ素子は、アノード電極およびカソード電極間に形成された発光層に電流を流すことにより発光する。

画素には複数のトランジスタが配置されている。また、ＥＬ表示パネルには、画素に配置されたそれぞれのトランジスタを制御するためにゲート信号線が形成されている。

トランジスタは、ＥＬ表示装置に発光電流を供給する。画素を構成する回路は、多種多様な構成が提案されている。また、画素に電圧を供給する方式も多様な構成が提案されている。たとえば、特許文献１ではドライバ回路からアノード電圧を画素に供給する構成が開示されている。

特開２００７−３１０３１１号公報

本開示は、駆動用トランジスタの立ち上り電圧（ＶＴ電圧）が変動することを抑制し、高寿命、かつ、高画質のＥＬ表示装置を提供する。

本開示の一態様に係るＥＬ表示装置は、複数の画素がマトリックス状に配置された表示画面を有するＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置であって、前記複数の画素のそれぞれは、ＥＬ素子と、前記ＥＬ素子に電流を供給する駆動用トランジスタと、ソース端子またはドレイン端子のうちの一方が前記駆動用トランジスタのゲート端子に接続されたスイッチ用トランジスタとを有し、前記ＥＬ表示装置は、さらに、前記複数の画素に印加する映像信号を出力するソースドライバ回路と、前記ソースドライバ回路が出力する前記映像信号を前記駆動用トランジスタのゲート端子に伝達するソース信号線と、前記スイッチ用トランジスタに制御信号を供給するゲートドライバ回路とを有し、前記ゲートドライバ回路から前記スイッチ用トランジスタの前記ソース端子またはドレイン端子のうちの他方に電圧を供給する第１のゲート信号線と、前記ゲートドライバ回路から前記スイッチ用トランジスタの前記ゲート端子に前記制御信号を供給する第２のゲート信号線と、を備え、前記第２のゲート信号線には、前記スイッチ用トランジスタを動作状態にするオン電圧、または、前記スイッチ用トランジスタを非動作状態にするオフ電圧が前記ゲートドライバ回路から印加され、前記第１のゲート信号線には、第１の電圧または第２の電圧が前記ゲートドライバ回路から印加され、前記スイッチ用トランジスタがオン状態の時に前記第１の電圧が前記駆動用トランジスタのゲート端子に印加された第１の状態と、前記スイッチ用トランジスタがオン状態の時に前記第２の電圧が前記駆動用トランジスタのゲート端子に印加された第２の状態とを有することを特徴とするものである。

本開示によれば、駆動用トランジスタの立ち上り電圧（ＶＴ電圧）が変動することを抑制し、高寿命、かつ、高画質のＥＬ表示装置を提供することができる。

図１は、実施の形態に係るＥＬ表示装置の構成図である。 図２は、実施の形態に係るＥＬ表示装置の説明図である。 図３は、実施の形態に係るＥＬ表示装置の構成図である。 図４は、実施の形態に係るスイッチ用トランジスタの動作状態（電圧状態）を概念的に示した説明図である。 図５は、実施の形態に係る画素の動作を示すための回路の説明図である。 図６は、実施の形態に係る画素の動作を示すための回路の説明図である。 図７は、実施の形態に係る画素の動作を示すための回路の説明図である。 図８は、実施の形態に係る画素の動作を示すための回路の説明図である。 図９は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１０は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１１は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１２は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１３は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１４は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１５は、実施の形態に係る画素の動作を示すための回路の説明図である。 図１６は、実施の形態に係る走査・バッファ回路の構成図である。 図１７は、実施の形態に係るゲートドライバ回路において、選択回路により選択される電圧を示す図である。 図１８は、実施の形態に係るゲートドライバ回路の構成図である。 図１９は、実施の形態に係るゲートドライバ回路において、選択回路により選択される電圧を示す図である。 図２０は、実施の形態に係るゲートドライバ回路の説明図である。 図２１は、実施の形態に係るゲートドライバ回路の構成図である。 図２２は、実施の形態に係るゲートドライバ回路の構成図である。 図２３は、実施の形態に係るゲートドライバ回路の説明図である。 図２４は、実施の形態に係るゲートドライバ回路の構成図である。 図２５は、実施の形態に係るゲートドライバ回路の説明図である。 図２６は、実施の形態に係るゲートドライバ回路のタイミングチャートである。 図２７は、実施の形態に係るゲートドライバ回路の構成図である。 図２８は、実施の形態に係るゲートドライバ回路の構成図である。 図２９は、他の実施の形態に係るＥＬ表示装置の構成図である。 図３０は、他の実施の形態に係る画素の動作を示すための回路の説明図である。 図３１は、他の実施の形態に係る画素の動作を示すための回路の説明図である。 図３２は、他の実施の形態に係る画素の動作を示すための回路の説明図である。 図３３は、他の実施の形態に係る画素の動作を示すための回路の説明図である。 図３４は、他の実施の形態に係る画素の動作を示すための回路の説明図である。 図３５は、他の実施の形態に係るＥＬ表示装置の構成図である。 図３６は、他の実施の形態に係るＥＬ表示装置の構成図である。 図３７は、他の実施の形態に係るＥＬ表示装置の構成図である。 図３８は、他の実施の形態に係るＥＬ表示装置を用いたディスプレイの概観図である。 図３９は、他の実施の形態に係るＥＬ表示装置を用いたカメラの概観図である。 図４０は、他の実施の形態に係るＥＬ表示装置を用いたコンピュータの概観図である。

（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したＥＬ表示装置に関し、以下の問題が生じることを見出した。

特許文献１に記載された従来のＥＬ表示装置では、ドライバ回路１０５から、アノード電圧を駆動用トランジスタ３Ｂに供給する。一方、映像信号はスイッチ用トランジスタ３Ａを介して駆動用トランジスタ３Ｂに印加され、駆動用トランジスタ３Ｂは前記映像信号に基づいてＥＬ素子３Ｄに発光電流を供給する。

駆動用トランジスタ３Ｂは、ゲート端子に印加される映像信号、アノード電圧の大きさにより、立ち上がり電圧（Ｖｔｈ電圧）が変化する（特性が変化する）。Ｖｔｈ電圧が変化すると、同一の映像信号が駆動用トランジスタ３Ｂに印加されていても、ＥＬ素子３Ｄに流す電流が変化する。電流が変化すると、ＥＬ表示装置の輝度が変化する、あるいは色ムラが発生する。

特許文献１に記載するＥＬ表示装置では、ドライバ回路１０５によりアノード電圧が駆動用トランジスタ３Ｂに供給される。また、アノード電圧を供給する信号線１０１の電圧は、オフ電圧とアノード電圧を交互に変化するため、駆動用トランジスタ３Ｂに負荷がかかり、駆動用トランジスタ３Ｂが劣化するという問題点があった。

そこで、本発明者らは、駆動用トランジスタの特定変化を抑制するＥＬ表示装置とその駆動方法、また、ＥＬ表示装置の構成あるいはＥＬ表示装置の画素回路に依存せず、汎用性のあるゲートドライバ回路を創作するに至った。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。

（実施の形態）
以下、図面を参照しながら、実施の形態を説明する。図１、図２、図３は、本実施の形態に係るＥＬ表示装置の構成図である。

図１〜図３に示すように、本実施の形態に係るＥＬ表示装置は、画素１６がマトリックス状に配置されて構成された表示画面２４と、表示画面２４の画素行ごとに配置されたゲート信号線１７ａ（２３）、１７ｂ、１７ｃ、１７ｄおよび１７ｅと、表示画面２４の画素列ごとに配置されたソース信号線１８と、表示画面２４の周辺回路である、ゲート信号線１７ａ（２３）、１７ｅおよび１７ｃを駆動するゲートドライバ回路（ゲートドライバＩＣ）１２ａと、ゲート信号線１７ｄ、１７ｂおよび１７ｃを駆動するゲートドライバ回路（ゲートドライバＩＣ）１２ｂと、映像信号をソース信号線１８に出力するソースドライバ回路（ソースドライバＩＣ）１４と、ゲートドライバ回路１２ａおよび１２ｂおよびソースドライバ回路１４などを制御する制御回路（図示せず）とを具備する。

映像信号を画素１６に印加するスイッチ用トランジスタ１１ｂのゲート信号線１７ｂの一端にはゲートドライバ回路１２ａが接続され、ゲート信号線１７ｂの他端にはゲートドライバ回路１２ｂが接続されている。つまり、ゲート信号線１７ｂは、ＥＬ表示装置において表示画面２４の両側に配置されたゲートドライバ回路１２ａおよび１２ｂのいずれでも画素１６の駆動を可能とする（両側駆動）ためのゲート信号線である。

表示画面２４は、図２および図３に示すように、外部からＥＬ表示装置へ入力された映像信号に基づいて画像を表示する。

ゲート信号線１７ｂ、１７ｃ、１７ｅおよび１７ｄは、ゲートドライバ回路１２ａおよび１２ｂの少なくとも一方に接続され、各画素行に属する画素１６に接続されている。ゲート信号線１７ｂ、１７ｃ、１７ｅおよび１７ｄは、各画素行に属する画素１６に信号電圧を書き込むタイミングを制御するための信号や、画素１６に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御するための信号を伝達する機能などを有する。

つまり、ゲートドライバ回路１２ａおよび１２ｂは、ゲート信号線１７ｂ、１７ｃ、１７ｅおよび１７ｄの少なくともいずれかに接続されており、ゲートドライバ回路１２ａおよび１２ｂからゲート信号線１７ｂ、１７ｃ、１７ｅおよび１７ｄに、画素１６を選択するための選択信号を出力することにより、画素１６の有するスイッチ用トランジスタ１１（１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ）の導通（オン）および非導通（オフ）を制御する機能を有する駆動回路である。

ゲート信号線１７ｂは、スイッチ用トランジスタ１１ｂに接続されている。スイッチ用トランジスタ１１ｂは、駆動用トランジスタ１１ａにソース信号線１８に印加された映像信号を供給するトランジスタである。スイッチ用トランジスタ１１ｂは、高速のオン・オフ動作（高スルーレート動作）をさせる必要がある。ゲート信号線１７ｂは、２つのゲートドライバ回路１２ａおよび１２ｂで駆動する（両側駆動）ことにより、高スルーレート動作を実現できる。

ゲート信号線１７ｂを２つのゲートドライバ回路１２ａおよび１２ｂで駆動することにより、表示画面２４の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７ｂの負荷容量が大きくても、良好にドライブすることができる。

ゲート信号線１７ａ（２３）は、電圧信号線２３として機能する。ゲート信号線１７ａ（２３）は、ゲートドライバ回路１２ａで駆動されるが、トランジスタのオン電圧（動作電圧）、オフ電圧（非動作電圧）を伝達または供給するものではない。ゲート信号線１７ａ（２３）は、スイッチ用トランジスタ１１ｅの一端子に、複数の種類の電圧を供給する信号線である。以降、ゲート信号線１７ａ（２３）は、電圧信号線２３と呼ぶことがある。

複数の種類の電圧の１つは、逆バイアス電圧（Ｖｎｖ）である。また、他の電圧は、リファレンス電圧（Ｖｒｅｆ）である。

逆バイアス電圧（Ｖｎｖ）は、画像表示状態（ＥＬ素子１５に発光電流が供給されている状態）以外の時間または時刻において、前記の時間または時刻の全時間または一部の時間に、駆動用トランジスタ１１ａのゲート端子に印加される電圧である。逆バイアス電圧（Ｖｎｖ）を印加することにより、駆動用トランジスタの閾値電圧が変化することを抑制または防止することができる。

ここで、リファレンス電圧（Ｖｒｅｆ）は、本発明における第１の電圧、逆バイアス電圧（Ｖｎｖ）は本発明における第２の電圧に相当する。また、スイッチ用トランジスタ１１ｅがオン状態のときにゲート信号線１７ａ（２３）を介して駆動用トランジスタ１１ａのゲート端子にリファレンス電圧（Ｖｒｅｆ）が印加された状態を、本発明における第１の状態といい、スイッチ用トランジスタ１１ｅがオン状態のときにゲート信号線１７ａ（２３）を介して駆動用トランジスタ１１ａのゲート端子に逆バイアス電圧（Ｖｎｖ）が印加された状態を、本発明における第２の状態という。

なお、以下においては、逆バイアス電圧（Ｖｎｖ）は、駆動用トランジスタ１１ａのゲート端子に印加するとして説明する。しかし、これに限定するものではない。たとえば、ゲートドライバ回路１２ａが出力する逆バイアス電圧（Ｖｎｖ）を、ＥＬ素子１５のアノード端子、他のスイッチ用トランジスタのゲート端子などに印加するようにしてもよい。

逆バイアス電圧（Ｖｎｖ）は、駆動用トランジスタ１１ａがｎチャンネルトランジスタの場合、映像信号電圧よりも低い電圧である。たとえば、映像信号電圧が、０〜８（Ｖ）であれば、０（Ｖ）以下の電圧である。すなわち、第１の電圧であるリファレンス電圧（Ｖｒｅｆ）は正の電圧であり、第２の電圧である逆バイアス電圧（Ｖｎｖ）は負の電圧である。逆バイアス電圧（Ｖｎｖ）は、映像信号の最低電圧をＶｍｉｎ、最大電圧をＶｍａｘとしたとき、（Ｖｍｉｎ−Ｖｍａｘ）／２より低い電圧とする。

たとえば、映像信号の最低電圧をＶｍｉｎ＝０（Ｖ）、最大電圧をＶｍａｘ＝８（Ｖ）としたとき、（０−８）／２＝−４（Ｖ）より低い電圧をする。また、下限値は、走査・バッファ回路２１ｃのスイッチ用トランジスタ１１ｅのオフ電圧Ｖｏｆｆ５とする。たとえば、Ｖｏｆｆ５＝−１５（Ｖ）であれば、逆バイアス電圧（Ｖｎｖ）の設定範囲は、−４（Ｖ）以上−１５（Ｖ）以下である。

図１の画素１６の画素回路において、ゲート信号線１７ｂにオン電圧が印加されると、スイッチ用トランジスタ１１ｂがオンし、ソース信号線１８に印加された映像信号が画素１６に印加される。

また、ゲートドライバ回路１２ａおよび１２ｂは、複数の走査・バッファ回路２１ａ、２１ｂおよび２１ｃをそれぞれ備えている。ゲートドライバ回路１２ａおよび１２ｂは、それぞれ、表示画面２４の左右に配置されている。

図１および図２に示したＥＬ表示装置の構成では、ゲート信号線１７ｂの両端には、表示画面２４の左右に配置されたゲートドライバ回路１２ａおよび１２ｂが接続されている。電圧信号線２３およびゲート信号線１７ｅおよび１７ｂの片側には、表示画面２４の左側に配置されたゲートドライバ回路１２ａが接続されている。ゲート信号線１７ｄ、１７ｂおよび１７ｃの片側には、表示画面２４の右側に配置されたゲートドライバ回路１２ｂが接続されている。

ゲートドライバ回路１２ａおよび１２ｂは、図３に示すように、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）３４に実装されている。特に、ゲート信号線１７ｂは、表示画面２４の両方に配置されたゲートドライバ回路１２ａおよび１２ｂに接続することが好ましい。

ソース信号線１８は、表示画面２４の画素列ごと、すなわち画素列数分が設けられており、ソースドライバ回路１４に接続され、各画素列に属する画素１６に接続されている。なお、ゲート信号線１７（電圧信号線２３）とソース信号線１８とは、直交するように配置されている。

ソースドライバ回路１４は、ソース信号線１８の一端あるいは両端に接続されており、映像信号を出力して、ソース信号線１８を介して画素１６へ映像信号を供給あるいは印加する機能を有する駆動回路である。ソースドライバ回路１４は、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）３４に実装されている。

図３に示すように、ソースドライバ回路１４として、ＣＯＦ３４にソースドライバＩＣ３２が実装されている。また、ゲートドライバ回路１２ａおよび１２ｂとして、ＣＯＦ３４にゲートドライバＩＣ３１が実装されている。

なお、ＣＯＦ３４において、ＣＯＦ３４の表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、ＣＯＦ３４に実装されたドライバＩＣの表面に放熱板を配置または形成し、各ドライバ回路からの放熱を行うこともできる。また、ＣＯＦ３４の裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。

ソースドライバＩＣ３２側のＣＯＦ３４は、ソースＰＣＢ３６にＡＣＦ(Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）樹脂で実装されている。ゲートドライバＩＣ３１側のＣＯＦ３４は、ゲートＰＣＢ３５にＡＣＦ樹脂で実装されている。

図示を省略した制御回路は、ゲートドライバ回路１２ａおよび１２ｂ、ソースドライバ回路１４の制御を行う機能を有する制御回路である。制御回路は、各ＥＬ素子１５の補正データなどが記憶されたメモリ（図示せず）を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバ回路１４へと出力するように構成することもできる。

図１に示したＥＬ表示装置では、オン電圧（Ｖｏｎ）は、複数種類が必要となる場合があり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる場合がある。その他、画素回路の構成に応じて、イニシャル電圧（Ｖｉｎｉ）、リファレンス電圧（Ｖｒｅｆ）などが必要である。

ゲートドライバ回路１２ａおよび１２ｂには、ゲート信号線１７ａ〜１７ｅ、電圧信号線２３（ゲート信号線１７ａ）を駆動する走査・バッファ回路２１ａ〜２１ｃが形成されている。走査・バッファ回路２１ａ〜２１ｃは、シフトレジスタ（図示せず）と、信号線などを駆動するバッファ回路（図示せず）から構成されている。

なお、ゲートドライバ回路１２ａおよび１２ｂは、走査方向を反転する機能を有している。ゲートドライバ回路１２ａおよび１２ｂは、内部のシフトレジスタ回路の走査方向が反転に設定することにより、表示画面２４の走査方向が逆転する。

ゲートドライバ回路１２ａにおいて、走査・バッファ回路２１ａ（２２）は、ＶｐＨ電圧またはＶｐＬ電圧を電圧信号線２３に出力する。ＶｐＨ電圧は、図１の画素回路では、リファレンス電圧とし、ＶｐＬ電圧は（Ｖｒｅｆ）電圧とする。以降、図１において、ゲートドライバ回路１２ａの走査・バッファ回路２１ａは、電圧出力回路２２と呼ぶ。

ゲートドライバ回路１２ａにおいて、走査・バッファ回路２１ｂは、Ｖｏｎ２電圧またはＶｏｆｆ２をゲート信号線１７ｂに出力する。Ｖｏｎ２は、スイッチ用トランジスタ１１ｂをオン（動作）させる電圧であり、Ｖｏｆｆ２は、スイッチ用トランジスタ１１ｂをオフ（非動作）させる電圧である。ゲートドライバ回路１２ａの走査・バッファ回路２１ｃは、Ｖｏｎ５電圧またはＶｏｆｆ５をゲート信号線１７ｅに出力する。Ｖｏｎ５は、スイッチ用トランジスタ１１ｅをオン（動作）させる電圧であり、Ｖｏｆｆ２は、スイッチ用トランジスタ１１ｅをオフ（非動作）させる電圧である。

ゲート信号線１７ｅは、スイッチ用トランジスタ１１ｅのゲート端子に電気的に接続されている。スイッチ用トランジスタ１１ｅをオン（動作）させることにより、ＶｐＬ電圧またはＶｐＨ電圧が、ゲートドライバ回路１２ａの走査・バッファ回路２１ａ（２２）から駆動用トランジスタ１１ａのゲート端子に印加される。

ゲート信号線１７ｂは、スイッチ用トランジスタ１１ｂのゲート端子に電気的に接続されている。スイッチ用トランジスタ１１ｂをオン（動作）させることにより、走査・バッファ回路２１ｂからソース信号線１８に印加された映像信号が、画素１６に印加される。

ゲートドライバ回路１２ｂにおいて、走査・バッファ回路２１ａは、Ｖｏｎ２電圧またはＶｏｆｆ２電圧をゲート信号線１７ｂに出力する。なお、ゲート信号線１７ｂは、ゲートドライバ回路１２ａおよび１２ｂにより選択信号が供給される。すなわち、本実施の形態において、ゲートドライバ回路１２ａおよび１２ｂに接続された各画素１６は、両側駆動される。

ゲートドライバ回路１２ｂにおいて、走査・バッファ回路２１ｂは、Ｖｏｎ３電圧またはＶｏｆｆ３をゲート信号線１７ｃに出力する。Ｖｏｎ３はスイッチ用トランジスタ１１ｃをオン（動作）させる電圧であり、Ｖｏｆｆ３はスイッチ用トランジスタ１１ｃをオフ（非動作）させる電圧である。

ゲートドライバ回路１２ｂにおいて、走査・バッファ回路２１ｃは、Ｖｏｎ４電圧またはＶｏｆｆ４をゲート信号線１７ｄに出力する。Ｖｏｎ４は、スイッチ用トランジスタ１１ｄをオン（動作）させる電圧であり、Ｖｏｆｆ４は、スイッチ用トランジスタ１１ｄをオフ（非動作）させる電圧である。

ゲート信号線１７ｃは、スイッチ用トランジスタ１１ｃのゲート端子に電気的に接続されている。スイッチ用トランジスタ１１ｃをオン（動作）させることにより、Ｖｉｎｉ電圧が駆動用トランジスタ１１ａのドレイン端子に印加される。

ゲート信号線１７ｄは、スイッチ用トランジスタ１１ｄのゲート端子に電気的に接続されている。スイッチ用トランジスタ１１ｄをオン（動作）させることにより、スイッチ用トランジスタ１１ｂからの映像信号が、駆動用トランジスタ１１ａのゲート端子に印加される。

ゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅと、ゲートドライバ回路１２ａおよび１２ｂと、スイッチ用トランジスタ１１ｂ〜１１ｅとの接続関係は、以下の通りである。

ゲート信号線１７ａ（電圧信号線２３）、ゲート信号線１７ｅおよび１７ｂには、１つのゲートドライバ回路１２ａが接続されている。ゲート信号線１７ｅには、スイッチ用トランジスタ１１ｅが接続されている。スイッチ用トランジスタ１１ｅは、リファレンス電圧Ｖｒｅｆまたは逆バイアス電圧Ｖｎｖを駆動用トランジスタ１１ａに印加する機能を有する。なお、リファレンス電圧Ｖｒｅｆまたは逆バイアス電圧Ｖｎｖを駆動用トランジスタ１１ａに印加するために行う、スイッチ用トランジスタ１１ｅをオン状態またはオフ状態とする動作は、低スルーレートで十分である。

また、ゲート信号線１７ｄおよび１７ｃには、１つのゲートドライバ回路１２ｂが接続されている。ゲート信号線１７ｃには、スイッチ用トランジスタ１１ｃが接続されている。スイッチ用トランジスタ１１ｃは、イニシャル電圧Ｖｉｎｉを駆動用トランジスタ１１ａのソース端子に印加する機能を有する。なお、イニシャル電圧Ｖｉｎｉを印加するために行う、スイッチ用トランジスタ１１ｃをオン状態またはオフ状態とする動作は、低スルーレートで十分である。

ゲート信号線１７ｄには、スイッチ用トランジスタ１１ｄが接続されている。スイッチ用トランジスタ１１ｄは、スイッチ用トランジスタ１１ｂのソース端子と駆動用トランジスタ１１ａのゲート端子間を電気的に接続する機能を有する。このスイッチ用トランジスタ１１ｄの動作は、低スルーレートで十分である。

図４の（ａ）および（ｇ）は、スイッチ用トランジスタ１１ｅの動作状態（電圧状態）を概念的に示した説明図である。スイッチ用トランジスタ１１ｅのゲート端子に、ゲートドライバ回路１２ａに設けられた走査・バッファ回路２１ｃから、スイッチ用トランジスタ１１ｅの動作電圧であるＶｏｎ５電圧が印加されることにより、リファレンス電圧（Ｖｒｅｆ）または逆バイアス電圧（Ｖｎｖ）が駆動用トランジスタ１１ａのゲート端子に印加される。スイッチ用トランジスタ１１ｅのゲート端子に、スイッチ用トランジスタ１１ｅの非動作電圧であるＶｏｆｆ５電圧が印加されれば、スイッチ用トランジスタ１１ｅはオフし、電圧信号線２３に印加された電圧が駆動用トランジスタ１１ａに印加されることはない。

図４の（ａ）は、ゲート信号線１７ｅにおける電圧変化を示すタイミング図である。図４の（ａ）において、時間０〜ａ、ｂ〜ｃでは、ゲート信号線１７ｅには、Ｖｏｆｆ５（オフ電圧）が印加される。また、時間ａ〜ｂ、ｃ〜ｄでは、Ｖｏｎ５（オン電圧）が印加される。

図４の（ｂ）は、電圧信号線２３における電圧変化を示す図である。図４の（ｂ）において、時間０〜ｃでは、電圧信号線２３には、リファレンス電圧（Ｖｒｅｆ）が印加される。また、時間ｃ〜ｄでは、逆バイアス電圧（Ｖｎｖ）が印加される。

図４の（ａ）および（ｂ）から、時間ａ〜ｂに、スイッチ用トランジスタ１１ｅがオンし、駆動用トランジスタ１１ａのゲート端子に、リファレンス電圧Ｖｒｅｆが印加される。また、時間ｃ〜ｄに、スイッチ用トランジスタ１１ｅがオンし、駆動用トランジスタ１１ａのゲート端子に、逆バイアス電圧Ｖｎｖが印加される。

ここで、図１に示す画素１６の構成について、詳細に説明する。

駆動用トランジスタ１１ａは、ドレイン端子が第１電源線であるアノード電圧Ｖｄｄに電気的に接続され、ソース端子がＥＬ素子１５のアノード端子に電気的に接続された駆動素子である。駆動用トランジスタ１１ａは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流としてＥＬ素子１５に供給する。駆動用トランジスタ１１ａは、例えば、Ｎ型の薄膜トランジスタ（Ｎ型ＴＦＴ）で構成される。

ＥＬ素子１５は、アノード端子が駆動用トランジスタ１１ａのソース端子に電気的に接続され、カソード端子が第２電源線であるカソード電圧Ｖｓｓに電気的に接続されたＥＬ素子である。ＥＬ素子１５は、駆動用トランジスタ１１ａにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。

スイッチ用トランジスタ１１ｄは、ゲート端子がゲート信号線１７ｄに電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子に電気的に接続され、ドレイン端子がスイッチ用トランジスタ１１ｂのソース端子に接続されたスイッチ用トランジスタである。ゲート信号線１７ｄにオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、スイッチ用トランジスタ１１ｂのソース端子と駆動用トランジスタ１１ａのゲート端子とを電気的に接続する。

スイッチ用トランジスタ１１ｂは、ゲート端子がゲート信号線１７ｂに電気的に接続され、ソース端子がスイッチ用トランジスタ１１ｄのドレイン端子と電気的に接続され、ドレイン端子がソース信号線１８と電気的に接続されたスイッチ用トランジスタである。ソース信号線１８に印加された映像信号を画素１６に印加する。

スイッチ用トランジスタ１１ｃは、ゲート端子がゲート信号線１７ｃに電気的に接続され、ソース端子が駆動用トランジスタ１１ａのソース端子と電気的に接続され、ドレイン端子にはイニシャル電圧（初期化電圧、Ｖｉｎｉ）が印加あるいは供給されるスイッチ用トランジスタである。スイッチ用トランジスタ１１ｃは、イニシャル電圧（Ｖｉｎｉ）を駆動用トランジスタ１１ａのソース端子およびコンデンサ１９の一方の電極に印加するタイミングを決定する機能を有する。

スイッチ用トランジスタ１１ｅは、ゲート端子がゲート信号線１７ｅに電気的に接続され、ソース端子が駆動用トランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子には電圧信号線２３に接続されたスイッチ用トランジスタである。スイッチ用トランジスタ１１ｅは、リファレンス電圧（Ｖｒｅｆ）または逆バイアス電圧（Ｖｎｖ）を駆動用トランジスタ１１ａのゲート端子に印加するタイミングを決定する機能を有する。

コンデンサ１９は、第１の端子がスイッチ用トランジスタ１１ｂのソース端子と接続され、第２の端子がＥＬ素子１５のアノード端子と電気的に接続されている。なお、コンデンサ１９は、第１の端子がスイッチ用トランジスタ１１ｄのソース端子と接続され、第２の端子がＥＬ素子１５のアノード端子と電気的に接続してもよい。なお、ＥＬ素子１５と並列に、第２のコンデンサ１９ａを配置（形成）してもよい。

ここで、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、駆動用トランジスタとトランジスタＡとの間に、トランジスタＢが配置されていても、駆動用トランジスタとトランジスタＡとは電気的に接続されているという。なお、本明細書においては、「接続」を「電気的に接続」の意味として使用する場合がある。

図１の画素１６において、スイッチ用トランジスタ１１ｄがオン状態、スイッチ用トランジスタ１１ｅ、１１ｂ、１１ｃがオフ状態のとき、ＥＬ素子１５にアノード電圧Ｖｄｄから電流が供給され、ＥＬ素子１５が発光状態になる（発光期間）。アノード電圧Ｖｄｄから駆動用トランジスタ１１ａを通してＥＬ素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、ＥＬ素子１５が駆動電流Ｉｄに応じた輝度で発光する。

スイッチ用トランジスタ１１ｅ、１１ｄをオフ状態にすることにより、駆動用トランジスタ１１ａのゲート端子電位をオフ電位あるいは近傍に設定することができる。ＥＬ素子１５に流れる電流が遮断され、ＥＬ素子１５の発光が停止する（非発光）。再び、ＥＬ素子１５に電流を供給する時は、スイッチ用トランジスタ１１ｅ、１１ｄをオンさせればよい。スイッチ用トランジスタ１１ｅ、１１ｄをオン・オフ制御することにより、間欠表示を実現できる。

コンデンサ１９は、ソース信号線１８、ゲート信号線１７ａ〜１７ｅのいずれかにオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。

図１に示した画素１６におけるＥＬ素子１５については、ソース信号線１８、電圧信号線２３、ゲート信号線１７ａ〜１７ｅ上に、ＥＬ素子１５のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線１８、ゲート信号線１７ａ〜１７ｅなどからの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。

また、ソース信号線１８、ゲート信号線１７ａ〜１７ｅは、絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）により絶縁され、絶縁膜上に画素電極が形成されている。

なお、このように、ゲート信号線１７ａ〜１７ｅ等の上の少なくとも１部に画素電極を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。

画素１６の画素電極は、ＩＴＯ、ＩＧＺＯ（インジウム（Ｉｎｄｉｕｍ）、ガリウム（Ｇａｌｌｉｕｍ）、亜鉛（Ｚｉｎｃ）、酸素（Ｏｘｙｇｅｎ））、ＩＺＯ、透明アモルファス酸化物半導体（ＴＡＯＳ）などからなる透明電極を用いることができる。

なお、駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅのチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子、ドレイン端子を、第１の端子、第２の端子などとしてもよい。

また、駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅを含むトランジスタは、薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、もちろん、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも薄膜トランジスタである。

また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。

なお、駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、Ｎ型およびＰ型のトランジスタとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用することが好ましい。

また、駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ）、アモルファスシリコン（ＡＳ：Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）で形成したもののうち、いずれでもよい。

また、図１では、画素を構成するすべてのトランジスタはＮ型で構成している。しかし、本発明におけるＥＬ表示装置においては、画素のトランジスタをＮ型で構成することのみに限定するものではない。Ｎ型のみで構成してもよいし、Ｐ型のみで構成してもよい。また、Ｎ型とＰ型の両方を用いて構成してもよい。また、駆動用トランジスタ１１ａをＰ型のトランジスタとＮ型のトランジスタの両方を用いて構成してもよい。

スイッチ用トランジスタ１１ｂ〜１１ｅは、トランジスタに限定するものではなく、たとえば、Ｐ型のトランジスタおよびＮ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。

駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、トップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。

駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、低温ポリシリコンＬＴＰＳ技術を用いて形成することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、Ｎ型およびＰ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。

ゲート信号線１７ａ（電圧信号線２３）、ゲート信号線１７ｂ〜１７ｅ、ソース信号線１８の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。これにより、信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。

また、ゲート信号線１７ａ〜１７ｅ、ソース信号線１８などの配線は、トランジスタ１１ａ〜１１ｅが透明アモルファス酸化物半導体ＴＡＯＳの場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。

また、図１の画素１６では、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。なお、後述する図２９の画素回路についても同様である。

図１に示したように、ゲート信号線１７ｂが、２つのゲートドライバ回路１２ａおよび１２ｂに接続されているのがよい。これは、以下の理由による。

ゲート信号線１７ｂは、スイッチ用トランジスタ１１ｂに接続されている。スイッチ用トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、トランジスタ１１ｂを高速のオン・オフ動作（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ｂは、２つのゲートドライバ回路１２ａおよび１２ｂで駆動することにより、高スルーレート動作を実現できる。

なお、一例として、ゲートドライバ回路１２ａは、表示画面２４の左側に配置され、ゲートドライバ回路１２ｂは、表示画面２４の右側に配置される。

ゲート信号線１７ｂを２つのゲートドライバ回路１２ａおよび１２ｂで駆動することにより、表示画面２４の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７ｂの負荷容量が大きくても、良好にドライブすることができる。

また、ソースドライバ回路（ＩＣ）１４内には、遅延回路（マルチディレイ回路）（図示せず）が構成されている。遅延回路は、ソースドライバ回路（ＩＣ）１４に印加されるクロックＣＬＫに同期し、また、クロック周波数を基準として、映像信号の出力タイミングを可変あるいは調整する機能を有する。遅延回路は、保有するソース信号線の遅延時間を、ブロックごとに設定することができる。たとえば、１個のソースドライバＩＣ（回路）１４が、ソース信号線１８を７２０ＲＧＢ本有する場合で、遅延回路２０４の設定ブロック数が３６であれば、７２０×３／３６＝６０本のソース信号線の組を１単位として、遅延させるか否か、遅延時間の値を設定することができる。

なお、遅延時間は、マルチディレイ時間と呼ぶこともある。遅延時間は、ソースドライバ回路（ＩＣ）１４から、送出する映像信号をタイミング制御することにより設定あるいは調整することできる。ソースドライバ回路（ＩＣ）１４は、内部のＤＡ回路（デジタル−アナログ変換回路）のタイミング制御で遅延時間制御する。また、ＤＡ回路のクロックタイミング制御により実現する。その他、ゲートドライバ回路１２ａおよび１２ｂのタイミング制御により実現する。

たとえば、第１のブロックは、遅延させる、遅延時間は２０ｎｓ、第２のブロックは、遅延させる、遅延時間は３０ｎｓ、第３のブロックは、遅延させない、遅延時間は０ｎｓ、・・・・・・・・・・、第６０のブロックは、遅延させる、遅延時間は１０ｎｓというように設定する。なお、遅延時間の設定は、絶対時間の遅延設定と、相対的な（隣接ブロック単位間）遅延時間設定のいずれでもよいが、相対的な遅延時間設定を採用することが好ましい。相対的な遅延時間設定は、遅延時間増大方向と、遅延時間減少方向を設定できるように構成する。

上記実施の形態では、遅延回路は、保有するソース信号線をブロックごとに遅延時間を設定することができるとしたが、本開示に係るＥＬ表示装置はこれに限定されるものではない。各端子（各チャンネル）で、遅延時間を設定できるように構成してもよいことはいうまでもない。たとえば、１つのソースドライバ回路（ＩＣ）１４が、７２０ＲＧＢの出力端子を有する場合、７２０×３個の遅延時間を設定できるように構成する。また、７２０×３個のチャンネルについて、「遅延させる／遅延させない」を設定できるように構成する。

また、画素行ごとに遅延時間を設定あるいは制御できるように構成する。ソースドライバ回路（ＩＣ）１４の接続位置に近い表示画面２４の画素行（表示画面の端）では、遅延時間は小さくて良いが、表示画面２４の中央部の画素行は遅延時間を長くする必要がある。ソース信号線１８に時定数があるからである。そのため、画素行位置に対応させて、ソースドライバ回路（ＩＣ）１４から出力する映像信号のタイミング（遅延時間）を設定できるように構成している。以上の構成を採用すれば、遅延時間は、各画素行の遅延時間＋各ブロックまたはチャンネルの遅延時間となる。

本実施の形態では、リファレンス電圧（Ｖｒｅｆ）の印加状態は、ゲートドライバ回路１２ａおよび１２ｂの近端と、遠端では異なる。ゲートドライバ回路１２ａおよび１２ｂから遠端になるほど、印加したリファレンス電圧（Ｖｒｅｆ）がゲート信号線１７ａの時定数により、なまる。したがって、ゲートドライバ回路１２ａおよび１２ｂからの位置に対応して、前記遅延回路から映像信号を画素１６に印加するタイミング制御を行っている。

次に、図２、図５〜図１５を用いて、画素１６の動作を説明する。図５〜１５は、画素１６の動作を示すための回路の説明図である。

まず、本実施の形態におけるＥＬ表示装置の起動時の設定等について説明をする。電源投入時は、ゲートドライバ回路１２ａおよび１２ｂの走査・バッファ回路２１ａ〜２１ｃのシフトレジスタ回路（図示せず）内のデータラッチ状態は不定である。ゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅには、各担当するシフトレジスタ回路のデータ保持状態に基づいてオン電圧、オフ電圧等が印加される。

したがって、ゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅに、シフトレジスタ回路のデータ不定状態でオン電圧またはオフ電圧などが印加されると、駆動用トランジスタ１１ａからＥＬ素子１５に電流が流れ、不要な画像表示状態となる場合がある。また、アノード、カソードの電源回路に過電流が流れ、前記電源回路が破壊する可能性がある。

本実施の形態では、上記課題をなくすため、ＥＬ表示装置の立ち上げ時（起動時）あるいは立ち下げ時（終了時）に、図５または図６あるいはその両方のシーケンスを実施する。

図５は、スイッチ用トランジスタ１１ｅ、１１ｄ、１１ｃをオン状態、スイッチ用トランジスタ１１ｂをオフ状態にしたときの画素１６の状態を示す回路図である。電圧信号線２３には、リファレンス電圧（Ｖｒｅｆ（図５では、一例として３（Ｖ）としている））を印加する。イニシャル電圧Ｖｉｎｉは一例として、−２（Ｖ）である。

図５は、初期化動作時の画素１６の状態を示している。駆動用トランジスタ１１ａのゲート端子、ソース端子間にコンデンサ１９が接続され、駆動用トランジスタ１１ａのゲート端子にリファレンス電圧Ｖｒｅｆが印加され、駆動用トランジスタ１１ａのソース端子にイニシャル電圧Ｖｉｎｉが印加される。次に、スイッチ用トランジスタ１１ｃをオフとすることにより、駆動用トランジスタ１１ａはオフセットキャンセル状態となる。したがって、駆動用トランジスタ１１ａのゲート端子およびソース端子間のコンデンサ１９には、立ち上がり（電圧Ｖｔｈ電圧）が保持され、駆動用トランジスタ１１ａから、ＥＬ素子１５には電流を供給しない状態となる。

以上の、初期化動作、オフセットキャンセル動作は、表示画面２４の全ゲート信号線１７、を一括して実施する。本実施の形態では、ゲートドライバ回路１２にイネーブル制御端子を設け、イネーブル制御端子へのロジック信号により、シフトレジスタ回路のデータに依存せず、各ゲート信号線１７、電圧信号線２３を一括してオン電圧、オフ電圧を印加する。

図５において、表示画面２４の電圧信号線２３に、一括してリファレンス電圧＝３（Ｖ）を印加し、表示画面２４のゲート信号線１７ｅ、１７ｄ、１７ｃに、一括してオン電圧を印加し、表示画面２４のゲート信号線１７ｂに、一括してオフ電圧を印加する。

次に、表示画面２４の電圧信号線２３に、一括してリファレンス電圧＝３（Ｖ）を印加した状態を保持したまま、表示画面２４のゲート信号線１７ｅ、１７ｄに、一括してオン電圧を印加した状態を保持したまま、表示画面２４のゲート信号線１７ｂに、一括してオフ電圧を印加した状態を保持しまま、表示画面２４のゲート信号線１７ｃに、一括してオフ電圧を印加し、スイッチ用トランジスタ１１ｃをオフさせる。

以上のように設定あるいは動作させることにより、表示画面２４の駆動用トランジスタ１１ａがオフセットキャンセルされる。

次に、あるいは、前述の動作の開始と同時に、あるいは、動作の開始前に、各ゲートドライバ回路１２のシフトレジスタ回路のデータのクリア動作を実施させる。クリア動作とは、基本的には、電圧信号線２３に、リファレンス電圧Ｖｒｅｆを印加した状態、ゲート信号線１７ａ〜１７ｅにオフ電圧が印加された状態にすることである。

次に、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓを表示画面２４に供給する。なお、カソード電圧Ｖｓｓを供給後、アノード電圧Ｖｓｓを供給することが好ましい。

図６は、ＥＬ表示装置の立ち上げ時（起動時）あるいは立ち下げ時（終了時）に、不具合を対策するための動作を示している。

図６は、スイッチ用トランジスタ１１ｅ、１１ｄをオンさせ、スイッチ用トランジスタ１１ｂ、１１ｃをオフさせる。電圧信号線２３には、逆バイアス電圧（Ｖｎｖ（図６では、一例として−１２（Ｖ）としている））を印加する。

図６の状態は、駆動用トランジスタ１１ａへの逆バイアス電圧印加動作である。駆動用トランジスタ１１ａのゲート端子に逆バイアス電圧Ｖｎｖを印加することにより、駆動用トランジスタ１１ａからは、ＥＬ素子１５には電流は流れない。

以上の逆バイアス電圧（Ｖｎｖ）の印加動作は、表示画面２４のゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅに、一括して実施する。本実施の形態では、ゲートドライバ回路１２ａおよび１２ｂにイネーブル制御端子を設け、イネーブル制御端子へのロジック信号により、シフトレジスタ回路のデータに依存せず、ゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅに、一括してオン電圧、オフ電圧を印加する。

図６において、表示画面２４のゲート信号線１７ａ（電圧信号線２３）に、一括して、たとえば、逆バイアス電圧Ｖｎｖ＝−１２（Ｖ）を印加し、表示画面２４のゲート信号線１７ｅ、１７ｄに、一括してオン電圧を印加し、表示画面２４のゲート信号線１７ｂ、１７ｃに、一括してオフ電圧を印加する。以上のように設定あるいは動作させることにより、表示画面２４の駆動用トランジスタ１１ａは、オフ状態となる。

続けて、あるいは、前述の動作の開始と同時または動作の開始前に、ゲートドライバ回路１２ａおよび１２ｂのシフトレジスタ回路のデータのクリア動作を実施する。クリア動作とは、基本的には、ゲート信号線１７ａ（電圧信号線２３）に逆バイアス電圧Ｖｎｖを印加した状態、各ゲート信号線１７ｂ〜１７ｅにオフ電圧を印加した状態にすることである。

次に、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓを表示画面２４に供給する。なお、表示画面２４にカソード電圧Ｖｓｓを供給した後、アノード電圧Ｖｓｓを供給することが好ましい。

以下、図７を用いて、逆バイアス駆動について、説明をする。

逆バイアス駆動は、駆動用トランジスタ１１ａからＥＬ素子１５に発光電流が供給されていない期間に実施する。たとえば、ＥＬ表示装置の「表示オフ期間」に実施する。「表示オフ期間」としては、電源が投入されていない期間、黒挿入表示期間、電源起動期間、電源終了期間が例示される。

駆動用トランジスタ１１ａは、動作を継続することにより、また、時間経過により、電流を流し始める開始電圧がシフトする。電流を流し始める開始電圧を、Ｖｔｈ電圧と呼ぶ。また、開始電圧が変化することをＶｔｈシフトと呼ぶ。Ｖｔｈシフトは、電圧が高い方向に変化する場合と、低い方向に変化する場合がある。Ｖｔｈシフトの変化方向、変化の程度は、駆動用トランジスタ１１ａの構造、特性、極性により異なる。

駆動用トランジスタ１１ａのゲート端子に、逆バイアス電圧Ｖｎｖを印加することにより、駆動用トランジスタ１１ａのＶｔｈシフトが抑制される。

逆バイアス電圧（Ｖｎｖ）は、駆動用トランジスタ１１ａがｎチャンネルトランジスタの場合、映像信号電圧よりも低い電圧である。たとえば、映像信号電圧が、０〜８（Ｖ）であれば、０（Ｖ）以下の電圧である。逆バイアス電圧（Ｖｎｖ）は、映像信号の最低電圧をＶｍｉｎ、最大電圧をＶｍａｘとしたとき、（Ｖｍｉｎ−Ｖｍａｘ）／２より低い電圧とする。

たとえば、映像信号の最低電圧をＶｍｉｎ＝０（Ｖ）、最大電圧をＶｍａｘ＝８（Ｖ）としたとき、（０−８）／２＝−４（Ｖ）より低い電圧をする。また、下限値は、走査・バッファ回路２１ｃのスイッチ用トランジスタ１１ｅのオフ電圧Ｖｏｆｆ５とする。たとえば、Ｖｏｆｆ５＝−１５（Ｖ）であれば、逆バイアス電圧（Ｖｎｖ）の設定範囲は、−４（Ｖ）以上−１５（Ｖ）以下である。

なお、画素構成によっては、映像信号電圧が、負電圧の場合もある。映像信号が負電圧の場合は、逆バイアス電圧（Ｖｎｖ）は、正電圧である。たとえば、映像信号の最大電圧をＶｍｍａｘ＝０（Ｖ）、最小電圧をＶｍｉｎ＝−８（Ｖ）としたとき、（８−０）／２＝４（Ｖ）より大きい電圧とする。また、上限値は、走査・バッファ回路２１ｃのスイッチ用トランジスタ１１ｅのオン電圧Ｖｏｎ５とする。たとえば、Ｖｏｎ５＝１５（Ｖ）であれば、逆バイアス電圧（Ｖｎｖ）の設定範囲は、４（Ｖ）以上１５（Ｖ）以下である。

以上は、駆動用トランジスタ１１ａがｎチャンネルトランジスタの場合を例としたが、駆動用トランジスタがｐチャンネル（ｐ極性）の場合も同様である。すなわち、駆動用トランジスタ１１ａがｐチャンネルの場合も、映像信号の極性および大きさに基づいて、逆バイアス電圧（Ｖｎｖ）の極性および大きさを設定すればよい。

つまり、一態様として、逆バイアス電圧（Ｖｎｖ）は、映像信号と逆の極性とし（反対方向の電圧）とし、基本的には、映像信号の最大あるいは最小電圧と、ゲートドライバ回路１２ａおよび１２ｂのオン電圧、オフ電圧の範囲とする。好ましくは、映像信号の最大と最小電圧の平均値と、ゲートドライバ回路１２ａおよび１２ｂのオン電圧、オフ電圧の範囲とする。

なお、本実施の形態においては、逆バイアス電圧（Ｖｎｖ）は、駆動用トランジスタ１１ａのゲート端子に印加するとして説明するが、これに限定するものではない。たとえば、ＥＬ素子１５のアノード端子、スイッチ用トランジスタ１１ｂ〜１１ｅのゲート端子、駆動用トランジスタ１１ａのゲート端子以外の端子などに印加するようにしてもよい。

図７は、スイッチ用トランジスタ１１ｅ、１１ｃ、１１ｄをオンさせ、スイッチ用トランジスタ１１ｂをオフさせる。ゲート信号線１７ａ（電圧信号線２３）には、逆バイアス電圧（Ｖｎｖ（図６では、一例として−１２（Ｖ）としている））を印加する。

図７の状態は、駆動用トランジスタ１１ａへの逆バイアス電圧印加動作である。駆動用トランジスタ１１ａのゲート端子に逆バイアス電圧Ｖｎｖを印加することにより、駆動用トランジスタ１１ａからは、ＥＬ素子１５には電流は流れない。

以上の逆バイアス電圧（Ｖｎｖ）の印加動作は、表示画面２４のゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅに一括して実施する。本実施の形態では、ゲートドライバ回路１２ａおよび１２ｂにイネーブル制御端子を設け、イネーブル制御端子へのロジック信号により、シフトレジスタ回路のデータに依存せず、ゲート信号線１７ａ（電圧信号線２３）およびゲート信号線１７ｂ〜１７ｅに一括してオン電圧、オフ電圧を印加する。なお、イネーブル制御とは、シフトレジスタ回路（図示せず）の出力端に、シフトレジスタ回路内のデータのオンまたはオフ状態に依存せず、強制的に、オン電圧またはオフ電圧を印加する制御である。

図７において、表示画面２４のゲート信号線１７ａ（電圧信号線２３）に、一括して、逆バイアス電圧Ｖｎｖ＝−１２（Ｖ）を印加し、表示画面２４のゲート信号線１７ｅ、１７ｃ、１７ｄに、一括してオン電圧を印加し、表示画面２４のゲート信号線１７ｂに、一括してオフ電圧を印加する。以上のように設定あるいは動作させることにより、表示画面２４の駆動用トランジスタ１１ａは、オフ状態となる。なお、図７において、スイッチ用トランジスタ１１ｃをオフ状態に設定しても、逆バイアス電圧（Ｖｎｖ）を駆動用トランジスタ１１ａに印加することができる。

図７に示す逆バイアス電圧（Ｖｎｖ）の印加状態から、オフセットキャンセルなどの通常表示動作に移行する際には、図８に示す移行動作を実施する。

次に、図８を用いて、逆バイアス電圧（Ｖｎｖ）の印加状態から通常表示動作に移行する際に実施する移行動作について説明する。

図７に示す画素１６と図８に示す画素１６との差異は、図８に示す画素１６では、ゲート信号線１７ａ（電圧信号線２３）にリファレンス電圧（Ｖｒｅｆ＝３（Ｖ））を印加している点およびスイッチ用トランジスタ１１ｅをオフにしている点である。なお、スイッチ用トランジスタ１１ｅがオフであるから、ゲート信号線１７ａ（電圧信号線２３）は、逆バイアス電圧(Ｖｎｖ＝−１２（Ｖ））を印加した状態でもよい。図９の初期化状態に移行するために、ゲート信号線１７ａ（電圧信号線２３）には、リファレンス電圧(Ｖｒｅｆ＝３（Ｖ））を印加しておくことが好ましい。

次に、図９を用いて、画素１６のオフセットキャンセル補正準備期間（初期化期間）の動作について説明する。

オフセットキャンセル補正の準備期間（初期化期間）では、ゲート信号線１７ａ（電圧信号線２３）にリファレンス電圧（Ｖｒｅｆ＝３（Ｖ））が印加され、また、スイッチ用トランジスタ１１ｄがオン状態とされる。スイッチ用トランジスタ１１ｃがオン状態とされ、イニシャル電圧ＶｉｎｉがＥＬ素子１５のアノード端子に印加される。これにより、駆動用トランジスタ１１ａのソース電位は、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉとなる。

ここで、イニシャル電圧Ｖｉｎｉについては、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆに、また、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。

次に、図１０および図１１を用いて、画素１６のオフセットキャンセル（閾値）補正期間の動作について説明する。

図１０に示すように、スイッチ用トランジスタ１１ｅ、１１ｃ、１１ｄをオン状態にし、スイッチ用トランジスタ１１ｂをオフ状態にした状態で、スイッチ用トランジスタ１１ｃをオフ状態にする。

駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加され、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。

ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９に書き込む期間をオフセットキャンセル補正期間と呼んでいる。

なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、ＥＬ素子１５側には流れないようにするために、ＥＬ素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓの値を設定しておく。したがって、Ｖｓｓ＞Ｖｉｎｉとしておく。たとえば、Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）とする。

次に、図１１に図示するように、スイッチ用トランジスタ１１ｄをオフする。その後、図１２に図示するように、スイッチ用トランジスタ１１ｅをオフ状態にする。このとき、駆動用トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該駆動用トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。

次に、図１３および図１４を用いて、画素１６の書き込み期間（映像信号の画素書込み）について説明する。

図１３に示すように、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ｂに選択電圧が印加されることにより、スイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、コンデンサ１９の一端子に印加される。

したがって、映像信号電圧Ｖｓｉｇは、コンデンサ１９の容量Ｃｓとコンデンサ１９ａの容量Ｃｅｌで分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９の容量Ｃｓに比較してＥＬ素子の容量Ｃｅｌは小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。

その後、図１４に示すように、ゲート信号線１７ｂにオフ電圧が印加され、スイッチ用トランジスタ１１ｂがオフする。

次に、図１５を用いて、画素１６の発光期間について説明する。

図１５に示すように、スイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのゲート端子に、コンデンサ１９に保持された電圧が印加される。また、駆動用トランジスタ１１ａのドレイン端子にはアノード電圧Ｖｄｄが印加されているため、電流Ｉｄが流れ始める。これにより、電流Ｉｄに比例してＥＬ素子１５が発光する。

以上のようにして、各画素１６における駆動用トランジスタ１１ａに対してオフセットキャンセル補正が実施され、各画素１６が点灯または非点灯制御される。

次に、走査・バッファ回路２１ａおよび電圧出力回路２２について説明する。実際には、走査・バッファ回路２１ａと電圧出力回路２２とは、略同一の回路構成である。よって、以下、簡略化のため走査・バッファ回路２１ａ（２２）と示す。図１６は、本実施の形態にかかるＥＬ表示装置の走査・バッファ回路２１ａ（２２）の構成図である。なお、走査・バッファ回路２１ｂおよび２１ｃについては、走査・バッファ回路２１ａと同様であるため、説明を省略する。

走査・バッファ回路２１ａ（２２）は、走査・バッファ回路として用いるときは、ゲート信号線１７ａ〜１７ｅにオン電圧またはオフ電圧を出力し、電圧出力回路として用いるときは、ゲート信号線１７ａ〜１７ｅに、所定の２つの電圧（たとえば、リファレンス電圧（Ｖｒｅｆ）、逆バイアス電圧（Ｖｎｖ））を出力（印加）する。

走査・バッファ回路２１ａ（２２）は、図１６に示すように、主として、Ｄフリップフロップからなるシフトレジスタ回路（走査回路）１６１ａおよび１６１ｂと、電圧出力回路（バッファ回路）１６２とから構成される。

走査・バッファ回路２１ａをオン電圧またはオフ電圧の出力手段として用いるときは、Ｖｏｎ５に印加された電圧がオン電圧として、ゲート信号線１７ｅに出力される。また、Ｖｏｆｆ５に印加された電圧がオフ電圧として、ゲート信号線１７ｅに出力される。

走査・バッファ回路２１ｂをオン電圧またはオフ電圧の出力手段として用いるときは、Ｖｏｎ２に印加された電圧がオン電圧として、ゲート信号線１７ｂに出力される。また、Ｖｏｆｆ２に印加された電圧がオフ電圧として、ゲート信号線１７ｂに出力される。

走査・バッファ回路２１ａを電圧出力回路２２として用いるときは、ＶｐＨに印加された電圧が第１の電圧として、電圧信号線２３に出力される。また、ＶｐＬに印加された電圧が第２の電圧として、電圧信号線２３に出力される。

ゲート信号線１７ａ〜１７ｅにオン電圧またはオフ電圧を出力し、走査・バッファ回路２１ａを電圧出力回路２２として用いるときは、ゲート信号線１７ａ〜１７ｅに、所定の２つの電圧（たとえば、リファレンス電圧（Ｖｒｅｆ）、逆バイアス電圧（Ｖｎｖ））を印加する。

以上のように、走査・バッファ回路２１に設けられた２つの端子（たとえば、ＶｐＨ、ＶｐＬ）への電圧が、ゲート信号線１７ａ〜１７ｅに印加される。なお、以上の本実施の形態では、走査・バッファ回路２１ａ（２２）は２つの端子を有するものとして説明したが、これに限定するものではなく、３以上の端子であってもよい。３以上の端子の例では、図１６、図１８などで説明するゲート電圧３値駆動の場合が例示される。

詳細には、図１６に示すように、シフトレジスタ回路１６１ａおよび１６１ｂには、同一のクロックＣｌｋが入力される。シフトレジスタ回路１６１ａには、オーバーロード電圧Ｖｏｖｄを印加する画素行位置を示すデータＶｏｖｄ−Ｄｉｎが入力される。シフトレジスタ回路１６１ｂには、オン電圧Ｖｏｎを印加する画素行位置を示すデータＶｏｎ−Ｄｉｎが入力される。

シフトレジスタ回路１６１ａを構成するＤフリップフロップ１６４の出力をａとし、シフトレジスタ回路１６１ｂを構成するＤフリップフロップ１６４の出力をｂとしたとき、選択回路１６５は、図１７に示す動作を行う。図１７は、選択回路１６５により選択される電圧を示す図である。

なお、選択回路１６５は、２−３デコーダを構成するロジック回路である。入力ａ、ｂにより３つの出力を変化させ、当該出力に接続されたトランジスタ１６３ａ、１６３ｂおよび１６３ｃをオン・オフ制御する。トランジスタ１６３ａ、１６３ｂおよび１６３ｃのオン・オフ制御により、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のうち、１つが選択され、ＯｕｔＡ端子からゲート信号線１７（２３）に電圧が出力される。図１７に示されるように、入力ａ、ｂに対応して電圧が選択される。

一例として、入力ａ＝０（ローレベル）、入力ｂ＝０（ローレベル）の場合は、オフ電圧ＶｏｆｆがＯｕｔＡ端子から出力される。入力ａ＝０（ローレベル）、入力ｂ＝１（ハイレベル）の場合は、オフ電圧ＶｏｖｄがＯｕｔＡ端子から出力される。入力ａ＝１（ハイレベル）、入力ｂ＝０（ローレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。入力ａ＝１（ハイレベル）、入力ｂ＝１（ハイレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。

なお、図１６に示された構成により、遅延部を用いず、ゲート電圧３値駆動を実施できる。また、Ｖｏｖｄ電圧は、１Ｈ（１画素行選択期間）単位でクロックＣｌｋに同期して設定することができる。また、Ｖｏｖｄ−Ｄｉｎ、Ｖｏｎ−Ｄｉｎ端子に入力するデータにより、Ｖｏｎ電圧、Ｖｏｆｆ電圧を１Ｈ単位（１クロック単位）で設定することができる。たとえば、Ｖｏｎ電圧をｎＨ（ｎは１以上の整数）に容易に設定することができる。

図１８は、１つのシフトレジスタ回路１６１で構成された走査・バッファ回路２１ａ（２２）である。同図に示されるように、シフトレジスタ回路１６１には、クロックＣｌｋが入力される。シフトレジスタ回路１６１には、オン電圧Ｖｏｖｄを印加する画素行位置を示すデータＶｏｎ−Ｄｉｎが入力される。

シフトレジスタ回路１６１を構成するＤフリップフロップ１６４の１つの出力をｉとし、次のＤフィリップフロップの出力を（ｉ＋１）とした時、選択回路１６５は、図１９で示された動作を行う。図１９は、選択回路１６５により選択される電圧の第２の例を示す図である。同図に示されるように、入力ｉ、（ｉ＋１）に対応して電圧が選択される。

なお、選択回路１６５は、入力をｉ、（ｉ＋１）とする、２−３デコーダを構成するロジック回路である。入力ｉ、（ｉ＋１）により３つの出力を変化させ、当該出力に接続されたトランジスタ１６３ａ、１６３ｂおよび１６３ｃなどをオン・オフ制御する。トランジスタ１６３ａ、１６３ｂおよび１６３ｃのオン・オフ制御により、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のうち、１つが選択され、ＯｕｔＡ端子からゲート信号線１７（２３）に電圧が出力される。

一例として、入力ｉ＝０（ローレベル）、入力（ｉ＋１）＝０（ローレベル）の場合は、オフ電圧ＶｏｆｆがＯｕｔＡ端子から出力される。入力ｉ＝０（ローレベル）、入力（ｉ＋１）＝１（ハイレベル）の場合は、オフ電圧ＶｏｖｄがＯｕｔＡ端子から出力される。入力ｉ＝１（ハイレベル）、入力（ｉ＋１）＝０（ローレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。入力ｉ＝１（ハイレベル）、入力（ｉ＋１）＝１（ハイレベル）の場合は、オン電圧ＶｏｎがＯｕｔＡ端子から出力される。

なお、図１８に示された構成により、遅延部を用いず、ゲート電圧３値駆動を実施できる。また、Ｖｏｖｄ電圧は、１Ｈ（１画素行選択期間）単位でクロックＣｌｋに同期して設定することができる。また、Ｖｏｎ−Ｄｉｎ端子に入力するデータにより、Ｖｏｎ電圧、Ｖｏｆｆ電圧を１Ｈ単位（１クロック単位）で、設定することができる。たとえば、Ｖｏｎ電圧をｎＨ（ｎは１以上の整数）に容易に設定することができる。図１８の構成では、１つのシフトレジスタ回路１６１で、ゲート電圧３値駆動を実現できる。

ここで、ゲート電圧２値駆動とゲート電圧３値駆動について説明する。

図２０の（ａ）は、ゲート電圧２値駆動の例を表すゲート信号線のタイミングチャートである。ゲート電圧２値駆動の場合、後に説明する図２７におけるＳｅｌ端子（ＳｅｌＡ）が、「ロー」レベルとなる。なお、「ハイ」は“Ｈ”、「ロー」は“Ｌ”と表現あるいは図示する場合がある。

ただし、Ｓｅｌ端子は、ＣＯＦ３４あるいは、ゲートドライバＩＣ３１内で、抵抗Ｒなどにより、プルダウン設定にされている。つまり、Ｓｅｌ端子は、デフォルトで「ロー」設定である。したがって、Ｓｅｌ端子は、オープン状態（開放状態）であっても、ゲート電圧２値駆動が選択される。

図２０の（ｂ）は、ゲート電圧３値駆動を表すゲート信号線のタイミングチャートである。Ｖｏｎ電圧の印加位置は、シフトレジスタのクロックの立ち上りに同期して、順次、シフトされる選択端子（ＳｅｌＡ）が、「ハイ」レベルにされる。これにより、ゲートドライバ回路１２の走査・バッファ回路２１ａ（２２）がゲート電圧３値駆動に設定される。なお、ＳｅｌＢ端子を「ハイ」レベルにすることにより、走査・バッファ回路（ゲート信号駆動）２１ｃがゲート電圧３値駆動に設定されるとしている。Ｖｏｖｄ電圧を印加する期間は、１Ｈ期間である。

図２１は、実施の形態に係る切り替え回路の説明図である。切り替え回路２１１ａおよび２１１ｂは、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧、Ｖｏｎ電圧のうち、１つの電圧を選択し、ゲート信号線１７に出力する機能を有する。同図に示されたように、切り替え回路２１１ａ及び２１１ｂのａ端子にＶｏｖｄ電圧が印加され、ｂ端子にＶｏｆｆ電圧が印加され、ｃ端子にＶｏｎ電圧が印加されている。ｄ端子（２ビット）に印加されたロジック信号により、Ｖｏｖｄ、Ｖｏｆｆ、Ｖｏｎ電圧のいずれかが選択される。ｄ端子のロジック信号は、シフトレジスタ３６に保持されたデータに基づく。

切り替え回路２１１ａ及び２１１ｂが、Ｖｏｎ電圧→Ｖｏｖｄ電圧→Ｖｏｆｆ電圧と、出力を切り替えることにより、ゲート電圧３値駆動が実現される。一方、切り替え回路２１１ａ及び２１１ｂが、Ｖｏｎ電圧→Ｖｏｆｆ電圧と、出力を切り替えることにより、ゲート電圧２値駆動が実現される。

図２２は、実施の形態に係るゲートドライバ回路の構成の例を示す図である。同図に示されるように、端子（ドライバ入力端子）２２２ａから、Ｖｏｎ２電圧またはＶｏｎ１電圧が印加される。端子２２２ａから印加された電圧は、ＣＯＦ３４に形成されたＣＯＦ配線２２１ａにより、出力回路１６２に伝達される。

出力回路１６２のマイナス電源（−電源）端子には、切り替え回路２１１が接続されている。一方、出力回路１６２のプラス電源（＋電源）端子には、オン電圧が印加される。

端子２２２ａに印加するオン電圧を変更することにより、Ｏｕｔ端子から出力されるオン電圧（Ｖｏｎ電圧）を変更できる。また、切り替え回路２１１には、オーバーロード電圧Ｖｏｖｄ、オフ電圧Ｖｏｆｆ電圧が入力され、切り替え回路２１１の制御端子Ｃ１のロジック信号により、オーバーロード電圧Ｖｏｖｄ、またはオフ電圧Ｖｏｆｆ電圧が選択されて、出力回路１６２のマイナス電源（−電源）端子に印加されている。

以上の構成により、Ｏｕｔ端子から、Ｖｏｎ電圧、Ｖｏｆｆ電圧、Ｖｏｖｄ電圧のいずれかが出力され、ゲート電圧３値駆動、またはゲート電圧２値駆動が実施される。

図２３の（ａ）および（ｂ）は、本実施の形態に係るＥＬ表示装置の書込制御信号の詳細を示す駆動波形図であり、（ａ）は、ゲート電圧２値駆動の波形図、（ｂ）は、ゲート電圧３値駆動の波形図である。

図２３の（ａ）および（ｂ）は、画素１６の回路をｎチャンネルトランジスタで構成した一例である。なお、トランジスタ１１がｎチャンネルの場合と、トランジスタ１１がｐチャンネルの場合では、電圧波形の極性が反転する。

図２３の（ａ）に示されるように、ゲート電圧２値駆動では、Ｖｏｎ電圧からＶｏｆｆ電圧に変化する期間をｔ１とすると、ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。

図２３の（ｂ）に示されるように、ゲート電圧３値駆動では、ゲートドライバ回路１２ａおよび１２ｂの出力端子に、Ｖｏｎ電圧を印加した後は、Ｖｏｖｄ電圧が印加され、さらに、次の１Ｈ期間後は、Ｖｏｆｆ電圧が印加される。つまり、ゲート電圧３値駆動では、Ｖｏｎ電圧から、Ｖｏｆｆ電圧に遷移するときは、必ず、Ｖｏｖｄ電圧が印加される。

図２３の（ｂ）に示すゲート電圧３値駆動を実施すると、図示するように、Ｖｏｎ電圧からＶｏｆｆ電圧に変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。

ゲート電圧３値駆動では、Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間、Ｖｏｖｄ電圧が印加される。なお、図２３、図２５の構成では、Ｖｏｖｄ電圧は、１Ｈ期間または１Ｈ期間以上である。１Ｈ期間とは、１水平走査期間あるいは１画素行の選択期間である。

Ｖｏｖｄ電圧の印加期間後、選択した画素行に対応するゲート信号線１７にＶｏｆｆ電圧が印加され、ゲート信号線１７は、次のフレーム期間にＶｏｎ電圧が印加されるまで期間、Ｖｏｆｆ電圧に保持される。

Ｓｅｌ端子に印加されるロジック電圧が”Ｌ”の場合は、ゲート電圧２値駆動モードに設定される。Ｓｅｌ端子に印加されるロジック電圧が”Ｈ”の場合は、ゲート電圧３値駆動モードに設定される。

なお、Ｖｏｖｄ電圧を印加する期間は、１Ｈ期間あるいは１Ｈ期間より短い期間に設定することが好ましい。Ｖｏｎ期間は、少なくとも１Ｈ期間とし、１Ｈ期間のｎ倍（ｎは１以上の整数）とし、ｎの値は可変できるように構成する。

なお、Ｖｏｖｄ電圧をゲート信号線に出力する駆動方式（ゲート電圧３値駆動）では、本開示の形態におけるゲートドライバ回路１２ａおよび１２ｂにおいて、Ｖｏｎ端子、Ｖｏｆｆ端子の他にＶｏｖｄ端子を付加する。

図２４は、本実施の形態に係る走査・バッファ回路２１ａ〜２１ｃのオン電圧あるいはオフ電圧などの可変制御を説明する図であり、図２５は、可変制御された走査・バッファ回路２１ａ〜２１ｃのオン電圧の波形図である。具体的には、図２５の波形図は、ゲート電圧２値駆動を例示している。なお、図２４において、Ｅｏｖｄ電圧、Ｅｏｎ電圧、Ｅｏｆｆ電圧を可変すれば、ゲート電圧３値駆動においても、駆動波形を変更できる。

図２４に示されるように、走査・バッファ回路２１ｂ、２１ｃのオン電圧（Ｖｏｎ２、Ｖｏｎ５）は、ＣＯＦ外部の電圧回路Ｅｏｎで設定される。電圧回路Ｅｏｎは、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅｏｎは、走査・バッファ回路２１ｂ、２１ｃのＶｏｎ電圧（Ｖｏｎ２、Ｖｏｎ５）を出力する。

走査・バッファ回路２１ｂ、２１ｃのオフ電圧Ｖｏｆｆは、ＣＯＦ外部の電圧回路Ｅｏｆｆで設定される。電圧回路Ｅｏｆｆは、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅｏｆｆは、走査・バッファ回路２１ｂ、２１ｃのＶｏｆｆ電圧を出力する。Ｖｏｆｆ端子は、少なくとも、ゲートドライバ回路１２ａおよび１２ｂに２カ所以上形成あるいは配置されている。

走査・バッファ回路２１ａの第１の電圧ＶｐＨは、ＣＯＦ外部の電圧回路Ｅｒｅｆで設定される。電圧回路Ｅｒｅｆは、スイッチング電源回路、レギュレータ回路などが該当する。走査・バッファ回路２１ａの第２の電圧ＶｐＬは、ＣＯＦ外部の電圧回路Ｅｎｖで設定される。電圧回路Ｅｎｖは、スイッチング電源回路、レギュレータ回路などが該当する。

図２５に示されるように、Ｖｏｎ電圧の大きさを設定することにより、ゲート信号線１７に印加する電圧振幅を可変することができる。図２５の（ａ）は、オン電圧がＶｏｎ１としており、図２５の（ｂ）は、オン電圧がＶｏｎ２としている。Ｖｏｎ１＜Ｖｏｎ２となる。これらの電圧設定は、走査・バッファ回路２１ａ〜２１ｃで行うことができる。なお、Ｖｏｎ電圧の印加時間は、ｎＨ（ｎは１以上の整数）とし、ｎの値はコントローラ（図示せず）により可変できるように構成されている。

Ｖｏｎ電圧と同様に、ＶｏｆｆおよびＶｏｖｄ電圧も電圧Ｖｏｎも、走査・バッファ回路２１ｂ及び２１ｂで可変または調整あるいは設定できるように構成されている。

なお、図２４の実施の形態においては、走査・バッファ回路２１ｃと２１ｂとを共通のＶｏｎ電圧、Ｖｏｆｆ、Ｖｏｖｄ電圧としている。走査・バッファ回路２１ａのＶｐＨ電圧、ＶｐＬ電圧は、走査・バッファ回路２１ｃ、２１ｂと分離している。

走査・バッファ回路２１ａは、電圧信号線２３に印加する第１の電圧と第２の電圧を印加するものであり、走査・バッファ回路２１ｂ、２１ｃは、ゲート信号線１７にオン電圧またはオフ電圧を印加するものである。したがって、２種類の電圧をＣＯＦ３４上のＣＯＦ配線２２１に出力するという動作は共通であるが、出力する電圧の作用が異なる。なお、走査・バッファ回路２１ａのＶｏｖｄ端子は開放（オープン）としている。もしくは、走査・バッファ回路２１ａのＶｏｖｄ端子には、Ｅｎｖ電圧を印加する。なお、２２２は、ＣＯＦ３４とパネルなどの外部配線とを接続する接続端子、２２１は、ＣＯＦ３４に形成された配線である。

図２４において、２４１は出力制御回路である。出力制御回路２４１は、走査・バッファ回路２１ａの出力側に配置されている。出力制御回路は、具体的には、スイッチ回路が該当する。スイッチ回路をオフすることにより、走査・バッファ回路２１ａの出力が端子２２２ｄから出力されない。つまり、出力制御回路２４１の出力はハイインピーダンス状態（ＨｉＺ）となる。すなわち、ゲートドライバ回路１２ａおよび１２ｂは、第１の状態と第２の状態との間に、第１の電圧であるリファレンス電圧（Ｖｒｅｆ）および第２の電圧である逆バイアス電圧（Ｖｎｖ）のいずれも出力しないで、第１のゲート信号線をハイインピーダンス状態（ＨｉＺ）とする。

ハイインピーダンス状態（ＨｉＺ）およびオン・オフ電圧の出力状態の設定は、端子Ｈｚに印加するロジック信号により設定する。Ｈｚ信号をＨレベルにすることにより、出力制御回路２４１内のスイッチ（図示せず）は、オープン状態となる。Ｈｚ信号をＬレベルにすることにより、出力制御回路２４１内のスイッチ（図示せず）は、オン状態となり、走査・バッファ回路２１ａの出力が、端子２２２ｄに出力され、電圧信号線２３に印加される。

出力制御回路２４１のスイッチ（図示せず）は、上述した図１６、図１８に図示した出力回路１６２を構成するトランジスタ１６３ａ、１６３ｂ、１６３ｃの制御によっても実現できる。トランジスタ１６３ａ、１６３ｂ、１６３ｃのすべてをオフにすることにより、ＯｕｔＡ端子は、ハイインピーダンス状態とすることができる。したがって、トランジスタ１６３ａのみをオン状態にすれば、ＯｕｔＡ端子よりＶｏｎ電圧が出力される。トランジスタ１６３ｂのみをオン状態にすれば、ＯｕｔＡ端子よりＶｏｆｆ電圧が出力される。トランジスタ１６３ｃのみをオン状態にすれば、ＯｕｔＡ端子よりＶｏｖｄ電圧が出力される。トランジスタ１６３ａ、１６３ｂ、１６３ｃのすべてをオフ状態にすることにより、ＯｕｔＡ端子は、ハイインピーダンス状態とすることができる。

図２６は、Ｈｚ信号の制御方法に関するタイミングチャート図である。図２６は、スイッチ用トランジスタ１１ｅの動作状態を概念的に図示した説明図である。スイッチ用トランジスタ１１ｅのゲート端子にＶｏｎ５電圧（動作電圧）が印加されることにより、リファレンス電圧（Ｖｒｅｆ）または逆バイアス電圧（Ｖｎｖ）が駆動用トランジスタ１１ａのゲート端子に印加される。スイッチ用トランジスタ１１ｅのゲート端子にＶｏｆｆ５電圧（非動作電圧）が印加されれば、スイッチ用トランジスタ１１ｅはオフし、電圧信号線２３に印加された電圧が駆動用トランジスタ１１ａに印加されることはない。

図２６の（ｃ）は、電圧信号線２３に関するものである。図２６の（ｃ）において、時間０〜ｃでは、電圧信号線２３には、リファレンス電圧（Ｖｒｅｆ）が印加される。また、時間ｄ〜ｅでは、逆バイアス電圧Ｖｎｖが印加される。

図２６の（ａ）は、ゲート信号線１７ｅに関するものである。図２６の（ａ）において、ゲート信号線１７ｅには、Ｖｏｆｆ５（オフ電圧）または、Ｖｏｎ５（オン電圧）が印加される。

ゲート信号線１７ｅに印加される電圧によりスイッチ用トランジスタ１１ｅがオン・オフ制御され、電圧信号線２３に印加された電圧（リファレンス電圧（Ｖｒｅｆ）、逆バイアス電圧（Ｖｎｖ））が、駆動用トランジスタ１１ａのゲート端子に印加される。しかし、駆動用トランジスタ１１ａのゲート端子に印加される電圧が急激に変化すると過渡現象により、駆動用トランジスタ１１ａの破壊など悪影響を与える可能性がある。

これを解決するために、Ｈｚ信号に制御信号を印加し、出力制御回路２４１の出力を制御する。具体的には、ｃ〜ｄ期間、ｅ〜ｆ期間（ｋ期間）に出力制御回路２４１の出力をハイインピーダンス状態（ＨｉＺ）にする。この期間に、ゲート信号線１７ｅのオン・オフ状態を変化させる。したがって、電圧信号線２３は、ｃ〜ｄ期間、ｅ〜ｆ期間は、フローティング状態、すなわち、ハイインピーダンス状態（ＨｉＺ）となり、リファレンス電圧（Ｖｒｅｆ）から逆バイアス電圧（Ｖｎｖ）、逆バイアス電圧（Ｖｎｖ）からリファレンス電圧（Ｖｒｅｆ）の変化時の過渡現象の発生が緩和される。これにより、駆動用トランジスタ１１ａのゲート端子に印加される電圧が急激に変化するのを抑制することができるので、駆動用トランジスタ１１ａが破壊するのを防止することができる。

なお、図２４において、走査・バッファ回路２１ａの出力側のみに、出力制御回路２４１を配置するとしたがこれに限定するものではない。たとえば、走査・バッファ回路２１ｂ、走査・バッファ回路２１ｃのそれぞれに、出力制御回路（図示せず）２４１を配置し、各出力制御回路２４１を独立してハイインピーダンス状態に制御できるように構成してもよい。

図２７は、本実施の形態にかかるＥＬ表示装置を駆動するためのゲートドライバ回路１２ａ（またはゲートドライバ回路１２ｂ）の構成図および説明図である。図２７において、端子２４３は、走査・バッファ回路２１ａ〜２１ｃの出力端子または入力端子である。端子２２２ａ〜２２２ｄは、ゲートドライバ回路１２ａ（またはゲートドライバ回路１２ｂ）の接続端子である。端子２２２ａ〜２２２ｄに、各ゲート信号線１７ａ〜１７ｅがＡＣＦ樹脂で接続される。

走査・バッファ回路２１は、それぞれクロック入力端子Ｃｌｋｘ（ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が接続されている。また、データ入力を行うデータ入力端子Ｄｉｎｘ（ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が接続されている。また、走査・バッファ回路２１の出力をアクティブ、非アクティブに切り替えるイネーブル端子Ｅｎｅｘ（ｘ＝Ａ、Ｂ、Ｃ、Ｄ）が接続されている。

以上の事項から、走査・バッファ回路２１ａ、２１ｂ、２１ｃはそれぞれ独立したクロックで動作させることができる。また、走査・バッファ回路２１ａ、２１ｂ、２１ｃは、それぞれ異なる入力データを入力することができる。

図２８の実施の形態では、ゲートドライバ回路１２ａ（またはゲートドライバ回路１２ｂ）は、各走査・バッファ回路２１ａ〜２１ｃに、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ、オーバーロード電圧Ｖｏｖｄが設定あるいは印加できるように構成されている。

走査・バッファ回路２１ａ〜２１ｃのいずれにもオン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ、オーバーロード電圧Ｖｏｖｄが設定あるいは印加できるように構成されているが、図２８の実施の形態では、走査・バッファ回路２１ｂ、２１ｃに、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆを独立して印加し、オーバーロード電圧Ｖｏｖｄを共通に印加している。

走査・バッファ回路２１ａには、オン電圧ＶｏｎとしてＶｐＨが印加され、オフ電圧ＶｏｆｆとしてＶｐＬが印加されている。オーバーロード電圧Ｖｏｖｄの入力端子には、オフ電圧Ｖｏｆｆが印加される。オーバーロード電圧Ｖｏｖｄを使用しない場合は、オーバーロード電圧Ｖｏｖｄの入力端子は、開放でもよいが、オフ電圧Ｖｏｆｆが印加することにより走査・バッファ回路２１が安定する。また、走査・バッファ回路２１の耐圧設計も容易となる。オーバーロード電圧Ｖｏｖｄの入力端子には、オフ電圧Ｖｏｆｆ以下の電圧を印加する。

走査・バッファ回路２１ｂ、２１ｃには、選択端子（Ｓｅｌ端子）であるＳｅｌＡ、ＳｅｌＢが接続されている。なお、走査・バッファ回路２１ａのＳｅｌ端子（図示せず）は、開放として使用している。Ｓｅｌ端子（ＳｅｌＡ、ＳｅｌＢ）は、プルダウンされている。Ｓｅｌ端子は、ゲート電圧３値駆動とゲート電圧２値駆動を切り替えるロジック端子である。

以上、本実施の形態におけるゲートドライバ回路１２ａおよび１２ｂにおいては、各走査・バッファ回路２１ａ〜２１ｃに、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ、オーバーロード電圧Ｖｏｖｄが設定あるいは印加できるように構成されている。また、オン電圧の印加端子は、ＶｐＨ電圧を印加し、オフ電圧の印加端子は、ＶｐＬ電圧を印加することができる。

この構成によれば、ゲートドライバ回路１２ａ（または、ゲートドライバ回路１２ｂ）により、第１のゲート信号線であるゲート信号線１７ａに、第１の電圧であるリファレンス電圧Ｖｒｅｆとして電圧ＶｐＨを印加することができる。また、ゲートドライバ回路１２ａ（または、ゲートドライバ回路１２ｂ）により、第１のゲート信号線であるゲート信号線１７ａに、第２の電圧である逆バイアス電圧（Ｖｎｖ）として電圧ＶｐＬを印加することができる。これにより、ＥＬ表示装置は、駆動用トランジスタの立ち上り電圧（ＶＴ電圧）が変動することを抑制し、高寿命、かつ、高画質のＥＬ表示装置を提供することができる。

また、電圧信号線２３をフローティング状態（ＨｉＺ）とすることにより、リファレンス電圧（Ｖｒｅｆ）からＶｎｖ電圧、Ｖｎｖ電圧からリファレンス電圧（Ｖｒｅｆ）を印加するときの電圧変化の過渡現象の発生を緩和することができる。これにより、駆動用トランジスタ１１ａのゲート端子に印加される電圧が急激に変化するのを抑制して、駆動用トランジスタ１１ａが破壊するのを抑制することができる。

なお、ゲート電圧２値駆動とゲート電圧３値駆動とは、図２７、図２８に図示する選択信号線（具体的には、Ｓｅｌ端子ＳｅｌＡ、ＳｅｌＢ）に印加するロジック電圧で決定する。

（他の実施の形態）
次に、他の実施の形態についてまとめて説明する。本実施の形態にかかるＥＬ表示装置が図１に示したＥＬ表示装置と異なる点は、画素におけるトランジスタの構成、または、ゲートドライバ回路の構成が異なる点である。

図２９は本実施の形態にかかるＥＬ表示装置の構成図である。また、図３０〜図３４は、図２９に示した画素の動作を示す回路の説明図である。図２９〜図３４では、画素を構成するすべてのトランジスタはＮ型で構成されている。

図２９に示すＥＬ表示装置では、スイッチ用トランジスタ１１ｄが、図１に示したようにスイッチ用トランジスタ１１ｂのソース端子と駆動用トランジスタ１１ａのゲート端子との間ではなく、アノード電圧Ｖｄｄと駆動用トランジスタ１１ａのドレイン端子との間に配置されている。

図２９に示した画素回路において、コンデンサ１９は、第１電極が駆動用トランジスタ１１ａのゲート端子に電気的に接続され、第２電極が駆動用トランジスタ１１ａのソース端子に電気的に接続されたコンデンサである。

コンデンサ１９は、まず、定常状態において駆動用トランジスタ１１ａのゲート・ソース電極間電位（ソース信号線１８の電位）を、スイッチ用トランジスタ１１ｂが導通している状態で記憶する。その後、スイッチ用トランジスタ１１ｂがオフ状態となっても、コンデンサ１９の電位が確定されるので駆動用トランジスタ１１ａのゲート電圧が確定される。

図１のＥＬ表示装置において、図２９の画素回路を採用した場合には、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ、参照電圧（Ｖｒｅｆ）および初期化電圧（Ｖｉｎｉ）は、それぞれ、全画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、駆動用トランジスタ１１ａの閾値電圧にＥＬ素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより電圧発生回路（図示せず）の出力電圧の種類が減り、回路がより簡易になる。

なお、図２９の画素回路では、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。

図３０は、発光期間の画素動作状態を示している。図３０に示すように、スイッチ用トランジスタ１１ｄがオン状態のとき、ＥＬ素子１５にアノード電圧Ｖｄｄから供給され、ＥＬ素子１５が発光状態にある。アノード電圧Ｖｄｄから駆動用トランジスタ１１ａを通してＥＬ素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、ＥＬ素子１５が駆動電流Ｉｄに応じた輝度で発光する。スイッチ用トランジスタ１１ｄがオフ状態にすることにより、ＥＬ素子１５に流れる電流が遮断され、ＥＬ素子１５の発光が停止する（非発光）。

なお、本実施の形態において、画素１６に配置されるトランジスタは、Ｎ型で構成することのみに限定するものではない。Ｎ型のみで構成してもよいし、Ｐ型のみで構成してもよい。また、Ｎ型とＰ型の両方を用いて構成してもよい。また、駆動用トランジスタ１１ａをＰ型のトランジスタとＮ型のトランジスタの両方を用いて構成してもよい。

スイッチ用トランジスタ１１ｂ〜１１ｅは、トランジスタに限定するものではなく、たとえば、Ｐ型のトランジスタおよびＮ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。

駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、トップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。

ゲート信号線１７ａ（２３）〜１７ｅまたはソース信号線１８、もしくはゲート信号線１７ａ（２３）〜１７ｅおよびソース信号線１８の両方の配線材料としては、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。

ゲートドライバ回路１２ａおよび１２ｂが駆動（制御）するゲート信号線１７ａ（２３）〜１７ｅは、低インピーダンス化すること好ましい。したがって、ゲート信号線１７ａ（２３）〜１７ｅの構成あるいは構造に関しても同様である。

特に、低温ポリシリコンＬＴＰＳを採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、Ｎ型およびＰ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。

ゲート信号線１７ａ（２３）〜１７ｅまたはソース信号線１８などの配線は、トランジスタ１１ａ〜１１ｅが透明アモルファス酸化物半導体ＴＡＯＳの場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。

図３１は、オフセットキャンセル補正の準備期間の画素動作状態を示している。オフセットキャンセル補正の準備期間では、ゲート信号線１７ａ（２３）にリファレンス電圧が供給される。また、スイッチ用トランジスタ１１ｅがオンし、リファレンス電圧Ｖｒｅｆが駆動用トランジスタ１１ａのゲート端子に印加され、スイッチ用トランジスタ１１ｃがオンし、イニシャル電圧ＶｉｎｉがＥＬ素子１５のアノード端子に印加される。駆動用トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、駆動用トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉにある。

ここで、イニシャル電圧Ｖｉｎｉについては、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動用トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆ、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。

その後、図３２に示すように、ゲート信号線１７ｄに選択電圧（オン電圧）が印加され、スイッチ用トランジスタ１１ｄがオンすると、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。すると、駆動用トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動用トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９に書き込まれる。なお、ゲートドライバ回路１２ａの走査・バッファ回路２１ａから、スイッチ用トランジスタ１１ｅにリファレンス電圧が供給される。また、ゲートドライバ回路１２ａの走査・バッファ回路２１ｂから、ゲート信号線１７ｅにオン電圧が印加され、スイッチ用トランジスタ１１ｅがオンされ、リファレンス電圧が駆動用トランジスタ１１ａのゲート端子に供給される。

ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９に書き込む期間をオフセットキャンセル補正期間と呼んでいる。

なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９側に流れ、ＥＬ素子１５側には流れないようにするために、ＥＬ素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。したがって、Ｖｓｓ＞Ｖｉｎｉとしておく。たとえば、Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）が例示される。

駆動用トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動用トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該駆動用トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。

次に、図３３に示すように、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ｂに選択電圧が印加されることにより、スイッチ用トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６の駆動用トランジスタ１１ａのゲート端子に印加される。このとき、ＥＬ素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。したがって、駆動用トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサＣｓとＥＬ容量Ｃｅｌで分圧されて、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサＣｓに比較してＥＬ容量Ｃｅｌは、小さいため、映像信号電圧Ｖｓｉｇの多くが、駆動用トランジスタ１１ａのゲート−ソース端子間に印加される。

なお、本実施の形態において、ＥＬ素子１５をＥＬ容量Ｃｅｌとして利用するとしたが、これに限定するものではない。ＥＬ素子１５に並列に、別途コンデンサを形成してもよい。

次に、図３４に示すように、スイッチ用トランジスタ１１ｄがオンすることにより、駆動用トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄに比例して、ＥＬ素子１５が発光する。

以上のようにして、図２９に示した構成のＥＬ表示装置では、表示パネルの各画素１６に対してオフセットキャンセル補正が実施され、各画素が点灯、非点灯制御される。

次に、ＥＬ表示装置の他の実施の形態について、図３５を用いて説明する。なお、以上の実施の形態は、他の実施の形態に適用してもよいし、他の実施の形態と組み合わせてもよい。

図３５に示すＥＬ表示装置では、画素１６には、５つのトランジスタと４本のゲート信号線（１７ｅ、１７ａ、１７ｂ、１７ｃ、１７ｄ）が形成されている。

ゲート信号線１７ａ、１７ｂに対しては、ゲートドライバ回路１２ａが配置され、ゲート信号線１７ｅ、１７ｃ、１７ｄに対しては、ゲートドライバ回路１２ｂが配置されている。

したがって、ゲート信号線１７ａおよび１７ｂは、ゲートドライバ回路１２ａおよび１２ｂにより、両側駆動が実施される。また、ゲート信号線１７ｂは、ゲート電圧３値駆動が実施される。なお、ゲート信号線１７ｅ、１７ｃ、１７ｄはゲート電圧２値駆動が実施される。ゲート信号線１７ａは、ゲートドライバ回路１２ａにより、スイッチ用トランジスタ１１ｅにリファレンス電圧（Ｖｒｅｆ）または逆バイアス電圧（Ｖｎｖ）が供給される。

図３５の画素１６において、ｐチャンネル型の駆動用トランジスタ１１ａの第１の端子は、アノード電圧Ｖｄｄの電極または配線と接続され、第２の端子はスイッチ用トランジスタ１１ｄの第１の端子と接続されている。また、スイッチ用トランジスタ１１ｄのゲート端子は、ゲート信号線１７ａ〜１７ｅと接続されている。スイッチ用トランジスタ１１ｄの第２の端子は、ＥＬ素子１５の第１の端子と接続されている。また、ＥＬ素子１５の第２の端子は、カソード電圧Ｖｓｓが印加された電極または配線と接続されている。

なお、図３５において、駆動用トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、ｐチャンネル型のトランジスタとしたが、これに限定するものではなく、ｎチャンネルトランジスタであってもよい。また、ｐチャンネルとｎチャンネルのトランジスタとを混在させて画素回路を構成してもよい。

スイッチ用トランジスタ１１ｅの第１の端子は、リセット電圧Ｖｒｅｆなどが印加されるゲート信号線１７ａ（２３）と接続され、スイッチ用トランジスタ１１ｅの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｅのゲート端子はゲート信号線１７ｅと接続されている。

映像信号を画素に印加するスイッチ用トランジスタ１１ｂの第１の端子はソース信号線１８と接続され、スイッチ用トランジスタ１１ｂの第２の端子は、第２のコンデンサ１９ｂの第１の端子と接続されている。また、第２のコンデンサ１９ｂの第２の端子は駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｂのゲート端子はゲート信号線１７ｂと接続されている。

第１のコンデンサ１９ａの第１の端子は、アノード電圧Ｖｄｄと接続され、第１のコンデンサ１９ａの第２の端子は、第２のコンデンサの第１の端子または、駆動用トランジスタ１１ａのゲート端子と接続される。

スイッチ用トランジスタ１１ｃの第１の端子は駆動用トランジスタ１１ａのゲート端子と接続され、スイッチ用トランジスタ１１ｃの第２の端子は、駆動用トランジスタ１１ａの第２の端子と接続されている。また、スイッチ用トランジスタ１１ｃのゲート端子はゲート信号線１７と接続されている。

スイッチ用トランジスタ１１ｅ、１１ｃの少なくとも一方のトランジスタに対して、マルチゲート（ディアルゲート以上）を用いることにより、また、ＬＤＤ構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。

ゲート信号線１７ａおよびゲート信号線１７ｂは、ゲートドライバ回路１２ａおよびゲートドライバ回路１２ｂにより両側駆動されている。

図３５に示すＥＬ表示装置では、画素１６に映像信号を印加するスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ｂに対して両側駆動を行う。また、スイッチ用トランジスタ１１ｅが接続されたゲート信号線１７ａに対して両側駆動を行い、良好なリファレンス電圧（Ｖｒｅｆ）を供給する。両側駆動を行うことにより、表示画面の各部で、ゲート信号線１７ａに電圧降下が発生せず、電圧降下のない、または少ないリファレンス電圧（Ｖｒｅｆ）を画素１６に印加することができる。

図３５などの画素回路構成に、上述した駆動方式を適用してもよい。また、他の実施の形態と組み合わせてもよい。

以上の事項は、図３５だけでなく、他の画素構成に適用してもよい。また、上述した実施の形態と異なる他の駆動方式、画像表示装置に適用してもよい。

図３５の画素１６において、駆動用トランジスタ１１ａの第１の端子は、アノード電圧Ｖｄｄの電極または配線と接続され、第２の端子はＥＬ素子１５のアノード端子と接続されている。ＥＬ素子１５の第２の端子は、カソード電圧Ｖｓｓが印加された電極または配線と接続されている。

スイッチ用トランジスタ１１ｅの第１の端子はリセット電圧Ｖｒｅｆなどが印加されるゲート信号線１７ａ（２３）と接続され、スイッチ用トランジスタ１１ｅの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｅのゲート端子はゲート信号線１７ｅと接続されている。

映像信号を画素に印加するスイッチ用トランジスタ１１ｂの第１の端子はソース信号線１８と接続され、スイッチ用トランジスタ１１ｂの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｂのゲート端子はゲート信号線１７ｂと接続されている。

ゲート信号線１７ｅおよびゲート信号線１７ｂは、ゲートドライバ回路１２ａおよびゲートドライバ回路１２ｂにより両側駆動されている。また、ゲート信号線１７ａは、ゲートドライバ回路１２ａおよびゲートドライバ回路１２ｂにより、リファレンス電圧（Ｖｒｅｆ＝ＶｐＨ）または、逆バイアス電圧（Ｖｎｖ＝ＶｐＬ）などの、複数種類に電圧が時間的に切り替えられて印加される。

以上のように、本実施の形態にかかるＥＬ表示装置は、ゲートドライバ回路１２ａおよび１２ｂに、オン・オフ電圧を出力する走査・バッファ回路２１ａ（２２）と、駆動用トランジスタのゲート端子などに供給する２種類の電圧（たとえば、リファレンス電圧Ｖｒｅｆ、逆バイアス電圧ＶｎＶ）を出力する走査・バッファ回路２１ｂとを有するものである。また、図２８で説明したように、ゲート電圧３値駆動の構成にすることにより、駆動用トランジスタのゲート端子などに供給する３種類の電圧（たとえば、リファレンス電圧Ｖｒｅｆ、逆バイアス電圧ＶｎＶ、オーバーロード電圧Ｖｏｖｄ）を供給するものである。

以上の事項は、他の実施の形態にも適用してもよい。また、他の実施の形態と組み合わせてもよい。

次に、ＥＬ表示装置の他の実施の形態について、図３６を用いて説明する。図３６は、画素１６を構成するトランジスタが３個の例である。図３６にかかるＥＬ表示装置では、画素１６には、３本のゲート信号線（１７ａ、１７ｅ、１７ｂ）が形成されている。

ゲート信号線１７ｅ、１７ａ、１７ｂに対し、ゲートドライバ回路１２ａおよび１２ｂが配置されている。

したがって、ゲート信号線１７ａ、１７ｂ、１７ｅは、ゲートドライバ回路１２ａおよび１２ｂにより、両側駆動が実施される。また、ゲート信号線１７ｂは、ゲート電圧３値駆動が実施される。なお、ゲート信号線１７ｅはゲート電圧２値駆動が実施される。ゲート信号線１７ａは、ゲートドライバ回路１２ａにより、スイッチ用トランジスタ１１ｅにリファレンス電圧（Ｖｒｅｆ）または逆バイアス電圧（Ｖｎｖ）が供給される。

次に、ＥＬ表示装置の他の実施の形態について、図３７を用いて説明する。図３７にかかるＥＬ表示装置は、図２９で説明した構成の変形例である。

詳細には、図３７に示すように、ゲートドライバ回路（ゲートドライバＩＣ）１２には、５つの走査・バッファ回路２１（２１ａ（２２）、２１ｂ、２１ｃ、２１ｄ、２１ｅ）が形成されている。走査・バッファ回路２１ａは、ＶｐＨ、ＶｐＬ電圧が供給され、ゲート信号線１７ａに、クロックＣｌｋ信号または、１画素行選択信号に同期して、ＶｐＨ電圧またはＶｐＬ電圧を出力する。

走査・バッファ回路２１ｄ、２１ｅ、２１ｂ、２１ｃは、共通のＶｏｎ、Ｖｏｆｆ電圧が供給され、ゲート信号線１７ｄ、１７ｅ、１７ｂ、１７ｃに、クロックＣｌｋ信号または、１画素行選択信号に同期して、Ｖｏｎ電圧またはＶｏｆｆ電圧を出力する。

以上のように、走査・バッファ回路２１に共通のＶｏｎ電圧、Ｖｏｆｆ電圧を供給するように構成することにより、ゲートドライバ回路１２の端子数を削減でき、また、ＣＯＦ３４のＣＯＦ配線２２１を削減できる。

画素１６にスイッチ用トランジスタ１１ｅを形成し、スイッチ用トランジスタ１１ｅの一端子を駆動用トランジスタ１１ａに接続をする。また、スイッチ用トランジスタ１１ｅの他の端子を、ゲート信号線１７ａに接続をする。ゲート信号線１７ｅには、ゲートドライバ回路１２の走査・バッファ回路２１ａから、リファレンス電圧ＶｐＨまたは、逆バイアス電圧ＶｐＬを供給する。リファレンス電圧ＶｐＨを使用することにより、駆動用トランジスタ１１ａのオフセットキャンセル動作をさせることにより、良好な階調表示を実現できる。また、表示期間以外の期間に、スイッチ用トランジスタ１１ｅを介して駆動用トランジスタ１１ａのゲート端子に、逆バイアス電圧（Ｖｎｖ）を印加する。逆バイアス電圧（Ｖｎｖ）を駆動用トランジスタに印加することにより、駆動用トランジスタの立ち上り電圧（ＶＴ電圧）が変動することを抑制できる。

本実施の形態では、主として、画素１６に映像信号電圧を印加する方式（プログラム電圧方式）を例示して説明した。しかし、本実施の形態は、これに限定するものではない。画素１６に映像信号電流を印加する方式（プログラム電流方式）であってもよい。また、ＰＷＭ駆動のように、画素１６を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。

一例として、ＰＷＭ駆動とは、所定の電圧値をスイッチ用トランジスタ１１ｂで画素１６に印加し、階調に対応するビット数を、スイッチ用トランジスタ１１ｄをオン・オフさせて、階調表示する方式が例示される。

また、スイッチ用トランジスタ１１ｄをオン・オフ制御し、表示画面２４に帯状の黒表示（非表示）を発生させ、表示画面２４に流れる電流量を制御する。

また、表示画面２４に流れる電流の大きさに基づいて、アノード電圧Ｖｄｄを可変できるように構成することもできる。表示画面２４に流れる電流が所定値よりも大きい場合は、アノード電圧Ｖｄｄを低下させてパネルの消費電力を抑制する。表示画面２４に流れる電流が所定値よりも小さい場合は、アノード電圧Ｖｄｄを高くあるいは、所定の電圧を保持させて各画素１６のＥＬ素子１５に規定の電流を流れるように制御する。

本実施の形態に係るＥＬ表示装置では、画素１６位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルターを形成することができる。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示画面２４にＲ、Ｇ、Ｂ、Ｗ画素をマトリックス状に配置する。

画素はＲＧＢの３画素で正方形の形状となるように作製することができる。したがって、Ｒ、Ｇ、Ｂの各画素は縦長の画素形状となる。したがって、レーザー照射スポットを縦長にしてアニールすることにより、１画素内ではトランジスタの特性バラツキが発生しないようにすることができる。

なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢのＥＬ素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢのＥＬ素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。

また、必要に応じて、白（Ｗ）の画素を形成する。つまり、画素は、Ｒ、Ｇ、Ｂ、Ｗから構成される。Ｒ、Ｇ、Ｂ、Ｗに構成することにより、高輝度化が可能となる。また、Ｒ、Ｇ、Ｂ、Ｇとする構成も例示される。

本実施の形態にかかるＥＬ表示装置では、ＲＧＢの３原色に加えて、Ｗ（白）の画素１６Ｗを有することもできる。画素１６Ｗを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。

表示装置のカラー化は、マスク蒸着により行うが、ＥＬ表示装置はこれに限定するものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。

なお、表示装置の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。

以上の実施の形態は、他の実施の形態にも適用してもよい。また、他の実施の形態と組み合わせてもよい。

また、上記した実施の形態の各々の図で述べたＥＬ表示装置の構成（一部でもよい）を、様々な電子機器に適用してもよい。具体的には、電子機器の表示部に適用することができる。

そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

図３８は、実施の形態に係るＥＬ表示装置を用いたディスプレイの概観図である。図３８に示されたディスプレイは、筐体３７２と、保持台３７３と、本開示のＥＬ表示装置（ＥＬ表示パネル）３７１とを含む。図３８に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図３８に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。

図３９は、実施の形態に係るＥＬ表示装置を用いたカメラの概観図である。図３９に示されたカメラは、シャッター３８１と、ビューファインダ３８２と、カーソル３８３とを含む。図３９に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図３９示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。

図４０は、実施の形態に係るＥＬ表示装置を用いたコンピュータの概観図である。図４０に示されたコンピュータは、キーボード３９１と、タッチパッド３９２とを含む。図４０に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図４０に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。

かかる電子機器の表示部に、上記実施の形態で説明したＥＬ表示装置（表示パネル）もしくは駆動方式を用いた構成とすることで、上述の図３８、図３９、図４０の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。

上記実施の形態およびその変形例は、他の実施の形態と適宜組み合わせて実施することが可能である。

たとえば、図４０のノート型パーソナルコンピュータのＥＬ表示装置３７１として、本実施の形態で図示し説明したＥＬ表示装置（表示パネル）を採用してもよい。また、本実施の形態で図示し説明したＥＬ表示装置（表示パネル）により情報機器を構成してもよい。

なお、上記実施の形態において、ＥＬ表示装置として説明をした。しかし、本明細書に記載した技術的思想は、ＥＬ表示装置だけでなく、他の表示装置に適用してもよい。

本明細書で記載した事項は、ＥＬ素子を用いたＥＬ表示装置のみに限定されるものではない。たとえば、液晶表示デバイス、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、ＳＥＤ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などの他のディスプレイに適用してもよい。

本実施の形態に係るＥＬ表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示にかかるＥＬ表示装置は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。

１１ａ 駆動用トランジスタ
１１ｂ、１１ｃ、１１ｄ、１１ｅ スイッチ用トランジスタ
１２、１２ａ、１２ｂ ゲートドライバ回路
１４ ソースドライバ回路
１５ ＥＬ素子
１６ 画素
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ ゲート信号線
１８ ソース信号線
１９、１９ａ、１９ｂ コンデンサ
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ 走査・バッファ回路
２２ 電圧出力回路
２３ 電圧信号線
２４ 表示画面
３１ ゲートドライバＩＣ（ゲートドライバ回路）
３２ ソースドライバＩＣ（ソースドライバ回路）
３４ ＣＯＦ
３５ ゲートＰＣＢ
３６ ソースＰＣＢ
１６１、１６１ａ、１６１ｂ 走査回路（シフトレジスタ回路）
１６２ バッファ回路
１６３ａ、１６３ｂ、１６３ｃ トランジスタ
１６４ Ｄフィリップフロップ
１６５ 遅延回路
２１１ 切り替え回路
２２１ ＣＯＦ配線
２２２、２２２ａ 接続端子
２４１ 出力制御回路
２４３ ＩＣ端子
３７１ 表示パネル（ＥＬ表示装置）
３７２ 筐体
３７３ 保持台
３８１ シャッター
３８２ ビューファインダ
３８３ カーソル
３９１ キーボード
３９２ タッチパッド

Claims (6)

1. 複数の画素がマトリックス状に配置された表示画面を有するＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置であって、
   前記複数の画素のそれぞれは、
   ＥＬ素子と、
   前記ＥＬ素子に電流を供給する駆動用トランジスタと、
   ソース端子またはドレイン端子のうちの一方が前記駆動用トランジスタのゲート端子に接続されたスイッチ用トランジスタとを有し、
   前記ＥＬ表示装置は、さらに、
   前記複数の画素に印加する映像信号を出力するソースドライバ回路と、
   前記ソースドライバ回路が出力する前記映像信号を前記駆動用トランジスタのゲート端子に伝達するソース信号線と、
   前記スイッチ用トランジスタに制御信号を供給するゲートドライバ回路とを有し、
   前記ゲートドライバ回路から前記スイッチ用トランジスタの前記ソース端子またはドレイン端子のうちの他方に電圧を供給する第１のゲート信号線と、
   前記ゲートドライバ回路から前記スイッチ用トランジスタの前記ゲート端子に前記制御信号を供給する第２のゲート信号線と、を備え、
   前記第２のゲート信号線には、前記スイッチ用トランジスタを動作状態にするオン電圧、または、前記スイッチ用トランジスタを非動作状態にするオフ電圧が前記ゲートドライバ回路から印加され、
   前記第１のゲート信号線には、第１の電圧または第２の電圧が前記ゲートドライバ回路から印加され、
   前記スイッチ用トランジスタがオン状態の時に前記第１の電圧が前記駆動用トランジスタのゲート端子に印加された第１の状態と、前記スイッチ用トランジスタがオン状態の時に前記第２の電圧が前記駆動用トランジスタのゲート端子に印加された第２の状態とを有する
   ＥＬ表示装置。
2. 前記第１の電圧は正の電圧であり、前記第２の電圧は負の電圧である
   請求項１に記載のＥＬ表示装置。
3. 前記ゲートドライバ回路は、前記第１の状態と前記第２の状態との間に、前記第１の電圧および前記第２の電圧のいずれも出力しないで前記第１のゲート信号線をハイインピーダンス状態とする
   請求項１または２に記載のＥＬ表示装置。
4. 複数の画素がマトリックス状に配置された表示画面を有するＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置の駆動方法であって、
   前記ＥＬ表示装置は、
   ＥＬ素子と、前記ＥＬ素子に電流を供給する駆動用トランジスタと、前記駆動用トランジスタを動作状態又は非動作状態にするスイッチ用トランジスタと、を有する画素と、
   前記スイッチ用トランジスタに電圧および制御信号を供給するゲートドライバ回路と、
   前記ゲートドライバ回路から前記スイッチ用トランジスタに前記電圧を供給する第１のゲート信号線と、
   前記ゲートドライバ回路から前記スイッチ用トランジスタに、前記スイッチ用トランジスタを動作状態または非動作状態にするための前記制御信号を供給する第２のゲート信号線とを備え、
   前記スイッチ用トランジスタが動作状態の時に、前記ゲートドライバ回路から前記駆動用トランジスタのゲート端子に第１の電圧を印加して第１の状態とするステップと、
   前記スイッチ用トランジスタが動作状態の時に、前記ゲートドライバ回路から前記駆動用トランジスタのゲート端子に第２の電圧を印加して第２の状態とするステップとを含む
   ＥＬ表示装置の駆動方法。
5. 前記ゲートドライバ回路は、前記第１の電圧として正の電圧、前記第２の電圧として負の電圧を出力する
   請求項４に記載のＥＬ表示装置の駆動方法。
6. 前記ゲートドライバ回路は、前記第１の状態とするステップと前記第２の状態とするステップとの間に、前記第１の電圧および前記第２の電圧のいずれも出力しないで前記第１のゲート信号線をハイインピーダンス状態とするステップを含む
   請求項４または５に記載のＥＬ表示装置の駆動方法。
   

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