JPWO2014080874A1 - 複合基板の製造方法及び複合基板 - Google Patents

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Abstract

半導体基板１と支持基板３とを貼り合わせた後、上記半導体基板１を薄化して、支持基板３上に半導体層６を有する複合基板８を得る複合基板の製造方法であって、支持基板３の貼り合わせを行う面に、ポリシラザンを含有する塗膜４ａを形成し、該塗膜４ａを６００℃以上１２００℃以下に加熱する焼成処理を行ってケイ素含有絶縁膜４を形成し、その後に上記半導体基板１と支持基板３とを該絶縁膜４を介して貼り合わせることにより、支持基板の面粗さや欠陥による貼り合わせ不良を抑制し、簡便に複合基板を得る。

Description

本発明は、絶縁膜を介した支持基板と半導体基板との貼り合わせ法を用いた複合基板の製造方法及び該製造方法により得られる複合基板に関する。
ＧａＮ等のＩＩＩ−Ｖ族半導体やＳｉＣ等のワイドギャップ半導体は、材料自身の物性によって発光素子や高耐圧デバイス、ＲＦデバイスへの適用が検討されているが、実用化にあたり、これら半導体中に存在する欠陥が問題となっている。材料中の欠陥を少なくするためには、ヘテロエピ等によって薄膜を成長させるよりは、単結晶のバルク材料を使用する方が、欠陥数の面においては有利である。しかし、これらの単結晶材料は高価であることから、例えばシリコン・オン・インシュレータ（ＳＯＩ）やシリコン・オン・サファイア（ＳＯＳ）の製造で採用されているように、水素や希ガスのイオンを注入したシリコンウェハ（Ｓｉウェハ）とシリコンウェハやサファイアウェハの支持基板とを貼り合わせて接合した後、熱処理することによってＳｉウェハのイオン注入領域で脆化させた後、熱や機械的手段によってイオン注入領域で剥離させてＳｉ薄膜を支持基板に転写するイオン注入剥離法による製造方法によれば、転写後のウェハの再利用によるコスト低減が期待できる。
しかしながら、このＳＯＩやＳＯＳの貼り合わせにおいては、シリコンウェハやサファイアウェハ表面が平滑であるために問題は無いが、例えばＧａＮウェハやＳｉＣウェハの表面を貼り合わせ可能なレベルにまで平滑化することは非常に困難であり、平滑化にコストがかかる。また、ＧａＮウェハやＳｉＣウェハの貼り合わせに限らず、例えば多結晶材料又は多結晶材料を適当な基板表面に成膜した基板と、それらとは別種の基板とを貼り合わせる場合には、多結晶材料表面の凹凸が大きいため、そのままでは貼り合わせを行うことができない。
そのため、平滑でない凹凸のある材料基板を上記貼り合わせに用いるために、ＳｉＯ2やアモルファスＳｉ等の非晶質材料を基板表面に成膜し、成膜した面を化学機械研磨（ＣＭＰ）等により直接接合が可能なレベルまで平滑化することが検討されている（O. Moutanabbir et al., Journal of Electronic Materials 39(5), 482-488(2010)（非特許文献１））。しかしながら、ＳｉＯ2やアモルファスＳｉの成膜には、一般にＰＥＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）等の気相成長法が用いられているが、成膜のために高価な装置を使用しており、コストがかかる問題点がある。また、成膜した後の表面粗さが大きいため、貼り合わせを行う前に必ず研磨処理を行う必要があり、更にプロセスが増える問題点がある。
コストを要せず成膜する手法として、表面が粗い面又は凹凸のある面にスピン・オン・グラス（ＳＯＧ）層を設ける方法が考えられる。スピン・オン・グラスとしては、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）や水ガラス等を挙げることができるが、これらはＢ、Ｐ、Ｎａ等の不純物を含有しているため、ＳＯＩやＳＯＳ、あるいはＳｉＣやＧａＮ等を用いた電子デバイス用途の接合層として用いることは難しい。
不純物を含まないＳＯＧ層の候補として、ポリシラザンの溶液を塗布し、熱処理（焼成処理）することによってＳｉＯ2に転化する方法が挙げられる。ポリシラザンからＳｉＯ2に転化した膜は不純物が少なく、また凹凸パターンへの埋め込み性が良いことから、例えばデバイスの層間絶縁膜への適用（特開２００５−４５２３０号公報（特許文献１））や有機ＴＦＴのゲート絶縁層への適用（国際公開第２００６／０１９１５７号（特許文献２））が検討されている。しかしながら、これらの用途では最高でも４５０℃程度の低温でＳｉＯ2膜を形成しており、電子デバイスの接合層として用いた場合の膜中に含まれるＳｉＯ2以外の成分や官能基の影響が懸念される。
ポリシラザン焼成膜を基板の貼り合わせに用いた例としては、凹凸パターンのある面にポリシラザンをスリットコートして焼成してＳｉＯ2化し、Ｓｉウェハと貼り合わせた例がある（特許第４７２８０３０号公報（特許文献３））。この例では、高さ５００ｎｍの段差を持つ基板を用いて貼り合わせを行う際に、この基板にスリットコートした後、３５０℃加熱でＳｉＯ2に転化させ、ＣＭＰで平滑化した後に、水素イオンをインプラしたＳｉ基板との貼り合わせを行い、イオン注入領域における剥離によってＳｉ薄膜を転写して所望のウェハ構造を形成している。即ち、平滑化のための研磨処理を必須の工程としていた。
以上のように、表面粗さが大きい基板面に平滑な接合層を設ける手段として、アモルファス材料をＣＶＤ法で形成した例はあるが、成膜には高価な装置を必要とし、成膜後には平滑化のための研磨を行う必要もあることからコストがかかる問題点があった。また、ＣＶＤ法以外の簡便な手法、例えばＳＯＧを半導体デバイス層の接合面に用いた検討はほとんどなされていない。ＳＯＧとしてポリシラザンを用いる方法は、低温でＳｉＯ2化する用途での検討がほとんどであり、例えばＳＯＩの埋め込み酸化膜層となる接合面への適用はほとんど検討されていない。更に、貼り合わせ面の段差を解消する手段としてポリシラザンを塗布しＳｉＯ2転化した例はあるが、研磨をした後に貼り合わせを行っているため、ＳｉＯ2膜が貼り合わせ面の粗さを小さくし、研磨を必要とせずに貼り合わせができるか、形成したＳｉＯ2膜が絶縁膜として電子デバイス接合面に使用できる膜質レベルであるか等の検討は行われていない。
特開２００５−４５２３０号公報 国際公開第２００６／０１９１５７号 特許第４７２８０３０号公報
O. Moutanabbir et al., Journal of Electronic Materials 39(5), 482-488(2010)
本発明は、上記事情に鑑みなされたもので、支持基板の面粗さや欠陥による貼り合わせ不良を抑制し、簡便に複合基板が得られる複合基板の製造方法及び複合基板を提供することを目的とする。
本発明者らは、上記課題を解決するために鋭意検討した結果、ポリシラザンを含む塗膜を形成し、酸素を含む雰囲気下で加熱温度６００℃以上１２００℃以下の焼成処理を行うことにより、シリコン熱酸化膜と同程度の絶縁耐圧を有するＳｉＯ2絶縁膜（ＳＯＧ）が得られることを見出した。また、ポリシラザンを用いたＳｉＯ2膜は、段差埋め込み性など平滑化に優れているため、上記温度で転化したＳｉＯ2膜を用いることにより、表面を研磨することなく、焼成処理時の厚さのままで貼り合わせることが可能であり、ＣＶＤ法に比べて簡素な方法で絶縁性に優れ、研磨を必要とせず接合することが可能であることを見出した。また、焼成処理の雰囲気として、窒素を含む不活性雰囲気又は真空下とすることでＳｉＮ絶縁膜を形成することができ、この場合も絶縁膜の研磨をすることなく、焼成処理時の厚さのままで貼り合わせが可能であることを確認した。本発明者らは、これらの知見を基に鋭意検討を行い、本発明を成すに至った。
即ち、本発明は、下記の複合基板の製造方法及び複合基板を提供する。
〔１〕 半導体基板と支持基板とを貼り合わせた後、上記半導体基板を薄化して、支持基板上に半導体層を有する複合基板を得る複合基板の製造方法であって、上記半導体基板と支持基板の貼り合わせを行う面の少なくともいずれかに、ポリシラザンを含有する塗膜を形成し、該塗膜を６００℃以上１２００℃以下に加熱する焼成処理を行ってケイ素含有絶縁膜を形成し、その後に上記半導体基板と支持基板とを該絶縁膜を介して貼り合わせることを特徴とする複合基板の製造方法。
〔２〕 上記ポリシラザンがパーヒドロポリシラザンである〔１〕記載の複合基板の製造方法。
〔３〕 上記焼成処理が、酸素及び／又は水蒸気を含む雰囲気下で行われる〔１〕又は〔２〕記載の複合基板の製造方法。
〔４〕 上記焼成処理が、窒素を含む不活性雰囲気下又は減圧下で行われる〔１〕又は〔２〕記載の複合基板の製造方法。
〔５〕 上記絶縁膜を焼成処理時の厚さのままとして、上記半導体基板と支持基板の貼り合わせを行う〔１〕〜〔４〕のいずれかに記載の複合基板の製造方法。
〔６〕 上記半導体基板の表面からイオンを注入してイオン注入領域を形成すると共に、上記支持基板の貼り合わせを行う面に上記ケイ素含有絶縁膜を形成し、上記半導体基板のイオン注入した表面と支持基板の表面とを該絶縁膜を介して貼り合わせた後、上記イオン注入領域で半導体基板を剥離させて支持基板上に半導体層を形成する〔１〕〜〔５〕のいずれかに記載の複合基板の製造方法。
〔７〕 〔１〕〜〔６〕のいずれかに記載の複合基板の製造方法により製造されてなる複合基板。
本発明によれば、ポリシラザンを含有する塗膜を形成することにより簡易的に絶縁特性が良好で貼り合わせ可能な絶縁膜を形成でき、支持基板上に絶縁膜と半導体層が積層された電子デバイス用途に好適な複合基板を製造することができる。また、表面が粗い基板であっても絶縁膜によってその表面の粗さを低減でき、絶縁膜について研磨処理等を行うことなく焼成処理時の厚さのままで貼り合わせることが可能である。
本発明に係る複合基板の製造方法における製造工程の一例を示す概略図であり、（ａ）はイオン注入された半導体基板の断面図、（ｂ）はパーヒドロポリシラザンを含む塗膜を形成した支持基板の断面図、（ｃ）は焼成処理により絶縁膜を形成した支持基板の断面図、（ｄ）は半導体基板と支持基板を貼り合わせた状態を示す断面図、（ｅ）はイオン注入領域で半導体基板を剥離させた状態を示す断面図、（ｆ）は複合基板の断面図である。 実施例１〜３、比較例１における支持基板上のＳｉＯ2膜の赤外吸収スペクトル分析結果を示す図である。 ウェハ上の絶縁耐性評価を行う位置を示す正面図である。 実施例１の絶縁耐性の評価結果を示す図である。 比較例１の絶縁耐性の評価結果を示す図である。 比較例２の絶縁耐性の評価結果を示す図である。
以下、本発明に係る複合基板の製造方法を図１に基づき、ＳＯＩ基板の製造を例に取り、説明するが、本発明はこれに限定されるものではない。
本発明に係る複合基板の製造方法は、図１に示すように、半導体基板への水素イオン（希ガスイオン）注入工程（工程１）、絶縁膜形成工程（工程２）、半導体基板及び／又は支持基板の表面活性化処理工程（工程３）、半導体基板と支持基板の貼り合わせ工程（工程４）、剥離処理工程（工程５）、ダメージ層除去工程（工程６）の順に処理を行うものである。
（工程１：半導体基板への水素イオン（希ガスイオン）注入工程）
まず、半導体基板１の表面から水素イオン又は希ガス（即ち、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ラドン）イオンを注入し、基板中にイオン注入領域２を形成する（図１（ａ））。
なお、ここでは転写により半導体層を形成するための基板（半導体基板）としてシリコン基板を用いた例を示すが、本発明はこれに限定されず、半導体基板として、シリコン−ゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ゲルマニウム（Ｇｅ）、窒化ガリウム（ＧａＮ）、酸化亜鉛（ＺｎＯ）、ガリウム砒素（ＧａＡｓ）からなる群から選ばれるいずれかの材料からなるものを用いることができる。あるいは、ＳＯＩ基板のように単結晶半導体層を貼り合わせ面に持つ基板を用いることができる。
ここで、半導体基板１である単結晶シリコン基板（以下、シリコン基板ともいう）としては、特に限定されないが、例えばチョクラルスキー（ＣＺ）法により育成された単結晶をスライスして得られたもので、例えば直径が１００〜３００ｍｍ、導電型がＰ型又はＮ型、抵抗率が１０Ω・ｃｍ程度のものが挙げられる。
イオン注入領域２の形成方法は、特に限定されず、例えば、半導体基板１の表面から所望の深さにイオン注入領域２を形成できるような注入エネルギーで、所定の線量の水素イオン又は希ガスイオンを注入する。このときの条件として、例えば注入エネルギーは５０〜１００ｋｅＶ、注入線量は２×１０16〜５×１０17／ｃｍ2とできる。注入される水素イオンとしては、２×１０16〜５×１０17（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素イオン（Ｈ+）、又は１×１０16〜２．５×１０17（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素分子イオン（Ｈ2 +）が好ましい。特に好ましくは、６×１０16〜３×１０17（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素イオン（Ｈ+）、又は３×１０16〜１．５×１０17（ａｔｏｍｓ／ｃｍ2）のドーズ量の水素分子イオン（Ｈ2 +）である。
イオン注入された基板表面からイオン注入領域２までの深さ（即ち、イオン打ち込み深さ）は、支持基板３上に設ける半導体層（シリコン薄膜）の所望の厚さに対応するものであるが、好ましくは３００〜５００ｎｍ、更に好ましくは４００ｎｍ程度である。また、イオン注入領域２の厚さ（即ち、イオン分布厚さ）は、機械衝撃等によって容易に剥離できる厚さが良く、好ましくは２００〜４００ｎｍ、更に好ましくは３００ｎｍ程度である。
（工程２：絶縁膜形成工程）
次に、後述する半導体基板１と支持基板３との貼り合わせを行う面のいずれか又は両方にケイ素含有絶縁膜４を形成する。ここでは、支持基板３の貼り合わせ面に絶縁膜４を形成する場合について説明する（図１（ｂ）、（ｃ））。
まず支持基板３上に、ポリシラザンを含む塗膜４ａを形成する（図１（ｂ））。
支持基板３としては、シリコン、サファイア、ＳｉＣ、ＧａＡｓ、ＧａＮ、ＺｎＯ等の単結晶基板、合成石英や多成分ガラス等のアモルファス基板、またｐ−Ｓｉ、ＳｉＣ、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＡｌＮ等の多結晶基板を用いることができる。
ポリシラザンを含む塗膜４ａを形成するために用いる塗布組成物は、ポリシラザンと溶媒を含むものとする。
ポリシラザンとしては、一般式 −（ＳｉＨ2ＮＨ）n− で表されるパーヒドロポリシラザンが、転化後の絶縁膜中に残存する不純物が少ないことから好ましい。なお、パーヒドロポリシラザンは、―（ＳｉＨ2ＮＨ）−を基本ユニットとし、その側鎖すべてが水素であり有機溶剤に可溶な無機ポリマーである。
また、溶媒としては、パーヒドロポリシラザンと混ぜて反応しない溶媒であればよく、トルエン、キシレン、ジブチルエーテル、ジエチルエーテル、ＴＨＦ（ｔｅｔｒａｈｙｄｒｏｆｕｒａｎ）、ＰＧＭＥ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ ｍｅｔｈｏｘｙ ｅｔｈｅｒ）、ＰＧＭＥＡ（ｐｒｏｐｙｌｅｎｅ ｇｌｙｃｏｌ ｅｔｈｅｒ ｍｏｎｏｍｅｔｈｙｌ ａｃｅｔａｔｅ）、ヘキサンのような芳香族溶媒、脂肪族溶媒、エーテル系溶媒を用いることができる。
溶媒中のポリシラザンの濃度は１〜３０質量％が好ましく、３〜２０質量％がより好ましい。１質量％未満では塗布後の膜厚が薄くなり、支持基板３の表面粗さを改善する効果が不足するおそれがあり、３０質量％を超えると溶液の安定性が低下する場合がある。
上記塗布組成物の塗布方法としては、スプレーコート、スピンコート、ディップコート、ロールコート、スクリーン印刷、スリットコートなど公知の方法を使用することができる。
塗布する厚さは、塗布をする基板表面の粗さや段差の程度、半導体デバイスとして要求される埋め込み層の厚さによって決まるが、焼成後の絶縁膜４としての厚さが１０ｎｍ〜１０μｍとなる程度の厚さが好ましい。１回の塗布で形成されない場合は、塗布を繰り返し積層してもよい。
塗布後は溶媒を除去するため、５０〜２００℃程度で１分〜２時間乾燥され、塗膜４ａとなる。
次に、塗膜４ａを６００℃以上１２００℃以下で加熱する焼成処理を行い、塗膜４ａのポリシラザンをＳｉＯ2又はＳｉＮに転化させて絶縁膜４とする（図１（ｃ））。
ポリシラザンをＳｉＯ2に転化する場合は、酸素及び／又は水蒸気を含む雰囲気下で６００℃以上１２００℃以下の加熱温度、好ましくは８００℃以上１０００℃以下の加熱温度で焼成処理を行う。加熱温度６００℃未満では、例えば４５０℃で処理すると、ポリシラザン骨格はシロキサン骨格に転化されるが、シラノール基が残存しており、シリコンの熱酸化膜に比べて絶縁耐性としてリーク電流が高くなる。また、加熱温度が高いほど、絶縁膜４の表面粗さが改善される傾向にあるが、１２００℃超ではＳｉＯ2が分解してしまう。
ポリシラザンをＳｉＮに転化する場合は、窒素を含む不活性雰囲気又は減圧真空下で６００℃以上１２００℃以下の加熱温度、好ましくは減圧真空下８００℃以上１０００℃以下の加熱温度で焼成処理を行う。加熱温度６００℃未満では、ＳｉＮへの転化は進行しない。また、加熱温度が高いほど、絶縁膜４の表面粗さが改善される傾向にあるが、１２００℃超ではＳｉＮが分解してしまう。
焼成処理時間は、好ましくは１０秒〜１２時間、より好ましくは１分〜１時間である。処理時間が１０秒より短いと、ポリシラザンからの転化反応が不十分となるおそれがあり、１２時間より長いと焼成処理コストの増加となる場合がある。
以上の焼成処理により、支持基板３の貼り合わせを行う面に絶縁膜４を形成することができる（図１（ｃ））。
絶縁膜４の厚さは１０ｎｍ〜１０μｍが好ましく、２０ｎｍ〜５μｍがより好ましい。厚さ１０ｎｍ未満では、支持基板３の表面粗さ改善効果が不十分となるおそれがあり、１０μｍ超では半導体デバイスにおける埋め込み層として不適となる場合がある。
この絶縁膜４は、従来のシリコン熱酸化膜と同程度の絶縁耐性を有する。またこれにより、絶縁膜４表面を研磨することなく、焼成処理時の厚さのままで貼り合わせが可能な程度に平滑な表面となる。特に、支持基板３がＧａＮウェハ、ＳｉＣウェハ、あるいは多結晶材料からなり、そのままでは次工程の貼り合わせが困難な程度に表面が粗いものであっても、この絶縁膜４を形成することにより、その表面粗さは改善され、絶縁膜４表面を研磨することなく、焼成処理時の厚さのままで貼り合わせが可能な程度に平滑な表面となる。なお、焼成処理時の厚さのままの絶縁膜４とは、研磨やエッチング等の表面の粗さを変化させる処理を行わないという意味であり、後述する表面活性化処理は許容される。
この場合、焼成処理時の厚さのままの絶縁膜４の表面粗さＲｍｓが１．０ｎｍ以下であることが好ましく、０．８ｎｍ以下がより好ましい。この表面粗さＲｍｓが１．０ｎｍ超となると、半導体基板１との貼り合わせができなくなるおそれがある。
なお、Ｒｍｓ（Ｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ）とは、基準長さにおける断面プロファイルの算術平均値に対する偏差の２乗値の平均に対する平方根として得られる２乗平均平方根粗さであり、ＪＩＳ Ｂ０６０１：２０１３に規定する二乗平均平方根粗さＲｑをいう（以下同じ）。
（工程３：半導体基板及び／又は支持基板の表面活性化処理工程）
貼り合わせの前に、半導体基板１のイオン注入された表面と、支持基板３上の絶縁膜４表面との双方もしくは片方に表面活性化処理を施す。
表面活性化処理は、基板表面に反応性の高い未結合手（ダングリングボンド）を露出させること、又はその未結合手にＯＨ基が付与されることで活性化を図るものであり、例えばプラズマ処理又はイオンビーム照射による処理により行われる。
プラズマで処理をする場合、例えば、真空チャンバ中に半導体基板１及び／又は支持基板３を載置し、プラズマ用ガスを導入した後、１００Ｗ程度の高周波プラズマに５〜１０秒程度さらし、表面をプラズマ処理する。プラズマ用ガスとしては、半導体基板１を処理する場合、表面を酸化する場合には酸素ガスのプラズマ、酸化しない場合には水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガス等を挙げることができる。支持基板３上の絶縁膜４を処理する場合は、水素ガス、アルゴンガス、又はこれらの混合ガスあるいは水素ガスとヘリウムガスの混合ガス等を用いる。この処理により、半導体基板１の表面の有機物が酸化して除去され、更に表面のＯＨ基が増加し、活性化する。また、支持基板３（絶縁膜４）の表面の不純物が除去され、活性化する。
また、イオンビーム照射による処理は、プラズマ処理で使用するガスを用いたイオンビームを半導体基板１及び／又は支持基板３（絶縁膜４）に照射して表面をスパッタする処理であり、表面の未結合手を露出させ、結合力を増すことが可能である。
（工程４：半導体基板と支持基板との貼り合わせ工程）
次に、支持基板１のイオン注入された表面と支持基板３の絶縁膜４の表面とを貼り合わせる（図１（ｄ））。このとき、１５０〜２００℃程度に加熱しながら貼り合わせるとよい。以下、この接合体を貼り合わせ基板５という。半導体基板１のイオン注入面と絶縁膜４の表面の少なくとも一方が活性化処理されていると、より強く接合できる。
貼り合わせ後に、貼り合わせ基板５に熱を加えて熱処理（第２の熱処理）を行う。この熱処理により、半導体基板１と支持基板との絶縁膜４を介した結合が強化される。このときの熱処理は、貼り合わせ基板５が半導体基板１と支持基板３の熱膨率の差の影響（熱応力）で破損しない温度を選択する。その熱処理温度は、好ましくは３００℃以下、より好ましくは１５０〜２５０℃、さらに好ましくは１５０〜２００℃である。また、熱処理の時間は、例えば１〜２４時間である。
（工程５：剥離処理工程）
次に、貼り合わせ基板５におけるイオン注入した部分に熱的エネルギー、機械的エネルギー又は光的エネルギーを付与して、イオン注入領域２に沿って剥離させ、半導体基板１の一部を半導体層６として支持基板３側に転写してウェハ７とする（図１（ｅ））。即ち、支持基板３に絶縁膜４を介して結合した半導体の薄膜を半導体基板１から剥離させて半導体層（シリコン層）６とする。なお、剥離は、イオン注入領域２に沿って貼り合わせ基板５の一端から他端に向かうへき開によるものが好ましい。
剥離処理として、例えば好ましくは２００℃以上、より好ましくは２５０〜３５０℃の加熱を行ってイオン注入した部分に熱的エネルギーをかけてイオン注入した部分に微少なバブル体を発生させることにより剥離を行う方法や、イオン注入した部分が上記熱処理により脆化されていることから、この脆化部分に例えば１ＭＰａ以上５ＭＰａ以下のウェハを破損させないような圧力を適宜選択し、ガスや液体等の流体のジェットを吹き付ける衝撃力のような機械的エネルギーを印加して剥離を行う方法、イオン注入した部分がアモルファス状態になることによりアモルファス部分に吸収される波長の光を照射し光エネルギーを吸収させてイオン注入界面から剥離を行う方法等から選ばれる１つの手法もしくは２つ以上の手法を組み合わせて剥離を行うとよい。
（工程６：イオン注入ダメージ層除去工程）
次に、ウェハ７の支持基板３上の半導体層６表層において、上記イオン注入によりダメージを受けて結晶欠陥を生じている層を除去する。
ここで、イオン注入ダメージ層の除去は、ウェットエッチング又はドライエッチングにより行うことが好ましい。ウェットエッチングとしては、例えばＫＯＨ溶液、ＮＨ4ＯＨ溶液、ＮａＯＨ溶液、ＣｓＯＨ溶液、アンモニア水（２８質量％）、過酸化水素水（３０〜３５質量％）、水（残部）からなるＳＣ−ｌ溶液、ＥＤＰ（エチレンジアミンピロカテコール）溶液、ＴＭＡＨ（４メチル水酸化アンモニウム）溶液、ヒドラジン溶液のうち、少なくとも１つのエッチング溶液を用いて行うとよい。また、ドライエッチングとしては、例えばフッ素系ガス中に支持基板３上の半導体層６を曝してエッチングする反応性ガスエッチングやプラズマによりフッ素系ガスをイオン化、ラジカル化して半導体層６をエッチングする反応性イオンエッチング等が挙げられる。
また、本工程において除去対象となる領域は、少なくとも結晶欠陥に拘る半導体層６のイオン注入ダメージ層全てであり、半導体層６表層の好ましくは１２０ｎｍ以上の厚さ分、より好ましくは１５０ｎｍ以上の厚さ分である。支持基板３上の半導体層６の厚さは、１００〜４００ｎｍとなる。
最後に、支持基板３上の半導体層６表面を鏡面仕上げする。具体的には、半導体層６に化学機械研磨（ＣＭＰ研磨）を施して鏡面に仕上げる。ここではシリコンウェハの平坦化等に用いられる従来公知のＣＭＰ研磨でよい。なお、このＣＭＰ研磨で上記イオン注入ダメージ層の除去を兼ねてもよい。
以上の工程を経て、支持基板３上に絶縁膜４と半導体層６が積層された電子デバイス用途に好適な複合基板８を製造することができる（図１（ｆ））。
なお、ここでは半導体基板１を薄化して半導体層６を得る方法として、イオン注入剥離法を用いたものを説明したが、これに限定されるものではなく、例えば研削、ラップ加工、研磨等の機械的手法やエッチング等の化学的手法、あるいはそれらの組み合わせた手法を用いて、半導体基板１を薄化してもよい。
以下に、実施例及び比較例を挙げて、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
［実施例１］
評価用サンプルの作製及び評価を次の手順で行った。
まず、パーヒドロポリシラザンからＳｉＯ2に転化した膜をＳｉウェハの支持基板上に形成した。詳しくは、溶媒ｎ−ジブチルエーテルにパーヒドロポリシラザンを２０質量％含む溶液（サンワ化学製トレスマイル、型番ＡＮＮ１２０−２０）２ｍＬを外径１５０ｍｍのＳｉウェハ上にスピンコートし、１５０℃で３分間加熱して溶媒を除去した。その後、大気中６００℃で３分間加熱する焼成処理を行い、塗膜をＳｉＯ2膜へ転化させた。焼成処理後の膜厚は２００ｎｍであった。このときの焼成処理前後の膜質の変化を赤外吸収スペクトルにより確認し、焼成処理後のＳｉＯ2膜形成面の表面粗さ（Ｒｍｓ）を原子間力顕微鏡（ＡＦＭ）により測定した。更に、瞬時絶縁破壊法（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）により、ウェハ面内１０点のＳｉＯ2膜の絶縁耐圧を評価した。
次に、上記支持基板のＳｉＯ2膜形成面と水素イオンをイオン注入したＳｉウェハのイオン注入面とを貼り合わせ、接合用の熱処理を行った。詳しくは、Ｓｉウェハに５７ｋｅＶ、ドーズ量６．０×１０16ａｔｏｍｓ／ｃｍ2で水素イオンを注入し、そのイオン注入面側、及び上記支持基板のＳｉＯ2膜形成面に対してイオンビーム活性化処理を行った後、両者を貼り合わせ、更に３００℃で１０時間の接合用の熱処理を行った。この３００℃加熱の熱処理後の接合界面における剥がれの有無やボイド発生の有無を超音波顕微鏡で観察して確認した。
次に、上記貼り合わせ基板についてイオン注入領域で剥離することによってＳｉ単結晶薄膜の支持基板への転写を行った。このＳｉ単結晶薄膜が転写された基板について、Ｎ2雰囲気下で１０００℃の加熱処理を行い、接合界面からの剥がれやボイド発生の有無を超音波顕微鏡で観察して確認した。
［実施例２］
実施例１において、焼成温度を８００℃に変更し、それ以外は実施例１と同様にして、Ｓｉ単結晶薄膜の支持基板への転写を行った。また、実施例１と同様の評価を行った。
［実施例３］
実施例１において、焼成温度を１０００℃に変更し、それ以外は実施例１と同様にして、Ｓｉ単結晶薄膜の支持基板への転写を行った。また、実施例１と同様の評価を行った。
［比較例１］
実施例１において、焼成温度を４５０℃に変更し、それ以外は実施例１と同様にして、Ｓｉ単結晶薄膜の支持基板への転写を行った。また、実施例１と同様の評価を行った。
［比較例２］
実施例１において、支持基板を酸素を含む雰囲気下において１０００℃加熱の熱酸化を行うことにより厚さ２００ｎｍのＳｉＯ2膜を形成したＳｉウェハとし、それ以外は実施例１と同様にして、Ｓｉ単結晶薄膜の支持基板への転写を行った。また、実施例１と同様の評価を行った。
＜熱処理温度による赤外吸収スペクトルの変化＞
図２に、実施例１〜３、比較例１における支持基板上のＳｉＯ2膜の赤外吸収スペクトル分析結果を示す。また、１５０℃乾燥後、焼成処理前のパーヒドロポリシラザン膜（塗布後）についての赤外吸収スペクトルも図２に示す。なお、赤外吸収スペクトルの測定は、フーリエ変換赤外分光分析装置（Ｓｐｅｃｔｒｕｍ Ｏｎｅ、パーキンエルマー社製）を用いて透過法で測定した。
図２に示すように、実施例１〜３及び比較例１と塗布後とを比較すると、４５０℃以上の焼成処理によって、Ｓｉ−Ｈ、Ｎ−Ｈ、Ｓｉ−Ｎに起因する吸収ピークが消滅し、Ｓｉ−Ｏに起因するピークが出現していることから、ＳｉＯ2への転化がなされていることがわかる。ただし、比較例１（焼成温度４５０℃）においては、波数３０００〜３８００ｃｍ-1においてＯＨ基による吸収が見られることから、塗膜のＳｉＯ2化は進んでいるが、シラノール基が存在していることがわかる。焼成温度を６００℃以上とするとシラノール基に起因するピークは見られなくなり、シラノールの縮合が進んでいるものと推測される。
＜絶縁耐圧の評価＞
実施例１、比較例１及び比較例２で作製したＳｉＯ2膜について、図３に示すように、ウェハ上の１〜１０で示す位置の１０点で、ＴＺＤＢ（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法により絶縁耐圧評価を行った。なお、ＴＺＤＢ法による測定は、ゲート面積を８ｍｍ2とし、１Ｖステップの電圧印加を行ってリーク電流を測定した。このとき、印加電圧をＳｉＯ2膜の膜厚で除したものを電界強度（ＭＶ／ｃｍ）とした。
その結果を図４〜図６に示す。図４は、実施例１（６００℃で焼成処理したＳｉＯ2膜）の評価結果、図５は、比較例１（４５０℃で焼成処理したＳｉＯ2膜）の評価結果、図６は、比較例２（熱酸化膜）の評価結果である。なお、図４〜図６の図中の数字は図３に示す評価位置に対応するものである。
図４に示すように、実施例１の焼成温度６００℃のシラノール基が縮合したＳｉＯ2膜では、比較例２の熱酸化膜（図６）と同様のＩ−Ｖ特性を示している。６００℃以上で焼成処理することによって膜中のシラノール基が縮合し、リーク電流が小さくなるものと推測される。一方、図５に示すように、比較例１の４５０℃で焼成したシラノール基が残存するＳｉＯ2膜では、絶縁破壊電界強度は実施例１（図４）や比較例２（図６）と同程度であるが、リーク電流値が他のものより高くなっている。
このように、パーヒドロポリシラザンを含む塗膜を６００℃以上で焼成処理することにより、膜中のシラノール基を縮合させ、ＳｉＯ2膜の膜質を熱酸化膜と同程度にすることができる。
＜接合性及び熱処理後の剥がれ・ボイド発生有無の確認＞
実施例１〜３及び比較例１、２において、ＳｉＯ2膜の表面粗さ測定結果、並びに支持基板とＳｉウェハとの貼り合わせ可否を調べた結果を表１に示す。
実施例１〜３及び比較例１のパーヒドロポリシラザンから得たＳｉＯ2膜の表面粗さＲｍｓは、比較例２に示す熱酸化膜の表面粗さＲｍｓに比べて若干大きな値を示した。そこで、支持基板のＳｉＯ2膜の表面研磨をすることなく、Ｓｉウェハとの貼り合わせが可能か否かを調べるため、水素イオンを注入したＳｉウェハを用い、貼り合わせ可否を調べた。詳しくは、貼り合わせたウェハを超音波顕微鏡によって観察し、貼り合わせ界面の気泡の有無を観察することにより貼り合わせ可否を判断した。その結果、実施例１〜３、比較例１の全てで貼り合わせが可能であった。
また、３００℃加熱の接合用の熱処理後で、剥離処理前の貼り合わせ基板について、接合界面における剥がれやボイド発生の有無を超音波顕微鏡で調べた。その結果、比較例１、即ち焼成温度４５０℃のＳｉＯ2膜については、接合界面で著しいボイドの発生が見られた。一方、実施例１〜３については接合界面に剥がれやボイドの発生は見られなかった。比較例１では、ＳｉＯ2膜中のシラノール基の縮合あるいは膜中の水分が接合用の熱処理によってガスとなり、接合界面に拡散したためにボイドが生成したものと思われる。
次に、イオン注入領域で剥離させてＳｉ膜を転写した後、１０００℃まで熱処理して接合界面に新たに剥がれやボイドの発生が生じるか確認したところ、６００℃以上でＳｉＯ2転化した膜（実施例１〜３）及び熱酸化膜（比較例２）について変化は見られなかった。
Figure 2014080874
［実施例４］
表面の粗い基板にポリシラザンを塗布、ＳｉＯ2転化することでＳｉウェハとの貼り合わせができるか確認を行った。基板として、直径２インチのＧａＮウェハを用いた。その表面粗さＲｍｓをＡＦＭで確認したところ、２．１４ｎｍであり、そのままで外径が２インチのイオン注入したＳｉウェハとの貼り合わせはできなかった。
ＧａＮウェハ表面に、ｎ−ジブチルエーテルにパーヒドロポリシラザンを５質量％含む溶液１ｍＬをスピンコートし、１５０℃で３分間加熱して溶媒を除去した。その後、大気中６００℃で３分間加熱する処理を行い、塗膜をＳｉＯ2膜へ転化させた。焼成処理後の膜厚は５０ｎｍ、ＡＦＭで確認した表面粗さＲｍｓは０．３９ｎｍであり、表面粗さが貼り合わせ可能なレベルにまで小さくなっていた。イオン注入したＳｉウェハとの貼り合わせ可否を調べたところ、界面のボイドは無く接合することができた。
［比較例３］
ＧａＮ表面の粗さ改善をパーヒドロポリシラザンのスピンコートでなく、ＰＥＣＶＤ法でＳｉＯ2を成膜して調べた。ＳｉＯ2膜の厚さは５０ｎｍとし、成膜後の表面粗さＲｍｓをＡＦＭで調べたところ１．３８ｎｍであり、ポリシラザンのＳｉＯ2転化膜に比べ大きかった。この表面粗さでＳｉウェハとの貼り合わせを試みたが、貼り合わせはできなかった。貼り合わせを可能とするためには、ＳｉＯ2成膜後に研磨をするプロセスがさらに必要となることを確認した。
以上より、パーヒドロポリシラザン膜を塗布し６００℃以上の温度でＳｉＯ2転化した膜は、転化後の研磨なし、即ち焼成処理時の厚さのままでも接合可能であることがわかった。６００℃以上で処理することで、接合後の加熱処理によって接合界面における剥がれやボイドの発生が無く、デバイス製造プロセスの最高温度付近の１０００℃程度の処理に対しても安定であることがわかった。また、６００℃以上の焼成処理によって、ＳｉＯ2膜の絶縁耐圧や電圧印加時のリーク電流も熱酸化膜と同程度であり、デバイスが形成される単結晶半導体薄膜直下の接合層として十分使用できることが確認された。
本実施例では、支持基板であるＳｉ基板上の塗布及びイオン注入したＳｉ基板との接合の例を示したが、表面粗さＲｍｓがＳｉウェハに比べ１桁高いＳｉＣやＧａＮ単結晶ウェハに対しても、パーヒドロポリシラザンを塗布し、６００℃以上の焼成処理によりＳｉＯ2絶縁膜に転化することで、表面の粗さを小さくし、剥がれやボイドの発生なしに接合することが可能である。この場合、ＣＶＤ法で成膜する方法と異なり、スピンコートなど簡易的に成膜でき、研磨をすることなく接合することが可能である。また、ＳｉＯ2膜に転化する温度をシラノール基が残存しない焼成温度とするので、絶縁特性が良好な接合層を得ることができる。
なお、これまで本発明を実施形態をもって説明してきたが、本発明はこの実施形態に限定されるものではなく、他の実施形態、追加、変更、削除等、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用効果を奏する限り、本発明の範囲に含まれるものである。
１ 半導体基板
２ イオン注入領域
３ 支持基板
４ 絶縁膜（シリコン酸化膜）
４ａ 塗膜
５ 貼り合わせ基板（接合体）
６ 半導体層
７ ウェハ
８ 複合基板

Claims (7)

  1. 半導体基板と支持基板とを貼り合わせた後、上記半導体基板を薄化して、支持基板上に半導体層を有する複合基板を得る複合基板の製造方法であって、上記半導体基板と支持基板の貼り合わせを行う面の少なくともいずれかに、ポリシラザンを含有する塗膜を形成し、該塗膜を６００℃以上１２００℃以下に加熱する焼成処理を行ってケイ素含有絶縁膜を形成し、その後に上記半導体基板と支持基板とを該絶縁膜を介して貼り合わせることを特徴とする複合基板の製造方法。
  2. 上記ポリシラザンがパーヒドロポリシラザンである請求項１記載の複合基板の製造方法。
  3. 上記焼成処理が、酸素及び／又は水蒸気を含む雰囲気下で行われる請求項１又は２記載の複合基板の製造方法。
  4. 上記焼成処理が、窒素を含む不活性雰囲気下又は減圧下で行われる請求項１又は２記載の複合基板の製造方法。
  5. 上記絶縁膜を焼成処理時の厚さのままとして、上記半導体基板と支持基板の貼り合わせを行う請求項１〜４のいずれか１項記載の複合基板の製造方法。
  6. 上記半導体基板の表面からイオンを注入してイオン注入領域を形成すると共に、上記支持基板の貼り合わせを行う面に上記ケイ素含有絶縁膜を形成し、上記半導体基板のイオン注入した表面と支持基板の表面とを該絶縁膜を介して貼り合わせた後、上記イオン注入領域で半導体基板を剥離させて支持基板上に半導体層を形成する請求項１〜５のいずれか１項記載の複合基板の製造方法。
  7. 請求項１〜６のいずれか１項記載の複合基板の製造方法により製造されてなる複合基板。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570542B2 (en) * 2014-04-01 2017-02-14 Infineon Technologies Ag Semiconductor device including a vertical edge termination structure and method of manufacturing
US20150364550A1 (en) 2014-06-16 2015-12-17 Infineon Technologies Ag Optimized layer for semiconductor
JP6313189B2 (ja) * 2014-11-04 2018-04-18 東芝メモリ株式会社 半導体装置の製造方法
SG11201704904WA (en) * 2014-12-22 2017-07-28 Shinetsu Chemical Co Composite substrate, method for forming nanocarbon film, and nanocarbon film
JP6524862B2 (ja) 2015-08-27 2019-06-05 株式会社Sumco Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP6572694B2 (ja) * 2015-09-11 2019-09-11 信越化学工業株式会社 ＳｉＣ複合基板の製造方法及び半導体基板の製造方法
DE102015121056A1 (de) 2015-12-03 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Bauelementen und Bauelement
TWI751127B (zh) * 2015-12-17 2022-01-01 日商信越化學工業股份有限公司 藍寶石複合基材與其製造方法
JP7002456B2 (ja) * 2016-03-07 2022-01-20 グローバルウェーハズ カンパニー リミテッド 低温流動性酸化物層を含む半導体オンインシュレータ構造およびその製造方法
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN108022934A (zh) * 2016-11-01 2018-05-11 沈阳硅基科技有限公司 一种薄膜的制备方法
KR102192462B1 (ko) * 2017-12-14 2020-12-17 삼성에스디아이 주식회사 실리카 막 형성용 조성물, 실리카 막, 및 전자소자
DE102019111377A1 (de) * 2018-05-28 2019-11-28 Infineon Technologies Ag Verfahren zum Verarbeiten eines Siliziumkarbid-Wafers und ein Siliziumkarbid-Halbleiterbauelement
JP7085000B2 (ja) * 2018-08-01 2022-06-15 京セラ株式会社 複合基板、圧電素子および複合基板の製造方法
CN109678106B (zh) * 2018-11-13 2020-10-30 中国科学院上海微系统与信息技术研究所 一种硅基异质集成4H-SiC外延薄膜结构的制备方法
US11232974B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method of metal-free SOI wafer
TWI727515B (zh) * 2018-11-30 2021-05-11 台灣積體電路製造股份有限公司 形成soi結構的方法
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN111489969A (zh) * 2019-01-29 2020-08-04 东莞新科技术研究开发有限公司 半导体硅片的热处理方法
JP6680378B2 (ja) * 2019-03-13 2020-04-15 株式会社Sumco Ｓｏｉウェーハ
CN111864054B (zh) * 2020-07-07 2021-12-24 中国科学院上海微系统与信息技术研究所 一种异质集成压电单晶薄膜衬底的表面优化方法
CN111883647B (zh) * 2020-07-23 2021-05-25 中国科学院上海微系统与信息技术研究所 一种压电薄膜的制备方法、压电薄膜及声表面波滤波器
JP2022191901A (ja) 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10194873A (ja) * 1996-12-27 1998-07-28 Tonen Corp 窒化珪素薄膜の形成方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2005116706A (ja) * 2003-10-06 2005-04-28 Tokyo Electron Ltd 熱処理方法及び熱処理装置
JP2006295037A (ja) * 2005-04-14 2006-10-26 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
WO2007029389A1 (ja) * 2005-09-05 2007-03-15 Sharp Kabushiki Kaisha 半導体装置及びその製造方法並びに表示装置
WO2008105101A1 (ja) * 2007-02-28 2008-09-04 Shin-Etsu Chemical Co., Ltd. 貼り合わせ基板の製造方法および貼り合わせ基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4728030Y1 (ja) 1967-08-03 1972-08-25
JPH08148559A (ja) * 1994-11-15 1996-06-07 Fujitsu Ltd 絶縁膜を有する半導体装置の製造方法
JP4185341B2 (ja) * 2002-09-25 2008-11-26 パイオニア株式会社 多層バリア膜構造、有機エレクトロルミネッセンス表示パネル及び製造方法
JP4018596B2 (ja) * 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
KR100499171B1 (ko) 2003-07-21 2005-07-01 삼성전자주식회사 스핀온글래스에 의한 산화실리콘막의 형성방법
KR20070043849A (ko) 2004-08-20 2007-04-25 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠 반도체 소자 및 그 제조방법
TWI389250B (zh) 2006-01-18 2013-03-11 Az Electronic Mat Ip Japan Kk 矽石質膜之製法及附有由它製造的矽石質膜之基板
US7972938B2 (en) * 2008-06-05 2011-07-05 Ues, Inc. Methods of splitting CdZnTe layers from CdZnTe substrates for the growth of HgCdTe
JP4944228B2 (ja) 2009-09-16 2012-05-30 株式会社日立国際電気 基板処理方法及び基板処理装置
KR101854851B1 (ko) * 2011-08-26 2018-06-14 엘지이노텍 주식회사 발광소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10194873A (ja) * 1996-12-27 1998-07-28 Tonen Corp 窒化珪素薄膜の形成方法
JP2002170942A (ja) * 2000-11-30 2002-06-14 Seiko Epson Corp Ｓｏｉ基板、素子基板、電気光学装置及び電子機器、並びにｓｏｉ基板の製造方法、素子基板の製造方法
JP2005116706A (ja) * 2003-10-06 2005-04-28 Tokyo Electron Ltd 熱処理方法及び熱処理装置
JP2006295037A (ja) * 2005-04-14 2006-10-26 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
WO2007029389A1 (ja) * 2005-09-05 2007-03-15 Sharp Kabushiki Kaisha 半導体装置及びその製造方法並びに表示装置
WO2008105101A1 (ja) * 2007-02-28 2008-09-04 Shin-Etsu Chemical Co., Ltd. 貼り合わせ基板の製造方法および貼り合わせ基板

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