JPWO2014080610A1 - 回路基板設計システム、回路基板設計方法及び回路基板設計プログラム - Google Patents
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Abstract
Description
まず、本発明を実施するための第1の実施形態について図面を参照して詳細に説明する。
図1に、本発明の第1の実施形態に係る回路基板設計システムの構成を示す。
ここで、本発明の実施形態に係る回路基板設計システムの動作の特徴を簡潔にまとめる。
以上の一連の処理が第1の実施形態に係る処理である。
通常、式1は、左辺が右辺以下であるという不等式で表され、その場合は、仮想ケーブルの長さの最大値Lclが、解析する最大周波数Fcの波長λcの1/4以下であることを示す。ケーブル長が波長の1/4になると、ケーブル電流に共振成分が生じてしまう。そのため、仮想ケーブルの長さを、解析範囲の中で最も波長の短い最大周波数の1/4以下の長さにすることで、仮想ケーブル電流にケーブル長による共振成分を含まないようにすることが可能になる。
ここで、具体的な例として、図3の水平面レイアウト、図4の断面構造で示されるように、LSI及びその他部品が実装され、ケーブルが接続された構成のPCBの基板情報を入力情報とした場合における第1の実施形態の一例を示す。
次に、図2の結果出力処理7により、ケーブル27からのコモンモード放射であるEMI特性が出力されて、一連の処理が終了する(ステップ15)。
次に、本発明の第2の実施形態について図面を参照して詳細に説明する。
図10に、本発明の第2の実施形態に係るシステム構成を示す。第2の実施形態は、図1に示した第1の実施形態のシステム構成に、EMI特性判定手段8を追加した構成となっている。なお、図10において、EMI特性判定手段8以外の構成要素には図1と同じ符号を付けた。
図11は、本発明の第2の実施形態に係る処理を示したフローチャートである。このフローは、図2に示した第1の実施形態の処理を示したフローチャートに、EMI特性判定処理を追加したものとなっている。
次に、本発明の第3の実施形態について図面を参照して詳細に説明する。
図12に、本発明の第3の実施形態に係るシステム構成を示す。第3の実施形態は、図10に示した第2の実施形態のシステム構成において、ケーブル長補正特性導出手段9が追加されている。ケーブル長補正特性導出手段9で導出されたケーブル長補正特性は、データベース3にフィードバックされる。
図13は、本発明の第3の実施形態に係る処理を示したフローチャートである。このフローは、図11に示した第2の実施形態の処理を示したフローチャートに、ケーブル長補正特性導出処理を追加したものとなっている。
次に、本発明の第4の実施形態について図面を参照して詳細に説明する。
図15に、本発明の第4の実施形態に係るシステム構成を示す。第4の実施形態は、図12に示した第3の実施形態のシステム構成において、記憶装置10が追加された構成になっている。
本発明の第4の実施形態に係る処理は、第3の実施形態と同様に図13のフローチャートに従う。
次に、本発明の第5の実施形態について図面を参照して詳細に説明する。
本発明の第5の実施形態においても、第4の実施形態と同様に図15に示したシステム構成をとる。第5の実施形態においては、例えば、図18に示すようなPCB20上にケーブルを接続するためのケーブル位置候補30が複数存在し、その中で最適なケーブル接続位置(コネクタ位置)を見出す用途に図15に示したシステムを適用する。なお、原則として、データベース3には初期状態としてケーブル長補正特性は含まれていないものとする。
図16は、本発明の第5の実施形態に係る処理を示すフローチャートである。
次に、本発明の第6の実施形態について図面を参照して詳細に説明する。
図19に、本発明の第6の実施形態に係るシステム構成を示す。本実施形態は、図10に示した第2の実施形態に係るシステム構成に、基板構成変更手段14が追加された構成になっている。第6の実施形態においては、EMI特性導出手段2によって導出されたEMI特性が、EMI特性判定手段8によってEMI許容条件を満たさないと判定されたとき、基板構成変更手段14によってPCBの基板設計情報の変更を行う。なお、変更された基板設計情報は再度EMI特性導出手段2に入力される。PCBの構成の変更指針は、予めデータベース3に設定されているとしてもよい。例えば、EMI特性判定手段8によってデータベース3からEMI許容条件を呼び出すときに、同時に変更指針も呼び出せるようにしてもよい。
図20は、本発明の第6の実施形態に係る処理を示すフローチャートである。このフローは、図11に示した第2の実施形態の処理を示したフローチャートに、変更判定処理及び基板構成変更処理を追加したものとなっている。
次に、本発明の第7の実施形態について図面を参照して詳細に説明する。
図21に、本発明の第7の実施形態に係るシステム構成を示す。第7の実施形態は、図19に示した第6の実施形態に係るシステム構成において、記憶装置10が追加された構成になっている。
第7の実施形態では、第6の実施形態と同様に図20のフローチャートに従って処理を実行する。
ここで、図22〜図27を用いた第7の実施形態に係るステップ69〜71において、基板設計情報を変更する例について説明する。
ここでは、本発明の実施形態(第5の実施形態)に係る実施例として、PCBの構成の設計を行った例を説明する。
図28及び図29に、実施例に係るPCBの構造を示す。なお、回路基板設計システムとしては、図15に示した第5の実施形態に係るシステムを使用する。
ここで、実施例の処理について説明する。なお、実施例の処理は、図16のフローチャートに沿って実行される。
なお、ここでは精度を考慮し、仮想ケーブル長Lclを最大の150mmとした。この条件は、予めケーブル構造接続情報13の中に設定されているとしてもよいし、ケーブル構造接続情報を読み込めば自動的に仮想ケーブル長Lclが決定され、その仮想ケーブル長Lclで仮想ケーブルモデル71が作成されるシステムになっていてもよい。
また、発生するEMI特性が予め設定された許容条件を満たすように、最適なケーブル接続位置を自動的に発見する用途や、PCBの構造の変更を行う等のPCBの設計変更を行う用途に適用可能である。
(付記1)
半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計システムであって、
前記回路基板の基板構成に関する基板設計情報を入力する入力手段と、
前記基板設計情報を基に前記回路基板のケーブルから発生するEMI特性を導出するEMI特性導出手段と、
前記EMI特性を導出するためのケーブル長補正特性を格納する記憶手段と、を備え、
前記EMI特性導出手段は、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成する解析モデル作成手段と、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出する基板解析手段と、
前記仮想ケーブル電流と前記ケーブル長補正特性とを用いて前記ケーブルを流れる実ケーブル電流を算出し、前記実ケーブル電流を用いて前記ケーブルから発生する前記EMI特性を算出するEMI計算手段と、を有することを特徴とする回路基板設計システム。
(付記2)
前記記憶手段は、前記EMI特性の許容条件となるEMI許容条件を格納し、
前記EMI特性導出手段によって導出された前記EMI特性と前記EMI許容条件とを比較するEMI特性判定手段を備えることを特徴とする付記1に記載の回路基板設計システム。
(付記3)
前記EMI特性導出手段は、
前記仮想ケーブル電流を基に前記ケーブル長補正特性を導出するケーブル長補正特性導出手段を有し、
前記解析モデル作成手段は、
前記回路基板の解析モデルとして実ケーブルを再現した詳細基板モデルを作成し、
前記基板解析手段は、
前記詳細基板モデルの電磁界解析を行うことによって前記詳細基板モデルの実ケーブルを流れる実ケーブル電流を算出し、
前記ケーブル長補正特性導出手段は、
前記詳細基板モデルによって算出された実ケーブル電流と前記仮想ケーブル電流とを用いてケーブル長補正特性を算出し、前記詳細基板モデルを基に算出されたケーブル長補正特性を前記記憶手段に格納することを特徴とする付記2に記載の回路基板設計システム。
(付記4)
前記基板設計情報は、前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含み、
前記入力手段は、
前記基板設計情報から抽出した各情報を前記EMI導出手段に入力し、
前記EMI特性導出手段は、
前記ケーブル長補正特性導出手段によって前記基板設計情報に含まれる情報を基に導出された前記ケーブル長補正特性を前記記憶手段に格納するとともに、前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする付記3に記載の回路基板設計システム。
(付記5)
前記EMI導出手段は、
前記回路基板上に設定された前記ケーブルを接続するための複数のケーブル接続位置候補に対応する前記EMI特性をそれぞれ導出し、
前記EMI特性判定手段は、
前記複数のケーブル接続位置候補における前記EMI特性が前記EMI許容条件を満たすか否かを判定することを特徴とする付記4に記載の回路基板設計システム。
(付記6)
前記複数のケーブル接続位置候補における前記EMI特性及び前記EMI許容条件を比較する波形グラフが出力されることを特徴とする付記5に記載の回路基板設計システム。
(付記7)
前記EMI特性判定手段によって前記EMI許容条件が満たされないと判定された場合に前記基板構成を変更する基板構成変更手段を備え、
前記記憶手段は、
前記基板構成の変更指針を格納し、
前記基板構成変更手段は、
前記変更指針に基づいて前記基板設計情報を変更し、
前記EMI特性導出手段は、
前記変更された基板設計情報を用いて前記EMI特性を導出することを特徴とする付記2に記載の回路基板設計システム。
(付記8)
変更前の前記基板設計情報と前記変更後の基板設計情報との前記EMI特性及び前記EMI許容条件を比較する波形グラフが出力されることを特徴とする付記7に記載の回路基板設計システム。
(付記9)
前記基板設計情報は、前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含み、
前記EMI特性導出手段は、
前記ケーブル長補正特性導出手段によって前記基板設計情報から抽出された情報を用いて導出された前記ケーブル長補正特性を前記記憶手段に格納するとともに、前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする付記7に記載の回路基板設計システム。
(付記10)
前記EMI特性が前記許容条件を満たさなかった場合、
前記基板構成変更手段は、
前記EMI特性が前記許容条件を満たすまで前記基板設計情報に含まれる前記回路基板設計情報・前記半導体集積回路設計情報・前記ケーブル構造設計情報のいずれかを順々に変更する、という前記変更指針に基づいて前記基板構成を変更し、
前記EMI導出手段は、
変更された前記基板構成に基づいて前記EMI特性を導出し、
前記EMI特性が前記許容条件を満たした場合、
前記許容条件を満たす前記EMI特性が得られる前記基板設計情報が出力されることを特徴とする付記9に記載の回路基板設計システム。
(付記11)
前記仮想ケーブルの長さは、導出する前記EMI特性の周波数範囲における最大周波数に対応する波長の1/4以下の値に設定することを特徴とする付記1乃至10のいずれか一項に記載の回路基板設計システム。
(付記12)
半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計方法であって、
前記回路基板の基板設計情報を入力とし、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成し、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出し、
EMI特性を導出得るためのケーブル長補正特性と前記仮想ケーブル電流とを用いて前記ケーブルを流れる実ケーブル電流を算出し、
前記実ケーブル電流を用いて前記ケーブルから放射される前記EMI特性を算出する、
ことを特徴とする回路基板設計方法。
(付記13)
前記EMI特性の許容条件となるEMI許容条件を設定し、
さらに、前記EMI特性と前記EMI許容条件とを比較することを特徴とする付記12に記載の回路基板設計方法。
(付記14)
前記回路基板の解析モデルとして実ケーブルを再現した詳細基板モデルを作成し、前記詳細基板モデルを電磁界解析することによって前記詳細基板モデルの実ケーブルを流れる実ケーブル電流を算出し、
前記詳細基板モデルによって算出された実ケーブル電流と前記仮想ケーブル電流とを用いてケーブル長補正特性を算出し、
前記詳細基板モデルを基に算出されたケーブル長補正特性を前記EMI特性の算出に用いることを特徴とする付記13に記載の回路基板設計方法。
(付記15)
前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含む前記基板設計情報を用いて導出された前記ケーブル長補正特性を記録し、
前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする付記14に記載の回路基板設計方法。
(付記16)
前記ケーブルを接続するための複数のケーブル接続位置候補を前記回路基板上に設定し、
前記複数のケーブル接続位置候補に対応した前記EMI特性をそれぞれ導出し、
前記複数のケーブル接続位置候補における前記EMI特性が前記EMI許容条件を満たすか否かを判定することを特徴とする付記15に記載の回路基板設計方法。
(付記17)
前記EMI許容条件が満たされないと判定された際に、
前記基板構成の変更指針に基づいて前記基板設計情報を変更し、
前記変更された基板設計情報を用いて前記EMI特性を導出することを特徴とする付記16に記載の回路基板設計方法。
(付記18)
前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含む前記基板設計情報を用いて導出された前記ケーブル長補正特性を記録し、
前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする付記17に記載の回路基板設計方法。
(付記19)
半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計システムにおいて、
前記回路基板の基板設計情報を入力する処理と、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成する処理と、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出する処理と、
EMI特性を導出するためのケーブル長補正特性と前記仮想ケーブル電流とを用いて前記ケーブルを流れる実ケーブル電流を算出する処理と、
前記実ケーブル電流を用いて前記ケーブルから放射される前記EMI特性を算出する処理と、をコンピュータに実行させることを特徴とする回路基板設計プログラム。
(付記20)
前記EMI特性の許容条件となるEMI許容条件を設定する処理と、
さらに、前記EMI特性と前記EMI許容条件とを比較する処理と、をコンピュータに実行させることを特徴とする付記19に記載の回路基板設計プログラム。
(付記21)
前記回路基板の解析モデルとして実ケーブルを再現した詳細基板モデルを作成し、前記詳細基板モデルの実ケーブルを流れる実ケーブル電流を算出する処理と、
前記詳細基板モデルによって算出された実ケーブル電流と前記仮想ケーブル電流とを用いてケーブル長補正特性を算出する処理と、
前記詳細基板モデルを基に算出されたケーブル長補正特性を用いて前記EMI特性を算出する処理と、をコンピュータに実行させることを特徴とする付記20に記載の回路基板設計プログラム。
(付記22)
前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含む前記基板設計情報を用いて導出された前記ケーブル長補正特性を記録する処理と、
前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換える処理と、をコンピュータに実行させることを特徴とする付記21に記載の回路基板設計プログラム。
(付記23)
前記ケーブルを接続するための複数のケーブル接続位置候補を前記回路基板上に設定する処理と、
前記複数のケーブル接続位置候補に対応した前記EMI特性をそれぞれ導出する処理と、
前記複数のケーブル接続位置候補における前記EMI特性が前記EMI許容条件を満たすか否かを判定する処理と、をコンピュータに実行させることを特徴とする付記22に記載の回路基板設計プログラム。
(付記24)
前記EMI許容条件が満たされないと判定された際に、
前記基板構成の変更指針に基づいて前記基板設計情報を変更する処理と、
前記変更された基板設計情報を用いて前記EMI特性を導出する処理と、をコンピュータに実行させることを特徴とする付記23に記載の回路基板設計プログラム。
(付記25)
前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含む前記基板設計情報を用いて導出された前記ケーブル長補正特性を記録する処理と、
前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換える処理と、をコンピュータに実行させることを特徴とする付記24に記載の回路基板設計プログラム。
2 EMI特性導出手段
3 データベース
4 解析モデル作成手段
5 基板解析手段
6 EMI計算手段
7 出力手段
8 EMI特性判定手段
9 ケーブル長補正特性導出手段
10 記憶装置
11 PCB設計情報
12 LSI設計情報
13 ケーブル構造設計情報
14 基板構成変更手段
20 PCB
21 送信側LSI
22 受信側LSI
23 信号配線
24 配線電流
25 実装部品
26 コネクタ
27 ケーブル
28 ケーブル電流
29 EMI
30 ケーブル接続位置候補
31 表面導体層
32 誘電体層
33 内部導体層
34 ヴィア
35 層構成
41 送信側パラメータ
42 受信側パラメータ
43 配線パラメータ
44 基板部分パラメータ
45 部品パラメータ
46 コネクタパラメータ
47 ケーブルパラメータ
48 ヴィアパラメータ
51 基板モデル
52 ケーブルモデル
53 解析空間
54 実ケーブル電流
55 EMI特性
56 仮想ケーブルモデル
57 解析空間
58 仮想ケーブル電流
59 実ケーブル電流
60 EMI特性
61 送信端
62 受信端
63 信号配線
64 ケーブル接続位置候補
65 基板
66 導体層
67 基板モデル
68 ケーブルモデル
69 解析空間
70 実ケーブル電流
71 仮想ケーブルモデル
72 解析空間
73 仮想ケーブル電流
81 信号配線
82 誘電体
83 電源層
84 グランド層
85 内層配線
86 結合
87 信号配線
88 結合
90 ケーブル
101 電磁界強度算出装置
102 ナビゲーションファイル
103 ナビゲーションファイル読み込み部
104 ナビゲーションによるデータ作成部
105 メモリ部
106 解析入力データファイル書き込み部
107 解析入力データ
108 電磁界強度算出部
109 解析結果データ
110 ディスプレイ部
111 キーボード入力部
201 電磁界強度算出装置
202 入力手段
204 出力手段
210 分割手段
211 電磁界強度算出手段
212 算出手段
213 計算手段
Claims (10)
- 半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計システムであって、
前記回路基板の基板構成に関する基板設計情報を入力する入力手段と、
前記基板設計情報を基に前記回路基板のケーブルから発生するEMI特性を導出するEMI特性導出手段と、
前記EMI特性を導出するためのケーブル長補正特性を格納する記憶手段と、を備え、
前記EMI特性導出手段は、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成する解析モデル作成手段と、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出する基板解析手段と、
前記仮想ケーブル電流と前記ケーブル長補正特性とを用いて前記ケーブルを流れる実ケーブル電流を算出し、前記実ケーブル電流を用いて前記ケーブルから放射される前記EMI特性を算出するEMI計算手段と、を有することを特徴とする回路基板設計システム。 - 前記記憶手段は、前記EMI特性の許容条件となるEMI許容条件を格納し、
さらに、前記EMI特性導出手段によって導出された前記EMI特性と前記EMI許容条件とを比較するEMI特性判定手段を備えることを特徴とする請求項1に記載の回路基板設計システム。 - 前記EMI特性導出手段は、
前記仮想ケーブル電流を基に前記ケーブル長補正特性を導出するケーブル長補正特性導出手段を有し、
前記解析モデル作成手段は、
前記回路基板の解析モデルとして実ケーブルを再現した詳細基板モデルを作成し、
前記基板解析手段は、
前記詳細基板モデルの電磁界解析を行うことによって前記詳細基板モデルの実ケーブルを流れる実ケーブル電流を算出し、
前記ケーブル長補正特性導出手段は、
前記詳細基板モデルによって算出された実ケーブル電流と前記仮想ケーブル電流とを用いてケーブル長補正特性を算出し、
前記詳細基板モデルを基に算出されたケーブル長補正特性を前記記憶手段に格納することを特徴とする請求項2に記載の回路基板設計システム。 - 前記基板設計情報は、前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含み、
前記入力手段は、
前記基板設計情報から抽出した各情報を前記EMI導出手段に入力し、
前記EMI特性導出手段は、
前記ケーブル長補正特性導出手段によって前記基板設計情報に含まれる情報を基に導出された前記ケーブル長補正特性を前記記憶手段に格納するとともに、前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする請求項3に記載の回路基板設計システム。 - 前記EMI導出手段は、
前記回路基板上に設定された前記ケーブルを接続するための複数のケーブル接続位置候補に対応する前記EMI特性をそれぞれ導出し、
前記EMI特性判定手段は、
前記複数のケーブル接続位置候補における前記EMI特性が前記EMI許容条件を満たすか否かを判定することを特徴とする請求項4に記載の回路基板設計システム。 - 前記EMI特性判定手段によって前記EMI許容条件が満たされないと判定された場合に前記基板構成を変更する基板構成変更手段を備え、
前記記憶手段は、
前記基板構成の変更指針を格納し、
前記基板構成変更手段は、
前記変更指針に基づいて前記基板設計情報を変更し、
前記EMI特性導出手段は、
前記変更された基板設計情報を用いて前記EMI特性を導出することを特徴とする請求項2に記載の回路基板設計システム。 - 前記基板設計情報は、前記回路基板の構成情報である回路基板設計情報と、前記回路基板に設けられた半導体集積回路の内部設計情報である半導体集積回路設計情報と、前記ケーブルの情報であるケーブル構造設計情報と、を含み、
前記EMI特性導出手段は、
前記ケーブル長補正特性導出手段によって前記基板設計情報から抽出された情報を用いて導出された前記ケーブル長補正特性を前記記憶手段に格納するとともに、前記EMI特性及び前記EMI許容条件に応じて前記基板設計情報を書き換えることを特徴とする請求項6に記載の回路基板設計システム。 - 前記仮想ケーブルの長さは、導出する前記EMI特性の周波数範囲における最大周波数に対応する波長の1/4以下の値に設定することを特徴とする請求項1乃至7のいずれか一項に記載の回路基板設計システム。
- 半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計方法であって、
前記回路基板の基板設計情報を入力とし、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成し、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出し、
EMI特性を導出するためのケーブル長補正特性と前記仮想ケーブル電流とを用いて前記ケーブルを流れる実ケーブル電流を算出し、
前記実ケーブル電流を用いて前記ケーブルから放射される前記EMI特性を算出する、ことを特徴とする回路基板設計方法。 - 半導体部品が実装され、かつケーブルが接続された回路基板を設計する回路基板設計システムにおいて、
前記回路基板の基板設計情報を入力する処理と、
前記基板設計情報を基に前記回路基板の解析モデルとして簡略化された仮想ケーブルが設けられた簡易解析モデルを作成する処理と、
前記簡易解析モデルの電磁界解析を行うことによって前記仮想ケーブルを流れる仮想ケーブル電流を算出する処理と、
EMI特性を導出するためのケーブル長補正特性と前記仮想ケーブル電流とを用いて前記ケーブルを流れる実ケーブル電流を算出する処理と、
前記実ケーブル電流を用いて前記ケーブルから放射される前記EMI特性を算出する処理と、をコンピュータに実行させる回路基板設計プログラムを含むプログラム記録媒体。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007140839A (ja) * | 2005-11-17 | 2007-06-07 | Nec Corp | プリント回路基板設計支援装置、プリント回路基板設計支援方法およびプリント回路基板設計支援用プログラム |
JP2008158565A (ja) * | 2006-12-20 | 2008-07-10 | Sharp Corp | シミュレーション装置、シミュレーションプログラム、シミュレーションプログラムが格納された記録媒体およびシミュレーション方法 |
JP2009116410A (ja) * | 2007-11-01 | 2009-05-28 | Fujitsu Microelectronics Ltd | 電気特性見積プログラム、電気特性見積装置および電気特性見積方法 |
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JP2010282516A (ja) * | 2009-06-05 | 2010-12-16 | Fujitsu Ltd | 電磁界シミュレーション装置、電磁界シミュレーションプログラムおよび近傍界測定装置 |
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JP2008158565A (ja) * | 2006-12-20 | 2008-07-10 | Sharp Corp | シミュレーション装置、シミュレーションプログラム、シミュレーションプログラムが格納された記録媒体およびシミュレーション方法 |
JP2009116410A (ja) * | 2007-11-01 | 2009-05-28 | Fujitsu Microelectronics Ltd | 電気特性見積プログラム、電気特性見積装置および電気特性見積方法 |
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