JPWO2013183101A1 - 半導体記憶装置 - Google Patents

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Abstract

ＯＮ状態における抵抗とＯＦＦ状態におけるリーク電流が小さく、かつ寸法が小さい選択トランジスタを用いた半導体記憶装置を提供することを目的とする。本発明に係る半導体記憶装置において、メモリセルアレイを選択する第１選択トランジスタのチャネルは、隣接する各メモリセルアレイと電気的に接続されている（図１参照）。

Description

本発明は、半導体記憶装置に関する。
近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがってメモリからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実施する。
相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
下記特許文献１には、相変化メモリを高集積化する方法として、ゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造内に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。個々のメモリセルは、並列接続されたトランジスタと相変化素子で構成され、メモリセルは縦方向、すなわち半導体基板に対する法線方向に複数個直列接続され、相変化メモリチェインを形成している。特許文献１のアレイ構成においては、縦型の選択トランジスタによって個々の相変化メモリチェインを選択する。各選択トランジスタのチャネル半導体層は、相変化メモリチェインごとに分離された構造をしている。
下記特許文献２に記載されている例では、選択トランジスタの代わりにダイオードを用いて個々の相変化チェインを選択する構成が開示されている。また、相変化チェインをさらに多層積層する際に、独立な電位を給電する端子数の増加を抑制するため、電極端子を各層の抵抗変化チェインで共有し、新たに付加した層選択トランジスタのゲート端子だけを独立に動作させる構成も開示されている。
特開２００８−１６０００４号公報 ＷＯ２０１１／０７４５４５号公報
特許文献１に記載されているメモリは、以下のような課題が存在する。低ビットコスト化のためには、なるべく多くのメモリセルを積層することが望ましい。しかし、多くのメモリセルを積層すると直列に接続されるセル数が増加するため、相変化メモリの書き換え動作のために必要な電流を流す際に要するチェイン両端の電圧が増加する。一方、非選択チェインにも、選択チェインの書き換えに必要な電圧が同時に印加されるので、選択トランジスタをＯＦＦ状態にすることにより非選択チェインに電流が流れるのを防がなくてはならない。
なるべく多くのセルを積層するためには、選択チェインについては選択トランジスタのＯＮ抵抗を低減することにより電圧降下を抑制し、相変化メモリチェインへ印加される電圧を確保する必要がある。一方、非選択チェインについては選択トランジスタのＯＦＦリーク電流を抑制する必要がある。したがって、選択トランジスタには、ＯＮ状態における抵抗を低減することと、ＯＦＦ状態におけるソース／ドレイン間リーク電流を低減することの両方が要請される。しかし特許文献１に記載されている技術では、これらの両立は困難であると考えられる。例えばＯＮ状態における抵抗を低減するためには、選択トランジスタのチャネル長を短くすればよいが、その反面、短チャネル効果によってＯＦＦ状態におけるソース／ドレイン間リーク電流が増加する。
特許文献２に記載されている技術においても同様に、ＯＮ状態における抵抗を低減することとＯＦＦ状態におけるリーク電流を低減することが要求されるが、これらの両立は困難であると考えられる。すなわち、特許文献２に記載されている、選択トランジスタの代わりに用いられるダイオードについても、順バイアスＯＮ状態における抵抗を低減することと逆バイアスＯＦＦ状態におけるリーク電流を低減することの両立は、困難であると考えられる。
例えば、個々の選択トランジスタのチャネル幅を大きくし、その上で選択トランジスタのチャネル長を大きくすれば、選択トランジスタに関する上記課題は解決すると考えられる。しかしそれでは選択トランジスタの寸法が大きくなるため、半導体基板面内方向で見たメモリセルの密度が低下し、低ビットコストの妨げになる。
本発明は、上記のような課題に鑑みてなされたものであり、ＯＮ状態における抵抗とＯＦＦ状態におけるリーク電流が小さく、かつ寸法が小さい選択トランジスタを用いた半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置において、メモリセルアレイを選択する第１選択トランジスタのチャネルは、隣接する各メモリセルアレイと電気的に接続されている。
上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
本発明に係る半導体記憶装置によれば、高密度化により好適なメモリセルアレイを製造し、半導体記憶装置の大容量化とビットコスト低減を実現することができる。
実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。 図１の半導体記憶装置の等価回路図である。 選択トランジスタＳＴＴｒ．の立体模式図である。 図３のＹＺ断面図である。 実施形態１においてチャネル半導体層５０ｐを電流が流れる様子を説明する図である。 実施形態２に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。 図６に示す半導体記憶装置の等価回路図である。 実施形態２における選択トランジスタＳＴＴｒ．の特性を示す図である。 実施形態３に係る半導体記憶装置のメモリセルアレイ部の一部を示す立体模式である。 図９（ａ）に示す半導体記憶装置の等価回路図である。 実施形態４に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。 図１１の半導体記憶装置の等価回路図である。 実施形態５に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。 図１３に示す半導体記憶装置の等価回路図である。 実施形態６に係る半導体記憶装置のメモリセルアレイ部の一部の立体模式図である。 図１５の半導体記憶装置の等価回路図である。 実施形態７に係る半導体記憶装置のメモリセルアレイ部の一部断面図である。 図１７の半導体記憶装置の等価回路図である。 実施形態８に係る半導体記憶装置のメモリセルアレイ部の一部断面図である。 図１９に示す半導体記憶装置の立体模式図である。 図２０の半導体記憶装置の等価回路図である。 図１９〜２１の変形例を示す図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
＜実施の形態１＞
図１は、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図１（ａ）は半導体記憶装置の一部の立体模式図、図１（ｂ）は図１（ａ）のＸＺ断面図である。
電極３は、Ｘ方向に延伸し、相変化メモリチェインＰＣＭＣＨＡＩＮをＹ方向において選択するビット線（選択電極）として動作する。電極３の下方には、セルゲート電極となるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜１１、１２、１３、１４、１５とが交互に積層された積層体が配置されている。積層体に形成されたＺ方向の孔内には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。選択トランジスタＳＴＴｒ．は、ゲート電極８１ｐ、ゲート絶縁膜１０、チャネル半導体層５０ｐを有する。選択トランジスタＳＴＴｒ．の周囲には、絶縁膜７１、７２、３１が配置されている。プレート状の電極２は、選択トランジスタＳＴＴｒ．の下部に配置されている。Ｎ型半導体層３８ｐは、電極３とＰＣＭＣＨＩＡＮを電気的に接続する。絶縁膜９２は、電極３とＰＣＭＣＨＩＡＮの間に形成されている。Ｎ型半導体層６０ｐは、電極２とチャネル半導体層５０ｐを電気的に接続する。積層体の孔内に形成されたＰＣＭＣＨＡＩＮは、ゲート絶縁膜９、チャネル半導体層８ｐ、相変化材料層７、絶縁膜９１を有する。
図１において、Ｘ方向に延伸するビット線３、Ｙ方向に延伸する選択トランジスタＳｔｔｒ．のゲート電極８１ｐは、最小加工寸法をＦとしてそれぞれ２Ｆピッチ、３Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積６Ｆ２のメモリセルを形成することができる。
相変化材料層７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
図２は、図１の半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。個々のメモリセルは、並列接続されたセルトランジスタと相変化メモリで構成されている。ＰＣＭＣＨＡＩＮは、メモリセルを直列接続して構成したものである。電位印加回路は、各電極に電位を印加する回路であり、以下に説明する実施形態においても適宜備えられている。
ＰＣＭＣＨＡＩＮ内のセルを選択する際には、直列接続されたメモリセルの両端に電位差を印加し、さらに選択しないメモリセルのセルゲートにはセルトランジスタのＯＮ電圧を印加し、選択するセル（ＳＭＣ）のセルゲートにはセルトランジスタのＯＦＦ電圧を印加する。これにより、非選択セルにおいては電流がトランジスタを流れ、ＳＭＣにおいては相変化材料層７に電流が流れる。すなわち、選択したセルの相変化材料層７のみに電流が流れて情報を読み書きすることができる。
リセット動作／セット動作は、ＳＭＣの相変化材料層７を流れる電流のジュール熱を用いて実施する。読み出し動作は、ＳＭＣの相変化材料層７を流れる電流を検出して抵抗状態を判定することにより実施する。
選択トランジスタＳＴＴｒ．は、ＰＣＭＣＨＡＩＮを選択するために用いられる。ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続された選択トランジスタＳＴＴｒ．のゲートにＯＮ電圧を印加し、それ以外の選択トランジスタＳＴＴｒ．のゲートにはＯＦＦ電圧を印加する。また、ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたビット線３には、リセット／セット／読出し動作に対応した電圧（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）を印加し、それ以外のビット線３（非選択ビット線）には下部電極２による配線（ワード線ＷＬ）と同じ０Ｖを印加する。これにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮの両端にだけ電位差を与えることができる。その結果、ＳＭＣだけを選んで選択的に動作させることができる。
図３は、選択トランジスタＳＴＴｒ．の立体模式図である。比較のため、図３（ａ）に従来の選択トランジスタＳＴＴｒ．の構成を示し、図３（ｂ）に本実施形態１における選択トランジスタＳＴＴｒ．の構成を示した。
図３（ａ）に示す従来の構成においては、選択トランジスタＳＴＴｒ．のチャネル半導体層５０ｐは、Ｙ方向において個々のＰＣＭＣＨＡＩＮごとに分離されている。それに対して、図３（ｂ）に示す本実施形態１における構成においては、にチャネル半導体層５０ｐはＹ方向に隣接するＰＣＭＣＨＡＩＮどうしで共有されている。すなわち、あるＰＣＭＣＨＡＩＮを選択するための選択トランジスタＳＴＴｒ．のチャネル半導体層５０ｐと、Ｙ方向においてそのＰＣＭＣＨＡＩＮに隣接するＰＣＭＣＨＡＩＮを選択するための選択トランジスタＳＴＴｒ．のチャネル半導体層５０ｐとは、電気的に接続されている。
図４は、図３のＹＺ断面図である。図４（ａ）（ｂ）は、それぞれ図３（ａ）（ｂ）に対応する。以下図４を用いて、従来の選択トランジスタＳＴＴｒ．と本実施形態１における選択トランジスタＳＴＴｒ．の構成の違いをより具体的に説明する。
選択トランジスタＳＴＴｒ．に要求される特性の１つとして、ＯＦＦ動作時に選択ビット線電位（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）とワード線電位（０Ｖ）の間の電位差以上のソース／ドレイン間耐圧を確保することがある。ＳＴＴｒ．のチャネル長を、大きくすればソース／ドレイン間耐圧は確保できる。しかしながら、同時にＯＮ動作時のソース／ドレイン間抵抗が大きくなるので、電圧降下が大きくなり、選択チェインＳＰＣＭＣＨＡＩＮの両端に印加される電圧が減少する。一方、チェインセル内の直列接続するメモリセル数が増えると、ＳＭＣと直列接続される非選択セル数が増加するため、非選択セルにおける電圧降下が増加する。したがってＳＰＣＭＣＨＡＩＮの両端に印加する電圧を大きくする必要がある。以上の理由により、ＳＰＣＭＣＨＡＩＮと接続されたＳＴＴｒ．のソース／ドレイン間における電圧降下が大きくなると、直列接続することができるセル数、すなわち図１と図２に示した積層可能なセル数が減少し、ビットコストを低減する妨げとなる。
選択トランジスタＳＴＴｒ．のチャネル長は、具体的にはソース／ドレイン間耐圧を確保することができる最小値ＬＣＨＭＩＮ以上にする必要がある。そこで本実施形態１において、選択トランジスタＳＴＴｒ．のチャネル長をＬＣＨＭＩＮ以上に確保しつつ、Ｎ動作時のソース／ドレイン間抵抗を小さくするため、図４（ｂ）に示す構成を採用した。
図４（ａ）に示す従来構成においては、選択トランジスタＳＴＴｒ．のチャネル長をＬＣＨＭＩＮ以上に確保している反面、幅Ｆのチャネル半導体層５０ｐを電流が流れるため抵抗が高くなる。
図４（ｂ）に示す本実施形態１の構成においては、隣接するＰＣＭＣＨＡＩＮに接続されるチャネル半導体層５０ｐ間において凹部が設けられている。この凹部の深さを適切に設定することにより、選択トランジスタＳＴＴｒ．のチャネル長をＬＣＨＭＩＮ以上に確保することができる。具体的には、隣接するＰＣＭＣＨＡＩＮ間の間隔はＦであるので、凹部の深さを（ＬＣＨＭＩＮ−Ｆ）÷２以上にすれば、リーク電流経路（ＬＥＡＫＰＡＴＨ）の長さがＬＣＨＭＩＮ以上となるので、ＬＣＨＭＩＮ以上のチャネル長を確保したことと等価となる。これにより、Ｙ方向に隣接する選択チェイン（ＳＰＣＭＣＨＡＩＮ）のビット線３（ＳＢＬ）電位（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）と非選択チェイン（ＵＳＰＣＭＣＨＡＩＮ）のビット線３（ＵＳＢＬ）電位（０Ｖ）の間の電位差以上の耐圧を確保することができる。さらには、次の図５で説明するように、チャネル半導体層５０ｐがＹ方向に繋がっているため電流がＹ方向に広がって流れるので、図４（ａ）と比較して大幅に抵抗が下がる。
図５は、本実施形態１においてチャネル半導体層５０ｐを電流が流れる様子を説明する図である。図５（ａ）に示すように、チャネル半導体層５０ｐのうちＹ方向幅がＦである部分の電流密度は従来構成と同様であるが、Ｙ方向に共有されている部分においては電流がＹ方向に広がって流れるので、抵抗が低いとみなすことができる。これら両部分を総合すると、本実施形態１におけるチャネル半導体層５０ｐは、従来構造と比較して抵抗を低く抑えているとみなすことができる。
ただし図５（ａ）のような効果が発揮されるのは、ＰＣＭＣＨＡＩＮがＹ方向にまばらに選択された場合であることに注意する必要がある。図５（ａ）に示すように、隣接するＰＣＭＣＨＡＩＮが選択されていない場合においては、ＳＰＣＭＣＨＡＩＮに流れる電流がチャネル半導体層５０ｐ内でＹ方向に広がって流れるので抵抗が低いとみなすことができる。しかし図５（ｂ）に示すようにＰＣＭＣＨＡＩＮがＹ方向に密集して選択された場合は、個々のＳＰＣＭＣＨＡＩＮに流れる電流がチャネル半導体層５０ｐ内でＹ方向に広がる余地があまりないので、低抵抗化の効果は小さくなる。
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置によれば、ＯＦＦ動作時のソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつ、ＯＮ動作時のチャネル抵抗を低減することができる。これにより、ＰＣＭＣＨＡＩＮ内の積層可能なセル数を増加させることができる。その結果、半導体記憶装置の大容量化とビットコストを低減する効果が得られる。
＜実施の形態２＞
実施形態１の半導体記憶装置においては、Ｘ方向のメモリセルのピッチが３Ｆであるため、Ｙ方向のピッチ２Ｆと合せてメモリセルのＸＹ面における投影面積は６Ｆ２となっている。本発明の実施形態２では、Ｘ方向のメモリセルのピッチを２Ｆにし、メモリセルのＸＹ面における投影面積を４Ｆ２にした構成例を説明する。
図６は、本実施形態２に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図６（ａ）は半導体記憶装置の一部の立体模式図、図６（ｂ）は図６（ａ）のＸＺ断面図である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。
実施形態１の図１との違いは、選択トランジスタＳＴＴｒ．のゲート電極８１ｐが、Ｘ方向に分離するための溝、すなわち絶縁膜３１が埋め込まれた寸法Ｆのスペースを有していないことである。このため図６に示す半導体記憶装置のＳＴＴｒ．は、ゲート電極８１ｐのＸ方向の両面にゲート絶縁膜１０を介してチャネル半導体層５０ｐが形成されている。この構成により、ＳＴＴｒ．のＸ方向のピッチと、ＳＴＴｒ．に接続して上部に形成されるＰＣＭＣＨＡＩＮのＸ方向のピッチを、ともに２Ｆにすることができる。ただし後述するように、絶縁膜３１が省略されているので、１つのゲート電極８１ｐにＯＮ電位を印加するとその両側のチャネル半導体層５０ｐがＯＮ状態になることに注意が必要である。
図６に示す構成においては、実施形態１と同様に、ＳＴＴｒ．のチャネル半導体層５０ｐはＹ方向に繋がって形成されており、チャネル半導体層５０ｐの上面には図４と同様の凹部が形成されている。これにより、ＳＰＣＭＣＨＡＩＮとＹ方向に隣接するＵＳＰＣＭＣＨＡＩＮとの間のリーク電流を抑制することができる。
図６に示す選択トランジスタＳＴＴｒ．の課題は、１つのゲート電極８１ｐにＯＮ電圧を印加すると、そのゲート電極８１ｐのＸ方向両側のチャネル半導体層５０ｐがともにＯＮ状態になり、Ｘ方向の選択が２箇所同時になされてしまうことである。本実施形態２では、この課題について以下のように対処する。
チャネル半導体層５０ｐの厚さ、すなわちＸ方向の寸法ＴＳｉが充分小さい場合には、チャネル半導体層５０ｐの両側のゲート電極８１ｐの一方にＯＮ電圧を印加したとしても、もう一方に強いＯＦＦ電圧を印加することにより、チャネル半導体層５０ｐをＯＦＦ状態にすることができる。
例えば図６（ｂ）に示すように、ＯＮ状態にしたいチャネル半導体層５０ｐ（最右）については両側のゲート電極８１ｐにＯＮ電圧（図６（ｂ）では５Ｖ）を印加し、５Ｖを印加したゲート電極８１ｐにゲート絶縁膜１０を介して接するＯＦＦ状態にしたいチャネル半導体層５０ｐ（右から２番目）については、その反対側のゲート電極８１ｐに通常のＯＦＦ電圧よりも強いＯＦＦ電圧（図６（ｂ）では−１０Ｖ）を印加する。両側のゲートにともに５Ｖを印加したチャネル半導体層５０ｐはＯＮ状態になり、５Ｖと−１０Ｖを印加したチャネル半導体層５０ｐはＯＦＦ状態になる。両側のゲートがともに０Ｖのチャネル半導体層５０ｐと、両側のゲートが０Ｖと−１０Ｖのチャネル半導体層５０ｐはＯＦＦ状態になる。したがって、両側のゲートにともに５Ｖを印加したチャネル半導体層５０ｐだけをＯＮ状態にすることができる。つまりＸ方向においてＰＣＭＣＨＡＩＮを選択することができる。
図７は、図６に示す半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１と同様であるので、ＰＣＭＣＨＡＩＮを選択する方法について説明する。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＴｒ．のゲート２つにＯＮ電圧（例えば５Ｖ）を印加し、それ以外のＳＴＴｒ．のゲートにはＯＦＦ電圧（例えば０Ｖ）を印加する。ただし、ＯＮ電圧を印加したＳＴＴｒ．のゲートに接続され、かつＯＦＦ状態にしたいＳＴＴｒ．のゲートには、通常のＯＦＦ電圧よりも強いＯＦＦ電圧（例えば−１０Ｖ）を印加する。また、ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたビット線３には、リセット／セット／読出し動作に対応した電圧（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡ）を印加し、それ以外のビット線３（非選択ビット線）には下部電極２による配線（ワード線ＷＬ）と同じ０Ｖを印加する。これにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮの両端にのみ電位差を与えることができる。その結果、ＳＭＣだけを選んで選択的に動作させることができる。
図８は、本実施形態２における選択トランジスタＳＴＴｒ．の特性を示す図である。図８（ａ）はＳＴＴｒ．の構造とチャネル半導体層５０ｐの膜厚ＴＳｉを示し、図８（ｂ）はＳＴＴｒ．のドレイン電流−ドレイン電圧（ＶＤ）依存性を示す。図８において、ＳＴＴｒ．の２つのゲートの電圧がともに５Ｖである場合の特性を（５Ｖ，５Ｖ）で示し、５Ｖと−１０Ｖである場合の特性を（５Ｖ、−１０Ｖ）で示した。
図８に示す特性において、ゲート電圧が（５Ｖ，５Ｖ）である場合は、ＴＳｉの大小によらず同様の特性が得られた。チャネル半導体層５０ｐの膜厚ＴＳｉが大きい場合には、ゲート電圧が（５Ｖ，５Ｖ）である場合と（５Ｖ，−１０Ｖ）である場合のドレイン電流の違いが小さい。すなわちＳＴＴｒ．のＯＮ／ＯＦＦ動作を充分に実施できない。しかし、ＴＳｉが充分小さい場合には、ゲート電圧が（５Ｖ，５Ｖ）である場合と（５Ｖ，−１０Ｖ）である場合のドレイン電流の違いが大きく、ＳＴＴｒ．のＯＮ／ＯＦＦ動作を充分に実施できることがわかる。
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、実施形態１と同様に、選択トランジスタＳＴＴｒ．のＯＦＦ動作時におけるソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつ、ＯＮ動作時のチャネル抵抗を低減することができる。
また、本実施形態２に係る半導体記憶装置は、メモリセルのＸＹ面における投影面積を４Ｆ２にしつつ、実施形態１と同様の効果を発揮できる点において、半導体記憶装置の大容量化とビットコストを低減する観点から有利である。
＜実施の形態３＞
実施形態２において、上部電極３による配線は、Ｘ方向に延伸するビット線としてＹ方向のピッチ２Ｆで複数形成されている。本実施形態３では、上部電極３も下部電極２と同様にプレート状に形成した構成例を説明する。本実施形態３に係る構成を用いる場合においても、Ｘ方向／方向のメモリセルのピッチを２Ｆにし、メモリセルのＸＹ面における投影面積を４Ｆ２にすることができる。
図９は、本実施形態３に係る半導体記憶装置のメモリセルアレイ部の一部を示す立体模式である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。実施形態２の図６との違いは、ビット線３がプレート状になっていること、選択トランジスタが下側のＳＴＤＴｒ．と上側のＳＴＵＴｒ．の２段で構成されていることである。ＳＴＵＴｒ．は、ビット線３をプレート状に形成したことに鑑み、Ｙ方向においてＰＣＭＣＨＡＩＮを選択するために設けたものである。
下側選択トランジスタＳＴＤＴｒ．のゲート電極８１ｐは、実施形態２と同様にＹ方向に延伸するように２Ｆピッチで形成され、上側選択トランジスタＳＴＵＴｒ．のゲート電極８２ｐは、８１ｐと直交するＸ方向に延伸するように２Ｆピッチで形成されている。ＳＴＤＴｒ．のチャネル半導体層５０ｐはＹ方向に繋がって形成されている。ＳＴＵＴｒ．のチャネル半導体層５１ｐはＸ方向に繋がって形成されている。
ＳＴＤＴｒ．は、図８（ａ）と同様の構造、すなわち１つのチャネル半導体層５０ｐの両側にゲート絶縁膜を介してゲート電極８１ｐが形成されている構造を有する。ＳＴＵＴｒ．も同様に、１つのチャネル半導体層５１ｐの両側にゲート絶縁膜を介してゲート電極８２ｐが形成されている構造を有する。ＳＴＤＴｒ．のチャネル半導体層５０ｐには、選択チェインと非選択チェインの間のリーク電流を抑制するために、実施形態１〜２と同様に凹部が形成されている。ＳＴＵＴｒ．のチャネル半導体層５１ｐにはそのような凹部を形成する必要がない。その理由について図９（ｂ）で説明する。
本実施形態３の半導体記憶装置では、ＳＴＤＴｒ．とＳＴＵＴｒ．を同時にＯＮ状態にすることにより、ＰＣＭＣＨＡＩＮを選択する。リーク電流パスは、（ａ）ＳＴＵＴｒ．がＯＮ状態でＳＴＤＴｒ．がＯＦＦ状態のＵＳＰＣＭＣＨＡＩＮ、（ｂ）ＳＴＵＴｒ．がＯＦＦ状態でＳＴＤＴｒ．がＯＦＦ状態のＵＳＰＣＭＣＨＡＩＮ、（ｃ）ＳＴＵＴｒ．がＯＦＦ状態でＳＴＤＴｒ．がＯＮ状態のＵＳＰＣＭＣＨＡＩＮを経由して、上部電極３と下部電極２の間で流れる。その電流経路を図９（ｂ）にｓｎｅａｋ ｐａｔｈと示した。
ｓｎｅａｋ ｐａｔｈのリーク電流は、必ずＳＴＤＴｒ．のＯＦＦ状態のチャネル半導体層５０ｐをＹ方向に流れる。したがって、ＳＴＤＴｒ．のチャネル半導体層５０ｐにのみ図９（ａ）のような凹部を形成すれば、リーク電流は抑制できる。なお、対称性からわかるように、ＳＴＤＴｒ．のチャネル半導体層５０ｐには凹部を形成せず、ＳＴＵＴｒ．のチャネル半導体層５０ｐに凹部を形成した場合でも、リーク電流は抑制できる。すなわちＳＴＤＴｒ．とＳＴＵＴｒ．のいずれか一方に凹部を形成すれば、リーク電流は抑制できる。
図１０は、図９（ａ）に示す半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１〜２と同様であるので、ＰＣＭＣＨＡＩＮを選択する方法について説明する。本実施形態３では、ＰＣＭＣＨＡＩＮを選択する際に、ＳＴＤＴｒ．とＳＴＵＴｒ．を双方用いる。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＤＴｒ．のゲート電極８１ｐ２つにＯＮ電圧（例えば５Ｖ）を印加し、それ以外のＳＴＤＴｒ．のゲート電極８１ｐにはＯＦＦ電圧（例えば０Ｖ）を印加する。ＯＮ電圧を印加したＳＴＤＴｒ．のゲート電極８１ｐに接続され、かつＯＦＦ状態にしたいＳＴＴｒ．のゲート電極８１ｐには、通常のＯＦＦ電圧よりも強いＯＦＦ電圧（例えば−１０Ｖ）を印加する。
また、ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＵＴｒ．のゲート電極８１ｐ２つにＯＮ電圧（例えば５Ｖ）を印加し、それ以外のＳＴＵＴｒ．のゲート電極８２ｐにはＯＦＦ電圧（例えば０Ｖ）を印加する。ＯＮ電圧を印加したＳＴＵＴｒ．のゲート電極８２ｐに接続され、かつＯＦＦ状態にしたいＳＴＵＴｒ．のゲート電極８２ｐには、通常のＯＦＦ電圧よりも強いＯＦＦ電圧（例えば−１０Ｖ）を印加する。
ビット線３（プレート電極）には、リセット／セット／読出し動作に対応した電圧（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）を印加し、下部電極２による配線（ワード線ＷＬ）には０Ｖを印加する。
以上のように各電極へ電位を印加することにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮの両端にのみ電位差を与えることができる。その結果、ＳＭＣだけを選んで選択的に動作させることができる。
＜実施の形態３：まとめ＞
以上のように、本実施形態３の半導体記憶装置は、実施形態１〜２と同様に、選択トランジスタＳＴＴｒ．のＯＦＦ動作時におけるソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつ、ＯＮ動作時のチャネル抵抗を低減することができる。
また、本実施形態３に係る半導体記憶装置は、実施形態１〜２と比較して、ＰＣＭＣＨＡＩＮの駆動、特にリセット動作／セット動作時に必要な電流を流すビット線３の数が減るので、ビット線３を駆動するための周辺回路面積を低減できる。さらには、メモリセルのＸＹ面における投影面積を４Ｆ２にしつつ、実施形態１と同様の効果を発揮できる点において、半導体記憶装置の大容量化とビットコストを低減する観点から有利である。
＜実施の形態４＞
実施形態１〜３では、セルゲートと絶縁膜の積層体に形成した孔内にＰＣＭＣＨＡＩＮを形成した。１つの孔内には１つのＰＣＭＣＨＡＩＮが形成されている。本発明の実施形態４では、セルゲートと絶縁膜の積層体をＹ方向に延伸するストライプ状にし、積層体の溝内に１対のＰＣＭＣＨＡＩＮを形成した構成例を説明する。
図１１は、本実施形態４に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図１１（ａ）は半導体記憶装置の一部の立体模式図、図１１（ｂ）は図１１（ａ）のＸＺ断面図である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。
図１１において、セルゲート電極２１ｐ〜２４ｐと絶縁膜１１〜１５が交互に積層された積層体には、Ｙ方向に延伸する溝が形成されている。この溝内には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。ＰＣＭＣＨＡＩＮの下方には、選択トランジスタＳＴＴｒ．が配置されている。
積層体の溝内に形成されたＰＣＭＣＨＡＩＮは、ゲート絶縁膜９、チャネル半導体層８ｐ、相変化材料層７、絶縁膜９１を有する。積層体の溝内において、ＰＣＭＣＨＡＩＮはＹ方向に２Ｆピッチで互いに分離されている。積層体の溝内に配置された絶縁膜９１は、個々のＰＣＭＣＨＡＩＮをＸ方向に分離しており、これにより各ＰＣＭＣＨＡＩＮ内にはＸ方向に対向する１対のＰＣＭＣＨＡＩＮが形成されている。
ＳＴＴｒ．のチャネル半導体層５０ｐは、実施形態１〜３と同様にＹ方向に繋がって形成されている。またチャネル半導体層５０ｐには、Ｙ方向に隣接するＳＰＣＭＣＨＡＩＮとＵＳＰＣＭＣＨＡＩＮの間のリーク電流を抑制するため、実施形態１〜３と同様に凹部が形成されている。
図１１において、Ｘ方向に延伸するビット線３、Ｙ方向に延伸する選択トランジスタＳＴＴｒ．のゲート電極８１ｐは、最小加工寸法をＦとしてそれぞれ２Ｆピッチ、３Ｆピッチで形成できるので、ＸＹ面内における投影面積６Ｆ２の単位構造を形成することができる。単位構造内には絶縁膜９１によって分離された１対のＰＣＭＣＨＡＩＮが形成されるので、ＰＣＭＣＨＡＩＮのＸＹ面内における投影面積は３Ｆ２とすることができる。
図１２は、図１１の半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１〜３と同様である。ＰＣＭＣＨＡＩＮを選択する方法は実施形態１と同様である。
＜実施の形態４：まとめ＞
以上のように、本実施形態４に係る半導体記憶装置は、実施形態１〜３と同様に、選択トランジスタＳＴＴｒ．のＯＦＦ動作時におけるソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつ、ＯＮ動作時のチャネル抵抗を低減することができる。
また、本実施形態４に係る半導体記憶装置は、メモリセルのＸＹ面における投影面積を３Ｆ２にしつつ、実施形態１と同様の効果を発揮できる点において、半導体記憶装置の大容量化とビットコストを低減する観点から有利である。
＜実施の形態５＞
実施形態４の半導体記憶装置は、Ｘ方向のメモリセルのピッチが３Ｆであるため、Ｙ方向のピッチ２Ｆと合せて単位構造のＸＹ面内における投影面積は６Ｆ２となる。単位構造にＰＣＭＣＨＡＩＮが２つあるので、ＰＣＭＣＨＡＩＮ１つあたりのＸＹ面内における投影面積は３Ｆ２となる。本発明の実施形態５では、Ｘ方向のメモリセルのピッチを２Ｆにし、ＰＣＭＣＨＡＩＮのＸＹ面内における投影面積を２Ｆ２にした構成例を説明する。
図１３は、本実施形態５に係る半導体記憶装置のメモリセルアレイ部の構成を示す図である。図１３（ａ）は半導体記憶装置の一部の立体模式図、図１３（ｂ）は図１３（ａ）のＸＺ断面図である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。
実施形態４の図１１との違いは、選択トランジスタが下側のＳＴＤＴｒ．と上側のＳＴＵＴｒ．の２段で構成されていることである。もう１つの違いは、下部選択トランジスタＳＴＤＴｒ．のゲート電極８１ｐにＸ方向に分離するための溝、すなわち絶縁膜３１が埋め込まれた寸法Ｆのスペースを有していないことである。このため図１３に示す半導体記憶装置のＳＴＤＴｒ．は、ゲート電極８１ｐのＸ方向の両面にゲート絶縁膜１０を介してチャネル半導体層５０ｐが形成されている。この構成により、ＳＴＤＴｒ．のＸ方向のピッチとＳＴＤＴｒ．に接続して上部に形成されるＰＣＭＣＨＡＩＮのＸ方向のピッチを２Ｆにすることができる。ただし実施形態２の図６と同様に、１つのゲート電極８１ｐにＯＮ電位を印加するとその両側のチャネル半導体層５０ｐがＯＮ状態になることに注意が必要である。
本実施形態５におけるＳＴＤＴｒ．のチャネル半導体層５０ｐは、実施形態４におけるＳＴＴｒ．と同様にＹ方向に繋がって形成されている。チャネル半導体層５０ｐ上面には実施形態１〜４と同様に凹部が形成され、これによりＳＰＣＭＣＨＡＩＮとＹ方向に隣接するＵＳＰＣＭＣＨＡＩＮの間のリーク電流を抑制する。
実施形態２の図６と同様に、ＯＮ状態にするチャネル半導体層５０ｐの両側のゲート電極８１ｐにはＯＮ電圧を印加し、ＯＦＦ状態にするチャネル半導体層５０ｐの両側のゲート電極８１ｐにＯＦＦ電圧を印加する。ただし、ＯＮ電圧を印加したゲート８１ｐと片側で接するチャネル半導体層５０ｐをＯＦＦ状態にするため、そのチャネル半導体層５０ｐのもう一方のゲート電極８１ｐには通常のＯＦＦ電圧よりも強いＯＦＦ電圧を印加する。このようにして、Ｘ方向に並ぶチャネル半導体層５０ｐのうちの１つだけを選択的にＯＮ状態にすることができる。
図１３に示す構造では、１つのチャネル半導体層５０ｐに対して１対のＰＣＭＣＨＡＩＮが接続されているので、この２つを区別し選択するための選択デバイスがさらに必要である。そこで本実施形態５では、上側のＳＴＵＴｒ．を用いて、いずれか一方のＰＣＭＣＨＡＩＮを選択する。
ＳＴＵＴｒ．のゲート電極８２ｐはＹ方向に延伸し２Ｆピッチで形成されている。ゲート電極８２ｐのＸ方向の両側には、チャネル半導体層８ｐが形成されている。チャネル半導体層８ｐはＰＣＭＣＨＡＩＮのセルトランジスタのチャネル半導体層８ｐと同一層であり電気的にも接続されている。Ｘ方向に隣接するゲート電極８２ｐの間にはチャネル半導体層８ｐが２つ形成されており、２つのＰＣＭＣＨＡＩＮにそれぞれ接続されている。ＳＴＵＴｒ．のチャネル半導体層８ｐは、Ｙ方向には接続されず分離されている。
ゲート電極８２ｐは、１つおきに電気的に結束され周辺回路から給電できるようになっている。２系統のＳＴＵＴｒ．のゲート電極８２ｐのうち一方にＯＮ電圧、他方にＯＦＦ電圧を印加することにより、２つのＰＣＭＣＨＡＩＮのうちの一方だけをビット線３と導通させることができる。
ＳＴＵＴｒ．のチャネル半導体層８ｐに代えて、ＳＴＤＴｒ．のチャネル半導体層５０ｐをＹ方向に分離することも考えられる。しかしこの場合、ＳＴＤＴｒ．のＯＦＦ動作時のソース／ドレイン間耐圧を確保するためのチャネル長を確保することができない。換言すると、隣接するＰＣＭＣＨＡＩＮ間のチャネル長を確保するための凹部は、ＰＣＭＣＨＡＩＮを選択するための選択トランジスタのチャネル半導体層上に設ける必要がある。
図１４は、図１３に示す半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１〜４と同様であるので、ＰＣＭＣＨＡＩＮを選択する方法について説明する。本実施形態５では、ＰＣＭＣＨＡＩＮを選択する際に、ＳＴＤＴｒ．とＳＴＵＴｒ．を双方用いる。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＤＴｒ．のゲート電極８１ｐ２つにＯＮ電圧を印加し、それ以外のＳＴＤＴｒ．のゲート電極８１ｐにはＯＦＦ電圧を印加する。ただし、ＯＮ電圧を印加したＳＴＤＴｒ．のゲート電極８１ｐに接続され、かつＯＦＦ状態にしたいＳＴＤＴｒ．のもう一方のゲート電極８１ｐには、通常のＯＦＦ電圧よりも強いＯＦＦ電圧を印加する。ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＵＴｒ．のゲート電極８ｐにＯＮ電圧を印加し、それ以外のＳＴＵＴｒ．のゲート電極８ｐにはＯＦＦ電圧を印加する。以上のように各電極に電圧を印加することにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮのみ下部電極２（ワード線ＷＬ）／上部電極３（ビット線ＢＬ）と導通させることができる。
＜実施の形態５：まとめ＞
以上のように、本実施形態５に係る半導体記憶装置は、実施形態１〜３と同様に、選択トランジスタＳＴＴｒ．のＯＦＦ動作時におけるソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつ、ＯＮ動作時のチャネル抵抗を低減することができる。
本実施形態５に係る半導体記憶装置において、ＳＴＵＴｒ．のチャネル半導体層８ｐはＹ方向に分離されているためＯＮ抵抗が大きく、ＰＣＭＣＨＡＩＮ内に積層可能なセル数がその分減少する。しかしながら、ＰＣＭＣＨＡＩＮのＸＹ面への投影面積が２Ｆ２と小さいため、半導体基板面内の高集積化にとっては有利である。
＜実施の形態６＞
実施形態５の半導体記憶装置では、上部電極３による配線がＸ方向に延伸するようにピッチ２Ｆで複数形成されている。本発明の実施形態６では、上部電極３も下部電極２と同様にプレート状に形成した構成例を説明する。本実施形態６に係る半導体記憶装置は、Ｘ方向／Ｙ方向のメモリセルのピッチを２Ｆにし、単位構造のＸＹ面内における投影面積を４Ｆ２にすることができる。また実施形態４〜５に係る半導体記憶装置と同様に、単位構造内に２つのＰＣＭＣＨＡＩＮが形成されるので、ＰＣＭＣＨＡＩＮのＸＹ面内における投影面積を２Ｆ２にすることができる。
図１５は、本実施形態６に係る半導体記憶装置のメモリセルアレイ部の一部の立体模式図である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。実施形態５の図１４との違いは、ビット線３がプレート状になっていること、上部選択トランジスタが（ＳＴＯ、ＳＴＥ）とＳＴＵＴｒ．の２段で構成されていること、ＳＴＤＴｒ．と上部選択トランジスタのゲート電極が直交していることである。
ＳＴＤＴｒ．は、Ｘ方向に延伸するゲート電極（図１５では省略）とＸ方向に延伸するチャネル半導体層５０ｐを有し、チャネル半導体層５０ｐの上部には、選択チェインと非選択チェインの間のリーク電流を抑制するため実施形態１〜５と同様に凹部が形成されている。ＳＴＵＴｒ．のチャネル半導体層５１ｐには凹部を形成する必要がない。その理由は実施形態３のｓｎｅａｋ ｐａｔｈの説明と同様である。
図１６は、図１５の半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１〜５と同様であるので、ＰＣＭＣＨＡＩＮを選択する方法について説明する。本実施形態６では、ＰＣＭＣＨＡＩＮを選択する際に、ＳＴＤＴｒ．とＳＴＵＴｒ．を双方用いる。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＤＴｒ．のゲート電極８１ｐ２つにＯＮ電圧を印加し、それ以外のＳＴＤＴｒ．のゲート電極８１ｐにはＯＦＦ電圧を印加する。ただし、ＯＮ電圧を印加したＳＴＤＴｒ．のゲート電極８１ｐに接続され、かつＯＦＦ状態にしたいＳＴＤＴｒ．のゲート電極８１ｐには、通常のＯＦＦ電圧よりも強いＯＦＦ電圧を印加する。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＵＴｒ．のゲート電極８ｐ２つにＯＮ電圧を印加し、それ以外のＳＴＵＴｒ．のゲート電極８ｐにはＯＦＦ電圧を印加する。ただし、ＯＮ電圧を印加したＳＴＵＴｒ．のゲート電極８ｐに接続され、かつＯＦＦ状態にしたいＳＴＵＴｒ．のもう一方のゲート電極８ｐには強いＯＦＦ電圧を印加する。
ＳＴＯとＳＴＥのうち、ＳＭＣを含むＰＣＭＣＨＡＩＮと接続された側にＯＮ電圧を印加し、他方にＯＦＦ電圧を印加する。ビット線３（プレート電極）には、リセット／セット／読出し動作に対応した電圧（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）を印加し、下部電極２による配線（ワード線ＷＬ）には０Ｖを印加する。
以上のように各電極へ電圧を印加することにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮの両端にのみ電位差を与えることができる。その結果、ＳＭＣだけを選んで選択的に動作させることができる。
＜実施の形態６：まとめ＞
以上のように、本実施形態６の半導体記憶装置は、実施形態４〜５と比較して、ＰＣＭＣＨＡＩＮの駆動、特にリセット動作／セット動作時に必要な電流を流すビット線３の数が減るので、ビット線３を駆動するための周辺回路面積を低減できる。またＰＣＭＣＨＡＩＮのＸＹ面における投影面積が２Ｆ２となるので、半導体基板面内の高集積化にとって有利である。
また、実施形態５の半導体記憶装置と比較して、選択トランジスタの全てのチャネル半導体層が隣接ＰＣＭＣＨＡＩＮどうしで共有されているので、選択トランジスタのＯＦＦ動作時のソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつＯＮ動作時のチャネル抵抗を低減することができる。これにより、ＰＣＭＣＨＡＩＮ内の積層可能なセル数を増加させることができる。その結果、本実施形態６の半導体記憶装置でも大容量化とビットコスト低減効果が得られる。
＜実施の形態７＞
実施形態５〜６の半導体記憶装置は、ＸＹ面内における投影面積が２Ｆ２であるＰＣＭＣＨＩＡＮを形成し選択的に動作させるため、選択トランジスタを多段で形成していた。本発明の実施形態７では、１段の選択トランジスタで、ＸＹ面内における投影面積が２Ｆ２であるＰＣＭＣＨＩＡＮを形成し選択的に動作させる構成例を説明する。
図１７は、本実施形態７に係る半導体記憶装置のメモリセルアレイ部の一部断面図である。実施形態５の半導体記憶装置との違いは、選択トランジスタが１段で形成されていること、選択トランジスタＳＴＴｒ．のゲートがピッチＦで形成されていることである。選択トランジスタＳＴＴｒ．のチャネル半導体層５０ｐは、Ｘ方向には各々１つだけのＰＣＭＣＨＡＩＮと接続されている。図１７には示していないが、チャネル半導体層５０ｐはＹ方向に接続されており、上部には実施形態１〜６と同様に凹部が形成されている。
図１８は、図１７の半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＰＣＭＣＨＡＩＮ内のセルを選択する方法とメモリセルに対して情報を読み書きする方法は実施形態１〜６と同様であるので、ＰＣＭＣＨＡＩＮを選択する方法について説明する。本実施形態７では、ＰＣＭＣＨＡＩＮを選択する際に、ＳＴＴｒ．を用いる。
ＳＭＣが含まれるＰＣＭＣＨＡＩＮと接続されたＳＴＴｒ．のゲート電極２つ（一方が８１ｐで他方が８２ｐ）にＯＮ電圧を印加し、それ以外のＳＴＴｒ．のゲート電極にはＯＦＦ電圧を印加する。ただし、ＯＮ電圧を印加したＳＴＴｒ．のゲート電極に接続され、かつＯＦＦ状態にしたいＳＴＴｒ．の他方のゲート電極には、通常のＯＦＦ電圧よりも強いＯＦＦ電圧（例えば−１０Ｖ）を印加する。
ＳＭＣを含むＰＣＭＣＨＡＩＮと接続されたビット線３（ＳＢＬ）には、リセット／セット／読出し動作に対応した電圧（ＶＲＥＳＥＴ／ＶＳＥＴ／ＶＲＥＡＤ）を印加し、それ以外のビット線３（ＵＳＢＬ）と下部電極２による配線（ワード線ＷＬ）には０Ｖを印加する。
以上のように各電極へ電圧を印加することにより、ＳＭＣが含まれるＰＣＭＣＨＡＩＮの両端にのみ電位差を与えることができる。その結果、ＳＭＣだけを選んで選択的に動作させることができる。
＜実施の形態７：まとめ＞
以上のように、本実施形態７の半導体記憶装置は、ＰＣＭＣＨＡＩＮのＸＹ面における投影面積が２Ｆ２となるので、半導体基板面内の高集積化にとって有利である。また、ＳＴＴｒ．のチャネル半導体層５０ｐが隣接ＰＣＭＣＨＡＩＮどうしで共有されているので、実施形態１〜６と同様に、選択トランジスタＳＴＴｒ．のＯＦＦ動作時のソース／ドレイン間耐圧を確保するためのチャネル長を確保しつつＯＮ動作時のチャネル抵抗を低減することができる。これにより、ＰＣＭＣＨＡＩＮ内の積層可能なセル数を増加させることができる。その結果、本実施形態７の半導体記憶装置でも大容量化とビットコスト低減効果が得られる。
＜実施の形態８＞
実施形態１〜７の半導体記憶装置を更に大容量化するため、ＰＣＭＣＨＡＩＮアレイをさらに積層することもできる。本発明の実施形態８では、ＰＣＭＣＨＡＩＮアレイを積層した構成例を説明する。
図１９は、本実施形態８に係る半導体記憶装置のメモリセルアレイ部の一部断面図である。ここでは、実施形態１で説明した半導体記憶装置のＰＣＭＣＨＡＩＮアレイの下部に層選択トランジスタＬＳＴＴｒ．を形成した構造をさらに２段積層した構造を例示した。各積層構造は同様の構成を備えているが、区別のため上側の積層体には２００番台の符号を付与した。
図２０は、図１９に示す半導体記憶装置の立体模式図である。分かりやすさのために、セルゲート、ゲート絶縁膜など一部の部位を省いて図示している。ＬＳＴＴｒ．のチャネル半導体層５１ｐは、ゲート電極８２ｐと同様にＹ方向に延伸している。ＳＴＴｒ．のチャネル半導体層５０ｐとＬＳＴＴｒ．のチャネル半導体層５１ｐは互いに１つずつが接続されている。
図２１は、図２０の半導体記憶装置の等価回路図である。読み出し動作／セット動作／リセット動作の電圧条件も同図内に記載した。ＬＳＴＴｒ．を追加してＰＣＭＣＨＡＩＮアレイを積層することにより、図２１の等価回路図に示すように、複数層形成する各ＰＣＭＣＨＡＩＮアレイ間でビット線３／ワード線２／セルゲート／選択トランジスタゲートの少なくともいずれかを共有化することができる。これにより、ビット線３／ワード線２／セルゲート／選択トランジスタゲートを駆動するために必要な周辺回路面積の増加を抑制し、低ビットコスト化を推進できる。
層選択トランジスタＬＳＴＴｒ．を用いる技術は特許文献２でも開示されているが、層選択トランジスタＬＳＴＴｒ．のチャネル半導体層がＰＣＭＣＨＡＩＮごとに分離されているため、層選択トランジスタＬＳＴＴｒ．のＯＮ抵抗に影響を受けて各ＰＣＭＣＨＡＩＮ内の積層数が減少してしまう。本実施形態８の半導体記憶装置は、層選択トランジスタＬＳＴＴｒ．のチャネル半導体層５１ｐをＹ方向に接続しているので、ＯＮ抵抗を低減できる。また、各層のＬＳＴＴｒ．のゲート電極を全て結束して動作させることができる。また、ＰＣＭＣＨＡＩＮ間のリーク電流はＳＴＴｒ．のチャネル半導体層５０ｐに形成される凹部で抑制されるため、ＬＳＴＴｒ．のチャネル半導体層５１ｐには凹部を形成する必要がない。
メモリセルの動作の際には、ＳＭＣが含まれるＰＣＭＣＨＡＩＮアレイの層選択トランジスタＬＳＴＴｒ．のゲート（図２１ではＬＳＴ１）にＯＮ電圧を印加し、それ以外の層選択トランジスタＬＳＴＴｒ．のゲート（図２１ではＬＳＴ２）にはＯＦＦ電圧を印加する。ＰＣＭＣＨＡＩＮの選択、およびその中のメモリセルを選択する方法は実施形態１と同様である。
図２２は、図１９〜２１の変形例を示す図である。図１９〜２１では、層選択トランジスタＬＳＴＴｒ．のゲート電極８２ｐとチャネル半導体層５１ｐが、ＳＴＴｒ．と平行なＹ方向に延伸するパタンで形成されているが、図２２に示すようにＳＴＴｒ．と直交するＸ方向に延伸するパタンで形成することもできる。ＬＳＴＴｒ．の役割は下部電極２とＳＴＴｒ．のチャネル半導体層５０ｐの間のＯＮ／ＯＦＦ切り替えなので、図２２のようにＬＳＴＴｒ．をＳＴＴｒ．と直交させても同等の機能を発揮することができる。また図２２のＬＳＴＴｒ．においても、チャネル半導体層５１ｐをＸ方向に接続することにより、ＯＮ抵抗を低減できる。
なお図１９〜２１では、実施形態１の半導体記憶装置のＰＣＭＣＨＡＩＮに対してＬＳＴＴｒ．を追加して、ＰＣＭＣＨＡＩＮを積層したが、実施形態２〜７の構造に対して同様にＬＳＴＴｒ．を追加してＰＣＭＣＨＡＩＮアレイを積層することもできる。その場合も複数層形成する各ＰＣＭＣＨＡＩＮアレイ間で、ビット線３／ワード線２／セルゲート／選択トランジスタゲートの少なくともいずれかを共有化することができる。このため、ビット線３／ワード線２／セルゲート／選択トランジスタゲートを駆動するために必要な周辺回路面積の増加を抑制し、低ビットコスト化を推進できる。さらには、層選択トランジスタＬＳＴＴｒ．のチャネル半導体層５１ｐはＸ方向またはＹ方向に延伸する構造にできるため、ＯＮ抵抗を低減できる。
＜実施の形態８：まとめ＞
以上のように、本実施形態８の半導体記憶装置は、複数層形成するＰＣＭＣＨＡＩＮアレイの各層でビット線、ワード線、セルゲート、選択トランジスタゲートを共有化することができる。このため、ビット線、ワード線、セルゲート、選択トランジスタゲートを駆動するために必要な周辺回路面積の増加を抑制し、低ビットコスト化が推進できる。層選択トランジスタのチャネルを共有化しＯＮ抵抗を低減できるので、層選択トランジスタを追加したことによるＰＣＭＣＨＡＩＮ内のセル積層数減少は抑制できる。その結果、本実施形態６の半導体記憶装置でも大容量化とビットコスト低減効果が得られる。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることもできる。また、ある実施形態の構成に他の実施形態の構成を加えることもできる。また、各実施形態の構成の一部について、他の構成を追加・削除・置換することもできる。
２、２０２：選択電極
３、２０３：下部電極
２１ｐ、２２ｐ、２３ｐ、２４ｐ：ゲートポリシリコン層
８１ｐ、８２ｐ：ゲート電極
７、２０７：相変化材料層
８ｐ、５０ｐ、５１ｐ、２０８ｐ、２５０ｐ、２５１ｐ：チャネル半導体層
９、１０、２０、２０９、２１０、２２０：ゲート絶縁膜層
６０ｐ、６１ｐ、６２ｐ、２６０ｐ、３８ｐ、２３８ｐ：Ｎ型半導体層
１１、１２、１３、１４、１５、７１、７２、７３、７４：絶縁膜層
２１１、２１２、２１３、２１４、２１５、２７１、２７２、２７３、２７４：絶縁膜層
３１、３２、９１、９２、２３１、２３２、２９１、２９２：絶縁膜層
ＰＣＭＣＨＡＩＮ：相変化メモリチェイン
ＳＰＣＭＣＨＡＩＮ：選択相変化チェイン
ＵＳＰＣＭＣＨＡＩＮ：非選択相変化チェイン
ＳＴＴｒ．：選択トランジスタ
ＳＴＵＴｒ．：上部選択トランジスタ
ＳＴＤＴｒ．：下部選択トランジスタ
ＳＴＯ、ＳＴＥ：選択トランジスタ
ＬＳＴＴｒ．：層選択トランジスタ
ＬＳＴ１、ＬＳＴ２：層選択トランジスタのゲート電極
ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４：トランジスタのゲート電極
ＧＡＴＥ２１、ＧＡＴＥ２２、ＧＡＴＥ２３、ＧＡＴＥ２４：トランジスタのゲート電極
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４：ゲートに給電する端子
ＳＴｍ−２、ＳＴｍ−１、ＳＴｍ、ＳＴｍ＋１、ＳＴｍ＋２、ＳＴｍ＋３、ＳＴｍ＋４、ＳＴｍ＋５：選択トランジスタゲート
ＢＬ、ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２：ビット線
ＳＢＬ：選択ビット線
ＵＳＢＬ：非選択ビット線
ＳＭＣ：選択メモリセル
ＷＬ：ワード線
ＶＲＥＡＤ：読出し電圧
ＶＳＥＴ：セット電圧
ＶＲＥＳＥＴ：リセット電圧
Ｔｓｉ：チャネルシリコン膜厚

Claims (13)

  1. 下部電極上に配置され、第１方向に延伸する複数の第１選択トランジスタと、
    前記下部電極の法線方向に直列接続された１以上のメモリセルを含み、前記第２方向に沿って複数設けられたメモリセルアレイと、
    前記第２方向に沿って複数設けられたメモリセルアレイのうちいずれかを選択する選択部と、
    を備え、
    前記法線方向における前記メモリセルアレイの一端は前記第１選択トランジスタと電気的に接続され、他端は前記選択部と電気的に接続され、
    前記第１選択トランジスタは、前記第２方向に沿って複数設けられており、
    各前記第１選択トランジスタのチャネルは、前記第２方向に沿って隣接する各前記メモリセルアレイと電気的に接続されている
    ことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記第１選択トランジスタのチャネルのうち、前記第２方向に沿って隣接する前記メモリセルアレイ間の部分において、前記チャネルを前記法線方向に陥没させた凹部が形成されている
    ことを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記凹部の深さは、前記第１選択トランジスタのソース−ドレイン間の耐圧を確保できる最小距離の半分から、前記第２方向に沿って隣接する前記メモリセルアレイ間の間隔の半分を減算した距離以上である
    ことを特徴とする半導体記憶装置。
  4. 請求項１において、
    前記選択部は、前記第２方向に延伸し前記第１方向に複数配置された選択線として構成されており、
    前記メモリセルアレイの前記他端は、前記メモリセルアレイの上方に位置する前記選択線と直接接続されている
    ことを特徴とする半導体記憶装置。
  5. 請求項１において、
    前記半導体記憶装置は、前記第１選択トランジスタのゲート電極に電位を印加する電位印加回路を備え、
    前記第１選択トランジスタのゲート電極は、前記第２方向に隣接する各前記第１選択トランジスタのチャネルそれぞれと、ゲート絶縁膜を介して接続されており、
    前記電位印加回路は、
    ＯＮ状態にする前記第１選択トランジスタのチャネルに接続された前記ゲート電極には前記第１選択トランジスタをＯＮ状態にする所定のＯＮ電位を印加し、
    ＯＦＦ状態にする前記第１選択トランジスタのチャネルであって前記ＯＮ電位が印加される前記ゲート電極に接続された前記チャネルに、前記ＯＮ電位が印加される前記ゲート電極の反対側において接続された前記ゲート電極には、前記第１選択トランジスタをＯＦＦ状態にする所定のＯＦＦ電位よりも小さい第２ＯＦＦ電位を印加し、
    ＯＦＦ状態にする前記第１選択トランジスタのチャネルであって前記第２ＯＦＦ電位が印加される前記ゲート電極に接続された前記チャネルに、前記第２ＯＦＦ電位が印加される前記ゲート電極の反対側において接続された前記ゲート電極には、前記ＯＦＦ電位を印加する
    ことを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記選択部は、
    前記第１方向と前記第２方向によって形成される平面上に形成された平面状の選択プレートと、
    前記選択プレートと前記メモリセルアレイの間に配置され、前記第２方向に延伸し、各前記メモリセルアレイに対応して前記第１方向に沿って複数設けられた第２選択トランジスタと、
    を備えていることを特徴とする半導体記憶装置。
  7. 請求項１において、
    前記メモリセルアレイは、
    前記第２方向に沿って対向して配置された１対のメモリセルを有し、
    前記第１選択トランジスタは、
    前記１対のメモリセルそれぞれを個別に選択することができるように構成されている
    ことを特徴とする半導体記憶装置。
  8. 請求項１において、
    前記メモリセルアレイは、
    前記第２方向に沿って対向して配置された１対のメモリセルを有し、
    前記第１選択トランジスタのゲート電極は、
    前記第２方向に隣接する各前記第１選択トランジスタのチャネルそれぞれと、ゲート絶縁膜を介して接続されており、
    前記半導体記憶装置は、
    前記選択部と前記メモリセルアレイの間に配置され、前記１対のメモリセルそれぞれを個別に選択する第３選択トランジスタと、
    前記第１選択トランジスタのゲート電極に電位を印加する電位印加回路と、
    を備え、
    前記電位印加回路は、
    ＯＮ状態にする前記第１選択トランジスタのチャネルに接続された前記ゲート電極には前記第１選択トランジスタをＯＮ状態にする所定のＯＮ電位を印加し、
    ＯＦＦ状態にする前記第１選択トランジスタのチャネルであって前記ＯＮ電位が印加される前記ゲート電極に接続された前記チャネルに、前記ＯＮ電位が印加される前記ゲート電極の反対側において接続された前記ゲート電極には、前記第１選択トランジスタをＯＦＦ状態にする所定のＯＦＦ電位よりも小さい第２ＯＦＦ電位を印加し、
    ＯＦＦ状態にする前記第１選択トランジスタのチャネルであって前記第２ＯＦＦ電位が印加される前記ゲート電極に接続された前記チャネルに、前記第２ＯＦＦ電位が印加される前記ゲート電極の反対側において接続された前記ゲート電極には、前記ＯＦＦ電位を印加する
    ことを特徴とする半導体記憶装置。
  9. 請求項１において、
    前記選択部は、前記第１方向と前記第２方向によって形成される平面上に形成された平面状の選択プレートとして構成されており、
    前記メモリセルアレイは、
    前記第２方向に沿って対向して配置された１対のメモリセルを有し、
    前記第１選択トランジスタのゲート電極は、
    前記第２方向に隣接する各前記第１選択トランジスタのチャネルそれぞれと、ゲート絶縁膜を介して接続されており、
    前記半導体記憶装置は、
    前記選択部と前記メモリセルアレイの間に配置され、前記第２方向に延伸し、各前記メモリセルアレイに接続された第４選択トランジスタと、
    前記第４選択トランジスタと前記メモリセルアレイの間に配置され、前記１対のメモリセルそれぞれを個別に選択する第５選択トランジスタと、
    を備えたことを特徴とする半導体記憶装置。
  10. 請求項１において、
    前記メモリセルアレイは、
    前記第２方向に沿って対向して配置された１対のメモリセルを有し、
    前記第１選択トランジスタは、
    前記メモリセルアレイが有する前記１対のメモリセルのうち一方と、前記一方のメモリセルを有する前記メモリセルアレイに隣接する前記メモリセルアレイが有する前記１対のメモリセルのうち一方とに接続された第１ゲート電極と、
    前記メモリセルアレイが有する前記１対のメモリセルそれぞれに接続された第２ゲート電極と、
    が絶縁膜を介して組になって接続されて構成されており、
    前記半導体記憶装置は、
    前記第１および第２ゲート電極に電位を印加する電位印加回路を備え、
    前記電位印加回路は、
    選択する前記メモリセルに接続された前記第１および第２ゲート電極には前記第１選択トランジスタをＯＮ状態にする所定のＯＮ電位を印加し、
    選択しない前記メモリセルに接続された前記第２ゲート電極であって前記ＯＮ電位が印加される前記第１ゲート電極に隣接する前記第２ゲート電極と、選択しない前記メモリセルに接続された前記第１ゲート電極であって前記ＯＮ電位が印加される前記第２ゲート電極に隣接する前記第１ゲート電極には、前記第１選択トランジスタをＯＦＦ状態にする所定のＯＦＦ電位よりも小さい第２ＯＦＦ電位を印加し、
    選択しない前記メモリセルに接続された前記第２ゲート電極であって前記ＯＮ電位が印加される前記第１ゲート電極に隣接していない前記第２ゲート電極と、選択しない前記メモリセルに接続された前記第１ゲート電極であって前記ＯＮ電位が印加される前記第２ゲート電極に隣接していない前記第１ゲート電極には、前記ＯＦＦ電位を印加する
    ことを特徴とする半導体記憶装置。
  11. 請求項１において、
    前記半導体記憶装置は、
    前記第１選択トランジスタと、
    前記選択部と、
    前記メモリセルアレイと、
    を有する積層体を複数積層して形成され、
    前記積層体はさらに、
    前記第１選択トランジスタと前記下部電極の間に配置され、前記積層体を選択する層選択トランジスタを備える
    ことを特徴とする半導体記憶装置。
  12. 請求項１１において、
    前記積層体が有する前記第１選択トランジスタのゲート電極、前記選択部、前記下部電極、および前記メモリセルアレイ内の前記メモリセルのセルゲート電極のうち少なくともいずれかは、他の前記積層体が有する対応する部位と等電位となるように構成され、
    前記層選択トランジスタのゲート電極は、各前記積層体間で電気的に独立している
    ことを特徴とする半導体記憶装置。
  13. 請求項１において、
    前記メモリセルは抵抗変化型メモリであることを特徴とする半導体記憶装置。
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