JPWO2012164725A1 - 電子デバイスとその製造方法、及び電子デバイスの駆動方法 - Google Patents

電子デバイスとその製造方法、及び電子デバイスの駆動方法 Download PDF

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Abstract

【課題】電子デバイスとその製造方法、及び電子デバイスの駆動方法において、電子デバイスの信頼性を高めること。
【解決手段】基材２１と、基材２１に固定された第１の端部３３と第２の端部３４とを備え、第１の端部３３と第２の端部３４との間において基材２１に対して横方向に可動な導電膜３１と、基材２１において導電膜３１の第１の主面３１ａと対向する位置に設けられ、第１の駆動電圧V1が印加される第１の駆動電極２５と、基材２１において、導電膜３１の第２の主面３１ｂと対向する位置に設けられ、第２の駆動電圧V2が印加される第２の駆動電極２６と、基材２１において、導電膜３１の第２の主面３１ｂと当接可能な位置に設けられた端子２８とを有する電子デバイス２０による。
【選択図】図４

Description

本発明は、電子デバイスとその製造方法、及び電子デバイスの駆動方法に関する。
携帯電話等の電子機器では、搭載される電子デバイスの微細化を進めるためにMEMS（Micro Electro Mechanical Systems）技術が採用されつつある。MEMS技術で作製される電子デバイスとしては、例えば、スイッチ素子、マイクロミラー素子、および加速度センサ等がある。
これらの電子デバイスにおいては、梁等の可動部の動きを適切に制御することにより、その信頼性を高めるのが好ましい。
特開２０１０−２２５８１０号公報 特開平１０−３２７０３７号公報
電子デバイスとその製造方法、及び電子デバイスの駆動方法において、電子デバイスの信頼性を高めることを目的とする。
以下の開示の一観点によれば、基材と、前記基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において前記導電膜の第１の主面と対向する位置に設けられ、第１の駆動電圧が印加される第１の駆動電極と、前記基材において、前記導電膜の第２の主面と対向する位置に設けられ、第２の駆動電圧が印加される第２の駆動電極と、前記基材において、前記導電膜の前記第２の主面と当接可能な位置に設けられた端子とを有する電子デバイスが提供される。
また、その開示の別の観点によれば、基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜を形成する工程と、前記基材において前記導電膜の第１の主面と対向する位置に、第１の駆動電圧が印加される第１の駆動電極を形成する工程と、前記基材において前記導電膜の第２の主面と対向する位置に、第２の駆動電圧が印加される第２の駆動電極を形成する工程と、前記基材において前記導電膜の前記第２の主面と当接可能な位置に端子を形成する工程とを有する電子デバイスの製造方法が提供される。
そして、その開示の他の観点によれば、基材と、前記基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において、前記導電膜の第１の主面と対向する位置に設けられた第１の駆動電極と、前記基材において、前記導電膜の第２の主面と対向する位置に設けられた第２の駆動電極と、前記基材において、前記導電膜の前記第２の主面と当接可能な位置に設けられた端子とを備えた電子デバイスの駆動方法であって、前記第１の駆動電極に第１の駆動電圧を印加することにより、前記第１の駆動電極側に前記導電膜を引き付けて前記端子から前記導電膜を離し、前記第２の駆動電極に第２の駆動電圧を印加することにより、前記第２の駆動電極側に前記導電膜を引き付けて、前記端子と前記導電膜とを接続する電子デバイスの駆動方法が提供される。
図１は、予備的事項に係る電子デバイスの斜視図である。 図２は、図１のI−I線に沿う断面図である。 図３は、スイッチがオン状態の場合における予備的事項に係る電子デバイスの断面図である。 図４は、第１実施形態に係る電子デバイスの斜視図である。 図５は、第１実施形態に係る電子デバイスの導電膜とその周囲の拡大斜視図である。 図６は、第１実施形態に係る電子デバイスとそれを駆動するためのドライバICの模式図である。 図７（ａ）〜図７（ｃ）は、第１実施形態に係る電子デバイスの駆動方法について説明するための模式図である。 図８（ａ）は第１実施形態に係る電子デバイスの模式図（その１）であり、図８（ｂ）はその等価回路図である。 図９（ａ）は第１実施形態に係る電子デバイスの模式図（その２）であり、図９（ｂ）はその等価回路図である。 図１０（ａ）は第１実施形態に係る電子デバイスの模式図（その３）であり、図１０（ｂ）はその等価回路図である。 図１１（ａ）は第１実施形態に係る電子デバイスの模式図（その４）であり、図１１（ｂ）はその等価回路図である。 図１２は、第１実施形態に係る電子デバイスの用途の一例について示す模式図である。 図１３（ａ）〜図１３（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その１）である。 図１４（ａ）〜図１４（ｃ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その２）である。 図１５（ａ）、（ｂ）は、第１実施形態に係る電子デバイスの製造途中の断面図（その３）である。 図１６は、第１実施形態に係る電子デバイスの製造途中の平面図（その１）である。 図１７は、第１実施形態に係る電子デバイスの製造途中の平面図（その２）である。 図１８は、第１実施形態に係る電子デバイスの製造途中の平面図（その３）である。 図１９は、第１実施形態に係る電子デバイスの製造途中の平面図（その４）である。 図２０は、第２実施形態に係る電子デバイスの斜視図である。 図２１（ａ）は第２実施形態に係る電子デバイスの模式図（その１）であり、図２１（ｂ）はその等価回路図である。 図２２（ａ）は第２実施形態に係る電子デバイスの模式図（その２）であり、図２２（ｂ）はその等価回路図である。 図２３（ａ）は第２実施形態に係る電子デバイスの模式図（その３）であり、図２３（ｂ）はその等価回路図である。 図２４（ａ）は第２実施形態に係る電子デバイスの模式図（その４）であり、図２３（ｂ）はその等価回路図である。 図２５（ａ）〜（ｃ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その１）である。 図２６（ａ）、（ｂ）は、第２実施形態に係る電子デバイスの製造途中の断面図（その２）である。 図２７は、第２実施形態に係る電子デバイスの製造途中の平面図（その１）である。 図２８は、第２実施形態に係る電子デバイスの製造途中の平面図（その２）である。 図２９は、第２実施形態に係る電子デバイスの製造途中の平面図（その３）である。 図３０は、第２実施形態に係る電子デバイスの製造途中の平面図（その４）である。
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
図１は、予備的事項に係る電子デバイスの斜視図である。
この電子デバイス１は、MEMS技術により作製されたスイッチ素子であって、基材２の上に梁３、上部駆動電極４、下部駆動電極５、入力電極６、及び出力電極７を備える。
このうち、梁３は弾性変形可能であって、その先端には端子８が設けられる。端子８は、スイッチ素子の接点として供せられ、梁３が基板２側に撓んだときに入力電極６と出力電極７の各々に当接する。
また、入力電極６には、スイッチングの対象となるRF(Radio Frequency)信号が供給され、スイッチがオン状態のときにそのRF信号は出力電極７から出力される。
なお、入力電極６、出力電極７、及び端子８の材料としては、他の金属と比較して電気抵抗が低い金が使用される。
図２は、図１のI−I線に沿う断面図である。
図２に示すように、梁３の一端は基材２に支持される。このような梁３は、片持ち梁とも呼ばれる。
図３は、スイッチがオン状態の場合における電子デバイス１の断面図である。
図３に示すように、スイッチをオン状態にさせるには、上部駆動電極４と下部駆動電極５との間に駆動電圧Vを印加し、上部駆動電極４と下部駆動電極５との間に静電引力を発生させる。これにより、梁３が基板２側に撓んで端子８が入力電極６と出力端子７（図１参照）の各々に当接し、入力端子６と出力端子７とが端子８を介して電気的に接続される。
なお、スイッチをオフ状態にするには、駆動電圧Vの印加を停止することにより梁３を自身の弾性力によって元の状態に戻し、入力電極６と出力電極７の各々から端子８を離せばよい。
ところで、上記のようにスイッチをオン状態にした場合、入力電極６と出力電極７を流れるRF信号に損失が発生するのを防止するため、各電極６、７と端子８との間の接触抵抗をなるべく低減するのが好ましい。
そのように接触抵抗を低減する方法としては、例えば、駆動電圧Vを高めて基板２側に梁３を強く引き付ける方法がある。
但し、このようにオン状態のときに駆動電圧Vを高めると、駆動電圧Vの印加を停止しても端子８が各電極６、７に張り付いたままとなり、スイッチがオフ状態にならないおそれがある。そのような端子８の張り付きはスティッキングと呼ばれ、電子デバイス１の信頼性を低下させる要因となる。
特に、入力電極６、出力電極７、及び端子８の材料として使用される金は軟らかいため、他の金属材料と密着し易く、上記のスティッキングを助長してしまう。
更に、そのようなスティッキングが発生しない場合であっても、入力電極６に入力されるRF信号が数Hz程度の低周波数の搬送波に畳重される場合には、その搬送波のピーク電圧によって端子８と入力電極６との間に静電引力が発生することがある。この場合も、その静電引力によって端子８と入力電極６とが当接してしまい、スイッチをオフ状態にできないおそれがある。
本願発明者は、このような知見に鑑みて、以下に説明するような本実施形態に想到した。
（第１実施形態）
図４は、本実施形態に係る電子デバイス２０の斜視図である。
この電子デバイス２０は、基材２１と導電膜３１とを有する。
このうち、基材２１は、シリコン基板２２の上に酸化シリコン膜２３とシリコン膜２４とをこの順に形成してなるSOI(Silicon On Insulator)基板であって、その表面には溝２４ａが形成される。
溝２４ａは、平面視で長方形状であり、その内側に上記の導電膜３１が設けられる。導電膜３１は、溝２４ａの長手方向に延在するように設けられ、第１の端部３３と第２の端部３４において基材３１に固定される。
また、導電膜３１の第１の主面３１ａと第２の主面３１ｂは基材２１の横方向Dを向いているため、導電膜３１は横方向Dに可動となる。
そして、溝２４ａの横において第１の主面３１ａと対向する部分には、第１の駆動電極２５が溝２４ａから間隔をおいて設けられる。その第１の駆動電極２５は、平面視での形状が溝２４ａの長手方向に長い長方形状である。
また、溝２４ａの横において、第２の主面３１ｂと対向する部分には、第２の駆動電極２６と端子２８がそれぞれ複数設けられる。このうち、端子２８は、溝２４ａの側面に露出しており、導電膜３１と当接可能である。
本実施形態では、複数の端子２８の各々は導体パターン２７によって互いに電気的に接続される。
一方、複数の第２の駆動電極２６は、溝２４ａから間隔をおいて設けられ、平面視での形状が溝２４ａの長手方向に長い長方形状である。
更に、導体パターン２７の上には第１の電極パッド３５が設けられると共に、導電膜３１の第１の端部３３には第２の電極パッド３６が電気的に接続される。第１の電極パッド３５と第２の電極パッド３６の材料は特に限定されないが、本実施形態では金膜をパターニングしてこれら第１の電極パッド３５と第２の電極パッド３６を形成する。
図５は、上記の導電膜３１とその周囲の拡大斜視図である。
導電膜３１のサイズは特に限定されない。本実施形態では、導電膜３１の厚さTを２μm〜３μm程度とし、導電膜３１の長さX1を５００μm〜１０００μm程度とする。また、導電膜３１の高さHは約２５μm程度である。
そして、第１の駆動電極２５の長手方向の長さX2を約５００μmとし、第１の駆動電極２５と第２の駆動電極２６との間隔Wを約２０μmとする。
これら第１の駆動電極２５と第２の駆動電極２６の各々の外周側面は窒化シリコン膜等の誘電体膜３７で覆われており、導電膜３１が第１の駆動電極２５や第２の駆動電極２６と電気的にショートするのを誘電体膜３７によって防止することができる。
一方、端子２８の先端は誘電体膜３７で覆われておらず、導電膜３１と当接可能となっている。そして、複数の端子２８の各々は、複数の第２の駆動電極２６の間に一つずつ設けられる。
図６は、電子デバイス２０とそれを駆動するためのドライバIC４０の模式図である。
ドライバIC４０は、第１の駆動電極２５に第１の駆動電圧V1を出力すると共に、複数の第２の駆動電極２６の各々に選択的に第２の駆動電圧V2を出力する電圧供給部として供される。また、導電膜３１は、ドライバIC４０によって常に基準電圧V0に保たれる。
そして、上記した第１の駆動電圧V1と第２の駆動電圧V2は、いずれも基準電圧V0よりも高い正の電圧である。本実施形態では、基準電圧V0を接地電位にすると共に、第１の駆動電圧V1と第２の駆動電圧V2の各々の電圧値を５V〜２０V程度とする。
ここで、上記のように導電膜３１は可動であるため、誘電体膜３７を介して導電膜３１が第１の駆動電極２５に近接すると、導電膜３１と第１の駆動電極２５との間にキャパシタCが形成される。そのようなキャパシタCは、導電膜３１が第２の駆動電極２６に近接したときにも形成される。
キャパシタCは交流成分を通す性質があるので、電子デバイス２０からドライバIC４０にノイズの原因となる交流成分が伝達するおそれがある。
そのようなノイズを防止するため、本実施形態では、電子デバイス２０とドライバIC４０との間に複数のRFブロック４４を設ける。RFブロックは、１０kΩ程度の高抵抗の抵抗素子であって、電子デバイス２０からドライバIC４０に交流成分が伝達するのを防止する機能を有する。
この電子デバイス２０では、ドライバIC４０を用いて上記の第１の駆動電圧V1と第２の駆動電圧V2の印加の仕方を変えることにより、以下のようにして複数の端子２８のいずれかに導電膜３１を当接させることができる。
次に、この電子デバイス２０の駆動方法について説明する
図７（ａ）〜図７（ｃ）は、電子デバイス２０の駆動方法について説明するための模式図である。
図７（ａ）は、第１の駆動電極２５に第１の駆動電圧V1を印加した場合の斜視図である。なお、この例では、第２の第２の駆動電極２６には第２の駆動電圧V2を印加せず、第２の駆動電極２６の電位を導電膜３１と同電位とする。
この場合は、第１の駆動電極２５と導電膜３１との間に静電引力が発生し、互いに同電位の第２の駆動電電極２６と導電膜３１との間には静電引力は発生しない。
よって、導電膜３１は第１の駆動電極２５に引き付けられ、全ての端子２８が導電膜３１から離される。
一方、図７（ｂ）は、第２の端部３４寄りの二つの第２の駆動電極２６にのみ第２の駆動電圧V2を印加した場合の斜視図である。なお、この場合は、第１の駆動電極２５には第１の駆動電圧V1を印加せず、第１の駆動電極２５を導電膜３１と同電位とする。
このようにすると、互いに同電位の第１の駆動電極２５と導電膜３１との間には静電引力が発生しない。一方、第２の駆動電圧V2が印加されている二つの駆動電極２６と導電膜３１との間では静電引力が発生し、当該二つの駆動電極２６の間の端子２８と導電膜３１とが接続されることになる。
また、図７（ｃ）は、全ての駆動電極２６に第２の駆動電圧V2を印加した場合の斜視図である。この場合も、図７（ｂ）におけるのと同様に、第１の駆動電極２５に第１の駆動電圧V1を印加せず、第１の駆動電極２５を導電膜３１と同電位にする。
このように全ての駆動電極２６に第２の駆動電圧V2を印加すると、駆動電極２６の全てに導電膜３１が引き付けられ、複数の端子２８の全てに導電膜３１が接続されることになる。
以上のように、図７（ａ）〜図７（ｃ）の例では、複数の端子２８のいずれかに導電膜３１を当接させることができる。これにより、電子デバイス２０を、複数の端子２８のいずれかに導電膜３１を電気的に接続するスイッチ素子として使用することができる。
また、複数の端子２８のいずれにも導電膜３１を電気的に接続する必要がない場合には、図７（ａ）に示したように第１の駆動電圧V1によって導電膜３１を第１の駆動電極２５に強制的に引き付ける。
そのため、図３のように梁３の弾性力のみを利用して入力電極６から端子８を離す場合とは異なり、スティッキングによって端子２８に導電膜３１が張り付いたままとなることがない。
この点は、端子２８と導電膜３１との接触抵抗を減らすべく第２の駆動電圧V2を高め、端子２８に導電膜３１を強く引き付けた場合に特に実益がある。
しかも、数Hz程度の低周波数の搬送波に畳重されたRF信号を導電膜３１に流し、その搬送波のピーク電圧が原因で導電膜３１と第２の駆動電極２６との間に静電引力が生じる場合でも、導電膜３１を第１の駆動電極２５側に確実に引き付けることができる。
これらにより、本実施形態では、端子２８と導電膜３１とを確実に離すことができ、ひいては電子デバイス２０の信頼性を高めることができる。
上記では電子デバイス２０をスイッチ素子として使用したが、以下のように電子デバイス２０を可変インダクタとして使用することもできる。
図８（ａ）は電子デバイス２０の模式図（その１）であり、図８（ｂ）はその等価回路図である。
図８（ａ）の例は、第１の駆動電圧V1によって導電膜３１が第１の駆動電極２５に引き付けられた状態を示す。
この場合は、導電膜３１は全ての端子２８から離れている。図８（ｂ）に示すように、導電膜３１を第１〜第４のインダクタンス成分L1〜L4が直列接続されたものとみなすと、この場合は第１の電極パッド３５と第２の電極パッド３６との間に第１〜第４のインダクタンス成分L1〜L4が直列に接続されたのと等価となる。
図９（ａ）は電子デバイス２０の模式図（その２）であり、図９（ｂ）はその等価回路図である。
この場合は、第２の端部３４寄りの二つの第２の駆動電極２６に第２の駆動電圧V2を印加し、これらの第２の駆動電極２６の間の端子２８に導電膜３１を当接させる。
このようにすると、第２の端部３４寄りの導電膜３１の一部が導体パターン２７によってバイパスされる。そのため、図９（ｂ）に示すように、第１の電極パッド３５と第２の電極パッド３６との間において第４のインダクタンス成分L4がなくなり、図８（ａ）の場合と比較して回路のインダクタンス成分を小さくすることができる。
図１０（ａ）は電子デバイス２０の模式図（その３）であり、図１０（ｂ）はその等価回路図である。
この場合は、第２の端部３４寄りの三つの第２の駆動電極２６に第２の駆動電圧V2を印加し、これらの第２の駆動電極２６の間の端子２８に導電膜３１を当接させる。
このようにすると、導体パターン２７によってバイバスされる部分の導電膜３１の長さが図９（ａ）の場合よりも長くなる。よって、図１０（ｂ）に示すように、第１の電極パッド３５と第２の電極パッド３６との間において第３のインダクタンス成分L3と第４のインダクタンス成分L4がなくなり、図９（ａ）の場合と比較して回路のインダクタンス成分を小さくすることができる。
図１１（ａ）は電子デバイス２０の模式図（その４）であり、図１１（ｂ）はその等価回路図である。
この場合は、第２の駆動電極２６の全てに第２の駆動電圧V2を印加することにより、全ての端子２８に導電膜３１を当接させる。
このようにすると、図１０（ａ）の場合よりも回路のインダクタンス成分が更に減り、図１１（ｂ）のように第１の電極パッド３５と第２の電極パッド３６との間において第２〜第４のインダクタンス成分L2〜L4がなくなる。
以上のように、本実施形態に係る電子デバイス２０によれば、複数の第２の駆動電極２６のどれに第２の駆動電圧V2を印加するかによって、導体パターン２７でバイパスされる部分の導電膜３１の長さを変えることができる。これにより、回路のインダクタンスを段階的に調節することができ、電子デバイス２０を可変インダクタとして使用することができる。
その電子デバイス２０によれば、例えば、数Ω〜５００Ω程度の範囲でインダクタンスを調節することが可能となる。
電子デバイス２０の用途は特に限定されない。
図１２は、電子デバイス２０の用途の一例について示す模式図である。
図１２に示す例では、第１の高周波機器４６に電子デバイス２０の第１の電極パッド３５を電気的に接続し、第２の高周波機器４７に電子デバイス２０の第２の電極パッド３６を接続する。
そして、電子デバイス２０から見た第１の高周波機器４６のインピーダンスと、電子デバイス２０から見た第２の高周波機器４７のインピーダンスが等しくなるように、電子デバイス２０のインダクタンスを上記の図８〜図１１のように調整する。このようにすると、第１の高周波機器４６と第２の高周波機器４７とのインピーダンス整合を図ることができ、各高周波機器４６、４７間における高周波信号の損失を抑制できる。
なお、電子デバイス２０によるインピーダンス整合の対象となる高周波信号の周波数は特に限定されないが、市場において広く普及している７００MHz〜８GHz程度の高周波信号を使用するのが好ましい。
次に、本実施形態に係る電子デバイス２０の製造方法について説明する。
図１３〜図１５は本実施形態に係る電子デバイス２０の製造途中の断面図であり、図１６〜図１９はその平面図である。
まず、図１３（ａ）に示すように、シリコン基板２２の上に酸化シリコン膜２３とシリコン膜２４がこの順に形成されたSOI基板を基材２１として用意する。
その基材２１におけるシリコン基板２２の厚さは約５２５μmであり、酸化シリコン膜２３の厚さは約４μmである。また、シリコン膜２４の厚さは約２５μmである。
次に、図１３（ｂ）に示すように、基材２１の上側全面にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２９を形成する。
そして、第１のレジストパターン２９をマスクにしてドライエッチングによりシリコン膜２４をエッチングし、基材２１に第１〜第３の凹部２４ｂ〜２４ｄを互いに間隔をおいて形成する。
そのドライエッチングとしては、エッチングの異方性が高いDeep-RIEを採用するのが好ましい。Deep-RIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、堆積物による側壁保護とエッチングとが交互に進行し、第１〜第３の凹部２４ｂ〜２４ｄの各々の側壁を基材２１の上面に対して垂直にすることが可能となる。
この後に、第１のレジストパターン２９は除去される。
図１６は、本工程を終了した後の平面図であり、上記の図１３（ｂ）は図１６のII−II線に沿う断面図に相当する。
図１６に示すように、本工程のエッチングにより、第３の凹部２４ｄに連通したチャネル２４ｅ及び第５の凹部２４ｇと、第４の凹部２４ｆが形成される。
このうち、チャネル２４ｅは上記の端子２８（図４参照）に対応し、第５の凹部２４ｇは第２の端部３４に対応する。また、第４の凹部２４ｆは第１の端部３３に対応する。
次に、図１３（ｃ）に示すように、第１〜第３の凹部２４ｂ〜２４ｄの各々の内面とシリコン膜２４の上面にCVD法により誘電体膜３７を約１００nm〜５００nmの厚さに形成する。
誘電体膜３７の材料は特に限定されないが、酸化シリコン膜２４とエッチング選択比がある膜を誘電体膜３７として形成するのが好ましく、本実施形態では窒化シリコン膜を誘電体膜３７として形成する。
続いて、図１４（ａ）に示すように、誘電体膜３７の上にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン３８を形成する。
そして、第２のレジストパターン３８をマスクにして誘電体膜３７とシリコン膜２４とをRIEによりドライエッチングすることにより、シリコン膜２４にスリット２４ｅを形成する。
そのドライエッチングで使用するエッチングガスは特に限定されない。誘電体膜３７として形成された窒化シリコン膜用のエッチングガスとしては、例えば、C4F6ガスとO2ガスとの混合ガス、又はC2F6ガスを使用し得る。一方、シリコン膜２４は、エッチング雰囲気中にSF6とC4F8とを交互に供給する既述のDeep-RIEによりエッチングするのが好ましい。
この後に、第２のレジストパターン３８は除去される。
図１７は、本工程を終了した後の平面図であり、上記の図１４（ａ）は図１７のIII−III線に沿う断面図に相当する。なお、図１７と後述の図１８及び図１９では、誘電体膜３７を省略してある。
図１７に示すように、スリット２４ｅは、第４の凹部２４ｆから第５の凹部２４ｇに延在する。
次に、図１４（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、誘電体膜３７の上とスリット２４ｅの内面にシード層４１として密着膜と金膜とをこの順にスパッタ法で形成する。その密着膜の材料と膜厚は特に限定されない。本実施形態では、密着膜として厚さが約１０nmのチタン膜又はクロム膜を形成する。また、金膜の厚さは約１００nm程度である。
次いで、そのシード層４１の上に第３のレジストパターン４２を形成する。第３のレジストパターン４２は、第１〜第３の凹部２４ｂ〜２４ｄとスリット２４ｅの各々の上に窓４２ａを有する。
そして、シード層４１を給電層にしながら、窓４２ａ内に金膜等の金属膜を電解めっきにより成長させ、その金膜によって第１〜第３の凹部２４ｂ〜２４ｄとスリット２４ｅの各々を埋め込む。
このように第１の凹部２４ｂに埋め込まれた金膜は第１の駆動電極２５とされ、第２の凹部２４ｃに埋め込まれた金膜は第２の駆動電極２６とされる。そして、スリット２４ｅに埋め込まれた金膜は導電膜３１とされ、第３の凹部２４ｄに埋め込まれた金膜は導体パターン２７とされる。
なお、本工程において電解めっきにより形成する金属膜は上記の金膜に限定されず、低抵抗でめっきが容易な金属膜、例えば銅膜を形成してもよい。
この後に、第３のレジストパターン４２は除去される。
図１８は、本工程を終了した後の平面図であり、上記の図１４（ｂ）は図１８のIV−IV線に沿う断面図に相当する。
図１８に示すように、本工程では第４の凹部２４ｆと第５の凹部２４ｇにも上記の金膜が埋め込まれることにより、導電膜３１の第１の端部３３と第２の端部３４が形成される。更に、複数のチャネル２４ｅの各々にも金膜が埋め込まれて複数の端子２８が形成される。
続いて、図１４（ｃ）に示すように、アルゴンガスを使用するイオンミリングにより、誘電体膜３７の上面に形成された部分のシード層４１を除去する。
次いで、図１５（ａ）に示すように、基材２１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、導電膜３１に重なる窓４５ａを備えた第４のレジストパターン４５を形成する。
そして、第４のレジストパターン４５をマスクにしながら、導電膜３１の横の誘電体膜３７とシリコン膜２４とをドライエッチングにより除去し、基材２１に溝２４ａを形成する。
そのドライエッチングで使用するエッチングガスは特に限定されない。誘電体膜３７として形成された窒化シリコン膜用のエッチングガスとしては、例えば、C4F6ガスとO2ガスとの混合ガス、又はC2F6ガスを使用し得る。一方、シリコン膜２４は、エッチング雰囲気中にSF6とC4F8とを交互に供給する既述のDeep-RIEによりエッチングするのが好ましい。
その後に、第４のレジストパターン４５は除去される。
図１９は、本工程を終了した後の平面図であり、上記の図１５（ａ）は図１９のV−V線に沿う断面図に相当する。
図１９に示すように、溝２４ａは、平面視で導電膜３１の延在方向に長い長方形の形状を有する。
次に、図１５（ｂ）に示すように、溝２４ａを通じて酸化シリコン膜２３にフッ酸蒸気を供給する。これにより、溝２４ａと導電膜３１の下の酸化シリコン膜２３が等方的にエッチングされて除去されるので、導電膜３１が酸化シリコン膜２３の拘束から開放されて基材２１の横方向Dに可動となる。
その結果、導電膜３１の第１の主面３１ａが第１の駆動電極２５に近接したり、第２の主面３１ｂが第２の駆動電極２６に近接したりすることができるようになる。
なお、本工程で使用するエッチングガスはフッ酸蒸気に限定されない。例えば、C4F8ガスとO2ガスとの混合ガスにより酸化シリコン膜２３をエッチングして除去してもよい。これらのエッチングガスに対して誘電体膜３７として形成された窒化シリコン膜はエッチング耐性がある。そのため、本工程の終了後に第１の駆動電極２５と第２の駆動電極２６の側面に誘電体膜３７を残すことができ、横方向Dに可動となった導電膜３１が第１の駆動電極２５や第２の駆動電極２６と電気的にショートするのを防止できる。
この後は、基材２１の上側全面に金膜を形成し、その金膜をリフトオフ法でパターニングすることで第１の電極パッド３５と第２の電極パッド３６（図４参照）を形成する。
以上により、本実施形態に係る電子デバイス２０の基本構造が完成する。
（第２実施形態）
図２０は、本実施形態に係る電子デバイス５０の斜視図である。なお、図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
図２０に示すように、本実施形態では、第１実施形態で説明した導体パターン２７（図４参照）に代えて、互いに直列に接続された複数の渦巻き型のコイル５１を設ける。
これらのコイル５１のインダクタンスは同一であってもよいし、各コイル５１が異なるインダクタンスを有していてもよい。
また、各コイル５１同士の接続点Pには、複数の端子２８の各々が電気的に接続される。そして、複数のコイル５１の両端にはそれぞれ第１の電極パッド３５と第２の電極パッド３６が電気的に接続される。
次に、この電子デバイス５０の駆動方法について図２１〜図２４を参照しながら説明する。なお、図２１〜図２４において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
また、以下では、第１実施形態で説明したドライバIC４０（図６）を使用して、電子デバイス５０に第１の駆動電圧V1、第２の駆動電圧V2、及び基準電圧V0を供給する。
図２１（ａ）は電子デバイス５０の模式図（その１）であり、図２１（ｂ）はその等価回路図である。
図２１（ａ）は、第１の駆動電圧V1によって導電膜３１が第１の駆動電極２５に引き付けられた状態を示す。なお、この例では、複数の第２の駆動電極２６の全てに第２の駆動電圧V2を印加せず、第２の駆動電極２６の電位を導電膜３１と同電位にしている。
この場合は、導電膜３１は全ての端子２８から離れているため、複数のコイル５１のなかに導電膜３１でバイパスされるものがない。
よって、図２１（ｂ）に示すように、各コイル５１のインダクタンスを第２の電極パッド３６から近い順にl1、l2、l3とすると、この場合は各コイル５１の合成インダクタンスはl1+l2+l3となる。
図２２（ａ）は電子デバイス５０の模式図（その２）であり、図２２（ｂ）はその等価回路図である。
この場合は、第１の電極パッド３５寄りの二つの第２の駆動電極２６に第２の駆動電圧V2を印加し、これらの第２の駆動電極２６の間の端子２８に導電膜３１を当接させる。
なお、第１の駆動電極２５には第１の駆動電圧V1を印加せず、第１の駆動電極２５を導電膜３１と同電位にする。これについては、後述の図２３と図２４でも同様である。
このようにすると、第１の電極パッド３５寄りのコイル５１が導電膜３１によってバイパスされる。更に、導電膜３１のインダクタンス成分は、渦巻き型の各コイル５１のインダクタンスに比べて十分に小さいため無視し得る。
そのため、図２２（ｂ）に示すように、第１の電極パッド３５と第２の電極パッド３６の間では、バイパスされたコイル５１のインダクタンスl3が消え、各コイル５１の合成インダクタンスはl1+l2となる。
図２３（ａ）は電子デバイス５０の模式図（その３）であり、図２３（ｂ）はその模式図である。
この場合は、第１の電極パッド３５寄りの三つの第２の駆動電極２６に第２の駆動電圧V2を印加し、これらの第２の駆動電極２６の間の端子２８に導電膜３１を当接させる。
このようにすると、第１の電極パッド３５寄りの二つのコイル５１が導体パターン２７によってバイパスされる。
よって、図２３（ｂ）に示すように、第１の電極パッド３５と第２の電極パッド３６の間では、バイパスされた二つのコイル５１のインダクタンスl2、l3が消え、各コイル５１の合成インダクタンスはl1となる。
図２４（ａ）は電子デバイス５０の模式図（その４）であり、図２４（ｂ）はその模式図である。
この場合は、全ての第２の駆動電極２６に第２の駆動電圧V2を印加することにより、全ての端子２８に導電膜３１を当接させ、全てのコイル５１を導体パターン２７でバイパスする。
その結果、図２４（ｂ）に示すように、第１の電極パッド３５と第２の電極パッド３６の間では全てのコイル５１のインダクタンスl1、l2、l3が消え、各コイル５１の合成インダクタンスは実質的に０となる。
以上のように、本実施形態に係る電子デバイス５０によれば、複数の第２の駆動電極２６のどれに第２の駆動電圧V2を印加するかにより回路のインダクタンスを段階的に調節することができ、電子デバイス５０を可変インダクタとして使用することができる。
しかも、渦巻き型のコイル５１のインダクタンスは導電膜３１のそれよりも十分に大きいため、第１実施形態のように導電膜３１自身のインダクタンス成分を利用して回路のインダクタンスを調整する場合よりもその調整幅を大きくすることが可能となる。
更に、図２１（ａ）に示したように、コイル５１の全てを導電膜３１でバイパスする必要がない場合には、第１の駆動電圧V1によって第１の駆動電極２５側に導電膜３１を強制的に引き付けるため、各端子２８に導電膜３１が貼り付いたままになるのを防止できる。
なお、この電子デバイス５０の用途は特に限定されないが、第１実施形態の図１２で説明したように、第１の高周波機器４６と第２の高周波機器４７とのインピーダンス整合を図るために電子デバイス５０を使用するが好適である。
次に、この電子デバイス５０の製造方法について説明する。
図２５〜図２６は、本実施形態に係る電子デバイスの製造途中の断面図であり、図２７〜図３０はその平面図である。なお、図２５〜図３０において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
この電子デバイス５０を製造するには、第１実施形態で説明した図１３（ａ）〜図１４（ｃ）の工程を行うことにより、図２５（ａ）に示す断面構造を得る。但し、本実施形態では、第１実施形態で形成した導体パターン２７は不要である。
次に、図２５（ｂ）に示すように、第２の駆動電極２６の横の誘電体膜３７の上に、電解金めっき膜をリフトオフ法でパターニングすることによりコイル５１の下部配線５１ａを形成する。
図２７は、本工程を終了後の平面図であり、上記の図２５（ｂ）は図２７のVI−VI線に沿う断面図に相当する。
図２７に示すように、下部配線５１ａは、平面視で渦巻き状の形状を有する。
続いて、図２５（ｃ）に示すように、基材２１の上側全面に絶縁膜５５としてCVD法により酸化シリコン膜を形成した後、その絶縁膜５５をパターニングすることにより、下部配線５１ａの上とその周囲にのみ絶縁膜５５を残す。
そして、再び絶縁膜５５をパターニングすることにより、第２の駆動電極２６寄りの下部配線５１ａ上に絶縁膜５５を残しつつ、これ以外の下部配線５１ａの上から絶縁膜５５を除去する。
そして、図２６（ａ）に示すように、下部配線５１ａと絶縁膜５５の上に電解めっきにより金膜を形成し、その金膜をリフトオフ法でパターニングすることにより、下部配線５１ａと接続されたコイル５１の上部配線５１ｂを形成する。
図２８は、本工程を終了後の平面図であり、上記の図２６（ａ）は図２８のVII−VII線に沿う断面図に相当する。なお、図２８では誘電体膜３７と絶縁膜５５を省略してある。
この後は、第１実施形態で説明した図１５（ａ）、（ｂ）の工程を行うことにより、図２６（ｂ）に示すように、導電膜３１の両主面側に溝２４ａを形成し、基材２１の横方向に導電膜３１を可動にする。
図２９は、本工程を終了後の平面図であり、上記の図２６（ｂ）は図２９のVIII−VIII線に沿う断面図に相当する。なお、図２９では誘電体膜３７と絶縁膜５５を省略してある。
この後は、図３０に示すように、金めっき膜をリフトオフ法でパターニングしてなる第１の電極パッド３５と第２の電極パッド３６とを基材２１の上に形成する。
以上により、本実施形態に係る電子デバイス５０の基本構造が完成する。

Claims (20)

  1. 基材と、
    前記基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜と、
    前記基材において前記導電膜の第１の主面と対向する位置に設けられ、第１の駆動電圧が印加される第１の駆動電極と、
    前記基材において、前記導電膜の第２の主面と対向する位置に設けられ、第２の駆動電圧が印加される第２の駆動電極と、
    前記基材において、前記導電膜の前記第２の主面と当接可能な位置に設けられた端子と、
    を有することを特徴とする電子デバイス。
  2. 前記第２の駆動電極と前記端子がそれぞれ複数設けられ、
    複数の前記第２の駆動電極の各々の間に前記端子が一つずつ設けられたことを特徴とする請求項１に記載の電子デバイス。
  3. 前記基材に、複数の前記端子と電気的に接続された導体パターンが設けられたことを特徴とする請求項２に記載の電子デバイス。
  4. 互いに直列に接続された複数のコイルを更に有し、
    複数の前記コイル同士の接続点に、複数の前記端子の各々が電気的に接続されたことを特徴とする請求項２に記載の電子デバイス。
  5. 前記コイルは、平面視で渦巻き状であることを特徴とする請求項４に記載の電子デバイス。
  6. 前記第１の駆動電極に前記第１の駆動電圧を供給すると共に、複数の前記第２の駆動電極の各々に選択的に前記第２の駆動電圧を供給する電圧供給部を更に有することを特徴とする請求項２に記載の電子デバイス。
  7. 前記第１の駆動電極と前記電圧供給部との間、及び、複数の前記第２の駆動電極と前記電圧供給部との間に、RF(Radio Frequency)ブロックが設けられたことを特徴とする請求項６に記載の電子デバイス。
  8. 前記第１の駆動電極と前記第２の駆動電極の各々の外周側面を覆う誘電体膜を更に有することを特徴とする請求項１に記載の電子デバイス。
  9. 前記基材に平面視で長方形状の溝が形成され、該溝の内側に、該溝の長手方向に沿って前記導電膜が設けられたことを特徴とする請求項１に記載の電子デバイス。
  10. 前記第１の駆動電極は、前記溝から間隔をおいて設けられたことを特徴とする請求項９に記載の電子デバイス。
  11. 前記第２の駆動電極は、前記溝から間隔をおいて設けられることを特徴とする請求項９に記載の電子デバイス。
  12. 前記端子は、前記溝の側面から露出することを特徴とする請求項９に記載の電子デバイス。
  13. 基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜を形成する工程と、
    前記基材において前記導電膜の第１の主面と対向する位置に、第１の駆動電圧が印加される第１の駆動電極を形成する工程と、
    前記基材において前記導電膜の第２の主面と対向する位置に、第２の駆動電圧が印加される第２の駆動電極を形成する工程と、
    前記基材において前記導電膜の前記第２の主面と当接可能な位置に端子を形成する工程と、
    を有することを特徴とする電子デバイスの製造方法。
  14. シリコン基板の上に酸化シリコン膜とシリコン膜とを順に形成してなるSOI(Silicon On Insulator)基板の前記シリコン膜に、第１の凹部と第２の凹部を互いに間隔をおいて形成する工程と、
    前記第１の凹部と前記第２の凹部の間の前記シリコン膜にスリットを形成する工程と、
    前記第１の凹部、前記第２の凹部、及び前記スリットの各々に金属膜を埋め込む工程とを更に有し、
    前記第１の駆動電極を形成する工程は、前記第１の凹部に埋め込まれた部分の前記金属膜を前記第１の駆動電極とすることにより行われ、
    前記第２の駆動電極を形成する工程は、前記第２の凹部に埋め込まれた部分の前記金属膜を前記第２の駆動電極とすることにより行われ、
    前記導電膜を形成する工程は、前記スリットに埋め込まれた部分の前記金属膜を前記導電膜とすることにより行われることを特徴とする請求項１３に記載の電子デバイスの製造方法。
  15. 前記導電膜の横の前記シリコン膜を除去することにより、前記基材に溝を形成する工程と、
    前記溝と前記導電膜の各々の下の前記酸化シリコン膜を除去することにより、前記導電膜を前記基材の横方向に可動にする工程とを更に有することを特徴とする請求項１４に記載の電子デバイスの製造方法。
  16. 基材と、
    前記基材に固定された第１の端部と第２の端部とを備え、前記第１の端部と前記第２の端部との間において前記基材に対して横方向に可動な導電膜と、
    前記基材において、前記導電膜の第１の主面と対向する位置に設けられた第１の駆動電極と、
    前記基材において、前記導電膜の第２の主面と対向する位置に設けられた第２の駆動電極と、
    前記基材において、前記導電膜の前記第２の主面と当接可能な位置に設けられた端子とを備えた電子デバイスの駆動方法であって、
    前記第１の駆動電極に第１の駆動電圧を印加することにより、前記第１の駆動電極側に前記導電膜を引き付けて前記端子から前記導電膜を離し、
    前記第２の駆動電極に第２の駆動電圧を印加することにより、前記第２の駆動電極側に前記導電膜を引き付けて、前記端子と前記導電膜とを接続することを特徴とする電子デバイスの駆動方法。
  17. 前記第２の駆動電極と前記端子の各々を間隔をおいて複数設け、
    複数の第２の駆動電極のいずれかに選択的に前記第２の駆動電圧を印加することにより、複数の端子のいずれかと前記導電膜とを接続することを特徴とする請求項１６に記載の電子デバイスの駆動方法。
  18. 複数の前記端子と電気的に接続された導体パターンが前記基材に設けられ、
    前記第２の駆動電圧の印加で前記端子に前記導電膜を接続し、該導電膜の一部を前記導体パターンでバイパスすることにより、前記第１の端部と前記第２の端部との間のインダクタンスを調節することを特徴とする請求項１７に記載の電子デバイスの駆動方法。
  19. 互いに直列に接続された複数のコイルを更に有すると共に、複数の前記コイル同士の接続点に複数の前記端子の各々が電気的に接続され、
    前記第２の駆動電圧の印加によって複数の前記端子のいずれかを前記導電膜に接続することにより、複数の前記コイルのいずれかを前記導電膜でバイパスし、複数の前記コイルの合成インダクタンスを調節することを特徴とする請求項１７に記載の電子デバイスの駆動方法。
  20. 前記第１の駆動電圧と前記第２の駆動電圧は、前記導電膜の電位よりも高いことを特徴とする請求項１６に記載の電子デバイスの駆動方法。
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