JP2010225810A - 可変抵抗および擬似インダクタ - Google Patents

Abstract

【課題】 電気信号により抵抗値を連続的に変化させることが可能な小型の可変抵抗を提供する。
【解決手段】 電極Ｂは電極Ｃと間隙を挟んで対向するように一端が固定されている。電極Ｃにおける電極Ｂとの対向面には複数の突起状の抵抗体ｒが面状に配列されている。電極Ｄは、電極Ｃとの間に絶縁層２０４を挟んで電極Ｃに固定されている。電極Ａは、電極Ｂとの間に絶縁層２０９を挟み、電極Ｄと対向している。電極ＡおよびＤ間には、制御電圧が与えられる。制御電圧を大きくすると、電極ＡおよびＤ間の吸引力が大きくなって電極Ｂが電極Ｃに向かって撓み、電極Ｂと電極Ｃの抵抗体ｒとの接触面積が増加し、電極ＢおよびＣ間の抵抗値が低下する。
【選択図】図３

Description

この発明は、高周波回路等に好適な可変抵抗および擬似インダクタに関する。

電気信号により駆動される可動部を備えた微細な機構を実現する技術として、ＭＥＭＳ（Micro Electro
Mechanical System；微細電気機械システム）技術がある。そして、ＭＥＭＳ技術により実現されるデバイスのうち特にチューナ等の高周波回路に用いられるデバイスとして、ＲＦ ＭＥＭＳ（Radio Frequency Micro Electro Mechanical System；高周波微細電気機械システム）デバイスがある。これまでＲＦ ＭＥＭＳデバイスに関しては、可変容量やスイッチなどの具体的構成が各種提案されている（例えば特許文献１、非特許文献１参照）。

特開平２００２−７５１５６号公報

"ＭＥＭＳ開発＆活用スタートアップ"、ｐｐ．９２〜１０４、デザインウェーブマガジン編集部編、ＣＱ出版社、２００４年１２月１日発行

ところで、一般的に高周波回路では、可変抵抗が利用される場合が多い。既存の可変抵抗として、摺動式の可変抵抗があるが、この可変抵抗は、抵抗値を変化させるために可動部を手で操作しなければならず、電気信号により抵抗値を制御することができないという欠点と、小型化が困難であるという欠点がある。また、抵抗とスイッチとを組み合わせた可変抵抗もあるが、この可変抵抗は、アナログ信号により抵抗値を連続的に変化させることができないという欠点がある。

この発明は、以上説明した事情に鑑みてなされたものであり、電気信号により抵抗値を連続的に変化させることが可能な小型の可変抵抗を提供することを目的としている。

この発明は、固定電極と、前記固定電極と間隙を挟んで対向するように一端が固定された板状の可動電極と、前記固定電極との間に絶縁層を挟んで前記固定電極に固定された第１の制御電極と、前記可動電極との間に絶縁層を挟み、前記第１の制御電極と対向するように前記可動電極に固定され、前記第１の制御電極との間に制御電圧が与えられる第２の制御電極とを具備することを特徴とする可変抵抗を提供する。

かかる発明によれば、第１の制御電極および第２の制御電極間に与える制御電圧を増減することにより、両制御電極間の吸引力を増減し、固定電極と可動電極との接触面積を増減することができる。従って、制御電圧の増減により、固定電極および可動電極間の抵抗値を連続的に変化させることができる。

ところで、高周波回路において、インダクタやキャパシタを用いたフィルタが用いられることがある。例えばインダクタとキャパシタとを組み合わせたフィルタとして、フィルタ特性が可変のものを実現するためには、インダクタのインダクタンスまたはキャパシタのキャパシタンスの少なくとも一方を可変にする必要がある。これまでに提案されているＲＦ ＭＥＭＳデバイスとして、インダクタンス固定のインダクタと、キャパシタンス可変のキャパシタを組み合わせたものがある（例えば非特許文献１の９２ページ参照）。しかし、ＭＥＭＳ技術によりキャパシタンス可変のキャパシタを構成する場合、電気信号により広範囲に亙って連続的に容量を変化させることは一般に困難である。

そこで、この発明は、インダクタンス調整のための可変抵抗として、前記可変抵抗を用いた擬似インダクタを提供する。擬似インダクタとしては、周知のものが各種あるが、この発明の好ましい態様において、擬似インダクタは、 出力端子と逆相入力端子とが短絡されたオペアンプと、第１の端子と前記オペアンプの正相入力端子との間に介挿されたキャパシタと、前記第１の端子と前記オペアンプの逆相入力端子との間に介挿された抵抗と、前記オペアンプの正相入力端子と第２の端子との間に介挿された前記可変抵抗とを具備する。

この態様によれば、上述した制御電圧の増減により可変抵抗の抵抗値を増減し、第１の端子および第２の端子間のインダクタンスを連続的に変化させることができる。

この発明の一実施形態である擬似インダクタの構成例を示す回路図である。 同擬似インダクタの各部の電圧および電流の関係を示すベクトル図である。 同擬似インダクタにおける可変抵抗Ｒ_２の構成を示す断面図である。 同擬似インダクタの構成を模式的に示すレイアウト図である。 同擬似インダクタにおける可変抵抗Ｒ_２の構成を示す平面図および断面図である。 同可変抵抗Ｒ_２を製造するＭＥＭＳ製造プロセスの例を示す図である。 同可変抵抗Ｒ_２を製造するＭＥＭＳ製造プロセスの例を示す図である。 同可変抵抗Ｒ_２を製造するＭＥＭＳ製造プロセスの例を示す図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である擬似インダクタの構成例を示す回路図である。図１に示す例において、擬似インダクタは、キャパシタＣ_１と、抵抗Ｒ_１と、可変抵抗Ｒ_２と、オペアンプＯＰとにより構成されている。ここで、擬似インダクタの入力端子ＩＮとオペアンプＯＰの正相入力端子（＋入力端子）との間にはキャパシタＣ_１が介挿されており、このオペアンプＯＰの正相入力端子と接地線との間には可変抵抗Ｒ_２が介挿されている。また、擬似インダクタの入力端子ＩＮとオペアンプＯＰの逆相入力端子（−入力端子）との間には抵抗Ｒ_１が介挿されている。そして、オペアンプＯＰは逆相入力端子と出力端子とが短絡されており、オペアンプＯＰの正相入力端子と逆相入力端子は仮想短絡状態となっている。このため、キャパシタＣ_１と可変抵抗Ｒ_２との共通接続点であるオペアンプＯＰの正相入力端子に現れる電圧ｖ_ｐと、オペアンプＯＰの逆相入力端子に現れる電圧ｖ_ｐ’は同じ電圧になる。

図２は、図１に示す構成において、擬似インダクタの各部に現れる電圧および電流の関係を示すベクトル図である。この図では、入力端子ＩＮおよび接地線間に角周波数ωの正弦波の交流電圧ｖを与えた場合における各部の電圧および電流をベクトルとして表している。

図２に示すように、キャパシタＣ_１および可変抵抗Ｒ_２に流れる電流をｉ_１とした場合、入力端子ＩＮおよび接地線間の電圧ｖは、次式に示すように、可変抵抗Ｒ_２の電圧降下ｖ_ｐ＝ｉ_１Ｒ_２と、これよりもπ／２だけ位相が遅れたキャパシタＣ_１の電圧降下ｉ_１／（ｊωＣ_１）のベクトル和となる。
ｖ＝ｖ_ｐ＋ｉ_１／（ｊωｃ_１）
＝ｉ_１Ｒ_２＋ｉ_１／（ｊωｃ_１） ……（１）

一方、上述したようにオペアンプＯＰの正相入力端子の電圧ｖ_ｐと逆相入力端子の電圧ｖ_ｐ’は等しくなるので、キャパシタＣ_１の電圧降下と抵抗Ｒ_１の電圧降下は等しくなる。このため、抵抗Ｒ_１に流れる電流をｉ_２とすると、次式が成立する。
ｉ_１／（ｊωＣ_１）＝ｉ_２Ｒ_１ ……（２）
この式（２）をｉ_２について解くと、次式が得られる。
ｉ_２＝ｉ_１／（ｊωＣ_１Ｒ_１） ……（３）

上記式（２）から明らかなように、電流ｉ_２は電流ｉ_１よりもπ／２だけ位相が遅れる。そして、入力端子ＩＮおよび接地線間に流れる電流ｉは、この電流ｉ_１および電流ｉ_２を図２に示すようにベクトル加算したものとなる。

ここで、交流電圧ｖの角周波数ωが高くなると、容量性リアクタンス１／（ｊωｃ_１）が低下するため、電流ｉ_１が増加して可変抵抗Ｒ_２の電圧ｉ_１Ｒ_２が増加するとともに、キャパシタＣ_１の電圧降下ｉ_１／（ｊωＣ_１）が低下する。このため、図示のように、電流ｉ_１の電圧ｖに対する位相進み量が小さくなる（すなわち、位相が遅れる）。これに伴って、電流ｉ_２の電圧ｖに対する位相遅れ量が大きくなる。

そして、可変抵抗Ｒ_２の抵抗値が抵抗Ｒ_１の抵抗値よりも十分に大きい状態では、図２に示すベクトル図において、電流ｉ_１は電流ｉ_２に対して無視できる程度に小さくなり、ｉ≒ｉ_２が成立する。この状態では、電圧ｖの角周波数ωの上昇に依存して、電流ｉの電圧ｖに対する位相遅れ量が大きくなり、かつ、電流ｉの絶対値が低下する。このように、図１に示す擬似インダクタでは、通常のコイルによるインダクタと同様な特性が得られる。

図１に示す擬似インダクタにおいて、可変抵抗Ｒ_２の抵抗値を高くすると、電流ｉ_１を減らすこととなるので、図２に示すように、電圧ｖの角周波数ωを上昇させたと同じ効果が得られる。従って、図１に示す擬似インダクタでは、可変抵抗Ｒ_２の抵抗値を高くすることによりインダクタンスを高くし、可変抵抗Ｒ_２の抵抗値を低くすることによりインダクタンスを低くする、という具合にインダクタンスの調整が可能である。

本実施形態の特徴は、以上説明した擬似インダクタに用いられる可変抵抗Ｒ_２の構造にある。図３（ａ）および（ｂ）は、本実施形態における可変抵抗Ｒ_２の構成を示す断面図である。図３（ａ）および（ｂ）において、可動電極である電極Ｂと固定電極である電極Ｃは、可変抵抗Ｒ_２の両端をなすものであり、例えば図１に示す擬似インダクタを構成する場合、電極ＢおよびＣは入力端子ＩＮおよび接地線に各々接続される。この電極ＢおよびＣは、短冊状部分を有する電極であり、各々、一端が絶縁層２０７を挟んで互いに固定されており、絶縁層２０７から突き出た短冊状部分を対向させた片持ち梁構造をなしている。そして、電極Ｃにおける電極Ｂとの対向面には、多数の同じ高さの突起状の抵抗体ｒが面状に形成されている。なお、以下では、説明の便宜上、電極ＢおよびＣにおいて絶縁層２０７を挟んで相互に固定されている側の端部（図３（ａ）および（ｂ）において左側の端部）を基端部といい、それらとは反対側の端部（図３（ａ）および（ｂ）において右側の端部）を先端部という。第１の制御電極である電極Ｄと第２の制御電極である電極Ａは、可変抵抗Ｒ２の抵抗値を制御する制御電圧が印加される電極である。電極Ｄは、絶縁層２０４を間に挟んで電極Ｃの下面に固定されており、電極Ａは絶縁層２０９を間に挟んで電極Ｂの上面に固定されている。ここで、電極ＡおよびＤは、電極ＢおよびＣにおいて絶縁層２０７を間に挟んでいる基端部近傍領域から僅かに先端部方向に寄った領域において互いに向き合っている。

図３（ａ）はこの電極ＡおよびＤ間の制御電圧が０Ｖであるときの状態を示しており、図３（ｂ）はこの電極ＡおよびＤ間に所定値以上の制御電圧が印加された状態を示している。図３（ａ）に示すように、制御電圧が０Ｖの場合には、電極ＢおよびＣは真っ直ぐ平行に延びた状態であり、離間している。制御電圧を０Ｖから増加すると、電極ＡおよびＤ間に制御電圧の大きさに応じた静電的な吸引力が発生し、この吸引力により電極Ｂが撓み、電極Ｂの先端が電極Ｃに近づく。そして、制御電圧が所定値になると、電極Ｂの先端が電極Ｃの表面の抵抗体ｒに接触する。そして、さらに制御電圧を増加すると、図３（ｂ）に示すように、電極Ｂの先端寄りの部分が電極Ｃの表面の複数の抵抗体ｒと接触した状態となる。この状態では、制御電圧を増加するに従い、電極Ｂと電極Ｃの表面の抵抗体ｒとの総接触面積が増加し、電極ＢおよびＣ間の抵抗値が小さくなる。

電極ＡおよびＤの位置は、電極ＢおよびＣの先端部寄りの位置ではなく、図示のように、絶縁層２０７を間に挟んでいる電極ＢおよびＣの基端部近傍領域の近くであることが好ましい。仮に電極ＡおよびＤを電極ＢおよびＣの先端部寄りの位置に設けた場合には、電極Ｂにおける電極Ａに対応した領域が電極Ｃの表面の抵抗体ｒと接触すると、もはやそれ以上に制御電圧を大きくしても、電極Ｂと電極Ｃ上の抵抗体ｒとの総接触面積を増加させることができないからである。

図４は、本実施形態による擬似インダクタの構成を模式的に示すレイアウト図である。この例において擬似インダクタは、擬似インダクタにおける可変抵抗Ｒ_２を除く要素、すなわち、抵抗Ｒ_１と、キャパシタＣ_１と、オペアンプＯＰと、可変抵抗Ｒ_２の抵抗値を制御する制御電圧を発生する制御回路ＣＴＬとを搭載したチップ１００と、可変抵抗Ｒ_２を搭載したチップ２００とにより構成されている。ここで、チップ１００は、ＣＭＯＳ製造プロセスにより製造される。また、チップ２００は、後述するＭＥＭＳ製造プロセスにより製造される。

チップ１００には４個のボンディングパッドＢＰ１１〜ＢＰ１４が設けられている。ここで、ボンディングパッドＢＰ１１およびＢＰ１４は、制御回路ＣＴＬが可変抵抗Ｒ_２の抵抗値を制御するための制御電圧を出力するボンディングパッドである。また、ボンディングパッドＢＰ１２は、オペアンプＯＰの正相入力端子とキャパシタＣ_１の一端に接続されている。このオペアンプＯＰの逆相入力端子は出力端子と接続されており、この接続点は抵抗Ｒ_１の一端に接続されている。そして、抵抗Ｒ_１の他端とキャパシタＣ_１の他端はチップ１００内にある入力端子ＩＮに接続されている。また、ボンディングパッドＢＰ１３は、チップ１００内の接地線に接続されている。

同様に、チップ２００にも、４個のボンディングパッドＢＰ２１〜ＢＰ２４が設けられている。これらの４個のボンディングパッドＢＰ２１〜ＢＰ２４は、図４においてチップ２００の下半分の領域に設けられている。そして、図４においてチップ２００の上半分の領域には、可変抵抗Ｒ_２が設けられている。ここで、ボンディングパッドＢＰ２１および２４は、可変抵抗Ｒ_２の抵抗値を制御するための制御電圧を受け取るボンディングパッドである。図示の例では、ボンディングパッドＢＰ２１は、メタル配線ＡＳを介して可変抵抗Ｒ_２の電極Ａに接続されている。また、ボンディングパッドＢＰ２４は、メタル配線ＤＳ１、スルーホールＴＨ３およびメタル配線ＤＳ２を介して可変抵抗Ｒ２の電極Ｄに接続されている（図４ではメタル配線ＤＳ２および電極Ｄの図示を省略）。また、ボンディングパッドＢＰ２２は、メタル配線ＢＳおよびスルーホールＴＨ１を介して可変抵抗Ｒ２の電極Ｂに接続されている。ボンディングパッドＢＰ２３は、メタル配線ＣＳおよびスルーホールＴＨ２を介して可変抵抗Ｒ２の電極Ｃ（図４では図示略）に接続されている。そして、チップ１００とチップ２００は、共通の基板上に固定され、チップ１００のボンディングパッドＢＰ１１、ＢＰ１２、ＢＰ１３およびＢＰ１４は、チップ２００のボンディングパッドＢＰ２１、ＢＰ２２、ＢＰ２３およびＢＰ２４と各々ボンディングワイヤＢＷにより接続されている。

図５（ａ）〜（ｄ）は、チップ２００に設けられた可変抵抗Ｒ_２の詳細な構成を示すものである。まず、図５（ａ）は可変抵抗Ｒ_２の断面図である。図５（ａ）に示すように、Ｓｉ基板２０１の表面にはＳｉＯ_２による絶縁層２０２が形成されている。そして、絶縁層２０２の一部が除去され、その除去領域にメタル配線層をパターニングして得られた電極Ｄおよびこの電極ＤをボンディングパッドＢＰ２４に接続するための配線の一部であるメタル配線ＤＳ２が形成されている。絶縁層２０２、電極Ｄおよびメタル配線ＤＳ２の上部はＳｉＯ_２による絶縁層２０４によって覆われており、この絶縁層２０４の表面の一部の領域に多結晶Ｓｉ層をパターニングして得られた電極Ｃが積層されている。そして、この電極Ｃの基端部近傍部分と絶縁層２０４を覆うように、ＳｉＯ_２による絶縁層２０７が積層されている。電極Ｃにおいて絶縁層２０７によって覆われてない領域の表面には、複数の突起状の抵抗体ｒが面状に配列されている。電極Ｂは、多結晶Ｓｉ層をパターニングして得られた電極であり、基端部近傍部分を絶縁層２０７の上に載せ、電極Ｃとの間に空隙を挟んだ状態で、電極Ｃと対向している。ＳｉＯ_２による絶縁層２０９は、電極Ｂにおける基端部近傍部分と絶縁層２０７を覆っている。そして、この絶縁層２０９の上に、各々、メタル配線層をパターニングして得られた電極Ａ、メタル配線ＢＳ、ＣＳ、ＤＳ１およびＡＳが形成されている（図５（ａ）ではメタル配線ＡＳの図示を省略。図４参照。）。ここで、メタル配線ＢＳは、絶縁層２０９を貫通するスルーホールＴＨ１を介して電極Ｂに接続されており、メタル配線ＣＳは、絶縁層２０９および２０７を貫通するスルーホールＴＨ２を介して電極Ｃに接続されており、メタル配線ＤＳ１は、絶縁層２０９、２０７および２０４を貫通するスルーホールＴＨ３を介してメタル配線ＤＳ２に接続されている。

図５（ｂ）〜（ｄ）は、図５（ａ）における視点１〜視点３の高さから見下ろした可変抵抗Ｒ２の平面図である。ここで、視点１は、各々、メタル配線層をパターニングして得られたメタル配線ＤＳ１、ＣＳ、ＢＳおよび電極Ａの表面の高さにある。また、視点２は、絶縁層２０９および２０７の界面の高さにある。また、視点３は絶縁層２０４および２０２の界面の高さにある。

図５（ｂ）において、直線ＰＬ１〜ＰＬ８は、視点１から見た電極Ｂの輪郭線を示す。図示のように、電極Ｂは、多結晶Ｓｉ層を略Ｔ字状にパターニングして得られたものであり、短冊状部分を図５（ｃ）に示す電極Ｃに対向させている。電極Ｂにおいて短冊状部分が突き出している基端部近傍部分には、電極Ａが載っている。そして、図５（ｄ）に示す電極Ｄはこの電極Ａと対向している。

図５（ｃ）に示すように、電極Ｃにおける電極Ｂとの対向面には、複数の突起状の抵抗体ｒが面状に配列されている。ここで、電極Ｃの全面に延べ板状の抵抗体を載せるのではなく、複数の突起状の抵抗体ｒを面状に配列するのは、次の理由による。まず、前者のように、電極Ｃの全面に延べ板状の抵抗体を載せた場合、電極Ｂと延べ板状の抵抗体は面接触するため、全接触領域について接触圧を一様にするのが難しく、接触抵抗のばらつきが大きくなる。これに対し、後者のように、電極Ｃに複数の突起状の抵抗体ｒを面状に配列した場合には、個々の抵抗体ｒが適度な圧力で電極Ｂと接触し、接触抵抗の低い良好な接触状態が得られる。このため、前者の場合に比べて、制御電圧と電極ＢおよびＣ間の抵抗値との関係の再現性を高くすることができるのである。電極ＡおよびＤ間の制御電圧をリニアに変化させたときの電極ＢおよびＣ間の抵抗値の変化の連続性を高めるためには、電極Ｃにおける突起状の抵抗体ｒの面積密度を十分に高くすることが好ましい。また、抵抗体ｒを面状に配列する場合、図示のように、隣接する行間で突起の並びの位相をずらしておくのも、抵抗値の変化の連続性を高める上で好ましい。

次に図６、図７および図８を参照し、可変抵抗Ｒ_２を製造するＭＥＭＳ製造プロセスの一例について説明する。このＭＥＭＳ製造プロセスでは、まず、ＣＶＤ（Chemical Vapor Deposition；気相成長法）によりＳｉ基板２０１上にＳｉＯ_２による絶縁層２０２を積層する（図６（Ｐ１）および（Ｐ２）参照）。次に、絶縁層２０２において電極Ｄおよび電極Ｄに繋がるメタル配線ＤＳ２の占有領域とする領域内の絶縁物を除去するエッチングを行い、絶縁物が除去されてＳｉ基板２０１表面が露出した除去領域２０１ａを形成する（図６（Ｐ３）参照）。

次にＡｌ等のメタルのスパッタリングを行い、絶縁層２０２およびＳｉ基板２０１における除去領域２０１ａの表面にメタル層２０３を積層する（図６（Ｐ４）参照）。次にＣＭＰ(Chemical Mechanical Planarization；化学機械研磨)装置を用いて、メタル層２０３および絶縁層２０２の研磨を行う。この研磨は、絶縁層２０２の上のメタル層２０３がなくなり、除去領域２０１ａ内のみにメタル層２０３が残り、かつ、絶縁層２０２およびメタル層２０３からなる全体の表面が平坦になるまで行う（図６（Ｐ５）参照）。これにより、電極Ｄおよびこの電極Ｄに繋がるメタル配線ＤＳ２が形成される。次にＣＶＤにより絶縁層２０２およびメタル層２０３の表面にＳｉＯ_２による絶縁層２０４を積層する（図６（Ｐ６）参照）。次に、ＣＶＤにより、絶縁層２０４の表面にＰ（燐）のドープされた多結晶Ｓｉ層２０５を積層する（図６（Ｐ７）参照）。

次に多結晶Ｓｉ層２０５の表面において電極Ｃの占有領域とする領域を覆うマスクを形成した後、多結晶Ｓｉ層２０５のエッチングを行い、多結晶Ｓｉ層２０５を電極Ｃの形状に成形する（図７（Ｐ８）参照）。次に全体を覆うようにＴｉ（Ｓｉ）ＮまたはＷ（Ｓｉ）Ｎなどの電気抵抗の低い金属シリコンナイトライドを抵抗層２０６として積層する（図７（Ｐ９）および特開２００６−１６６４１号公報参照）。次に、抵抗層２０６において抵抗体ｒとする各領域を覆うマスクを形成した後、抵抗層２０６のエッチングを行い、電極Ｃである多結晶Ｓｉ層２０５の表面に複数の抵抗体ｒを形成する（図７（Ｐ１０）参照）。次にＣＶＤにより全体を覆うようにＳｉＯ_２からなる絶縁層２０７を積層し、さらにＣＭＰ装置を用いた研磨により絶縁層２０７の表面を平坦化し、かつ、絶縁層２０７の表面の高さを所望の電極ＢおよびＣ間距離に対応した高さにする（図７（Ｐ１１）参照）。次に、ＣＶＤにより、絶縁層２０７の表面にＰ（燐）のドープされた多結晶Ｓｉ層２０８を積層する（図７（Ｐ１２）参照）。次に多結晶Ｓｉ層２０８の表面において電極Ｂの占有領域とする領域を覆うマスクを形成した後、多結晶Ｓｉ層２０８のエッチングを行い、多結晶Ｓｉ層２０８を電極Ｂの形状に成形する（図７（Ｐ１３）参照）。

次にＣＶＤにより全体を覆うようにＳｉＯ_２からなる絶縁層２０９を積層し、さらにＣＭＰ装置を用いた研磨により絶縁層２０９の表面を平坦化する（図８（Ｐ１４）参照）。次にスルーホールＴＨ１〜ＴＨ３の形成領域以外の領域を覆うマスクを絶縁層２０９の表面に形成した後、ＳｉＯ_２からなる絶縁物のエッチングを行い、絶縁層２０９を貫通して電極Ｂである多結晶Ｓｉ層２０８の表面に至るスルーホールＴＨ１と、絶縁層２０９および２０７を貫通して電極Ｃである多結晶Ｓｉ層２０５の表面に至るスルーホールＴＨ２と、絶縁層２０９、２０７および２０４を貫通してメタル層２０３であるメタル配線ＤＳ２の表面に至るスルーホールＴＨ３とを形成する（図８（Ｐ１５）参照）。

次にＡｌ等のメタルのスパッタリングを行い、絶縁層２０９を覆うようにメタル層２１０を積層する（図８（Ｐ１６）参照）。このときメタル層２１０のメタルは、図示のように、スルーホールＴＨ１〜ＴＨ３を各々介して、多結晶Ｓｉ層２０８の表面、多結晶Ｓｉ層２０５の表面およびメタル配線ＤＳ２の表面に各々到達する。

次にボンディングパッドＢＰ２１〜ＢＰ２４、電極Ａ、ボンディングパッドＢＰ２１と電極Ａとを接続するメタル配線ＡＳ、ボンディングパッドＢＰ２２からスルーホールＴＨ１に至るメタル配線ＢＳ、ボンディングパッドＢＰ２３からスルーホールＴＨ２に至るメタル配線ＣＳ、ボンディングパッドＢＰ２４からスルーホールＴＨ３に至るメタル配線ＤＳ１とする領域（図４および図８（Ｐ１７）参照）のみを覆うマスクをメタル層２１０上に形成した後、メタル層２１０のエッチングを行う。これにより、ボンディングパッドＢＰ２１〜ＢＰ２４、電極Ａ、ボンディングパッドＢＰ２１と電極Ａとを接続するメタル配線ＡＳ、ボンディングパッドＢＰ２２からスルーホールＴＨ１に至るメタル配線ＢＳ、ボンディングパッドＢＰ２３からスルーホールＴＨ２に至るメタル配線ＣＳ、ボンディングパッドＢＰ２４からスルーホールＴＨ３に至るメタル配線ＤＳ１の各メタル配線パターンが絶縁層２０９上に形成される（図８（Ｐ１７）参照）。

次に、図８（Ｐ１８）において電極Ａを含む左半分の領域を、破線で示すようにマスクで覆い、異方性エッチングを行う。この異方性エッチングにより、マスクによって覆われていない電極Ｂの上方の絶縁層２０９と、電極ＢおよびＣ間の絶縁層２０７のうちマスクによって覆われていない領域内の部分およびマスクのやや内側までの部分が除去される。その後、マスクを除去すると、図５に示す可変抵抗Ｒ２を備えたチップ２００（図５参照）が完成する。
以上が本実施形態における可変抵抗Ｒ_２の製造プロセスの詳細である。

以上説明した本実施形態による可変抵抗Ｒ_２は、制御電圧を増減させることにより電極ＢおよびＣ間の抵抗値を連続的に変化させることができる。従って、本実施形態による可変抵抗Ｒ_２は、制御電圧により抵抗値を制御可能な可変抵抗として、幅広い用途に適用可能である。また、以上説明したように、本実施形態による可変抵抗Ｒ_２は、ＭＥＭＳ製造プロセスにより、小型のものを実現可能である。従って、例えば携帯電話の高周波回路等、小型化に関する要求の厳しい高周波回路に好適である。また、本実施形態による擬似インダクタは、ＭＥＭＳ製造プロセスにより製造可能な本実施形態による可変抵抗Ｒ_２により構成されており、この可変抵抗Ｒ_２の抵抗値の調整によりインダクタンスの調整が可能である。従って、小型化に関する要求が厳しい高周波回路においてフィルタ特性が可変のフィルタ等を構成するのに好適である。

＜他の実施形態＞
以上、この発明の各種の実施形態について説明したが、この発明にはこれ以外にも他の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、擬似インダクタにおいて、可変抵抗Ｒ_２以外の要素を搭載したチップ１００と、可変抵抗Ｒ_２を搭載したチップ２００とを別々のチップとした。しかし、ＭＥＭＳ製造プロセスの中にＣＭＯＳ製造プロセスを含め、同一のチップ上に、擬似インダクタの全ての構成要素を形成してもよい。この場合、ボンディングパッドＢＰ１１〜ＢＰ１４、ＢＰ２１〜ＢＰ２４を省略可能であり、擬似インダクタをさらに小型化することができる。また、２つのチップ１００および２００を位置決めして基板に固定したり、ボンディングワイヤＢＷの結線を行う工程を省略することができるので、製造時間を削減することができる。

（２）上記実施形態にでは、可変抵抗Ｒ_２以外の要素を搭載したチップ１００と、可変抵抗Ｒ_２を搭載したチップ２００とを平面的に並べたが、垂直方向に縦積みしてもよい。例えば可変抵抗Ｒ_２以外の要素を搭載したチップ１００をＣＭＯＳ製造プロセスによりＳｉ基板上に作製し、その上に絶縁層であるＳｉＯ２層およびＳｉＮ層を順次積層させ、その上にＭＥＭＳ技術により可変抵抗Ｒ_２を搭載したチップ２００を作製してもよい。

（３）図１に示すものは、インダクタンスの調整手段として可変抵抗を用いた擬似インダクタの一例である。インダクタンスの調整手段として可変抵抗を用いた擬似インダクタには、図１に示すもの以外にも各種の回路構成のものがある。この発明は、そのような図１に示すもの以外の構成の擬似インダクタにも勿論適用可能である。

（４）可変抵抗Ｒ_２を得るためのＭＥＭＳ製造プロセスにおいて、図８（Ｐ１８）に示す可変抵抗Ｒ_２が得られた後、アニーリングを行い、電極Ｂの先端部を上方に反らせてもよい。

（５）電極Ｃの表面に突起状の抵抗体ｒを配列する代わりに、電極Ｂを所望の抵抗値を有するものとし、電極Ｂを電極Ｃに直接接触させ、その接触面積を変化させることにより電極ＢおよびＣ間の抵抗値を変化させるようにしてもよい。

Ａ，Ｂ，Ｃ，Ｄ……電極、ｒ……抵抗体、２０２，２０４，２０７，２０９……絶縁層、ＩＮ……端子、Ｃ_１……キャパシタ、Ｒ_１……抵抗、Ｒ_２……可変抵抗、ＯＰ……オペアンプ、１００，２００……チップ、ＣＴＬ……制御回路、ＢＰ１１〜ＢＰ１４，ＢＰ２１〜ＢＰ２４……ボンディングパッド、ＡＳ，ＢＳ，ＣＳ，ＤＳ１，ＤＳ２……メタル配線、ＴＨ１〜ＴＨ３……スルーホール、２０１……Ｓｉ基板、２０３，２１０……メタル層、２０５，２０８……多結晶Ｓｉ層、２０６……抵抗層。

Claims (4)

1. 固定電極と、
   前記固定電極と間隙を挟んで対向するように一端が固定された板状の可動電極と、
   前記固定電極との間に絶縁層を挟んで前記固定電極に固定された第１の制御電極と、
   前記可動電極との間に絶縁層を挟み、前記第１の制御電極と対向するように前記可動電極に固定され、前記第１の制御電極との間に制御電圧が与えられる第２の制御電極と
   を具備することを特徴とする可変抵抗。
2. 前記固定電極における前記可動電極との対向面に配列された複数の突起状の抵抗体を具備することを特徴とする請求項１に記載の可変抵抗。
3. インダクタンス調整のための可変抵抗として請求項１に記載の可変抵抗を具備することを特徴とする擬似インダクタ。
4. 出力端子と逆相入力端子とが短絡されたオペアンプと、
   第１の端子と前記オペアンプの正相入力端子との間に介挿されたキャパシタと、
   前記第１の端子と前記オペアンプの逆相入力端子との間に介挿された抵抗と、
   前記オペアンプの正相入力端子と第２の端子との間に介挿された請求項１に記載の可変抵抗と
   を具備することを特徴とする擬似インダクタ。

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