JPWO2011092769A1 - 演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法 - Google Patents

演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法 Download PDF

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Abstract

本発明に係る演算増幅回路（１６０Ｂ）は、第１入力端子及び第２入力端子に入力された電位差を増幅するＲａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部（１７０Ａ）を含む。この演算増幅回路（１６０Ｂ）は、当該演算増幅回路（１６０Ｂ）の入力オフセット電圧量を調整するために、補正電流（Ｉ１）を差動増幅部（１７０Ａ）に含まれる第１差動対に供給する第１補正電流供給部（１７９Ａ）と、当該演算増幅回路（１６０Ｂ）の入力オフセット電圧量を調整するために、補正電流（Ｉ３）を差動増幅部（１７０Ａ）に含まれる第２差動対に供給する第２補正電流供給部（１７９Ｂ）とを備える。

Description

本発明は、演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法に関し、特に、入力オフセット電圧量を調整可能な演算増幅回路に関する。
近年、液晶パネル及び有機ＥＬ（エレクトロルミネッセンス）パネルは、携帯機器、小型モバイル機器、及び大型パネル機器に用いられている。また、液晶パネル及び有機ＥＬパネルは、益々市場が拡大するＴＶなどの映像機器分野の表示装置に用いられている。このような、表示装置では、より自然画に近づけるため、表示パネルの高画質化が進められている。また、表示装置が備える表示ドライバＬＳＩには、出力端子間の出力電圧のバラツキの低減が求められている。
例えば、この出力電圧のバラツキを低減する方法として、演算増幅回路の入力オフセット電圧量を調整する従来技術が特許文献１に開示されている。
以下、特許文献１記載の演算増幅回路である出力回路３００について説明する。
図４７は、特許文献１記載の出力回路３００の構成を示す図である。
図４７に示す出力回路３００では、差動段の差動トランジスタのソースと差動段の電流源トランジスタのドレインに、複数組の抵抗とスイッチが並列接続されている。
図４７に示す出力回路３００では、差動トランジスタ３０２及び３０４を含むオペアンプが形成され、一方の差動トランジスタ３０２と接続点３０６との間には抵抗ＲＡ１が接続され、他方の差動トランジスタ３０４と接続点３０６との間には抵抗ＲＢ１が接続されている。
さらに、差動トランジスタ３０２と接続点３０６との間には複数組の抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・とスイッチ３１０とがそれぞれ接続されており、同様に、差動トランジスタ３０４と接続点３０６との間には複数組の抵抗ＲＢ２、ＲＢ３、ＲＢ４、・・・とスイッチ３１０とがそれぞれ接続される。
以上のように構成された出力回路３００について、その動作を説明する。
まず、抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・に接続されたそれぞれのスイッチ３１０をすべてオン状態にして、抵抗ＲＢ２、ＲＢ３、ＲＢ４、・・・にそれぞれ接続されたスイッチ３１０をすべてオフ状態にして、これらの状態にて出力回路３００の出力を行う。抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・は並列に接続されているので差動トランジスタ３０２、３０４に同じだけの電流が流れたときに、差動トランジスタ３０４のソースと接続点３０６との間の電圧は、差動トランジスタ３０２のソースと接続点３０６との間の電圧より大きくなる。したがって差動トランジスタ３０２、３０４のゲート電圧がそれぞれ同じであるオフセット無しの状態であるとすると、出力回路３００の出力電圧は、入力端子３２０への入力電圧よりも高い状態にて安定する。
以上説明したように、出力回路３００は、並列に接続した抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・に接続されたそれぞれのスイッチ３１０の制御を行う。つまり、並列抵抗の数を変更することで合成抵抗値を変える。これにより、出力回路３００は、出力電圧を変更している。
特開２００７−１１６４９３号公報
しかしながら、特許文献１記載の演算増幅回路（出力回路）では、複数の抵抗素子及び複数のスイッチが差動トランジスタのソース端子に接続される。これにより、差動トランジスタのソース端子の寄生容量が増加する。結果として、演算増幅回路の動作速度が低下するという課題がある。
特に、近年では、表示パネルに用いる演算増幅回路には、例えば、十数ｍＶまでの出力電圧バラツキを低下させることが要求される。このように、高精度に出力電圧バラツキ（入力オフセット電圧量）を調整しようとすると、特許文献１記載の演算増幅回路では、より多くの抵抗素子及びスイッチが必要となる。これにより、さらに、演算増幅回路の動作速度が低下してしまう。
そこで本発明は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる演算増幅回路を提供することを目的とする。
上記目的を達成するために、本発明の一形態に係る演算増幅回路は、第１入力端子と、第２入力端子と、出力端子と、前記第１入力端子及び前記第２入力端子に入力された電位差を増幅し、増幅した出力信号を前記出力端子に出力する、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部とを備え、前記差動増幅部は、ゲートが前記第１入力端子に接続された第１差動トランジスタと、ゲートが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、前記第１差動トランジスタ及び前記第２差動トランジスタのソースに電流を供給する第１電流源トランジスタと、ゲートが前記第１入力端子に接続された第３差動トランジスタと、ゲートが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、前記第３差動トランジスタ及び前記第４差動トランジスタのソースに電流を供給する第２電流源トランジスタとを含み、前記第１差動トランジスタ及び第２差動トランジスタは、ｎ型ＭＯＳトランジスタであり、前記第３差動トランジスタ及び第４差動トランジスタは、ｐ型ＭＯＳトランジスタであり、前記演算増幅回路は、さらに、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動増対に第１補正電流を供給する第１補正電流供給部と、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動増幅部に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、本発明の一形態に係る演算増幅回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含み、第１入力端子及び第２入力端子に入力された電位差を増幅し、増幅した出力信号を出力端子に出力する演算増幅回路であって、前記差動増幅部は、ベースが前記第１入力端子に接続された第１差動トランジスタと、ベースが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、前記第１差動トランジスタ及び前記第２差動トランジスタのエミッタに電流を供給する第１電流源トランジスタと、ベースが前記第１入力端子に接続された第３差動トランジスタと、ベースが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、前記第３差動トランジスタ及び前記第４差動トランジスタのエミッタに電流を供給する第２電流源トランジスタとを含み、前記第１差動トランジスタ及び第２差動トランジスタは、ｎｐｎ型バイポーラトランジスタであり、前記第３差動トランジスタ及び第４差動トランジスタは、ｐｎｐ型バイポーラトランジスタであり、前記演算増幅回路は、さらに、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動対に第１補正電流を供給する第１補正電流供給部と、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動増幅部に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、前記第１差動トランジスタのドレインに前記第１補正電流を供給し、前記第２補正電流供給部は、前記第３差動トランジスタのドレインに前記第２補正電流を供給してもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動トランジスタのドレイン端子に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第１補正電圧信号が印加され、前記第１補正電圧信号の電圧値に応じた電流値の前記第１補正電流を前記第１差動トランジスタのドレインに供給する第１補正トランジスタを含み、前記第２補正電流供給部は、ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第２補正電圧信号が印加され、前記第３差動トランジスタのドレインに、前記第２補正電圧信号の電圧値に応じた電流値の前記第２補正電流を供給する第２補正トランジスタを含んでもよい。
この構成によれば、本発明の一形態に係る演算増幅回路では、第１差動トランジスタには、一つの第１補正トランジスタのドレイン端子のみが接続される。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、さらに、前記第１補正トランジスタと差動対を形成し、ドレインが前記第２差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第２差動トランジスタのドレインに、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を供給する第３補正トランジスタを含み、前記第２補正電流供給部は、さらに、前記第２補正トランジスタと差動対を形成し、ドレインが前記第４差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４差動トランジスタのドレインに、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を供給する第４補正トランジスタを含んでもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、正負両方の方向に入力オフセット電圧量を調整できる。
また、前記第１補正トランジスタは、前記第１差動トランジスタのドレインから前記第１補正電流を引き抜き、前記第２補正トランジスタは、前記第３差動トランジスタのドレインから前記第２補正電流を引き抜き、前記第１補正電流供給部は、さらに、ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を前記第１差動トランジスタのドレインに流し込む第３補正トランジスタを含み、前記第２補正電流供給部は、さらに、ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を前記第３差動トランジスタのドレインに流し込む第４補正トランジスタを含んでもよい。
また、前記第１補正トランジスタ及び前記第３補正トランジスタは、ｎ型ＭＯＳトランジスタであり、前記第２補正トランジスタ及び前記第４補正トランジスタは、ｐ型ＭＯＳトランジスタであり、前記第１補正電流供給部は、さらに、前記第１補正トランジスタ及び前記第３補正トランジスタのソースと、接地電位が印加される接地電位線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第１カットオフトランジスタを含み、前記第２補正電流供給部は、さらに、前記第２補正トランジスタ及び前記第４補正トランジスタのソースと、電源電圧が印加される電源電圧線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第２カットオフトランジスタを含み、前記第１カットオフトランジスタはｎ型ＭＯＳトランジスタであり、前記第２カットオフトランジスタはｐ型ＭＯＳトランジスタであってもよい。
この構成によれば、第１差動トランジスタ及び第２差動トランジスタが動作しない場合には、第１カットオフトランジスタがオフする。これにより、本発明の一形態に係る演算増幅回路は、第１差動トランジスタ及び第２差動トランジスタが動作しない場合に、第１補正電流供給部による電流供給を停止できる。同様に、本発明の一形態に係る演算増幅回路は、第３差動トランジスタ及び第４差動トランジスタが動作しない場合に、第２補正電流供給部による電流供給を停止できる。
また、前記演算増幅回路は、さらに、前記差動増幅部の前記第１入力端子及び前記第２入力端子に入力される電位差が変化した時刻から予め定められた期間、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給及び前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止する停止制御部を備えてもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、動作速度を向上できる。
また、前記第１入力端子及び前記第２入力端子の一方である反転入力端子は前記出力端子と接続されており、前記演算増幅回路は、さらに、前記第１入力端子及び前記第２入力端子の一方である非反転入力端子に入力された入力信号の電圧値が第１閾値以上である場合、前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止し、前記入力信号の電圧値が、前記第１閾値よりも低い第２閾値以下である場合、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給を停止するレベル検出部を備えてもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、入力信号が第２閾値以下の場合には、第１補正電流供給部を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、第１差動対が停止した後に、当該第１差動対に補正電流が供給されることを防止できる。よって、本発明の一形態に係る演算増幅回路は、入力信号が低い領域において、出力信号が不正な値となってしまうことを防止できる。
さらに、本発明の一形態に係る演算増幅回路は、入力信号が第１閾値以上の場合には、第２補正電流供給部を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、第２差動対が停止した後に、当該第２差動対に補正電流が供給されることを防止できる。よって、本発明の一形態に係る演算増幅回路は、入力信号が高い領域において、出力信号が不正な値となってしまうことを防止できる。
また、本発明の一形態に係る信号駆動装置は、複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記非反転入力端子に入力される複数の前記演算増幅回路と、外部から入力されたデジタル信号をアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、前記レベル検出部は、前記デジタル信号に基づき、前記複数の入力信号の各々の電圧値が前記第１閾値以上であるか否か、及び、前記入力信号の電圧値が前記第２閾値以下であるか否かを判定する。
この構成によれば、本発明の一形態に係る演算増幅回路は、デジタル信号を用いて第１補正電流供給部及び第２補正電流供給部の停止を制御する。これにより、本発明の一形態に係る演算増幅回路は、トランジスタの閾値電圧のバラツキ等の影響を低減できる。
また、本発明の一形態に係る信号駆動装置は、複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記第２入力端子に入力される複数の前記演算増幅回路を備え、前記複数の入力信号をそれぞれ駆動する通常動作モードと、前記複数の演算増幅回路の入力オフセット電圧量を調整する調整モードとを有し、前記調整モードは、第１調整モードと第２調整モードとを含み、前記信号駆動装置は、それぞれ電圧値の異なる複数の電圧信号を生成する電圧生成部と、前記複数の演算増幅回路毎に１つ対応して設けられ、前記複数の電圧信号のうちいずれかを指定する第１〜第４設定情報を記憶する複数の記憶部と、前記複数の演算増幅回路毎に１つ対応して設けられ、前記通常動作モード時に、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、選択した第１〜第４補正電圧信号を、対応する前記演算増幅回路に出力する複数の選択部と、制御部と、前記出力信号と前記入力信号とを比較する比較判定部とを備え、前記制御部は、前記第１調整モード時において、前記複数の入力信号を、電源電圧から前記第３差動トランジスタ及び前記第４差動トランジスタの閾値電圧を引いた電圧より大きい第１基準電圧にし、前記複数の選択部に、前記第１補正電圧信号及び前記第２補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第１設定情報及び前記第２設定情報を、当該演算増幅回路に対応する前記記憶部に記憶し、前記制御部は、前記第２調整モード時において、前記複数の入力信号を、前記第１差動トランジスタ及び前記第２差動トランジスタの閾値電圧より小さい第２基準電圧にし、前記複数の選択部に、前記第３補正電圧信号及び前記第４補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第３設定情報及び前記第４設定情報を、当該演算増幅回路に対応する前記記憶部に記憶する。
この構成によれば、本発明の一形態に係る信号駆動装置は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路を用いる場合において、第１差動対の入力オフセット電圧値の調整と、第２差動対の入力オフセット電圧値の調整とを独立して行うことができる。
また、前記調整モードは、さらに、第３調整モードを含み、前記複数の記憶部は、さらに、前記複数の電圧信号のうちいずれかを指定する第５設定情報を記憶し、前記信号駆動装置は、さらに、前記通常モード時に、前記複数の入力信号の電圧値の各々が、前記第１基準電圧より小さく、かつ、前記第２基準電圧より大きい電圧範囲に含まれる第３電圧範囲内の電圧値であるか否かを判定するモニタ部を備え、前記複数の選択部は、前記通常動作モード時に、前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲内の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第５設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲外の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、前記制御部は、前記第３調整モード時において、前記複数の入力信号を、前記第３電圧範囲内の第３基準電圧にし、前記複数の選択部に、前記第１〜第４補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第５設定情報を、当該演算増幅回路に対応する前記記憶部に記憶してもよい。
この構成によれば、本発明の一形態に係る信号駆動装置は、ｎ型ＭＯＳトランジスタのみが動作する場合と、ｐ型ＭＯＳトランジスタが動作する場合と、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタが共に動作する場合とで、それぞれ独立した入力オフセット電圧値の調整を行うことができる。
また、前記信号駆動装置は、さらに、外部から入力されたシリアルデータをパラレルデータに変換するラッチアドレス制御回路と、前記パラレルデータをラッチデータとしてラッチするラッチ回路と、前記ラッチデータの電圧レベルを変換することにより変換データを生成するレベルシフト回路と、前記変換データをアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、前記制御部は、前記シリアルデータとして前記第１基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第１基準電圧を生成させ、前記シリアルデータとして前記第２基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第２基準電圧を生成させてもよい。
この構成によれば、本発明の一形態に係る信号駆動装置は、デジタルデータを設定することにより、第１基準電圧及び第２基準電圧を生成できる。
また、本発明の一形態に係る表示装置は、前記信号駆動装置を備える表示装置であって、前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部と、前記表示部により画像が表示されていない非表示期間において、前記信号駆動装置を前記調整モードに設定するモード制御部とを備える。
この構成によれば、本発明の一形態に係る表示装置は、画像を表示しない期間において、自動的に入力オフセット電圧量を調整できる。
また、本発明の一形態に係る表示装置は、前記信号駆動装置を備える表示装置であって、前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部を備え、前記表示部は、前記複数の信号に応じて発光する複数の液晶セル又は複数の有機エレクトロルミネッセンスセルを含む。
また、本発明の一形態に係るオフセット電圧調整方法は、入力信号を駆動し、駆動した出力信号を出力するＲａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含む演算増幅回路のオフセット電圧調整方法であって、前記入力信号と前記出力信号との電圧差を検出することにより、前記差動増幅部に含まれ、かつ第１差動対を形成する第１差動トランジスタと第２差動トランジスタとに流れる第１電流差、及び前記差動増幅部に含まれ、かつ第２差動対を形成する第３差動トランジスタと第４差動トランジスタとに流れる第２電流差を検出する検出ステップと、前記検出された第１電流差を補正する第１補正電流を前記第１差動対に供給し、前記検出された第２電流差を補正する第２補正電流を前記第２差動対に供給する補正ステップとを含む。
これによれば、本発明の一形態に係るオフセット電圧調整方法は、製造バラツキに起因する第１差動トランジスタと第２差動トランジスタとの電流差を検出し、当該電流差を補正する補正電流を生成する。このように、本発明の一形態に係るオフセット電圧調整方法は、差動増幅部に補正電流を供給することで、入力オフセット電圧量を調整する。よって、本発明の一形態に係るオフセット電圧調整方法は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量を一定にできる。これにより、本発明の一形態に係るオフセット電圧調整方法は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、本発明の一形態に係るオフセット電圧調整方法は、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
なお、本発明は、このような演算増幅回路、信号駆動装置及び表示装置として実現できるだけでなく、演算増幅回路、信号駆動装置又は表示装置に含まれる特徴的な手段の少なくとも一部をステップとする演算増幅回路、信号駆動装置又は表示装置の制御方法、又は、演算増幅回路の入力オフセット電圧量の調整方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
さらに、本発明は、このような演算増幅回路の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したりできる。
以上より、本発明は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる演算増幅回路を提供できる。
図１は、本発明の実施の形態１に係る表示装置の構成を示すブロック図である。 図２は、本発明の実施の形態１に係る画素回路の構成を示す回路図である。 図３は、本発明の実施の形態１に係るソースドライバの構成を示すブロック図である。 図４は、本発明の実施の形態１に係るラッチアドレス制御回路、ラッチ回路、レベルシフト回路及びＤＡ変換回路の構成を示すブロック図である。 図５は、本発明の実施の形態１に係るソースドライバの構成を示すブロック図である。 図６は、本発明の実施の形態１に係る演算増幅回路の構成を示すブロック図である。 図７は、本発明の実施の形態１に係る演算増幅回路の構成を示す回路図である。 図８Ａは、本発明の実施の形態１に係る画像例を示す図である。 図８Ｂは、本発明の実施の形態１に係る画像例を示す図である。 図９は、本発明の実施の形態１に係る演算増幅回路の変形例の構成を示す回路図である。 図１０は、本発明の実施の形態１に係る演算増幅回路の変形例の構成を示す回路図である。 図１１は、本発明の実施の形態１に係る電圧生成部の構成を示す回路図である。 図１２は、本発明の実施の形態２に係るソースドライバの構成を示すブロック図である。 図１３は、本発明の実施の形態２に係る演算増幅回路の構成を示す回路図である。 図１４は、本発明の実施の形態２に係るソースドライバの変形例の構成を示すブロック図である。 図１５は、本発明の実施の形態２に係る第１電圧生成回路の構成を示す回路図である。 図１６は、本発明の実施の形態３に係る演算増幅回路の構成を示す回路図である。 図１７は、本発明の実施の形態３に係る能動負荷部及び出力部の構成を示す回路図である。 図１８は、本発明の実施の形態４に係るソースドライバの構成を示すブロック図である。 図１９は、本発明の実施の形態４に係るソースドライバの構成を示すブロック図である。 図２０は、本発明の実施の形態４に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２１は、本発明の実施の形態４に係るソースドライバによるオフセット電圧調整処理のフローチャートである。 図２２は、本発明の実施の形態５に係るソースドライバの構成を示すブロック図である。 図２３は、本発明の実施の形態５に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２４は、本発明の実施の形態５に係るソースドライバの変形例の構成を示すブロック図である。 図２５は、本発明の実施の形態６に係るソースドライバの構成を示すブロック図である。 図２６は、本発明の実施の形態６に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２７は、本発明の実施の形態６に係るソースドライバによる入力オフセット電圧量の調整処理のタイミングチャートである。 図２８は、本発明の実施の形態７に係るソースドライバの構成を示すブロック図である。 図２９は、本発明の実施の形態７に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図３０は、本発明の実施の形態７に係るソースドライバによる入力オフセット電圧量の調整処理のタイミングチャートである。 図３１は、本発明に係る信号駆動装置の変形例の構成を示すブロック図である。 図３２は、本発明に係るオフセット電圧調整方法のフローチャートである。 図３３は、本発明の実施の形態８に係る演算増幅回路の構成を示す回路図である。 図３４は、本発明の実施の形態８に係るソースドライバの構成を示すブロック図である。 図３５は、本発明の実施の形態８に係る停止制御信号の一例を示す図である。 図３６は、本発明の実施の形態８に係る出力信号の一例を示す図である。 図３７は、本発明の実施の形態８に係る演算増幅回路の変形例の構成を示す回路図である。 図３８は、本発明の実施の形態９に係る演算増幅回路の構成を示す回路図である。 図３９は、本発明の実施の形態１０に係る課題を説明するための図である。 図４０は、本発明の実施の形態１０に係る演算増幅回路の構成を示す回路図である。 図４１は、本発明の実施の形態１０に係るソースドライバの構成を示すブロック図である。 図４２は、本発明の実施の形態１０に係る演算増幅回路の動作を示す図である。 図４３は、本発明の実施の形態１０に係る演算増幅回路の変形例の構成を示す回路図である。 図４４は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４５は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４６は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４７は、従来の出力回路の構成を示す回路図である。
以下、本発明に係る演算増幅回路の実施の形態について、図面を参照しながら詳細に説明する。
また、以下の実施の形態１、４及び８では、本発明の請求に係る演算増幅回路の基本構成例を説明し、主に実施の形態３、６、７及び１０において、本発明の請求に係る演算増幅回路について説明する。
（実施の形態１）
本発明の実施の形態１に係る演算増幅回路は、差動トランジスタのドレイン端子に電流を供給することにより、入力オフセット電圧量を調整する。よって、本発明の実施の形態１に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量を一定にできる。これにより、本発明の実施の形態１に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
まず、本発明の実施の形態１に係る演算増幅回路を含む表示装置の構成を説明する。
図１は、本発明の実施の形態１に係る表示装置１００の構成を示すブロック図である。
図１に示す表示装置１００は、入力された画像信号に応じた画像を表示する。この表示装置１００は、表示部１１１と、ソースドライバ１１３と、ゲートドライバ１１７と、制御部１１８とを備える。
表示部１１１は、画像信号に応じた画像を表示する表示パネルである。この表示部１１１は、行列状に配置された複数の画素回路１１２と、列毎に設けられた複数のソースライン１１５と、行毎に設けられた複数のゲートライン１１６とを備える。
なお、以下では、表示部１１１の列の数をＮとする。
ソースドライバ１１３は、画像信号に応じた電圧値に複数のソースライン１１５を駆動する。このソースドライバ１１３は、本発明の信号駆動装置に相当する。また、ソースドライバ１１３は、列毎に一つ設けられたＮ個の駆動回路１１４を備える。
ゲートドライバ１１７は、複数のゲートライン１１６を駆動する。
制御部１１８は、ソースドライバ１１３及びゲートドライバ１１７が複数のソースライン１１５及び複数のゲートライン１１６を駆動するタイミング等を制御する。
各画素回路１１２は、例えば、液晶セル又は有機ＥＬセルである。この画素回路１１２は、対応するゲートライン１１６が選択された際に、対応するソースライン１１５の電圧値又は電流値に応じて発光する。
なお、図１に示す表示装置１００は、一つのソースドライバ１１３及び一つのゲートドライバ１１７を備えているが、複数のソースドライバ１１３及び複数のゲートドライバ１１７を備えてもよい。
図２は、画素回路１１２の構成を示す回路図である。
図２に示す画素回路１１２は、スイッチ１２１及び１２２と、容量１２３と、トランジスタ１２４と、発光素子１２５とを備える。
スイッチ１２１及び１２２は、ゲートライン１１６の信号によりオン・オフが制御される。また、スイッチ１２１はノード１２６とソースライン１１５との間に接続される。スイッチ１２２は、発光素子１２５の一端とトランジスタ１２４のドレイン端子との間に接続される。
容量１２３は、電源電圧ＶＤＤが印加される電源電圧線とノード１２６との間に接続される。
トランジスタ１２４は、ゲート端子がノード１２６に接続され、ソース端子が電源電圧線に接続され、ドレイン端子がスイッチ１２２の一端に接続される。
発光素子１２５は、スイッチ１２２の他端と、接地電位ＶＳＳが印加される接地電位線との間に接続される。この発光素子１２５は、例えば、液晶素子又は有機ＥＬ素子である。なお、ここでは、接地電位線には接地電位ＶＳＳが印加されるとするが、接地電位線には電源電圧ＶＤＤより小さい電圧が印加されればよい。
以下、ソースドライバ１１３の構成を説明する。
図３は、ソースドライバ１１３の構成を示す図である。
図３に示すように、ソースドライバ１１３は、ラッチアドレス制御回路１３０と、ラッチ回路１３１と、レベルシフト回路１３２と、ＤＡ変換回路１３３と、Ｎ個の駆動回路１１４と、Ｎ個の出力端子１３４とを備える。
ラッチアドレス制御回路１３０は、シリアルデータである画像信号１４０を、Ｎ個のパラレルデータ１４１に変換する。具体的には、画像信号１４０は、シリアル入力される各々が複数ビットの画像データを含む。また、各画像データは、１画素の表示データである。また、Ｎ個のパラレルデータの各々は、この１画素の表示データに対応する。
ラッチ回路１３１は、Ｎ個のパラレルデータ１４１をラッチ（保持）し、ラッチしたＮ個のパラレルデータ１４１をＮ個のラッチデータ１４２として出力する。
レベルシフト回路１３２は、Ｎ個のラッチデータ１４２の電圧レベルを変換することによりＮ個の変換データ１４３を生成する。
ＤＡ変換回路１３３は、Ｎ個の変換データ１４３をアナログ信号であるＮ個の入力信号１４４に変換する。
図４は、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２、及びＤＡ変換回路１３３の詳細な構成を示すブロック図である。
ラッチアドレス制御回路１３０は、シフトレジスタであり、直列に接続されたＮ個のレジスタ１５０を備える。
ラッチ回路１３１は、列毎に一つ設けられたＮ個のデータラッチ部１５１を含む。各データラッチ部１５１は、対応する列のパラレルデータ１４１をラッチし、ラッチしたパラレルデータ１４１をラッチデータ１４２として出力する。
レベルシフト回路１３２は、列毎に一つ設けられたＮ個のレベルシフタ１５２を含む。各レベルシフタ１５２は、対応する列のラッチデータ１４２の電圧レベルを変換することにより変換データ１４３を生成する。例えば、ラッチデータ１４２は０Ｖ／３Ｖのデジタル信号であり、変換データ１４３は０Ｖ／１０Ｖのデジタル信号である。
ＤＡ変換回路１３３は、階調電圧生成回路１５３と、Ｎ個のＤＡコンバータ１５４とを含む。
階調電圧生成回路１５３は、参照電圧１４６を用いて、複数の階調電圧を生成する。また、複数の階調電圧は、複数ビットの変換データ１４３で示される複数のデジタル値に対応する。
各ＤＡコンバータ１５４は、複数の階調電圧のうち、対応する列の変換データ１４３で示されるデジタル値に対応する階調電圧を、入力信号１４４として出力する。
また、図３に示すように、Ｎ個の駆動回路１１４は、列毎に一つ設けられる。
なお、ここでは、簡単のため、列毎に一つ駆動回路１１４が設けられる例を説明したが、近年、選択駆動方式と呼ばれる、複数列を１つの駆動回路で高速に、順次駆動していく方式もある。この方式にも本発明が適用できることはいうまでもない。
また、各駆動回路１１４は、対応する列の入力信号１４４を駆動し、駆動した出力信号１４５を対応する出力端子１３４に出力する。
ここで、Ｎ個の出力端子１３４は、Ｎ個のソースライン１１５に接続される。
図５は、駆動回路１１４の構成を示すブロック図である。
図５に示すように、ソースドライバ１１３は、さらに、設定レジスタ１３５と、電圧生成部１３６とを備える。
また、各駆動回路１１４は、演算増幅回路１６０と、選択部１６１と、制御部１６２とを備える。
演算増幅回路１６０は、入力信号１４４を駆動し、駆動した出力信号１４５を出力端子１３４に出力する。また、演算増幅回路１６０は、補正電圧信号１５７に応じて、当該演算増幅回路１６０の入力オフセット電圧量を調整する機能を有する。
電圧生成部１３６は、それぞれ電圧値の異なる複数の電圧信号１５６を生成する。
設定レジスタ１３５は、Ｎ個の演算増幅回路１６０の各々の入力オフセット電圧量の調整値を示す設定情報１５５を保持する。
制御部１６２は、設定情報１５５に含まれる、Ｎ個の演算増幅回路１６０の調整値のうち、対応する列の調整値１５８を選択する。例えば、設定レジスタ１３５は、Ｎ個の調整値１５８をシリアルに出力する。また、Ｎ個の制御部１６２はシフトレジスタとして機能することにより、対応する列の調整値１５８を選択する。
選択部１６１は、複数の電圧信号１５６のうち、制御部１６２により選択された調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
次に、演算増幅回路１６０の構成を説明する。
図６は、演算増幅回路１６０の構成を示すブロック図である。
演算増幅回路１６０は、演算増幅器１６３と、補正電流供給部１７２とを含む。また、演算増幅器１６３は、差動増幅部１７０と、出力部１７１とを含む。
図７は、演算増幅回路１６０の詳細な構成を示す回路図である。
この演算増幅回路１６０は、オペアンプであり、反転入力端子と非反転入力端子と出力端子とを有する。演算増幅回路１６０は、反転入力端子の電圧と非反転入力端子の電圧との電位差を増幅し、増幅した電圧を出力端子に出力する。
また、演算増幅回路１６０の反転入力端子と出力端子とは接続されている。よって、演算増幅回路１６０は、理想的には、非反転入力端子に入力された電圧値を、出力端子に出力する。
差動増幅部１７０は、反転入力端子及び非反転入力端子の電位差に応じた増幅信号１７４を生成する。この差動増幅部１７０は、差動トランジスタＭ１及びＭ２と、電流源トランジスタＭ５と、負荷トランジスタＭ３及びＭ４とを含む。例えば、差動トランジスタＭ１及びＭ２と、電流源トランジスタＭ５はｎ型ＭＯＳトランジスタであり、負荷トランジスタＭ３及びＭ４はｐ型ＭＯＳトランジスタである。
差動トランジスタＭ１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭ２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭ１及びＭ２は差動対を形成する。
電流源トランジスタＭ５は、差動トランジスタＭ１及びＭ２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位ＶＳＳが印加される接地電位線が接続され、ドレイン端子に差動トランジスタＭ１及びＭ２のソース端子が接続される。
出力部１７１は、増幅信号１７４に応じた出力信号１４５を出力端子に出力する。
なお、図７に示す差動増幅部１７０及び出力部１７１の回路構成は一例であり、差動増幅部１７０及び出力部１７１の回路構成として、公知のオペアンプ（演算増幅器）の回路構成を用いてもよい。
補正電流供給部１７２は、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ１と補正電流Ｉ２とを含む。また、選択部１６１により出力される補正電圧信号１５７は、補正電圧信号１５７ａと補正電圧信号１５７ｂとを含む。
補正電流供給部１７２は、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、補正電流供給部１７２は、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２を供給する。なお、ここで電流を供給するとは、電流を流し込むことと、電流を引き抜くこととを共に含む意味である。
この補正電流供給部１７２は、補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とを含む。補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とは、例えば、ｎ型ＭＯＳトランジスタである。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ２２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１及びＭ２２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
以上の構成により、本発明の実施の形態１に係る演算増幅回路１６０は、入力オフセット電圧量を調整できる。ここで、入力オフセット電圧量とは、差動トランジスタＭ１と差動トランジスタＭ２との製造バラツキ等により生じるオフセット電圧量である。具体的には、上述したように、理想的には演算増幅回路１６０は、入力信号１４４と同じ電圧値の出力信号１４５を出力する。しかし、製造バラツキ等の影響により、出力信号１４５の電圧値は、入力信号１４４の電圧値からずれてしまう。このずれ量が入力オフセット電圧量である。なお、言い換えると、入力オフセット電圧量は、負帰還を構成した場合の反転入力端子と非反転入力端子との電位差である。
具体的には、製造バラツキにより差動トランジスタＭ１と差動トランジスタＭ２との閾値電圧に差が発生する。よって、差動トランジスタＭ１と差動トランジスタＭ２とに流れる電流量に差が生じる。これにより、増幅信号１７４に誤差が生じる。その結果、出力信号１４５に誤差が生じる。
この入力オフセット電圧量が大きい場合、表示装置において、本来表示すべき画像と異なる画像が表示されてしまう。例えば、図８Ａに示すように、全ての画素が灰色の画像を表示したい場合を例に説明する。入力オフセット電圧量が大きい場合には、図８Ｂに示すように縦じま状のノイズが発生してしまう。
一方、本発明の実施の形態１に係る演算増幅回路１６０では、この入力オフセット電圧量を調整することにより、縦じま状のノイズの発生を防止できる。
また、設定レジスタ１３５に保持される設定情報１５５は、例えば、外部の装置により入力される。また、この設定情報１５５により指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０の入力オフセット電圧に略等しい。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ小さい電圧値に設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ大きい電圧値に設定される。
また、補正電圧信号１５７ａ及び補正電圧信号１５７ｂのそれぞれの電圧値は、補正トランジスタＭ２１及びＭ２２が動作する電圧範囲内（例えば、補正トランジスタＭ２１及びＭ２２の閾値電圧以上）であれば、任意の値でよい。
さらに、本発明の実施の形態１に係る演算増幅回路１６０は、差動増幅部１７０には、２つの補正トランジスタＭ２１及びＭ２２のドレイン端子のみが接続される。また、演算増幅回路１６０は、補正トランジスタＭ２１及びＭ２２のゲート電圧が変更されることにより、入力オフセット電圧量を調整する。よって、入力オフセット電圧量の調整精度を増加させた場合でも、寄生容量は一定となる。これにより、演算増幅回路１６０は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
なお、補正電流供給部１７２の構成として以下に示す構成を用いてもよい。
図９は、演算増幅回路１６０の変形例の構成を示す回路図である。
図９に示す演算増幅回路１６０は、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ａの構成が、補正電流供給部１７２と異なる。なお、図９において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ａは、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ３と補正電流Ｉ４とを含む。
補正電流供給部１７２Ａは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ３を供給する。また、補正電流供給部１７２Ａは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ４を供給する。
この補正電流供給部１７２Ａは、補正トランジスタＭＰ１及びＭＰ２を含む。補正トランジスタＭＰ１及びＭＰ２は、例えば、ｐ型ＭＯＳトランジスタである。
補正トランジスタＭＰ１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続され、ソース端子が、電源電圧ＶＤＤが印加される電源電圧線に接続される。
補正トランジスタＭＰ２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続され、ソース端子が電源電圧線に接続される。
以上の構成により、補正電流供給部１７２Ａは、図７に示す補正電流供給部１７２と同様に、演算増幅回路１６０の入力オフセット電圧量を調整できる。
また、この場合の設定情報１５５により指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０の入力オフセット電圧に略等しい。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ小さい電圧値に設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ大きい電圧値に設定される。
また、補正電圧信号１５７ａ及び補正電圧信号１５７ｂのそれぞれの電圧値は、補正トランジスタＭＰ１及びＭＰ２が動作する電圧範囲内（例えば、電源電圧ＶＤＤから補正トランジスタＭ２１及びＭ２２の閾値電圧を引いた電圧値以下）であれば、任意の値でよい。
ここで、補正電流供給部１７２と、補正電流供給部１７２Ａとを比較すると以下のような相違点がある。
補正電流供給部１７２は、差動トランジスタＭ１及びＭ２のドレイン端子から電流を引き抜く。一方、補正電流供給部１７２Ａは、差動トランジスタＭ１及びＭ２のドレイン端子へ電流を流し込む。これにより、補正電流供給部１７２Ａを用いた場合には、演算増幅回路１６０のゲインが低下しないが、補正電流供給部１７２を用いた場合には、演算増幅回路１６０のゲインが低下してしまう。このように、補正電流供給部１７２Ａは、入力オフセット電圧を調整した際に、演算増幅回路１６０のゲインが低下しないという利点がある。
一方、補正電流供給部１７２Ａでは、電流を流し込むため、この電流の電流値が大きくなりすぎると、演算増幅回路１６０が動作しなくなる可能性がある。一方で、補正電流供給部１７２では、引き抜く電流の電流値が大きくなったとしても、演算増幅回路１６０自体が動作しなくなる可能性は低い。これは補正電流供給部１７２の場合、電流源トランジスタＭ２５により、補正電流Ｉ１及びＩ２が制限される。これにより、電流源トランジスタＭ２５と、差動増幅部１７０の電流源トランジスタＭ５との関係さえ考慮しておけば、差動トランジスタＭ１及びＭ２に電流が流れないといったことにはなりにくい。
このように、補正電流供給部１７２は、回路設計を容易に行えるという利点がある。
なお、演算増幅回路１６０は、補正電流供給部１７２と補正電流供給部１７２Ａとを共に備えてもよい。これにより、演算増幅回路１６０のゲインを低下させることなく、かつ、回路設計を容易に行うことができる。ただし、この場合、補正電流供給部１７２と補正電流供給部１７２Ａとの一方のみを備える場合に比べ、回路面積が増加してしまう。
なお、補正電流供給部１７２を用いた場合の、演算増幅回路１６０のゲインの低下を抑制するために、電流源トランジスタＭ２５の電流駆動能力（ゲート幅／ゲート長）を、電流源トランジスタＭ５の電流駆動能力より低くすることが好ましい。さらに、電流源トランジスタＭ２５の電流駆動能力（ゲート幅／ゲート長）を、電流源トランジスタＭ５の電流駆動能力の半分程度にすることがより好ましい。
さらに、補正電流供給部１７２の構成として以下に示す構成を用いてもよい。
図１０は、演算増幅回路１６０の変形例の構成を示す回路図である。
図１０に示す演算増幅回路１６０は、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ｂの構成が、補正電流供給部１７２と異なる。なお、図１０において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ｂは、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ３を供給する。つまり、差動トランジスタＭ１のドレイン端子には、補正電流Ｉ１と補正電流Ｉ３の差分が供給される。
この補正電流供給部１７２Ｂは、補正トランジスタＭ２１及びＭＰ１と、電流源トランジスタＭ２５とを含む。補正トランジスタＭ２１及び電流源トランジスタＭ２５は、例えば、ｎ型ＭＯＳトランジスタである。また、補正トランジスタＭＰ１は、例えば、ｐ型ＭＯＳトランジスタである。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１のソース端子が接続される。
補正トランジスタＭＰ１は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続され、ソース端子が電源電圧線に接続される。
以上の構成により、補正電流供給部１７２Ｂは、図７に示す補正電流供給部１７２と同様に、演算増幅回路１６０の入力オフセット電圧量を調整できる。
また、この場合の設定情報１５５により指定される補正電圧信号１５７ａ及び補正電圧信号１５７ｂは、補正電流Ｉ１と補正電流Ｉ３との差分が、製造バラツキ等に起因する、差動トランジスタＭ１及びＭ２に流れる電流値の差分に略等しくなるような電圧値に設定される。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電流Ｉ３が補正電流Ｉ１より大きくなるように補正電圧信号１５７ａ及び１５７ｂの電圧値が設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電流Ｉ３が補正電流Ｉ１より小さくなるように補正電圧信号１５７ａ及び１５７ｂの電圧値が設定される。
また、補正電流供給部１７２Ｂは、第１差動トランジスタＭ１のドレイン端子から電流を引き抜くとともに、電流を流し込むことができる。これにより、補正電流供給部１７２Ｂは、演算増幅回路１６０のゲインを低下させることなく、かつ、回路設計を容易に行うことができる。さらに、補正電流供給部１７２Ｂは回路面積の増加も抑制できる。ただし、補正電流供給部１７２Ｂでは、第１差動トランジスタＭ１と第２差動トランジスタＭ２とで寄生容量の値が異なってしまう。
なお、図１０では、補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に電流を供給しているが、差動トランジスタＭ１のドレイン端子の代わりに、差動トランジスタＭ２のドレイン端子に電流を供給してもよい。
また、図１０では、補正トランジスタＭ２１及びＭＰ１のゲート端子に異なる補正電圧信号１５７ａ及び１５７ｂが印加されているが、同一の補正電圧信号が印加されてもよい。
また、図７及び図１０では、補正電流供給部１７２及び１７２Ｂは、電流源トランジスタＭ２５を備えるが、当該電流源トランジスタＭ２５を備えず、補正トランジスタＭ２１及びＭ２２のソース端子が接地電位線又はバイアス電圧が印加される電圧線に直接接続されていてもよい。
また、図９に示す補正電流供給部１７２Ａは、さらに、補正トランジスタＭＰ１及びＭＰ２のソース端子と電源電圧線との間に接続される電流源トランジスタを備え、補正トランジスタＭＰ１及びＭＰ２のソース端子は、当該電流源トランジスタを介して電源電圧線と接続されてもよい。
また、本発明の実施の形態１に係るソースドライバ１１３では、複数の演算増幅回路１６０に対して、一つの電圧生成部１３６を共用できる。これにより、ソースドライバ１１３は、回路面積を削減できる。
図１１は、電圧生成部１３６の構成を示す図である。
電圧生成部１３６は、直列に接続された複数の抵抗素子１７５を含む。また、直列に接続された複数の抵抗素子１７５の複数の接続点の電圧が複数の電圧信号１５６として出力される。なお、複数の抵抗素子１７５の抵抗値は、同一であってもよいし、異なってもよい。言い換えると、複数の電圧信号１５６の電圧間隔は、同一であってもよいし、異なってもよい。
また、図５に示す、選択部１６１に調整値１５８を供給するための回路構成は、一例であり、これ以外の回路構成を用いてもよい。例えば、列毎に対応する列の調整値１５８を記憶する設定レジスタを設けてもよい。
（実施の形態２）
本発明の実施の形態２に係る演算増幅回路１６０Ａは、調整間隔の異なる二つの補正電流供給部を備える。これにより、演算増幅回路１６０Ａは、回路面積の増加を抑制しつつ、入力オフセット電圧量に対して広い調整範囲を実現できる。
なお、以下では、実施の形態１に係る演算増幅回路１６０との相違点を主に説明する。
図１２は、本発明の実施の形態２に係るソースドライバ１１３Ａの構成を示すブロック図である。
図１２に示すように、ソースドライバ１１３Ａは、設定レジスタ１３５Ａと、電圧生成部１３６Ａとを備える。
また、各駆動回路１１４Ａは、演算増幅回路１６０Ａと、選択部１６１Ａ及び１６１Ｂと、制御部１６２Ａとを備える。
演算増幅回路１６０Ａは、入力信号１４４を駆動し、駆動した出力信号１４５を出力端子１３４に出力する。また、演算増幅回路１６０Ａは、補正電圧信号１５７Ａ及び１５７Ｂに応じて、当該演算増幅回路１６０Ａの入力オフセット電圧量を調整する機能を有する。
電圧生成部１３６Ａは、それぞれ電圧値の異なる複数の電圧信号１５６Ａと、それぞれ電圧値の異なる複数の電圧信号１５６Ｂとを生成する。この電圧生成部１３６Ａは、複数の電圧信号１５６Ａを生成する第１電圧生成回路１３６Ｂと、複数の電圧信号１５６Ｂを生成する第２電圧生成回路１３６Ｃとを含む。また、第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃの構成は、例えば、図１１に示す構成と同様である。
設定レジスタ１３５Ａは、Ｎ個の演算増幅回路１６０Ａの各々の入力オフセット電圧量の調整値を示す第１設定情報１５５Ａ及び第２設定情報１５５Ｂを保持する。
制御部１６２Ａは、第１設定情報１５５Ａに含まれる、Ｎ個の演算増幅回路１６０Ａの調整値のうち、対応する列の調整値１５８Ａを選択する。また、制御部１６２Ａは、第２設定情報１５５Ｂに含まれる、Ｎ個の演算増幅回路１６０Ａの調整値のうち、対応する列の調整値１５８Ｂを選択する。例えば、設定レジスタ１３５Ａは、Ｎ個の調整値１５８Ａ及び１５８Ｂをシリアルに出力する。また、Ｎ個の制御部１６２Ａはシフトレジスタとして機能することにより、対応する列の調整値１５８Ａ及び１５８Ｂを選択する。
選択部１６１Ａは、複数の電圧信号１５６Ａのうち、制御部１６２Ａにより選択された調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。
選択部１６１Ｂは、複数の電圧信号１５６Ｂのうち、制御部１６２Ａにより選択された調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
次に、演算増幅回路１６０Ａの構成を説明する。
図１３は、演算増幅回路１６０Ａの構成を示す回路図である。なお、図７と同様の要素には同一の符号を付している。
演算増幅回路１６０Ａは、差動増幅部１７０と、出力部１７１と、第１補正電流供給部１７７Ａと、第２補正電流供給部１７７Ｂとを含む。なお、差動増幅部１７０及び出力部１７１の構成は、図７と同様である。
第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂは、演算増幅回路１６０Ａの入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。また、第２補正電流供給部１７７Ｂは、演算増幅回路１６０Ａの入力オフセット電圧量を第１補正電流供給部１７７Ａより荒く調整する。
ここで、補正電流１７３は、補正電流Ｉ１と補正電流Ｉ２とを含む。また、補正電圧信号１５７Ａは補正電圧信号１５７ａと補正電圧信号１５７ｂとを含み、補正電圧信号１５７Ｂは補正電圧信号１５７ｃと補正電圧信号１５７ｄとを含む。
第１補正電流供給部１７７Ａは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１Ａを供給する。また、第１補正電流供給部１７７Ａは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２Ａを供給する。
第２補正電流供給部１７７Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ｃの電圧値に応じた電流値の補正電流Ｉ１Ｂを供給する。また、第２補正電流供給部１７７Ｂは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｄの電圧値に応じた電流値の補正電流Ｉ２Ｂを供給する。
つまり、差動トランジスタＭ１のドレイン端子には、補正電流Ｉ１Ａと補正電流Ｉ１Ｂとの和である補正電流Ｉ１が供給される。また、差動トランジスタＭ２のドレイン端子には、補正電流Ｉ２Ａと補正電流Ｉ２Ｂとの和である補正電流Ｉ２が供給される。
なお、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂの構成は、実施の形態１に係る補正電流供給部１７２の構成と同様である。
具体的には、第１補正電流供給部１７７Ａは、補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とを含む。また、第２補正電流供給部１７７Ｂは、補正トランジスタＭ３１及びＭ３２と、電流源トランジスタＭ３５とを含む。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ２２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１及びＭ２２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
補正トランジスタＭ３１は、ゲート端子に補正電圧信号１５７ｃが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ３２は、ゲート端子に補正電圧信号１５７ｄが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ３５は、補正トランジスタＭ３１及びＭ３２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ３５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ３１及びＭ３２のソース端子が接続される。
なお、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂの構成は、補正電流供給部１７２Ａ又は１７２Ｂの構成と同様であってもよい。
ここで、第２電圧生成回路１３６Ｃにより生成される複数の電圧信号１５６Ｂの電圧間隔は、第１電圧生成回路１３６Ｂにより生成される複数の電圧信号１５６Ａの電圧間隔より広い。言い換えると、複数の電圧信号１５６Ｂが含まれる電圧範囲の幅は、複数の電圧信号１５６Ａが含まれる電圧範囲の幅より広い。例えば、電圧信号１５６Ａの電圧間隔は数ｍＶであり、電圧信号１５６Ｂの電圧間隔は数十ｍＶである。
ここで、演算増幅回路１６０Ａの入力オフセットのモードとして、主に以下の２つのモードがある。第１のモードは、差動トランジスタＭ１及びＭ２の製造バラツキ、及び温度変化等に起因する入力オフセットである。この場合の入力オフセット電圧量は、数ｍＶオーダーである。
第２のモードは、製造時のマスクずれ等に起因する入力オフセットである。この場合の入力オフセット電圧量は、数十ｍＶオーダーである。
本発明の実施の形態２に係る演算増幅回路１６０Ａでは、第１補正電流供給部１７７Ａにより、数ｍＶオーダーの入力オフセット電圧量を補正するとともに、第２補正電流供給部１７７Ｂにより、数十ｍＶオーダーの入力オフセット電圧量を補正できる。
これにより、演算増幅回路１６０Ａは、上記の２つのモードのいずれの場合も入力オフセットを補正できるので、製造歩留まりを向上できる。
また、２つの補正電流供給部で入力オフセット電圧量を補正することにより、一つの補正電流供給部により入力オフセット電圧量を補正する場合に比べて、補正に用いる電圧信号１５６Ａ及び１５６Ｂの数を削減できる。これにより、ソースドライバ１１３Ａは、少ない回路規模で広い範囲の入力オフセット電圧量を調整できる。
なお、上記説明では、電圧生成部１３６Ａが、第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃを備える例を示したが、電圧生成部１３６Ａは、一つの電圧生成回路のみを備えてもよい。
図１４は、ソースドライバ１１３Ａの変形例の構成を示すブロック図である。図１２に対して、図１４に示すソースドライバ１１３Ｂは、電圧生成部１３６Ｄの構成が電圧生成部１３６Ａと異なる。
電圧生成部１３６Ｄは、第１電圧生成回路１３６Ｅを含む。この第１電圧生成回路１３６Ｅは、それぞれ電圧値の異なる複数の電圧信号１５６Ａと、それぞれ電圧値の異なる複数の電圧信号１５６Ｂとを生成する。
図１５は、第１電圧生成回路１３６Ｅの構成を示す図である。図１５に示すように、例えば、第１電圧生成回路１３６Ｅは、直列に接続された５個の第２抵抗素子１７５Ｂを含む。また、直列に接続された５個の第２抵抗素子１７５Ｂの４個の接続点の電圧が４個の電圧信号１５６Ｂとして出力される。
また、複数の第２抵抗素子１７５Ｂのうち１つの第２抵抗素子１７５Ｂは、直列に接続された５個の第１抵抗素子１７５Ａを含む。また、直列に接続された５個の第１抵抗素子１７５Ａの４個の接続点の電圧が４個の電圧信号１５６Ａとして出力される。
このように、第１電圧生成回路１３６Ｅは、複数の電圧信号１５６Ａと複数の電圧信号１５６Ｂとを、少なくとも一部を共用した複数の抵抗素子により生成する。
これにより、複数の電圧信号１５６Ａと複数の電圧信号１５６Ｂとの、製造バラツキ、及び温度等の変化に対する電圧値の変動特性を同一にできる。
一方、図１２に示す電圧生成部１３６Ａでは、独立した二つの第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃにより、複数の電圧信号１５６Ａ及び複数の電圧信号１５６Ｂを生成する。これにより、例えば、第１電圧生成回路１３６Ｂで用いる複数の抵抗素子と、第２電圧生成回路１３６Ｃで用いる複数の抵抗素子とで、必要な抵抗値及び精度に応じた、異なる抵抗素子（例えば、拡散領域を用いた抵抗、ポリシリコン配線を用いた抵抗、及び抵抗素子用の高抵抗なポリシリコン配線を用いた抵抗等）を用いることができる。これにより、電圧生成部１３６Ａが用いる複数の抵抗素子の合計の面積を縮小できる。
なお、図１５では、電圧信号１５６Ａ及び電圧信号１５６Ｂがそれぞれ４個の例を示すが、電圧信号１５６Ａ及び電圧信号１５６Ｂの数はこれ以外であってもよい。
また、図１５では、１つの第２抵抗素子１７５Ｂ内に全ての第１抵抗素子１７５Ａが含まれているが、複数の第２抵抗素子１７５Ｂ内に第１抵抗素子１７５Ａが含まれてもよい。
（実施の形態３）
本発明の実施の形態３では、演算増幅回路にＲａｉｌ−ｔｏ−Ｒａｉｌ型（以下、ＲＲ型）の演算増幅器を用いた場合について説明する。
また、駆動回路１１４Ａの構成は、例えば、図１２と同様である。
図１６は、本発明の実施の形態３に係る演算増幅回路１６０Ｂの構成を示す回路図である。
この演算増幅回路１６０Ｂは、ＲＲ型のオペアンプであり、反転入力端子と非反転入力端子と出力端子とを有する。また、反転入力端子と出力端子とが接続されている。よって、演算増幅回路１６０Ｂは、理想的には、非反転入力端子に入力された電圧値を、出力端子に出力する。
また、演算増幅回路１６０Ｂは、差動増幅部１７０Ａと、出力部１７１Ａと、第１補正電流供給部１７９Ａと、第２補正電流供給部１７９Ｂとを含む。
差動増幅部１７０Ａは、反転入力端子及び非反転入力端子の電位差に応じた電圧信号を生成する。この差動増幅部１７０Ａは、差動トランジスタＭ１１、Ｍ１２、ＭＰ１１及びＭＰ１２と、電流源トランジスタＭ１５及びＭＰ１５と、能動負荷部１７６とを含む。例えば、差動トランジスタＭ１１及びＭ１２と、電流源トランジスタＭ１５とはｎ型ＭＯＳトランジスタであり、差動トランジスタＭＰ１１及びＭＰ１２と、電流源トランジスタＭＰ１５とはｐ型ＭＯＳトランジスタである。
差動トランジスタＭ１１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭ１２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭ１１及びＭ１２は第１差動対を形成する。また、差動トランジスタＭ１１のドレイン端子はノード１７８ａに接続される。また、差動トランジスタＭ１２のドレイン端子はノード１７８ｂに接続される。
電流源トランジスタＭ１５は、差動トランジスタＭ１１及びＭ１２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ１５は、ゲート端子にバイアス電圧ＶＢＮ１が印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に差動トランジスタＭ１１及びＭ１２のソース端子が接続される。
差動トランジスタＭＰ１１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭＰ１２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭＰ１１及びＭＰ１２は第２差動対を形成する。また、差動トランジスタＭＰ１１のドレイン端子はノード１７８ｃに接続される。また、差動トランジスタＭＰ１２のドレイン端子はノード１７８ｄに接続される。
電流源トランジスタＭＰ１５は、差動トランジスタＭＰ１１及びＭＰ１２のソース端子に電流を供給する。具体的には、電流源トランジスタＭＰ１５は、ゲート端子にバイアス電圧ＶＢＰ１が印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に差動トランジスタＭＰ１１及びＭＰ１２のソース端子が接続される。
図１７は、能動負荷部１７６と、出力部１７１Ａとの構成を示す回路図である。
なお、図１６及び図１７に示す差動増幅部１７０Ａ及び出力部１７１Ａの回路構成は一例であり、差動増幅部１７０Ａ及び出力部１７１Ａの回路構成として、公知のＲＲ型オペアンプ（演算増幅器）の回路構成を用いてもよい。
第１補正電流供給部１７９Ａ及び第２補正電流供給部１７９Ｂは、演算増幅回路１６０Ｂの入力オフセット電圧量を調整するために、差動増幅部１７０Ａに補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ１〜Ｉ４を含む。また、補正電圧信号１５７Ａは補正電圧信号１５７ａと補正電圧信号１５７ｂとを含み、補正電圧信号１５７Ｂは補正電圧信号１５７ｃと補正電圧信号１５７ｄとを含む。
第１補正電流供給部１７９Ａは、差動トランジスタＭ１１及びＭ１２で構成される第１差動対の入力オフセット電圧量を調整するために、当該第１差動対に補正電流Ｉ１及びＩ２を供給する。具体的には、第１補正電流供給部１７９Ａは、差動トランジスタＭ１１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、第１補正電流供給部１７９Ａは、差動トランジスタＭ１２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２を供給する。
第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１１及びＭＰ１２で構成される第２差動対の入力オフセット電圧量を調整するために、当該第２差動対に補正電流Ｉ３及びＩ４を供給する。具体的には、第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１１のドレイン端子に、補正電圧信号１５７ｃの電圧値に応じた電流値の補正電流Ｉ３を供給する。また、第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１２のドレイン端子に、補正電圧信号１５７ｄの電圧値に応じた電流値の補正電流Ｉ４を供給する。
第１補正電流供給部１７９Ａは、補正トランジスタＭ４１及びＭ４２と、電流源トランジスタＭ４５と、カットオフトランジスタＭ４６とを含む。また、第２補正電流供給部１７９Ｂは、補正トランジスタＭＰ４１及びＭＰ４２と、電流源トランジスタＭＰ４５と、カットオフトランジスタＭＰ４６とを含む。
補正トランジスタＭ４１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１１のドレイン端子に接続される。
補正トランジスタＭ４２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ１２のドレイン端子に接続される。
電流源トランジスタＭ４５は、補正トランジスタＭ４１及びＭ４２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ４５は、ゲート端子にバイアス電圧ＶＢＮ２が印加される電圧線が接続され、ソース端子に接地電位線が接続される。
カットオフトランジスタＭ４６は、ゲート端子に演算増幅回路１６０Ｂの反転入力端子が接続され、ソース端子に電流源トランジスタＭ４５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ４１及びＭ４２のソース端子が接続される。
補正トランジスタＭＰ４１は、ゲート端子に補正電圧信号１５７ｃが印加され、ドレイン端子が差動トランジスタＭＰ１１のドレイン端子に接続される。
補正トランジスタＭＰ４２は、ゲート端子に補正電圧信号１５７ｄが印加され、ドレイン端子が差動トランジスタＭＰ１２のドレイン端子に接続される。
電流源トランジスタＭＰ４５は、補正トランジスタＭＰ４１及びＭＰ４２のソース端子に電流を供給する。具体的には、電流源トランジスタＭＰ４５は、ゲート端子にバイアス電圧ＶＢＰ２が印加される電圧線が接続され、ソース端子に電源電圧線が接続される。
カットオフトランジスタＭ４６は、ゲート端子に演算増幅回路１６０Ｂの反転入力端子（出力端子）が接続され、ソース端子に電流源トランジスタＭＰ４５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭＰ４１及びＭＰ４２のソース端子が接続される。
以上の構成により、本発明の実施の形態３に係る演算増幅回路１６０Ｂは、ＲＲ型のオペアンプの入力オフセット電圧量を調整できる。
また、第１設定情報１５５Ａにより指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０Ｂの第１差動対（差動トランジスタＭ１１及びＭ１２）の入力オフセット電圧に略等しい。
また、第２設定情報１５５Ｂにより指定される補正電圧信号１５７ｃと補正電圧信号１５７ｄとの差分は、演算増幅回路１６０Ｂの第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）の入力オフセット電圧に略等しい。
さらに、第１補正電流供給部１７９Ａは、カットオフトランジスタＭ４６を備える。このカットオフトランジスタＭ４６は、入力信号１４４として、第１差動対（差動トランジスタＭ１１及びＭ１２）が動作しない電圧（差動トランジスタＭ１１及びＭ１２の閾値電圧以下の電圧）が入力された場合には、オフする。これにより、第１差動対が動作しない場合には、第１補正電流供給部１７９Ａによる電流供給が停止される。
また、カットオフトランジスタＭ４６は、入力信号１４４の電圧値が、第１差動対が動作しない領域に近づき、第１差動対に流れる電流量が低下した場合には、当該電流量の低下に応じて、補正電流Ｉ１及びＩ２の電流量を抑制する。
同様に、第２補正電流供給部１７９Ｂは、カットオフトランジスタＭＰ４６を備える。このカットオフトランジスタＭＰ４６は、入力信号１４４として、第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作しない電圧（電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以上の電圧）が入力された場合には、オフする。これにより、第２差動対が動作しない場合には、第２補正電流供給部１７９Ｂによる電流供給が停止される。
また、カットオフトランジスタＭＰ４６は、入力信号１４４の電圧値が、第２差動対が動作しない領域に近づき、第２差動対に流れる電流量が低下した場合には、当該電流量の低下に応じて、補正電流Ｉ３及びＩ４の電流量を抑制する。
このように、本発明の実施の形態３に係る演算増幅回路１６０Ｂは、第１差動対と第２差動対との動作比率に応じて、補正電流の電流量を調整できる。これにより、演算増幅回路１６０Ｂは、第１差動対と第２差動対との動作比率に応じた適切な補正電流を供給できる。
なお、図１６では、カットオフトランジスタＭ４６と電流源トランジスタＭ４５とは、電流源トランジスタＭ４５が接地電位線側になるように直列に接続されているが、カットオフトランジスタＭ４６が接地電位線側になるように直列に接続されてもよい。同様に、カットオフトランジスタＭＰ４６と電流源トランジスタＭＰ４５とは、電流源トランジスタＭＰ４５が電源電圧線側になるように直列に接続されているが、カットオフトランジスタＭＰ４６が電源電圧線側になるように直列に接続されてもよい。
また、カットオフトランジスタＭ４６及びＭＰ４６のゲート端子は、演算増幅回路１６０Ａの反転入力端子に接続されているが、非反転入力端子に接続されていてもよい。
また、図１６では、第１補正電流供給部１７７Ａは、差動トランジスタＭ１１及びＭ１２で構成される差動対から補正電流Ｉ１及び補正電流Ｉ２を引き抜く構成であるが、上述した補正電流供給部１７２Ａのように、補正電流を流し込む構成であってもよいし、上述した補正電流供給部１７２Ｂのように、差動トランジスタＭ１１及びＭ１２の一方のドレインから補正電流を引き抜く補正トランジスタと、当該ドレインに補正電流を流し込む補正トランジスタとを備えてもよい。
同様に、第２補正電流供給部１７７Ｂは、差動トランジスタＭＰ１１及びＭＰ１２で構成される差動対から補正電流を引き抜く構成であってもよいし、上述した補正電流供給部１７２Ｂのように、差動トランジスタＭＰ１１及びＭＰ１２の一方のドレインから補正電流を引き抜く補正トランジスタと、当該ドレインに補正電流を流し込む補正トランジスタとを備えてもよい。
（実施の形態４）
本発明の実施の形態４では、演算増幅回路の入力オフセット電圧量を判定し、当該入力オフセット電圧量を調整する機能を有するソースドライバ１１３Ｃについて説明する。
図１８は、本発明の実施の形態４に係るソースドライバ１１３Ｃの構成を示すブロック図である。
図１８に示すソースドライバ１１３Ｃは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｂと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｂは、演算増幅回路１６０と、記憶部１８２と、選択部１８３及び１８４とを備える。
なお、演算増幅回路１６０及び電圧生成部１３６は、実施の形態１と同様の構成である。
記憶部１８２は、対応する列の演算増幅回路１６０の入力オフセット電圧量の調整値１５８を記憶する。
選択部１８３は、複数の電圧信号１５６のうち、記憶部１８２に記憶される調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
Ｎ個の選択部１８４は、Ｎ個の演算増幅回路１６０により出力される出力信号１４５のうち一つを選択し、選択した出力信号１４５を選択出力信号１４５Ａとして出力する。
比較判定部１８０は、選択出力信号１４５Ａが第１電圧範囲内であるか否かを判定する。また、比較判定部１８０は、制御部１８１により指定された基準電圧１４４Ａと選択出力信号１４５Ａとを比較し、基準電圧１４４Ａと選択出力信号１４５Ａとの大小関係を判定する。
制御部１８１は、入力オフセット電圧量の調整処理を制御する。具体的には、制御部１８１は、複数の選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、比較判定部１８０の比較結果に応じて、記憶部１８２に記憶される調整値１５８を更新する。また、制御部１８１は、比較判定部１８０に基準電圧１４４Ａを出力する。また、制御部１８１は、Ｎ個の選択部１８４が選択する列を制御する。
図１９は、ソースドライバ１１３Ｃの全体の構成を示すブロック図である。
具体的には、制御部１８１は、基準画像信号１４０Ａを生成する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、基準電圧１４４Ａを生成する。
以下、ソースドライバ１１３Ｃの動作を説明する。
ソースドライバ１１３Ｃは、画像信号１４０に応じた出力信号１４５を出力する通常動作モードと、複数の演算増幅回路１６０の入力オフセット電圧量を調整する調整モードとを有する。また、この通常動作モードと調整モードとの切り替えは、例えば、制御部１８１により行われる。
まず、通常動作モード時のソースドライバ１１３Ｃの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３は、複数の電圧信号１５６のうち、記憶部１８２に記憶される調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
これにより、演算増幅回路１６０は、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｃの動作を説明する。
図２０は、調整モード時のソースドライバ１１３Ｃの動作の流れを示すフローチャートである。
図２０に示すように、まず、制御部１８１は、基準電圧１４４Ａを設定する（Ｓ１０１）。なお、基準電圧１４４Ａの電圧値は、演算増幅回路１６０が動作可能な電圧範囲内であれば任意の電圧値でよい。具体的には、制御部１８１は、基準電圧１４４Ａに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、基準電圧１４４Ａを生成する。この基準電圧１４４Ａは、入力信号１４４として複数の演算増幅回路１６０に入力されるとともに、比較判定部１８０に入力される。
これにより、複数の演算増幅回路１６０は、現在の記憶部１８２に記憶されている調整値１５８に応じた入力オフセット電圧の調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。なお、記憶部１８２には、初期状態として予め定められた調整値１５８（例えば「調整なし」）が記憶されている。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０の出力信号１４５を選択させる（Ｓ１０２）。
次に、ソースドライバ１１３Ｃは、１列目の入力オフセット電圧量を調整する（Ｓ１０３）。具体的には、制御部１８１は、選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３が選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、当該演算増幅回路１６０の入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。なお、所定の範囲とは、予め定められた固定の範囲でもよいし、画像の状態等に応じて動的に変更される範囲であってもよい。
図２１は、ソースドライバ１１３Ｃによる入力オフセット電圧量の調整処理の流れを示すフローチャートである。
まず、比較判定部１８０は、選択出力信号１４５Ａの電圧値が、第１電圧範囲内であるか否かを判定する（Ｓ１１０）。ここで、第１電圧範囲とは、基準電圧１４４Ａから所定の範囲の電圧範囲である。例えば、第１電圧範囲は、基準電圧１４４Ａから±５ｍＶの電圧範囲である。
選択出力信号１４５Ａの電圧値が、第１電圧範囲外の場合（Ｓ１１０でＮｏ）、次に、比較判定部１８０は、選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより高いか否かを判定する（Ｓ１１１）。
選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより高い場合（Ｓ１１１でＹｅｓ）、制御部１８１は、出力信号１４５が下がるように入力オフセット電圧量の調整量を変更し、変更した調整値１５８を新たな調整値１５８として記憶部１８２に記憶する（Ｓ１１２）。例えば、制御部１８１は、補正電圧信号１５７ｂに対する補正電圧信号１５７ａの相対値を下げる（例えば、補正電圧信号１５７ｂを変化させず、補正電圧信号１５７ａを小さくする）。
一方、選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより低い場合（Ｓ１１１でＮｏ）、制御部１８１は、出力信号１４５が上がるように入力オフセット電圧量の調整量を変更し、変更した調整値１５８を新たな調整値１５８として記憶部１８２に記憶する（Ｓ１１３）。例えば、制御部１８１は、補正電圧信号１５７ｂに対する補正電圧信号１５７ａの相対値を上げる（例えば、補正電圧信号１５７ｂを変化させず、補正電圧信号１５７ａを大きくする）。
次に、演算増幅回路１６０は、ステップＳ１１２又はＳ１１３で更新された調整値１５８に応じた入力オフセットの調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。
次に、新たに出力された選択出力信号１４５Ａ（出力信号１４５）に対して、ステップＳ１１０の処理が再度行われる。
このように、選択出力信号１４５Ａが第１電圧範囲内になるまで、ステップＳ１１０〜Ｓ１１３の処理が繰り返される。
なお、選択出力信号１４５Ａが第１電圧範囲内になることなく、制御部１８１が設定可能な全ての調整値１５８で調整が行われた場合、制御部１８１は、例えば、外部にエラーが発生していることを通知する。
再度、図２０を用いて説明を進める。
ステップＳ１０３の後、制御部１８１は、当該ステップＳ１０３で調整された調整量を通常動作モード時に用いる調整値１５８として記憶部１８２に記憶する（Ｓ１０４）。
全ての列の調整が終了していない場合（Ｓ１０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０の出力信号１４５を選択させ（Ｓ１０６）、ステップＳ１０３以降の処理を行う。
全ての列の調整が終了した場合（Ｓ１０５でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態４に係るソースドライバ１１３Ｃは、演算増幅回路１６０の入力オフセット電圧量を自動的に調整できる。
なお、図２１に示すオフセット電圧調整方法は、一例であり、上記以外の方法を用いてもよい。例えば、制御部１８１は、選択出力信号１４５Ａの電圧値が第１電圧範囲内になるまで、予め定められた順序で調整量を順次変更してもよい。また、制御部１８１は、全ての調整量のそれぞれに対応する選択出力信号１４５Ａを記憶し、最も基準電圧１４４Ａに近い調整量を通常動作モード時に用いる調整値１５８としてもよい。また、制御部１８１は、選択出力信号１４５Ａの電圧値と基準電圧１４４Ａとの差分を算出し、当該差分に対応する調整量を通常動作モード時に用いる調整値１５８としてもよい。
また、上記説明では、１列毎に入力オフセット電圧量の調整を行っているが、ソースドライバ１１３Ｃが２個以上の比較判定部１８０を備え、２列以上の入力オフセット電圧量を同時に調整してもよい。
（実施の形態５）
上記実施の形態４では、ソースドライバ１１３Ｃが、実施の形態１で説明した演算増幅回路１６０を備える場合を例に説明した。実施の形態５では、実施の形態２で説明した演算増幅回路１６０Ａを備える、入力オフセット電圧量の調整機能を有するソースドライバ１１３Ｄについて説明する。
図２２は、本発明の実施の形態５に係るソースドライバ１１３Ｄの構成を示すブロック図である。
図２２に示すソースドライバ１１３Ｄは、電圧生成部１３６Ａと、Ｎ個の駆動回路１１４Ｃと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｃは、演算増幅回路１６０Ａと、第１記憶部１８２Ａと、第２記憶部１８２Ｂと、選択部１８３Ａ、１８３Ｂ及び１８４とを備える。
なお、演算増幅回路１６０Ａ及び電圧生成部１３６Ａは、実施の形態２と同様の構成である。
第１記憶部１８２Ａは、対応する列の演算増幅回路１６０Ａの入力オフセット電圧量の調整値１５８Ａを記憶する。
選択部１８３Ａは、複数の電圧信号１５６Ａのうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。
第２記憶部１８２Ｂは、対応する列の演算増幅回路１６０Ａの入力オフセット電圧量の調整値１５８Ｂを記憶する。
選択部１８３Ｂは、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
以下、ソースドライバ１１３Ｄの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｄの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３Ａは、複数の電圧信号１５６Ａのうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。また、選択部１８３Ｂは、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ａは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｄの動作を説明する。
図２３は、調整モード時のソースドライバ１１３Ｄの動作の流れを示すフローチャートである。
図２３に示すように、まず、制御部１８１は、基準電圧１４４Ａを設定する（Ｓ１０１）。この基準電圧１４４Ａは、入力信号１４４として複数の演算増幅回路１６０Ａに入力されるとともに、比較判定部１８０に入力される。
これにより、複数の演算増幅回路１６０Ａは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ａの出力信号１４５を選択させる（Ｓ１０２）。
次に、ソースドライバ１１３Ｄは、調整値１５８Ｂに対応する第１入力オフセット電圧量を調整する（Ｓ１０３Ａ）。具体的には、制御部１８１は、選択部１８３Ｂに、複数の電圧信号１５６Ｂを順次選択させる。また、制御部１８１は、選択部１８３Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ａの入力オフセット電圧量が所定の範囲内になる電圧信号１５６Ｂを判定する。
次に、ソースドライバ１１３Ｄは、調整値１５８Ａに対応する第２入力オフセット電圧量を調整する（Ｓ１０３Ｂ）。具体的には、制御部１８１は、選択部１８３Ａに、複数の電圧信号１５６Ａを順次選択させる。また、制御部１８１は、選択部１８３Ａが選択した電圧信号１５６Ａごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ａの入力オフセット電圧量が所定の範囲内になる電圧信号１５６Ａを判定する。
なお、ソースドライバ１１３Ｄによる入力オフセット電圧量の調整処理の詳細は、実施の形態４と同様である。
次に、制御部１８１は、ステップＳ１０３Ａ及びＳ１０３Ｂで調整された調整量を通常動作モード時に用いる調整値１５８Ａ及び１５８Ｂとして第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶する（Ｓ１０４）。
全ての列の調整が終了していない場合（Ｓ１０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ａの出力信号１４５を選択させ（Ｓ１０６）、ステップＳ１０３Ａ以降の処理を行う。
全ての列の調整が終了した場合（Ｓ１０５でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態５に係るソースドライバ１１３Ｄは、演算増幅回路１６０Ａの入力オフセット電圧量を自動的に調整できる。
なお、上記説明では、ソースドライバ１１３Ｄが、調整値１５８Ｂを記憶する第２記憶部１８２Ｂを列毎に備える例を述べたが、以下の構成であってもよい。
図２４は、本発明の実施の形態５に係るソースドライバ１１３Ｄの変形例の構成を示す図である。
図２４に示すソースドライバ１１３Ｅは、列毎に設けられた第２記憶部１８２Ｂの代わりに、全列で共通の第２記憶部１８２Ｃと、列毎に設けられたレジスタ１８２Ｄを備える。また、駆動回路１１４Ｄに含まれる選択部１８３Ｃの構成が選択部１８３Ｂと異なる。
第２記憶部１８２Ｃは、１列分の調整値１５８Ｂを記憶する。
レジスタ１８２Ｄは、調整値１５８Ｂが有効であるか否かを示す有効情報１５８Ｃを保持する。
選択部１８３Ｃは、有効情報１５８Ｃにより調整値１５８Ｂが有効であることが示される場合には、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｃに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。また、選択部１８３Ｃは、有効情報１５８Ｃにより調整値１５８Ｂが無効であることが示される場合には、複数の電圧信号１５６Ｂのうち、予め定められた２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。例えば、選択部１８３Ｃは、補正電圧信号１５７Ｂに含まれる補正電圧信号１５７ｃ及び１５７ｄを同一の電圧値にする。つまり、第２補正電流供給部１７７Ｂによる入力オフセット電圧量の調整を行わない。
また、第２記憶部１８２Ｃ及びレジスタ１８２Ｄの更新は、例えば、図２３に示すステップＳ１０４において、制御部１８１により行われる。
ここで、実施の形態２で説明したように、演算増幅回路１６０Ａの入力オフセットとしては、差動トランジスタＭ１及びＭ２の製造バラツキ、及び温度変化等に起因する数ｍＶオーダーの入力オフセットと、製造時のマスクずれ等に起因する数十ｍＶオーダーの入力オフセットとが存在する。この数十ｍＶオーダーの入力オフセットの発生頻度は、数ｍＶオーダーの入力オフセットの発生頻度に対して少ない。
よって、この数十ｍＶオーダーの入力オフセットを調整するための調整値１５８Ｂに関しては、全列に共通に用いられる第２記憶部１８２Ｃに格納することにより、第２補正電流供給部１７７Ｂの調整量を決定するための情報を格納するための記憶部の容量を削減できる。
例えば、調整値１５８Ｂは数ビットのデータであり、有効情報１５８Ｃは１ビットのデータである。なお、第２記憶部１８２Ｃは複数の調整値１５８Ｂを記憶してもよい。この場合、第２記憶部１８２Ｃに記憶される調整値１５８Ｂの数に応じて有効情報１５８Ｃのビット数を増加させればよい。
また、図２３では、制御部１８１は、列毎に第１オフセット電圧調整処理（Ｓ１０３Ａ）及び第２オフセット電圧調整処理（Ｓ１０３Ｂ）を行っているが、全ての列に対して第１オフセット調整処理（Ｓ１０３Ａ）を行った後、全ての列に対して第２オフセット調整処理を行なってもよい。
（実施の形態６）
実施の形態６では、実施の形態３で説明した演算増幅回路１６０Ｂを備える、入力オフセット電圧量の調整機能を有するソースドライバ１１３Ｆについて説明する。
図２５は、本発明の実施の形態６に係るソースドライバ１１３Ｆの構成を示すブロック図である。
図２５に示すソースドライバ１１３Ｆは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｅと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｅは、演算増幅回路１６０Ｂと、第１記憶部１８２Ａと、第２記憶部１８２Ｂと、選択部１８３Ａ、１８３Ｂ及び１８４とを備える。
なお、演算増幅回路１６０Ｂの構成は、実施の形態３と同様である。
電圧生成部１３６は、それぞれ電圧値の異なる複数の電圧信号１５６を生成する。
第１記憶部１８２Ａは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ａを記憶する。
選択部１８３Ａは、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
第２記憶部１８２Ｂは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ｂを記憶する。
選択部１８３Ｂは、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
なお、電圧生成部１３６は、複数の電圧信号１５６Ａ及び複数の電圧信号１５６Ｂを生成し、選択部１８３Ａが複数の電圧信号１５６Ａのうちいずれか２つの選択し、選択部１８３Ｂが複数の電圧信号１５６Ｂのうちいずれか２つを選択してもよい。
以下、ソースドライバ１１３Ｆの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｆの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３Ａは、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８３Ｂは、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ｂは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｆの動作を説明する。
図２６は、調整モード時のソースドライバ１１３Ｆの動作の流れを示すフローチャートである。また、図２７は、調整モード時のソースドライバ１１３Ｆの動作例を示すタイミングチャートである。
また、調整モードは、調整値１５８Ａを調整する第１調整モード（第１調整期間）と、調整値１５８Ｂを調整する第２調整モード（第２調整期間）とを含む。
まず、図２６に示すステップＳ２０１〜Ｓ２０６の処理により第１調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第１基準電圧ＶＨを設定する（Ｓ２０１）。
具体的には、制御部１８１は、第１基準電圧ＶＨに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第１基準電圧ＶＨを生成する。この第１基準電圧ＶＨは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第１基準電圧ＶＨは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作せず、かつ第１差動対（差動トランジスタＭ１１及びＭ１２）が動作する電圧範囲内の電圧値である。具体的には、第１基準電圧ＶＨは、電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以上の電圧である。
例えば、図２７に示すように、制御部１８１は、基準画像信号１４０Ａとして全ビットがハイの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第１基準電圧ＶＨとして電源電圧ＶＤＤ−０．５Ｖを出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、第１基準電圧ＶＨを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２０２）。
次に、ソースドライバ１１３Ｆは、調整値１５８Ａに対応する第１入力オフセット電圧量を調整する（Ｓ２０３）。具体的には、制御部１８１は、選択部１８３Ａに、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３Ａが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
なお、ソースドライバ１１３Ｆによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第１基準電圧ＶＨなので、第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）は動作しない。よって、ステップＳ２０３では、第１差動対の入力オフセット電圧量の影響のみを考慮して、当該第１差動対の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２０３で調整された調整量を通常動作モード時に用いる調整値１５８Ａとして第１記憶部１８２Ａに記憶する（Ｓ２０４）。
全ての列の調整が終了していない場合（Ｓ２０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２０６）、ステップＳ２０３以降の処理を行う。
全ての列の調整が終了した場合（Ｓ２０５でＹｅｓ）、次に、図２６に示すステップＳ２０７〜Ｓ２１２の処理により第２調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第２基準電圧ＶＬを設定する（Ｓ２０７）。
具体的には、制御部１８１は、第２基準電圧ＶＬに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第２基準電圧ＶＬを生成する。この第２基準電圧ＶＬは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第２基準電圧ＶＬは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第１差動対（差動トランジスタＭ１１及びＭ１２）が動作せず、かつ第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作する電圧範囲内の電圧値である。具体的には、第２基準電圧ＶＬは、差動トランジスタＭ１１及びＭ１２の閾値電圧以下の電圧である。
例えば、図２７に示すように、制御部１８１は、基準画像信号１４０Ａとして全ビットがローの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第２基準電圧ＶＬとして０．５Ｖを出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、第２基準電圧ＶＬを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２０８）。具体的には、制御部１８１は、選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
次に、ソースドライバ１１３Ｆは、調整値１５８Ｂに対応する第２入力オフセット電圧量を調整する（Ｓ２０９）。
なお、ソースドライバ１１３Ｆによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第２基準電圧ＶＬなので、第１差動対（差動トランジスタＭ１１及びＭ１２）は動作しない。よって、ステップＳ２０９では、第２差動対の入力オフセット電圧量の影響のみを考慮して、当該第２差動対の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２０９で調整された調整量を通常動作モード時に用いる調整値１５８Ｂとして第２記憶部１８２Ｂに記憶する（Ｓ２１０）。
全ての列の調整が終了していない場合（Ｓ２１１でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２１２）、ステップＳ２０９以降の処理を行う。
全ての列の調整が終了した場合（Ｓ２１１でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態６に係るソースドライバ１１３Ｆは、基準電圧１４４Ａとして、第１差動対のみが動作する第１基準電圧ＶＨを用いて、第１差動対の入力オフセット電圧量を調整する。また、ソースドライバ１１３Ｆは、基準電圧１４４Ａとして、第２差動対のみが動作する第２基準電圧ＶＬを用いて、第２差動対の入力オフセット電圧量を調整する。これにより、ソースドライバ１１３Ｆは、第１差動対及び第２差動対の各々に対して、他方の影響を無視して入力オフセット電圧量を調整できる。よって、ソースドライバ１１３Ｆは、ＲＲ型の演算増幅回路１６０Ｂに対して、入力オフセット電圧量を高い精度で自動的に調整できる。
また、図２７に示すように、ソースドライバ１１３Ｆは、入力オフセット電圧量の調整を、表示部１１１に画像が表示されない非表示期間に行う。言い換えると、制御部１８１は、非表示期間にソースドライバ１１３Ｆを調整モードに設定する。例えば、この非表示期間とは、表示装置１００の電源投入時等である。
また、上述した実施の形態４及び５に係るソースドライバ１１３Ｄ及び１１３Ｅにおいても同様に、非表示期間に入力オフセット電圧量の調整を行なってもよい。
なお、図２６及び図２７に示す例では、第１差動対の調整値１５８Ａを調整する第１調整期間の後に、第２差動対の調整値１５８Ｂを調整する第２調整期間を設けているが、ソースドライバ１１３Ｆは、調整値１５８Ｂを調整した後に、調整値１５８Ａを調整してもよい。
また、図２６及び図２７に示す例では、全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ａを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｂを調整しているが、１列毎に調整値１５８Ａ及び１５８Ｂを調整するとともに、調整対象の列を順次変更してもよい。
（実施の形態７）
本発明の実施の形態７では、上記実施の形態６に係るソースドライバ１１３Ｆの変形例について説明する。
図２８は、本発明の実施の形態７に係るソースドライバ１１３Ｇの構成を示すブロック図である。
図２８に示すソースドライバ１１３Ｇは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｆと、比較判定部１８０と、制御部１８１とを備える。
ソースドライバ１１３Ｇは、実施の形態６に係るソースドライバ１１３Ｆに対して、駆動回路１１４Ｆの構成が駆動回路１１４Ｅの構成と異なる。
具体的には、駆動回路１１４Ｆは、駆動回路１１４Ｅの構成に加え、さらに、第３記憶部１８２Ｅと、モニタ部１８５とを備える。また、駆動回路１１４Ｆは、選択部１８３Ａ及び１８３Ｂの代わりに選択部１８６Ａ及び１８６Ｂを備える。
第３記憶部１８２Ｅは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ｅを記憶する。なお、調整値１５８Ｅは、補正電圧信号１５７Ａに対応する２つの電圧信号１５６を指定する調整値と、補正電圧信号１５７Ｂに対応する２つの電圧信号１５６を指定する調整値とを含む。
モニタ部１８５は、入力信号１４４の電圧値をモニタする。具体的には、モニタ部１８５は、入力信号１４４が第２電圧範囲内であるか否かを判定する。
選択部１８６Ａは、モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
また、選択部１８６Ａは、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、複数の電圧信号１５６のうち、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
選択部１８６Ｂは、モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
また、選択部１８６Ｂは、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、複数の電圧信号１５６のうち、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
以下、ソースドライバ１１３Ｇの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｇの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
モニタ部１８５は、この入力信号１４４が第２電圧範囲内であるか否かを判定する。
モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、選択部１８６Ａは、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８６Ｂは、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
一方、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、選択部１８６Ａは、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８６Ｂは、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ｂは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｇの動作を説明する。
図２９は、調整モード時のソースドライバ１１３Ｇの動作の流れを示すフローチャートである。また、図３０は、調整モード時のソースドライバ１１３Ｇの動作例を示すタイミングチャートである。
また、調整モードは、調整値１５８Ａを調整する第１調整モード（第１調整期間）と、調整値１５８Ｅを調整する第３調整モード（第３調整期間）と、調整値１５８Ｂを調整する第２調整モード（第２調整期間）とを含む。
なお、ステップＳ２０１〜Ｓ２０６の処理（第１調整モード）及びステップＳ２０７〜Ｓ２１２の処理（第２調整モード）は、実施の形態６と同様であり、説明を省略する。
ステップＳ２０５において全ての列の調整が終了した場合（Ｓ２０５でＹｅｓ）、次に、図２９に示すステップＳ２１３〜Ｓ２１８の処理により第３調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第３基準電圧ＶＭを設定する（Ｓ２１３）。
具体的には、制御部１８１は、第３基準電圧ＶＭに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第３基準電圧ＶＭを生成する。この第３基準電圧ＶＭは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第３基準電圧ＶＭは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第１差動対（差動トランジスタＭ１１及びＭ１２）及び第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が共に動作する第２電圧範囲内の電圧値である。具体的には、第３基準電圧ＶＭは、差動トランジスタＭ１１及びＭ１２の閾値電圧以上、かつ、電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以下の電圧である。
例えば、図２９に示すように、制御部１８１は、基準画像信号１４０ＡとしてＭＳＢ（最上位ビット）のみがハイの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第３基準電圧ＶＭとしてＶＤＤ／２を出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第３記憶部１８２Ｅに記憶されている調整値１５８Ｅに応じた入力オフセットの調整量で、第３基準電圧ＶＭを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２１４）。
次に、ソースドライバ１１３Ｇは、調整値１５８Ｅに対応する第３入力オフセット電圧量を調整する（Ｓ２１５）。具体的には、制御部１８１は、選択部１８３Ａ及び１８３Ｂに、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３Ａ及び１８３Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
なお、ソースドライバ１１３Ｇによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第３基準電圧ＶＭなので、第１差動対及び第２差動対は共に動作する。よって、ステップＳ２１５では、第１差動対及び第２差動対が共に動作する場合の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２１５で調整された調整量を通常動作モード時に用いる調整値１５８Ｅとして第３記憶部１８２Ｅに記憶する（Ｓ２１６）。
全ての列の調整が終了していない場合（Ｓ２１７でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２１８）、ステップＳ２１５以降の処理を行う。
以上により、本発明の実施の形態７に係るソースドライバ１１３Ｇは、基準電圧１４４Ａとして、第１差動対のみが動作する第１基準電圧ＶＨと、第２差動対のみが動作する第２基準電圧ＶＬと、第１差動対及び第２差動対が共に動作する第３基準電圧ＶＭとを用いて、第１差動対のみが動作する場合と、第２差動対のみが動作する場合と、第１差動対及び第２差動対が共に動作する場合とで、それぞれ入力オフセット電圧量を調整する。これにより、ソースドライバ１１３Ｇは、ＲＲ型の演算増幅回路１６０Ｂに対して、入力オフセット電圧量を高い精度で自動的に調整できる。
また、図３０に示すように、ソースドライバ１１３Ｇは、入力オフセット電圧量の調整を、表示部１１１に画像が表示されない非表示期間に行う。例えば、この非表示期間とは、表示装置１００の電源投入時等である。
なお、図２９及び図３０に示す例では、ソースドライバ１１３Ｇは、調整値１５８Ａ、調整値１５８Ｅ、及び調整値１５８Ｂの順に調整を行っているが、調整値１５８Ａ、１５８Ｂ及び１５８Ｅを調整する順序は任意でよい。
また、図２９及び図３０に示す例では、全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ａを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｅを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｂを調整しているが、１列毎に調整値１５８Ａ、１５８Ｅ及び１５８Ｂを調整するとともに、調整対象の列を順次変更してもよい。
また、上記実施の形態４〜７では、複数の演算増幅回路を備える信号駆動装置（ソースドライバ）を例に説明したが、一つの演算増幅回路に対して、入力オフセット電圧量を判定し、当該入力オフセット電圧量を調整する信号駆動装置に本発明を適用してもよい。
図３１は、この場合の信号駆動装置の構成を示すブロック図である。図３１に示す信号駆動装置は、演算増幅器１６３と、補正電流供給部１７２と、比較判定部１８０とを備える。
また、本発明は、演算増幅回路の入力オフセット電圧調整方法と実現してもよい。
図３２は、本発明に係る演算増幅回路の入力オフセット電圧調整方法のフローチャートである。
図３２に示すように、比較判定部１８０は、入力信号１４４と出力信号１４５との電圧差を検出することにより、第１差動トランジスタＭ１と第２差動トランジスタＭ２とに流れる電流差を検出する（Ｓ３０１）。
次に、補正電流供給部１７２は、比較判定部１８０により検出された電流差を補正する補正電流１７３を生成し、生成した補正電流１７３を演算増幅器１６３に供給する（Ｓ３０２）。
（実施の形態８）
本発明の実施の形態８では、上述した実施の形態１の変形例について説明する。
本発明の実施の形態８に係る演算増幅回路１６０Ｈは、入力信号１４４が変化した直後の所定の期間において、差動増幅部１７０に補正電流を供給しない。これにより、演算増幅回路１６０Ｈは動作速度を改善できる。
図３３は、本発明の実施の形態８に係る演算増幅回路１６０Ｈの構成を示す図である。
図３３に示す演算増幅回路１６０Ｈは、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ｈの構成が、補正電流供給部１７２と異なる。なお、図３３において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ｈは、補正電流供給部１７２の構成に加え、さらに、カットオフトランジスタＭ２６を備える。
このカットオフトランジスタＭ２６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ２５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
以上の構成により、補正電流供給部１７２Ｈは、停止制御信号ＮＳＴＯＰがハイレベルの場合、差動増幅部１７０へ補正電流を供給し、停止制御信号ＮＳＴＯＰがローレベルの場合、差動増幅部１７０へ補正電流を供給しない。
図３４は、本発明の実施の形態８に係る駆動回路１１４Ｈ及びその周辺回路の構成を示すブロック図である。図３４に示すように、本発明の実施の形態８に係るソースドライバ１１３Ｈは、さらに、停止制御信号ＮＳＴＯＰを生成する停止制御部１９０を備える。
この停止制御部１９０は、入力信号１４４が変化した時刻から予め定められた期間、補正電流供給部１７２Ｈから差動増幅部１７０への補正電流の供給を停止する。
図３５は、停止制御信号ＮＳＴＯＰの一例を示す図である。図３５に示すように、停止制御信号ＮＳＴＯＰは、画像信号１４０（入力信号１４４）が変化した直後の期間Ｔ１においてローレベルとなる。
図３６は、時刻ｔ１において、入力信号１４４が電圧Ｖ１から電圧Ｖ２に変化する場合の出力信号１４５を示す図である。なお、図３６に示す点線は、常に補正電流を供給する場合の出力信号１４５の変化を示す。
ここで、補正電流を供給することにより、負荷トランジスタＭ３及びＭ４に流れる電流が増加する。結果として、差動増幅部１７０の増幅率が低下する。つまり、出力信号１４５が所望の電圧（入力信号１４４と同じ電圧）に到達するまでの時間が長くなる。
一方、画像信号１４０が変化した直後の期間Ｔ１において補正電流を供給しないことにより、図３６に示すように、出力信号１４５が電圧Ｖ２に到達するまでの時間を短くできる。また、時刻ｔ２以降において、補正電流が供給されることにより、出力信号１４５は、入力オフセット電圧量が調整された電圧となる。
以上のように、本発明の実施の形態８に係る演算増幅回路１６０Ｈは、動作速度を向上できる。
なお、カットオフトランジスタＭ２６を設けるのではなく、期間Ｔ１において、電流源トランジスタＭ２５をオフしてもよい。図３７は、この場合の補正電流供給部１７２Ｉの構成を示す図である。
補正電流供給部１７２Ｉは、さらに、スイッチＳＷ１及びスイッチＳＷ２を備える。
停止制御信号ＮＳＴＯＰがハイレベルの場合、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。この場合、電流源トランジスタＭ２５のゲート端子にはバイアス電圧ＶＢが印加されるので、補正電流供給部１７２Ｉは差動増幅部１７０へ補正電流を供給する。
一方、停止制御信号ＮＳＴＯＰがローレベルの場合、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。この場合、電流源トランジスタＭ２５のゲート端子には接地電位ＶＳＳが印加されるので、補正電流供給部１７２Ｉは差動増幅部１７０へ補正電流を供給しない。
また、スイッチＳＷ１及びスイッチＳＷ２は、例えば、トランジスタである。
なお、図９及び図１０に示す構成に対して同様の変形例を適用してもよい。
（実施の形態９）
実施の形態９では、上記実施の形態８で説明した変形例を、実施の形態２で説明した演算増幅回路１６０Ａに適用した例を説明する。
図３８は、本発明の実施の形態９に係る演算増幅回路１６０Ｊの構成を示す図である。
図３８に示す演算増幅回路１６０Ｊは、図１３に示す演算増幅回路１６０Ａに対して、第１補正電流供給部１７７Ｃ及び第２補正電流供給部１７７Ｄの構成が、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂと異なる。なお、図３８において、図１３と同様の要素には同一の符号を付している。
第１補正電流供給部１７７Ｃは、第１補正電流供給部１７７Ａの構成に加え、さらに、カットオフトランジスタＭ２６を備える。
このカットオフトランジスタＭ２６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ２５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
第２補正電流供給部１７７Ｄは、第２補正電流供給部１７７Ｂの構成に加え、さらに、カットオフトランジスタＭ３６を備える。
このカットオフトランジスタＭ３６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ３５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ３１及びＭ３２のソース端子が接続される。
以上の構成により、第１補正電流供給部１７７Ｃ及び第２補正電流供給部１７７Ｄは、停止制御信号ＮＳＴＯＰがハイレベルの場合、差動増幅部１７０へ補正電流を供給し、停止制御信号ＮＳＴＯＰがローレベルの場合、差動増幅部１７０へ補正電流を供給しない。
また、停止制御部１９０は、実施の形態８と同様の停止制御信号ＮＳＴＯＰを生成する。つまり、停止制御部１９０は、入力信号１４４が変化した時刻から予め定められた期間、第１補正電流供給部１７７Ｃから差動増幅部１７０への第１補正電流の供給、及び第２補正電流供給部１７７Ｄから差動増幅部１７０への第２補正電流の供給を停止する。
これにより、本発明の実施の形態９に係る演算増幅回路１６０Ｊは、上述した実施の形態８に係る演算増幅回路１６０Ｈと同様に動作速度を向上できる。
（実施の形態１０）
本発明の実施の形態１０では、上述した実施の形態３の変形例について説明する。
ここで、実施の形態３で説明した図１６に示す構成には以下に示す課題がある。
図３９はこの課題を示す図であり、図１６に示す構成における入力信号１４４と出力信号１４５との関係を示す図である。
製造バラツキによりカットオフトランジスタＭ４６の閾値電圧が差動トランジスタＭ１１及びＭ１２の閾値電圧より低くなった場合、差動トランジスタＭ１１及びＭ１２がオフした状態において、カットオフトランジスタＭ４６がオンしてしまう場合がある。この場合、差動トランジスタＭ１１及びＭ１２がオフしているにもかかわらず、差動増幅部１７０Ａへ補正電流が供給されてしまう。これにより、図３９に示す、入力信号１４４が低い領域４０１において、出力信号１４５が不正な値となってしまう。
同様に、製造バラツキによりカットオフトランジスタＭＰ４６の閾値電圧が差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧より高くなった場合、差動トランジスタＭＰ１１及びＭＰ１２がオフした状態において、カットオフトランジスタＭＰ４６がオンしてしまう場合がある。この場合、差動トランジスタＭＰ１１及びＭＰ１２がオフしているにもかかわらず、差動増幅部１７０Ａへ補正電流が供給されてします。これにより、図３９に示す、入力信号１４４が高い領域４０２において、出力信号１４５が不正な値となってしまう。
本発明の実施の形態１０では、この課題を解決できる演算増幅回路１６０Ｋについて説明する。
図４０は、本発明の実施の形態１０に係る演算増幅回路１６０Ｋの構成を示す図である。なお、図１６と同様の要素には同一の符号を付している。
図４０に示す演算増幅回路１６０Ｋは、図１６に示す演算増幅回路１６０Ｂに対して、第１補正電流供給部１７９Ｃ、第２補正電流供給部１７９Ｄ及び差動増幅部１７０Ｂの構成が異なる。
第１補正電流供給部１７９Ｃは、第１補正電流供給部１７９Ａの構成に対して、カットオフトランジスタＭ４６の代わりに、スイッチトランジスタＭ４７とスイッチＳＷ３とを備える。
また、電流源トランジスタＭ４５のドレイン端子は、補正トランジスタＭ４１及びＭ４２のソース端子が接続される。
スイッチトランジスタＭ４７は、ゲート端子に第１停止制御信号ＳＴＯＰ１が接続され、ドレイン端子に電流源トランジスタＭ４５のゲート端子が接続され、ソース端子に接地電位線が接続される。
スイッチＳＷ３は、電流源トランジスタＭ４５のゲート端子と、バイアス電圧ＶＢＮ２が印加される電圧線との間に接続される。また、スイッチＳＷ３は、第１停止制御信号ＳＴＯＰ１がハイレベルの場合にオフし、ローレベルの場合にオンする。このスイッチＳＷ３は、例えば、トランジスタである。
以上の構成により、第１停止制御信号ＳＴＯＰ１がローレベルの場合には、スイッチトランジスタＭ４７がオフし、スイッチＳＷ３がオンする。これにより、電流源トランジスタＭ４５のゲート端子にはバイアス電圧ＶＢＮ２が供給されるので、第１補正電流供給部１７９Ｃは動作し、補正電流Ｉ１及びＩ２が差動増幅部１７０Ｂへ供給される。
一方、第１停止制御信号ＳＴＯＰ１がハイレベルの場合には、スイッチトランジスタＭ４７がオンし、スイッチＳＷ３がオフする。これにより、電流源トランジスタＭ４５のゲート端子には接地電位ＶＳＳが供給されるので、電流源トランジスタＭ４５がオフする。よって、第１補正電流供給部１７９Ｃは停止し、補正電流Ｉ１及びＩ２が差動増幅部１７０Ｂへ供給されない。
第２補正電流供給部１７９Ｄは、第２補正電流供給部１７９Ｂの構成に対して、カットオフトランジスタＭＰ４６の代わりに、スイッチトランジスタＭＰ４７とスイッチＳＷ５とを備える。
また、電流源トランジスタＭＰ４５のドレイン端子は、補正トランジスタＭＰ４１及びＭＰ４２のソース端子が接続される。
スイッチトランジスタＭＰ４７は、ゲート端子に第２停止制御信号ＮＳＴＯＰ２が接続され、ドレイン端子に電流源トランジスタＭＰ４５のゲート端子が接続され、ソース端子に電源電圧線が接続される。
スイッチＳＷ５は、電流源トランジスタＭＰ４５のゲート端子と、バイアス電圧ＶＢＰ２が印加される電圧線との間に接続される。また、スイッチＳＷ５は、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合にオンし、ローレベルの場合にオフする。このスイッチＳＷ５は、例えば、トランジスタである。
以上の構成により、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合には、スイッチトランジスタＭＰ４７がオフし、スイッチＳＷ５がオンする。これにより、電流源トランジスタＭＰ４５のゲート端子にはバイアス電圧ＶＢＰ２が供給されるので、第２補正電流供給部１７９Ｄは動作し、補正電流Ｉ３及びＩ４が差動増幅部１７０Ｂへ供給される。
一方、第２停止制御信号ＮＳＴＯＰ２がローレベルの場合には、スイッチトランジスタＭＰ４７がオンし、スイッチＳＷ５がオフする。これにより、電流源トランジスタＭＰ４５のゲート端子には電源電圧ＶＤＤが供給されるので、電流源トランジスタＭＰ４５がオフする。よって、第２補正電流供給部１７９Ｄは停止し、補正電流Ｉ３及びＩ４が差動増幅部１７０Ｂへ供給されない。
差動増幅部１７０Ｂは、差動増幅部１７０Ａの構成に対して、さらに、スイッチトランジスタＭ４８及びＭＰ４８と、スイッチＳＷ４及びＳＷ６とを備える。
スイッチトランジスタＭ４８は、ゲート端子に第１停止制御信号ＳＴＯＰ１が接続され、ドレイン端子に電流源トランジスタＭ１５のゲート端子が接続され、ソース端子に接地電位線が接続される。
スイッチＳＷ４は、電流源トランジスタＭ１５のゲート端子と、バイアス電圧ＶＢＮ１が印加される電圧線との間に接続される。また、スイッチＳＷ４は、第１停止制御信号ＳＴＯＰ１がハイレベルの場合にオフし、ローレベルの場合にオンする。このスイッチＳＷ４は、例えば、トランジスタである。
以上の構成により、第１停止制御信号ＳＴＯＰ１がローレベルの場合には、スイッチトランジスタＭ４８がオフし、スイッチＳＷ４がオンする。これにより、電流源トランジスタＭ１５のゲート端子にはバイアス電圧ＶＢＮ１が供給されるので、差動トランジスタＭ１１及びＭ１２で構成されるｎ型差動対が動作する。
一方、第１停止制御信号ＳＴＯＰ１がハイレベルの場合には、スイッチトランジスタＭ４８がオンし、スイッチＳＷ４がオフする。これにより、電流源トランジスタＭ１５のゲート端子には接地電位ＶＳＳが供給されるので、電流源トランジスタＭ１５がオフする。よって、差動トランジスタＭ１１及びＭ１２で構成されるｎ型差動対は動作しない。
スイッチトランジスタＭＰ４８は、ゲート端子に第２停止制御信号ＮＳＴＯＰ２が接続され、ドレイン端子に電流源トランジスタＭＰ１５のゲート端子が接続され、ソース端子に電源電圧線が接続される。
スイッチＳＷ６は、電流源トランジスタＭＰ１５のゲート端子と、バイアス電圧ＶＢＰ１が印加される電圧線との間に接続される。また、スイッチＳＷ６は、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合にオンし、ローレベルの場合にオフする。このスイッチＳＷ６は、例えば、トランジスタである。
以上の構成により、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合には、スイッチトランジスタＭＰ４８がオフし、スイッチＳＷ６がオンする。これにより、電流源トランジスタＭＰ１５のゲート端子にはバイアス電圧ＶＢＰ１が供給されるので、差動トランジスタＭＰ１１及びＭＰ１２で構成されるｐ型差動対が動作する。
一方、第２停止制御信号ＮＳＴＯＰ２がローレベルの場合には、スイッチトランジスタＭＰ４８がオンし、スイッチＳＷ６がオフする。これにより、電流源トランジスタＭＰ１５のゲート端子には電源電圧ＶＤＤが供給されるので、電流源トランジスタＭＰ１５がオフする。よって、差動トランジスタＭＰ１１及びＭＰ１２で構成されるｐ型差動対は動作しない。
図４１は、本発明の実施の形態１０に係るソースドライバ１１３Ｋの構成を示すブロック図である。
図４１に示すソースドライバ１１３Ｋは、図３に示すソースドライバ１１３の構成に加え、さらに、レベル検出部１９１を備える。また、ソースドライバ１１３Ｋは、複数の駆動回路１１４の代わりに、複数の駆動回路１１４Ｋを備える。
複数の駆動回路１１４Ｋは、それぞれ、図４０に示す演算増幅回路１６０Ｋを含む。
レベル検出部１９１は、画像信号１４０に基づき、複数の駆動回路１１４Ｋのそれぞれに対応する第１停止制御信号ＳＴＯＰ１及び第２停止制御信号ＮＳＴＯＰ２を生成する。このレベル検出部１９１は、画像信号１４０で示される信号レベルを検出し、検出した信号レベルに応じて、第１補正電流供給部１７９Ｃと、第２補正電流供給部１７９Ｄと、差動増幅部１７０Ｂに含まれるｎ型差動対及びｐ型差動対とのそれぞれを動作させるか、停止させるかを制御する。
具体的には、レベル検出部１９１は、入力信号１４４の電圧値が第１閾値以上である場合、第２補正電流供給部１７９Ｄからｐ型差動対への補正電流の供給を停止する。また、レベル検出部１９１は、入力信号１４４の電圧値が、第１閾値よりも低い第２閾値以下である場合、第１補正電流供給部１７９Ｃからｎ型差動対への補正電流の供給を停止する。また、レベル検出部１９１は、デジタル信号である画像信号１４０に基づき、複数の入力信号１４４の各々の電圧値が第１閾値以上であるか否か、及び、入力信号１４４の電圧値が第２閾値以下であるか否かを判定する。
図４２は、レベル検出部１９１の動作例を示す図である。なお、図４２では電源電圧ＶＤＤが５Ｖである場合の例を示す。
図４２に示すように、レベル検出部１９１は、デジタル信号である画像信号１４０の上位２ビットが共にハイレベルであるか、画像信号１４０の上位４ビットが全てローレベルであるか、それ以外であるかを判定する。
レベル検出部１９１は、画像信号１４０の上位２ビットが共にハイレベルの場合、入力信号１４４が４Ｖ（第１閾値）以上であると判定し、第１停止制御信号ＳＴＯＰ１をローレベルにし、第２停止制御信号ＮＳＴＯＰ２をローレベルにする。これにより、第１補正電流供給部１７９Ｃが動作し、第２補正電流供給部１７９Ｄが停止する。また、差動増幅部１７０Ｂに含まれるｎ型差動対が動作し、ｐ型差動対が停止する。
また、レベル検出部１９１は、画像信号１４０の上位４ビットが全てローレベルの場合、入力信号１４４が１Ｖ（第２閾値）以下であると判定し、第１停止制御信号ＳＴＯＰ１をハイレベルにし、第２停止制御信号ＮＳＴＯＰ２をハイレベルにする。これにより、第１補正電流供給部１７９Ｃが停止し、第２補正電流供給部１７９Ｄが動作する。また、差動増幅部１７０Ｂに含まれるｎ型差動対が停止し、ｐ型差動対が動作する。
また、レベル検出部１９１は、画像信号１４０が上記以外の場合、入力信号１４４が１Ｖ〜４Ｖ（第２閾値より大きく、かつ、第１閾値より小さい範囲）であると判定し、第１停止制御信号ＳＴＯＰ１をローレベルにし、第２停止制御信号ＮＳＴＯＰ２をハイレベルにする。これにより、第１補正電流供給部１７９Ｃ及び第２補正電流供給部１７９Ｄが共に動作する。また、差動増幅部１７０Ｂに含まれるｎ型差動対及びｐ型差動対が共に動作する。
なお、レベル検出部１９１が第１補正電流供給部１７９Ｃ及びｎ型差動対を停止させる入力信号１４４の第２閾値（上記例では１Ｖ）は、ｎ型ＭＯＳトランジスタの閾値電圧に所定のマージンを加えた値以上であればよい。例えば、ｎ型ＭＯＳトランジスタの閾値電圧を０．８Ｖとすると、上記第２閾値は、０．８Ｖに所定のマージン（例えば０．２Ｖ）以上を加えた、１．０Ｖ〜１．５Ｖ程度であることが好ましい。
また、レベル検出部１９１が第２補正電流供給部１７９Ｄ及びｐ型差動対を停止させる入力信号１４４の第１閾値（上記例では４Ｖ）は、電源電圧からｐ型ＭＯＳトランジスタの閾値電圧に所定のマージンを加えた値を引いた電圧以下であればよい。例えば、上記第１閾値は、電源電圧（５Ｖ）から１．０Ｖ〜１．５Ｖ程度を引いた値（３．５Ｖ〜４．０Ｖ）であることが好ましい。
また、レベル検出部１９１は画像信号１４０の代わりに、デジタル信号であるパラレルデータ１４１、ラッチデータ１４２又は変換データ１４３を用いて、上記判定を行なってもよい。
以上により、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が所定の第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、ｎ型差動対が停止した後に、当該ｎ型差動対に補正電流が供給されることを防止できる。よって、演算増幅回路１６０Ｋは、入力信号１４４が低い領域４０１において、出力信号１４５が不正な値となってしまうことを防止できる。
また、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が所定の第１閾値（上記例では４Ｖ）以上の場合には、第２補正電流供給部１７９Ｄ及びｐ型差動対を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、ｐ型差動対が停止した後に、当該ｐ型差動対に補正電流が供給されることを防止できる。よって、演算増幅回路１６０Ｋは、入力信号１４４が高い領域４０２において、出力信号１４５が不正な値となってしまうことを防止できる。
これにより、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が取りえる全ての電圧範囲において、高い精度で入力オフセット電圧を補正できる。
なお、上記説明では、演算増幅回路１６０Ｋは、入力信号１４４が第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を共に停止させるとしたが、第１補正電流供給部１７９Ｃのみを停止させてもよい。この場合でも、トランジスタの閾値電圧のバラツキにより、ｎ型差動対が停止した後に、当該ｎ型差動対に補正電流が供給されることを防止できる。ただし、ｎ型差動対にオフセットが存在する場合には、上記第２閾値以下であり、かつｎ型差動対が動作する領域では、当該オフセットの影響が出てしまう。よって、図４０に示す構成のように、入力信号１４４が第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を共に停止させるほうが好ましい。
同様に、演算増幅回路１６０Ｋは、入力信号１４４が第１閾値（上記例では４Ｖ）以上の場合には、第２補正電流供給部１７９Ｄのみを停止させてもよい。
また、演算増幅回路１６０Ｋの構成として、以下に示す構成を用いてもよい。
図４３は、演算増幅回路１６０Ｋの変形例の構成を示す図である。
図４３に示す演算増幅回路１６０Ｋは、図１６に示す演算増幅回路１６０Ｂに対して、第１補正電流供給部１７９Ｅ及び第２補正電流供給部１７９Ｆの構成が異なる。
具体的には、第１補正電流供給部１７９Ｅに含まれるカットオフトランジスタＭ４６のゲート端子に第１停止制御信号ＮＳＴＯＰ１が供給され、第２補正電流供給部１７９Ｆに含まれるカットオフトランジスタＭＰ４６のゲート端子に第２停止制御信号ＳＴＯＰ２が供給される点が、演算増幅回路１６０Ｂと異なる。
ここで、第１停止制御信号ＮＳＴＯＰ１は、上述した第１停止制御信号ＳＴＯＰ１の反転信号であり、第２停止制御信号ＳＴＯＰ２は、上述した第２停止制御信号ＮＳＴＯＰ２の反転信号である。
図４３に示す構成でも、図４０に示す構成と同様の機能を実現できる。
なお、図４３に示す構成は、第１補正電流供給部１７９Ｅのみ、又は、第２補正電流供給部１７９Ｆのみを停止する構成であるが、図４０に示す構成のように、ｎ型差動部及びｐ型差動部も停止する構成であってもよい。
また、上述した実施の形態８と同様に、演算増幅回路１６０Ｋは、入力信号１４４が変化した直後の所定の期間において、差動増幅部１７０Ｂに補正電流を供給しないように制御してもよい。
具体的には、レベル検出部１９１が上述した停止制御部１９０の機能を有すればよい。つまり、レベル検出部１９１は、入力信号１４４が変化した時刻から予め定められた期間（図３５に示す期間Ｔ１）、第１補正電流供給部１７９Ｃからｎ型差動対への補正電流の供給、及び第２補正電流供給部１７９Ｄからｐ型差動対への補正電流の供給を共に停止する。これにより、演算増幅回路１６０Ｋは、出力信号１４５が所望の電圧に到達するまでの時間を短くできる。
さらに、この場合、第１閾値以上（又は、第２閾値以下）で補正電流の供給を停止するための回路と、入力信号１４４の変化時に補正電流の供給を停止するための回路との一部を共用できる。
また、上記実施の形態１〜１０に係る表示装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。
また、本発明の実施の形態１〜７に係る表示装置の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記実施の形態１〜７に係る、演算増幅回路、信号処理装置（ソースドライバ）、表示装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
具体的には、バイポーラトランジスタを用いる場合、ｎ型ＭＯＳトランジスタをｎｐｎ型バイポーラトランジスタに、ｐ型ＭＯＳトランジスタをｐｎｐ型バイポーラトランジスタにそれぞれ置き換えればよい。また、上記ゲート端子をベース端子に、上記ソース端子をエミッタ端子に、上記ドレイン端子をコレクタ端子に置き換えればよい。
図４４、図４５及び図４６は、それぞれ、図７、図１３及び図１６に示す構成を、バイポーラトランジスタを用いて構成した場合の回路図である。
また、上記信号処理装置による入力オフセット電圧量の調整処理に含まれる各ステップが実行される順序は、本発明を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が、他のステップと同時（並列）に実行されてもよい。
本発明は、演算増幅回路、信号処理装置及び表示装置に適用でき、特に、液晶表示装置及びＥＬ表示装置に適用できる。
１００ 表示装置
１１１ 表示部
１１２ 画素回路
１１３、１１３Ａ、１１３Ｂ、１１３Ｃ、１１３Ｄ、１１３Ｅ、１１３Ｆ、１１３Ｇ、１１３Ｈ、１１３Ｋ ソースドライバ
１１４、１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄ、１１４Ｅ、１１４Ｆ、１１４Ｈ、１１４Ｋ 駆動回路
１１５ ソースライン
１１６ ゲートライン
１１７ ゲートドライバ
１１８ 制御部
１２１、１２２ スイッチ
１２３ 容量
１２４ トランジスタ
１２５ 発光素子
１２６ ノード
１３０ ラッチアドレス制御回路
１３１ ラッチ回路
１３２ レベルシフト回路
１３３ ＤＡ変換回路
１３４ 出力端子
１３５、１３５Ａ 設定レジスタ
１３６、１３６Ａ、１３６Ｄ 電圧生成部
１３６Ｂ、１３６Ｅ 第１電圧生成回路
１３６Ｃ 第２電圧生成回路
１４０ 画像信号
１４０Ａ 基準画像信号
１４１ パラレルデータ
１４２ ラッチデータ
１４３ 変換データ
１４４ 入力信号
１４４Ａ 基準電圧
１４５ 出力信号
１４５Ａ 選択出力信号
１４６ 参照電圧
１５０ レジスタ
１５１ データラッチ部
１５２ レベルシフタ
１５３ 階調電圧生成回路
１５４ ＤＡコンバータ
１５５ 設定情報
１５５Ａ 第１設定情報
１５５Ｂ 第２設定情報
１５６、１５６Ａ、１５６Ｂ 電圧信号
１５７、１５７ａ、１５７ｂ、１５７ｃ、１５７ｄ、１５７Ａ、１５７Ｂ 補正電圧信号
１５８、１５８Ａ、１５８Ｂ、１５８Ｅ 調整値
１５８Ｃ 有効情報
１６０、１６０Ａ、１６０Ｂ、１６０Ｈ、１６０Ｊ、１６０Ｋ 演算増幅回路
１６１、１６１Ａ、１６１Ｂ 選択部
１６２、１６２Ａ 制御部
１６３ 演算増幅器
１７０、１７０Ａ、１７０Ｂ 差動増幅部
１７１、１７１Ａ 出力部
１７２、１７２Ａ、１７２Ｂ、１７２Ｈ、１７２Ｉ 補正電流供給部
１７３、Ｉ１、Ｉ１Ａ、Ｉ１Ｂ、Ｉ２、Ｉ２Ａ、Ｉ２Ｂ、Ｉ３、Ｉ４ 補正電流
１７４ 増幅信号
１７５ 抵抗素子
１７５Ａ 第１抵抗素子
１７５Ｂ 第２抵抗素子
１７６ 能動負荷部
１７７Ａ、１７７Ｃ、１７９Ａ、１７９Ｃ、１７９Ｅ 第１補正電流供給部
１７７Ｂ、１７７Ｄ、１７９Ｂ、１７９Ｄ、１７９Ｆ 第２補正電流供給部
１７８ａ、１７８ｂ、１７８ｃ、１７８ｄ ノード
１８０ 比較判定部
１８１ 制御部
１８２ 記憶部
１８２Ａ 第１記憶部
１８２Ｂ、１８２Ｃ 第２記憶部
１８２Ｄ レジスタ
１８２Ｅ 第３記憶部
１８３、１８３Ａ、１８３Ｂ、１８３Ｃ、１８４、１８６Ａ、１８６Ｂ 選択部
１８５ モニタ部
１９０ 停止制御部
１９１ レベル検出部
３００ 出力回路
３０２、３０４ 差動トランジスタ
３０６ 接続点
３１０ スイッチ
３２０ 入力端子
４０１、４０２ 領域
Ｍ１、Ｍ２、Ｍ１１、Ｍ１２、ＭＰ１１、ＭＰ１２ 差動トランジスタ
Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２、ＭＰ１、ＭＰ２、ＭＰ４１、ＭＰ４２ 補正トランジスタ
Ｍ２６、Ｍ３６、Ｍ４６、ＭＰ４６ カットオフトランジスタ
Ｍ３、Ｍ４ 負荷トランジスタ
Ｍ４７、Ｍ４８、ＭＰ４７、ＭＰ４８ スイッチトランジスタ
Ｍ５、Ｍ１５、Ｍ２５、Ｍ３５、Ｍ４５、ＭＰ１５、ＭＰ４５ 電流源トランジスタ
ＮＳＴＯＰ 停止制御信号
ＮＳＴＯＰ１、ＳＴＯＰ１ 第１停止制御信号
ＮＳＴＯＰ２、ＳＴＯＰ２ 第２停止制御信号
ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４ 抵抗
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６ スイッチ
ＶＢ、ＶＢＮ１、ＶＢＮ２、ＶＢＰ１、ＶＢＰ２ バイアス電圧
ＶＤＤ 電源電圧
ＶＨ 第１基準電圧
ＶＬ 第２基準電圧
ＶＭ 第３基準電圧
ＶＳＳ 接地電位
本発明は、演算増幅回路、信号駆動装置、表示装置及びオフセット電圧調整方法に関し、特に、入力オフセット電圧量を調整可能な演算増幅回路に関する。
近年、液晶パネル及び有機ＥＬ（エレクトロルミネッセンス）パネルは、携帯機器、小型モバイル機器、及び大型パネル機器に用いられている。また、液晶パネル及び有機ＥＬパネルは、益々市場が拡大するＴＶなどの映像機器分野の表示装置に用いられている。このような、表示装置では、より自然画に近づけるため、表示パネルの高画質化が進められている。また、表示装置が備える表示ドライバＬＳＩには、出力端子間の出力電圧のバラツキの低減が求められている。
例えば、この出力電圧のバラツキを低減する方法として、演算増幅回路の入力オフセット電圧量を調整する従来技術が特許文献１に開示されている。
以下、特許文献１記載の演算増幅回路である出力回路３００について説明する。
図４７は、特許文献１記載の出力回路３００の構成を示す図である。
図４７に示す出力回路３００では、差動段の差動トランジスタのソースと差動段の電流源トランジスタのドレインに、複数組の抵抗とスイッチが並列接続されている。
図４７に示す出力回路３００では、差動トランジスタ３０２及び３０４を含むオペアンプが形成され、一方の差動トランジスタ３０２と接続点３０６との間には抵抗ＲＡ１が接続され、他方の差動トランジスタ３０４と接続点３０６との間には抵抗ＲＢ１が接続されている。
さらに、差動トランジスタ３０２と接続点３０６との間には複数組の抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・とスイッチ３１０とがそれぞれ接続されており、同様に、差動トランジスタ３０４と接続点３０６との間には複数組の抵抗ＲＢ２、ＲＢ３、ＲＢ４、・・・とスイッチ３１０とがそれぞれ接続される。
以上のように構成された出力回路３００について、その動作を説明する。
まず、抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・に接続されたそれぞれのスイッチ３１０をすべてオン状態にして、抵抗ＲＢ２、ＲＢ３、ＲＢ４、・・・にそれぞれ接続されたスイッチ３１０をすべてオフ状態にして、これらの状態にて出力回路３００の出力を行う。抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・は並列に接続されているので差動トランジスタ３０２、３０４に同じだけの電流が流れたときに、差動トランジスタ３０４のソースと接続点３０６との間の電圧は、差動トランジスタ３０２のソースと接続点３０６との間の電圧より大きくなる。したがって差動トランジスタ３０２、３０４のゲート電圧がそれぞれ同じであるオフセット無しの状態であるとすると、出力回路３００の出力電圧は、入力端子３２０への入力電圧よりも高い状態にて安定する。
以上説明したように、出力回路３００は、並列に接続した抵抗ＲＡ２、ＲＡ３、ＲＡ４、・・・に接続されたそれぞれのスイッチ３１０の制御を行う。つまり、並列抵抗の数を変更することで合成抵抗値を変える。これにより、出力回路３００は、出力電圧を変更している。
特開２００７−１１６４９３号公報
しかしながら、特許文献１記載の演算増幅回路（出力回路）では、複数の抵抗素子及び複数のスイッチが差動トランジスタのソース端子に接続される。これにより、差動トランジスタのソース端子の寄生容量が増加する。結果として、演算増幅回路の動作速度が低下するという課題がある。
特に、近年では、表示パネルに用いる演算増幅回路には、例えば、十数ｍＶまでの出力電圧バラツキを低下させることが要求される。このように、高精度に出力電圧バラツキ（入力オフセット電圧量）を調整しようとすると、特許文献１記載の演算増幅回路では、より多くの抵抗素子及びスイッチが必要となる。これにより、さらに、演算増幅回路の動作速度が低下してしまう。
そこで本発明は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる演算増幅回路を提供することを目的とする。
上記目的を達成するために、本発明の一形態に係る演算増幅回路は、第１入力端子と、第２入力端子と、出力端子と、前記第１入力端子及び前記第２入力端子に入力された電位差を増幅し、増幅した出力信号を前記出力端子に出力する、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部とを備え、前記差動増幅部は、ゲートが前記第１入力端子に接続された第１差動トランジスタと、ゲートが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、前記第１差動トランジスタ及び前記第２差動トランジスタのソースに電流を供給する第１電流源トランジスタと、ゲートが前記第１入力端子に接続された第３差動トランジスタと、ゲートが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、前記第３差動トランジスタ及び前記第４差動トランジスタのソースに電流を供給する第２電流源トランジスタとを含み、前記第１差動トランジスタ及び第２差動トランジスタは、ｎ型ＭＯＳトランジスタであり、前記第３差動トランジスタ及び第４差動トランジスタは、ｐ型ＭＯＳトランジスタであり、前記演算増幅回路は、さらに、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動増対に第１補正電流を供給する第１補正電流供給部と、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動増幅部に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、本発明の一形態に係る演算増幅回路は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含み、第１入力端子及び第２入力端子に入力された電位差を増幅し、増幅した出力信号を出力端子に出力する演算増幅回路であって、前記差動増幅部は、ベースが前記第１入力端子に接続された第１差動トランジスタと、ベースが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、前記第１差動トランジスタ及び前記第２差動トランジスタのエミッタに電流を供給する第１電流源トランジスタと、ベースが前記第１入力端子に接続された第３差動トランジスタと、ベースが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、前記第３差動トランジスタ及び前記第４差動トランジスタのエミッタに電流を供給する第２電流源トランジスタとを含み、前記第１差動トランジスタ及び第２差動トランジスタは、ｎｐｎ型バイポーラトランジスタであり、前記第３差動トランジスタ及び第４差動トランジスタは、ｐｎｐ型バイポーラトランジスタであり、前記演算増幅回路は、さらに、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動対に第１補正電流を供給する第１補正電流供給部と、当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動増幅部に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、前記第１差動トランジスタのドレインに前記第１補正電流を供給し、前記第２補正電流供給部は、前記第３差動トランジスタのドレインに前記第２補正電流を供給してもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、差動トランジスタのドレイン端子に供給する電流値を調整することにより、入力オフセット電圧量を調整できる。よって、本発明の一形態に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量は一定となる。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第１補正電圧信号が印加され、前記第１補正電圧信号の電圧値に応じた電流値の前記第１補正電流を前記第１差動トランジスタのドレインに供給する第１補正トランジスタを含み、前記第２補正電流供給部は、ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第２補正電圧信号が印加され、前記第３差動トランジスタのドレインに、前記第２補正電圧信号の電圧値に応じた電流値の前記第２補正電流を供給する第２補正トランジスタを含んでもよい。
この構成によれば、本発明の一形態に係る演算増幅回路では、第１差動トランジスタには、一つの第１補正トランジスタのドレイン端子のみが接続される。これにより、本発明の一形態に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
また、前記第１補正電流供給部は、さらに、前記第１補正トランジスタと差動対を形成し、ドレインが前記第２差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第２差動トランジスタのドレインに、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を供給する第３補正トランジスタを含み、前記第２補正電流供給部は、さらに、前記第２補正トランジスタと差動対を形成し、ドレインが前記第４差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４差動トランジスタのドレインに、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を供給する第４補正トランジスタを含んでもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、正負両方の方向に入力オフセット電圧量を調整できる。
また、前記第１補正トランジスタは、前記第１差動トランジスタのドレインから前記第１補正電流を引き抜き、前記第２補正トランジスタは、前記第３差動トランジスタのドレインから前記第２補正電流を引き抜き、前記第１補正電流供給部は、さらに、ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を前記第１差動トランジスタのドレインに流し込む第３補正トランジスタを含み、前記第２補正電流供給部は、さらに、ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を前記第３差動トランジスタのドレインに流し込む第４補正トランジスタを含んでもよい。
また、前記第１補正トランジスタ及び前記第３補正トランジスタは、ｎ型ＭＯＳトランジスタであり、前記第２補正トランジスタ及び前記第４補正トランジスタは、ｐ型ＭＯＳトランジスタであり、前記第１補正電流供給部は、さらに、前記第１補正トランジスタ及び前記第３補正トランジスタのソースと、接地電位が印加される接地電位線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第１カットオフトランジスタを含み、前記第２補正電流供給部は、さらに、前記第２補正トランジスタ及び前記第４補正トランジスタのソースと、電源電圧が印加される電源電圧線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第２カットオフトランジスタを含み、前記第１カットオフトランジスタはｎ型ＭＯＳトランジスタであり、前記第２カットオフトランジスタはｐ型ＭＯＳトランジスタであってもよい。
この構成によれば、第１差動トランジスタ及び第２差動トランジスタが動作しない場合には、第１カットオフトランジスタがオフする。これにより、本発明の一形態に係る演算増幅回路は、第１差動トランジスタ及び第２差動トランジスタが動作しない場合に、第１補正電流供給部による電流供給を停止できる。同様に、本発明の一形態に係る演算増幅回路は、第３差動トランジスタ及び第４差動トランジスタが動作しない場合に、第２補正電流供給部による電流供給を停止できる。
また、前記演算増幅回路は、さらに、前記差動増幅部の前記第１入力端子及び前記第２入力端子に入力される電位差が変化した時刻から予め定められた期間、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給及び前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止する停止制御部を備えてもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、動作速度を向上できる。
また、前記第１入力端子及び前記第２入力端子の一方である反転入力端子は前記出力端子と接続されており、前記演算増幅回路は、さらに、前記第１入力端子及び前記第２入力端子の一方である非反転入力端子に入力された入力信号の電圧値が第１閾値以上である場合、前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止し、前記入力信号の電圧値が、前記第１閾値よりも低い第２閾値以下である場合、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給を停止するレベル検出部を備えてもよい。
この構成によれば、本発明の一形態に係る演算増幅回路は、入力信号が第２閾値以下の場合には、第１補正電流供給部を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、第１差動対が停止した後に、当該第１差動対に補正電流が供給されることを防止できる。よって、本発明の一形態に係る演算増幅回路は、入力信号が低い領域において、出力信号が不正な値となってしまうことを防止できる。
さらに、本発明の一形態に係る演算増幅回路は、入力信号が第１閾値以上の場合には、第２補正電流供給部を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、第２差動対が停止した後に、当該第２差動対に補正電流が供給されることを防止できる。よって、本発明の一形態に係る演算増幅回路は、入力信号が高い領域において、出力信号が不正な値となってしまうことを防止できる。
また、本発明の一形態に係る信号駆動装置は、複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記非反転入力端子に入力される複数の前記演算増幅回路と、外部から入力されたデジタル信号をアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、前記レベル検出部は、前記デジタル信号に基づき、前記複数の入力信号の各々の電圧値が前記第１閾値以上であるか否か、及び、前記入力信号の電圧値が前記第２閾値以下であるか否かを判定する。
この構成によれば、本発明の一形態に係る演算増幅回路は、デジタル信号を用いて第１補正電流供給部及び第２補正電流供給部の停止を制御する。これにより、本発明の一形態に係る演算増幅回路は、トランジスタの閾値電圧のバラツキ等の影響を低減できる。
また、本発明の一形態に係る信号駆動装置は、複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記第２入力端子に入力される複数の前記演算増幅回路を備え、前記複数の入力信号をそれぞれ駆動する通常動作モードと、前記複数の演算増幅回路の入力オフセット電圧量を調整する調整モードとを有し、前記調整モードは、第１調整モードと第２調整モードとを含み、前記信号駆動装置は、それぞれ電圧値の異なる複数の電圧信号を生成する電圧生成部と、前記複数の演算増幅回路毎に１つ対応して設けられ、前記複数の電圧信号のうちいずれかを指定する第１〜第４設定情報を記憶する複数の記憶部と、前記複数の演算増幅回路毎に１つ対応して設けられ、前記通常動作モード時に、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、選択した第１〜第４補正電圧信号を、対応する前記演算増幅回路に出力する複数の選択部と、制御部と、前記出力信号と前記入力信号とを比較する比較判定部とを備え、前記制御部は、前記第１調整モード時において、前記複数の入力信号を、電源電圧から前記第３差動トランジスタ及び前記第４差動トランジスタの閾値電圧を引いた電圧より大きい第１基準電圧にし、前記複数の選択部に、前記第１補正電圧信号及び前記第２補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第１設定情報及び前記第２設定情報を、当該演算増幅回路に対応する前記記憶部に記憶し、前記制御部は、前記第２調整モード時において、前記複数の入力信号を、前記第１差動トランジスタ及び前記第２差動トランジスタの閾値電圧より小さい第２基準電圧にし、前記複数の選択部に、前記第３補正電圧信号及び前記第４補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第３設定情報及び前記第４設定情報を、当該演算増幅回路に対応する前記記憶部に記憶する。
この構成によれば、本発明の一形態に係る信号駆動装置は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路を用いる場合において、第１差動対の入力オフセット電圧値の調整と、第２差動対の入力オフセット電圧値の調整とを独立して行うことができる。
また、前記調整モードは、さらに、第３調整モードを含み、前記複数の記憶部は、さらに、前記複数の電圧信号のうちいずれかを指定する第５設定情報を記憶し、前記信号駆動装置は、さらに、前記通常動作モード時に、前記複数の入力信号の電圧値の各々が、前記第１基準電圧より小さく、かつ、前記第２基準電圧より大きい電圧範囲に含まれる第３電圧範囲内の電圧値であるか否かを判定するモニタ部を備え、前記複数の選択部は、前記通常動作モード時に、前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲内の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第５設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲外の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、前記制御部は、前記第３調整モード時において、前記複数の入力信号を、前記第３電圧範囲内の第３基準電圧にし、前記複数の選択部に、前記第１〜第４補正電圧信号として前記複数の電圧信号を順次選択させ、前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、判定した前記電圧信号を示す前記第５設定情報を、当該演算増幅回路に対応する前記記憶部に記憶してもよい。
この構成によれば、本発明の一形態に係る信号駆動装置は、ｎ型ＭＯＳトランジスタのみが動作する場合と、ｐ型ＭＯＳトランジスタが動作する場合と、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタが共に動作する場合とで、それぞれ独立した入力オフセット電圧値の調整を行うことができる。
また、前記信号駆動装置は、さらに、外部から入力されたシリアルデータをパラレルデータに変換するラッチアドレス制御回路と、前記パラレルデータをラッチデータとしてラッチするラッチ回路と、前記ラッチデータの電圧レベルを変換することにより変換データを生成するレベルシフト回路と、前記変換データをアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、前記制御部は、前記シリアルデータとして前記第１基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第１基準電圧を生成させ、前記シリアルデータとして前記第２基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第２基準電圧を生成させてもよい。
この構成によれば、本発明の一形態に係る信号駆動装置は、デジタルデータを設定することにより、第１基準電圧及び第２基準電圧を生成できる。
また、本発明の一形態に係る表示装置は、前記信号駆動装置を備える表示装置であって、前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部と、前記表示部により画像が表示されていない非表示期間において、前記信号駆動装置を前記調整モードに設定するモード制御部とを備える。
この構成によれば、本発明の一形態に係る表示装置は、画像を表示しない期間において、自動的に入力オフセット電圧量を調整できる。
また、本発明の一形態に係る表示装置は、前記信号駆動装置を備える表示装置であって、前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部を備え、前記表示部は、前記複数の出力信号に応じて発光する複数の液晶セル又は複数の有機エレクトロルミネッセンスセルを含む。
また、本発明の一形態に係るオフセット電圧調整方法は、入力信号を駆動し、駆動した出力信号を出力するＲａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含む演算増幅回路のオフセット電圧調整方法であって、前記入力信号と前記出力信号との電圧差を検出することにより、前記差動増幅部に含まれ、かつ第１差動対を形成する第１差動トランジスタと第２差動トランジスタとに流れる第１電流差、及び前記差動増幅部に含まれ、かつ第２差動対を形成する第３差動トランジスタと第４差動トランジスタとに流れる第２電流差を検出する検出ステップと、前記検出された第１電流差を補正する第１補正電流を前記第１差動対に供給し、前記検出された第２電流差を補正する第２補正電流を前記第２差動対に供給する補正ステップとを含む。
これによれば、本発明の一形態に係るオフセット電圧調整方法は、製造バラツキに起因する第１差動トランジスタと第２差動トランジスタとの電流差を検出し、当該電流差を補正する補正電流を生成する。このように、本発明の一形態に係るオフセット電圧調整方法は、差動増幅部に補正電流を供給することで、入力オフセット電圧量を調整する。よって、本発明の一形態に係るオフセット電圧調整方法は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量を一定にできる。これにより、本発明の一形態に係るオフセット電圧調整方法は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
さらに、本発明の一形態に係るオフセット電圧調整方法は、動作可能な入力電圧範囲が広いＲａｉｌ−ｔｏ−Ｒａｉｌ型の演算増幅回路において、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
なお、本発明は、このような演算増幅回路、信号駆動装置及び表示装置として実現できるだけでなく、演算増幅回路、信号駆動装置又は表示装置に含まれる特徴的な手段の少なくとも一部をステップとする演算増幅回路、信号駆動装置又は表示装置の制御方法、又は、演算増幅回路の入力オフセット電圧量の調整方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
さらに、本発明は、このような演算増幅回路の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したりできる。
以上より、本発明は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる演算増幅回路を提供できる。
図１は、本発明の実施の形態１に係る表示装置の構成を示すブロック図である。 図２は、本発明の実施の形態１に係る画素回路の構成を示す回路図である。 図３は、本発明の実施の形態１に係るソースドライバの構成を示すブロック図である。 図４は、本発明の実施の形態１に係るラッチアドレス制御回路、ラッチ回路、レベルシフト回路及びＤＡ変換回路の構成を示すブロック図である。 図５は、本発明の実施の形態１に係るソースドライバの構成を示すブロック図である。 図６は、本発明の実施の形態１に係る演算増幅回路の構成を示すブロック図である。 図７は、本発明の実施の形態１に係る演算増幅回路の構成を示す回路図である。 図８Ａは、本発明の実施の形態１に係る画像例を示す図である。 図８Ｂは、本発明の実施の形態１に係る画像例を示す図である。 図９は、本発明の実施の形態１に係る演算増幅回路の変形例の構成を示す回路図である。 図１０は、本発明の実施の形態１に係る演算増幅回路の変形例の構成を示す回路図である。 図１１は、本発明の実施の形態１に係る電圧生成部の構成を示す回路図である。 図１２は、本発明の実施の形態２に係るソースドライバの構成を示すブロック図である。 図１３は、本発明の実施の形態２に係る演算増幅回路の構成を示す回路図である。 図１４は、本発明の実施の形態２に係るソースドライバの変形例の構成を示すブロック図である。 図１５は、本発明の実施の形態２に係る第１電圧生成回路の構成を示す回路図である。 図１６は、本発明の実施の形態３に係る演算増幅回路の構成を示す回路図である。 図１７は、本発明の実施の形態３に係る能動負荷部及び出力部の構成を示す回路図である。 図１８は、本発明の実施の形態４に係るソースドライバの構成を示すブロック図である。 図１９は、本発明の実施の形態４に係るソースドライバの構成を示すブロック図である。 図２０は、本発明の実施の形態４に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２１は、本発明の実施の形態４に係るソースドライバによるオフセット電圧調整処理のフローチャートである。 図２２は、本発明の実施の形態５に係るソースドライバの構成を示すブロック図である。 図２３は、本発明の実施の形態５に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２４は、本発明の実施の形態５に係るソースドライバの変形例の構成を示すブロック図である。 図２５は、本発明の実施の形態６に係るソースドライバの構成を示すブロック図である。 図２６は、本発明の実施の形態６に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図２７は、本発明の実施の形態６に係るソースドライバによる入力オフセット電圧量の調整処理のタイミングチャートである。 図２８は、本発明の実施の形態７に係るソースドライバの構成を示すブロック図である。 図２９は、本発明の実施の形態７に係るソースドライバによる入力オフセット電圧量の調整処理のフローチャートである。 図３０は、本発明の実施の形態７に係るソースドライバによる入力オフセット電圧量の調整処理のタイミングチャートである。 図３１は、本発明に係る信号駆動装置の変形例の構成を示すブロック図である。 図３２は、本発明に係るオフセット電圧調整方法のフローチャートである。 図３３は、本発明の実施の形態８に係る演算増幅回路の構成を示す回路図である。 図３４は、本発明の実施の形態８に係るソースドライバの構成を示すブロック図である。 図３５は、本発明の実施の形態８に係る停止制御信号の一例を示す図である。 図３６は、本発明の実施の形態８に係る出力信号の一例を示す図である。 図３７は、本発明の実施の形態８に係る演算増幅回路の変形例の構成を示す回路図である。 図３８は、本発明の実施の形態９に係る演算増幅回路の構成を示す回路図である。 図３９は、本発明の実施の形態１０に係る課題を説明するための図である。 図４０は、本発明の実施の形態１０に係る演算増幅回路の構成を示す回路図である。 図４１は、本発明の実施の形態１０に係るソースドライバの構成を示すブロック図である。 図４２は、本発明の実施の形態１０に係る演算増幅回路の動作を示す図である。 図４３は、本発明の実施の形態１０に係る演算増幅回路の変形例の構成を示す回路図である。 図４４は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４５は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４６は、本発明に係る、バイポーラトランジスタを用いた演算増幅回路の構成を示す回路図である。 図４７は、従来の出力回路の構成を示す回路図である。
以下、本発明に係る演算増幅回路の実施の形態について、図面を参照しながら詳細に説明する。
また、以下の実施の形態１、４及び８では、本発明の請求に係る演算増幅回路の基本構成例を説明し、主に実施の形態３、６、７及び１０において、本発明の請求に係る演算増幅回路について説明する。
（実施の形態１）
本発明の実施の形態１に係る演算増幅回路は、差動トランジスタのドレイン端子に電流を供給することにより、入力オフセット電圧量を調整する。よって、本発明の実施の形態１に係る演算増幅回路は、入力オフセット電圧量の調整精度を増加した場合でも、寄生容量を一定にできる。これにより、本発明の実施の形態１に係る演算増幅回路は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
まず、本発明の実施の形態１に係る演算増幅回路を含む表示装置の構成を説明する。
図１は、本発明の実施の形態１に係る表示装置１００の構成を示すブロック図である。
図１に示す表示装置１００は、入力された画像信号に応じた画像を表示する。この表示装置１００は、表示部１１１と、ソースドライバ１１３と、ゲートドライバ１１７と、制御部１１８とを備える。
表示部１１１は、画像信号に応じた画像を表示する表示パネルである。この表示部１１１は、行列状に配置された複数の画素回路１１２と、列毎に設けられた複数のソースライン１１５と、行毎に設けられた複数のゲートライン１１６とを備える。
なお、以下では、表示部１１１の列の数をＮとする。
ソースドライバ１１３は、画像信号に応じた電圧値に複数のソースライン１１５を駆動する。このソースドライバ１１３は、本発明の信号駆動装置に相当する。また、ソースドライバ１１３は、列毎に一つ設けられたＮ個の駆動回路１１４を備える。
ゲートドライバ１１７は、複数のゲートライン１１６を駆動する。
制御部１１８は、ソースドライバ１１３及びゲートドライバ１１７が複数のソースライン１１５及び複数のゲートライン１１６を駆動するタイミング等を制御する。
各画素回路１１２は、例えば、液晶セル又は有機ＥＬセルである。この画素回路１１２は、対応するゲートライン１１６が選択された際に、対応するソースライン１１５の電圧値又は電流値に応じて発光する。
なお、図１に示す表示装置１００は、一つのソースドライバ１１３及び一つのゲートドライバ１１７を備えているが、複数のソースドライバ１１３及び複数のゲートドライバ１１７を備えてもよい。
図２は、画素回路１１２の構成を示す回路図である。
図２に示す画素回路１１２は、スイッチ１２１及び１２２と、容量１２３と、トランジスタ１２４と、発光素子１２５とを備える。
スイッチ１２１及び１２２は、ゲートライン１１６の信号によりオン・オフが制御される。また、スイッチ１２１はノード１２６とソースライン１１５との間に接続される。スイッチ１２２は、発光素子１２５の一端とトランジスタ１２４のドレイン端子との間に接続される。
容量１２３は、電源電圧ＶＤＤが印加される電源電圧線とノード１２６との間に接続される。
トランジスタ１２４は、ゲート端子がノード１２６に接続され、ソース端子が電源電圧線に接続され、ドレイン端子がスイッチ１２２の一端に接続される。
発光素子１２５は、スイッチ１２２の他端と、接地電位ＶＳＳが印加される接地電位線との間に接続される。この発光素子１２５は、例えば、液晶素子又は有機ＥＬ素子である。なお、ここでは、接地電位線には接地電位ＶＳＳが印加されるとするが、接地電位線には電源電圧ＶＤＤより小さい電圧が印加されればよい。
以下、ソースドライバ１１３の構成を説明する。
図３は、ソースドライバ１１３の構成を示す図である。
図３に示すように、ソースドライバ１１３は、ラッチアドレス制御回路１３０と、ラッチ回路１３１と、レベルシフト回路１３２と、ＤＡ変換回路１３３と、Ｎ個の駆動回路１１４と、Ｎ個の出力端子１３４とを備える。
ラッチアドレス制御回路１３０は、シリアルデータである画像信号１４０を、Ｎ個のパラレルデータ１４１に変換する。具体的には、画像信号１４０は、シリアル入力される各々が複数ビットの画像データを含む。また、各画像データは、１画素の表示データである。また、Ｎ個のパラレルデータの各々は、この１画素の表示データに対応する。
ラッチ回路１３１は、Ｎ個のパラレルデータ１４１をラッチ（保持）し、ラッチしたＮ個のパラレルデータ１４１をＮ個のラッチデータ１４２として出力する。
レベルシフト回路１３２は、Ｎ個のラッチデータ１４２の電圧レベルを変換することによりＮ個の変換データ１４３を生成する。
ＤＡ変換回路１３３は、Ｎ個の変換データ１４３をアナログ信号であるＮ個の入力信号１４４に変換する。
図４は、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２、及びＤＡ変換回路１３３の詳細な構成を示すブロック図である。
ラッチアドレス制御回路１３０は、シフトレジスタであり、直列に接続されたＮ個のレジスタ１５０を備える。
ラッチ回路１３１は、列毎に一つ設けられたＮ個のデータラッチ部１５１を含む。各データラッチ部１５１は、対応する列のパラレルデータ１４１をラッチし、ラッチしたパラレルデータ１４１をラッチデータ１４２として出力する。
レベルシフト回路１３２は、列毎に一つ設けられたＮ個のレベルシフタ１５２を含む。各レベルシフタ１５２は、対応する列のラッチデータ１４２の電圧レベルを変換することにより変換データ１４３を生成する。例えば、ラッチデータ１４２は０Ｖ／３Ｖのデジタル信号であり、変換データ１４３は０Ｖ／１０Ｖのデジタル信号である。
ＤＡ変換回路１３３は、階調電圧生成回路１５３と、Ｎ個のＤＡコンバータ１５４とを含む。
階調電圧生成回路１５３は、参照電圧１４６を用いて、複数の階調電圧を生成する。また、複数の階調電圧は、複数ビットの変換データ１４３で示される複数のデジタル値に対応する。
各ＤＡコンバータ１５４は、複数の階調電圧のうち、対応する列の変換データ１４３で示されるデジタル値に対応する階調電圧を、入力信号１４４として出力する。
また、図３に示すように、Ｎ個の駆動回路１１４は、列毎に一つ設けられる。
なお、ここでは、簡単のため、列毎に一つ駆動回路１１４が設けられる例を説明したが、近年、選択駆動方式と呼ばれる、複数列を１つの駆動回路で高速に、順次駆動していく方式もある。この方式にも本発明が適用できることはいうまでもない。
また、各駆動回路１１４は、対応する列の入力信号１４４を駆動し、駆動した出力信号１４５を対応する出力端子１３４に出力する。
ここで、Ｎ個の出力端子１３４は、Ｎ個のソースライン１１５に接続される。
図５は、駆動回路１１４の構成を示すブロック図である。
図５に示すように、ソースドライバ１１３は、さらに、設定レジスタ１３５と、電圧生成部１３６とを備える。
また、各駆動回路１１４は、演算増幅回路１６０と、選択部１６１と、制御部１６２とを備える。
演算増幅回路１６０は、入力信号１４４を駆動し、駆動した出力信号１４５を出力端子１３４に出力する。また、演算増幅回路１６０は、補正電圧信号１５７に応じて、当該演算増幅回路１６０の入力オフセット電圧量を調整する機能を有する。
電圧生成部１３６は、それぞれ電圧値の異なる複数の電圧信号１５６を生成する。
設定レジスタ１３５は、Ｎ個の演算増幅回路１６０の各々の入力オフセット電圧量の調整値を示す設定情報１５５を保持する。
制御部１６２は、設定情報１５５に含まれる、Ｎ個の演算増幅回路１６０の調整値のうち、対応する列の調整値１５８を選択する。例えば、設定レジスタ１３５は、Ｎ個の調整値１５８をシリアルに出力する。また、Ｎ個の制御部１６２はシフトレジスタとして機能することにより、対応する列の調整値１５８を選択する。
選択部１６１は、複数の電圧信号１５６のうち、制御部１６２により選択された調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
次に、演算増幅回路１６０の構成を説明する。
図６は、演算増幅回路１６０の構成を示すブロック図である。
演算増幅回路１６０は、演算増幅器１６３と、補正電流供給部１７２とを含む。また、演算増幅器１６３は、差動増幅部１７０と、出力部１７１とを含む。
図７は、演算増幅回路１６０の詳細な構成を示す回路図である。
この演算増幅回路１６０は、オペアンプであり、反転入力端子と非反転入力端子と出力端子とを有する。演算増幅回路１６０は、反転入力端子の電圧と非反転入力端子の電圧との電位差を増幅し、増幅した電圧を出力端子に出力する。
また、演算増幅回路１６０の反転入力端子と出力端子とは接続されている。よって、演算増幅回路１６０は、理想的には、非反転入力端子に入力された電圧値を、出力端子に出力する。
差動増幅部１７０は、反転入力端子及び非反転入力端子の電位差に応じた増幅信号１７４を生成する。この差動増幅部１７０は、差動トランジスタＭ１及びＭ２と、電流源トランジスタＭ５と、負荷トランジスタＭ３及びＭ４とを含む。例えば、差動トランジスタＭ１及びＭ２と、電流源トランジスタＭ５はｎ型ＭＯＳトランジスタであり、負荷トランジスタＭ３及びＭ４はｐ型ＭＯＳトランジスタである。
差動トランジスタＭ１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭ２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭ１及びＭ２は差動対を形成する。
電流源トランジスタＭ５は、差動トランジスタＭ１及びＭ２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位ＶＳＳが印加される接地電位線が接続され、ドレイン端子に差動トランジスタＭ１及びＭ２のソース端子が接続される。
出力部１７１は、増幅信号１７４に応じた出力信号１４５を出力端子に出力する。
なお、図７に示す差動増幅部１７０及び出力部１７１の回路構成は一例であり、差動増幅部１７０及び出力部１７１の回路構成として、公知のオペアンプ（演算増幅器）の回路構成を用いてもよい。
補正電流供給部１７２は、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ１と補正電流Ｉ２とを含む。また、選択部１６１により出力される補正電圧信号１５７は、補正電圧信号１５７ａと補正電圧信号１５７ｂとを含む。
補正電流供給部１７２は、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、補正電流供給部１７２は、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２を供給する。なお、ここで電流を供給するとは、電流を流し込むことと、電流を引き抜くこととを共に含む意味である。
この補正電流供給部１７２は、補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とを含む。補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とは、例えば、ｎ型ＭＯＳトランジスタである。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ２２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１及びＭ２２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
以上の構成により、本発明の実施の形態１に係る演算増幅回路１６０は、入力オフセット電圧量を調整できる。ここで、入力オフセット電圧量とは、差動トランジスタＭ１と差動トランジスタＭ２との製造バラツキ等により生じるオフセット電圧量である。具体的には、上述したように、理想的には演算増幅回路１６０は、入力信号１４４と同じ電圧値の出力信号１４５を出力する。しかし、製造バラツキ等の影響により、出力信号１４５の電圧値は、入力信号１４４の電圧値からずれてしまう。このずれ量が入力オフセット電圧量である。なお、言い換えると、入力オフセット電圧量は、負帰還を構成した場合の反転入力端子と非反転入力端子との電位差である。
具体的には、製造バラツキにより差動トランジスタＭ１と差動トランジスタＭ２との閾値電圧に差が発生する。よって、差動トランジスタＭ１と差動トランジスタＭ２とに流れる電流量に差が生じる。これにより、増幅信号１７４に誤差が生じる。その結果、出力信号１４５に誤差が生じる。
この入力オフセット電圧量が大きい場合、表示装置において、本来表示すべき画像と異なる画像が表示されてしまう。例えば、図８Ａに示すように、全ての画素が灰色の画像を表示したい場合を例に説明する。入力オフセット電圧量が大きい場合には、図８Ｂに示すように縦じま状のノイズが発生してしまう。
一方、本発明の実施の形態１に係る演算増幅回路１６０では、この入力オフセット電圧量を調整することにより、縦じま状のノイズの発生を防止できる。
また、設定レジスタ１３５に保持される設定情報１５５は、例えば、外部の装置により入力される。また、この設定情報１５５により指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０の入力オフセット電圧に略等しい。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ小さい電圧値に設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ大きい電圧値に設定される。
また、補正電圧信号１５７ａ及び補正電圧信号１５７ｂのそれぞれの電圧値は、補正トランジスタＭ２１及びＭ２２が動作する電圧範囲内（例えば、補正トランジスタＭ２１及びＭ２２の閾値電圧以上）であれば、任意の値でよい。
さらに、本発明の実施の形態１に係る演算増幅回路１６０は、差動増幅部１７０には、２つの補正トランジスタＭ２１及びＭ２２のドレイン端子のみが接続される。また、演算増幅回路１６０は、補正トランジスタＭ２１及びＭ２２のゲート電圧が変更されることにより、入力オフセット電圧量を調整する。よって、入力オフセット電圧量の調整精度を増加させた場合でも、寄生容量は一定となる。これにより、演算増幅回路１６０は、動作速度の低下を抑制しつつ、高精度に入力オフセット電圧量を調整できる。
なお、補正電流供給部１７２の構成として以下に示す構成を用いてもよい。
図９は、演算増幅回路１６０の変形例の構成を示す回路図である。
図９に示す演算増幅回路１６０は、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ａの構成が、補正電流供給部１７２と異なる。なお、図９において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ａは、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ３と補正電流Ｉ４とを含む。
補正電流供給部１７２Ａは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ３を供給する。また、補正電流供給部１７２Ａは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ４を供給する。
この補正電流供給部１７２Ａは、補正トランジスタＭＰ１及びＭＰ２を含む。補正トランジスタＭＰ１及びＭＰ２は、例えば、ｐ型ＭＯＳトランジスタである。
補正トランジスタＭＰ１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続され、ソース端子が、電源電圧ＶＤＤが印加される電源電圧線に接続される。
補正トランジスタＭＰ２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続され、ソース端子が電源電圧線に接続される。
以上の構成により、補正電流供給部１７２Ａは、図７に示す補正電流供給部１７２と同様に、演算増幅回路１６０の入力オフセット電圧量を調整できる。
また、この場合の設定情報１５５により指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０の入力オフセット電圧に略等しい。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ小さい電圧値に設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電圧信号１５７ａは補正電圧信号１５７ｂよりΔＶだけ大きい電圧値に設定される。
また、補正電圧信号１５７ａ及び補正電圧信号１５７ｂのそれぞれの電圧値は、補正トランジスタＭＰ１及びＭＰ２が動作する電圧範囲内（例えば、電源電圧ＶＤＤから補正トランジスタＭ１及びＭ２の閾値電圧を引いた電圧値以下）であれば、任意の値でよい。
ここで、補正電流供給部１７２と、補正電流供給部１７２Ａとを比較すると以下のような相違点がある。
補正電流供給部１７２は、差動トランジスタＭ１及びＭ２のドレイン端子から電流を引き抜く。一方、補正電流供給部１７２Ａは、差動トランジスタＭ１及びＭ２のドレイン端子へ電流を流し込む。これにより、補正電流供給部１７２Ａを用いた場合には、演算増幅回路１６０のゲインが低下しないが、補正電流供給部１７２を用いた場合には、演算増幅回路１６０のゲインが低下してしまう。このように、補正電流供給部１７２Ａは、入力オフセット電圧を調整した際に、演算増幅回路１６０のゲインが低下しないという利点がある。
一方、補正電流供給部１７２Ａでは、電流を流し込むため、この電流の電流値が大きくなりすぎると、演算増幅回路１６０が動作しなくなる可能性がある。一方で、補正電流供給部１７２では、引き抜く電流の電流値が大きくなったとしても、演算増幅回路１６０自体が動作しなくなる可能性は低い。これは補正電流供給部１７２の場合、電流源トランジスタＭ２５により、補正電流Ｉ１及びＩ２が制限される。これにより、電流源トランジスタＭ２５と、差動増幅部１７０の電流源トランジスタＭ５との関係さえ考慮しておけば、差動トランジスタＭ１及びＭ２に電流が流れないといったことにはなりにくい。
このように、補正電流供給部１７２は、回路設計を容易に行えるという利点がある。
なお、演算増幅回路１６０は、補正電流供給部１７２と補正電流供給部１７２Ａとを共に備えてもよい。これにより、演算増幅回路１６０のゲインを低下させることなく、かつ、回路設計を容易に行うことができる。ただし、この場合、補正電流供給部１７２と補正電流供給部１７２Ａとの一方のみを備える場合に比べ、回路面積が増加してしまう。
なお、補正電流供給部１７２を用いた場合の、演算増幅回路１６０のゲインの低下を抑制するために、電流源トランジスタＭ２５の電流駆動能力（ゲート幅／ゲート長）を、電流源トランジスタＭ５の電流駆動能力より低くすることが好ましい。さらに、電流源トランジスタＭ２５の電流駆動能力（ゲート幅／ゲート長）を、電流源トランジスタＭ５の電流駆動能力の半分程度にすることがより好ましい。
さらに、補正電流供給部１７２の構成として以下に示す構成を用いてもよい。
図１０は、演算増幅回路１６０の変形例の構成を示す回路図である。
図１０に示す演算増幅回路１６０は、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ｂの構成が、補正電流供給部１７２と異なる。なお、図１０において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ｂは、演算増幅回路１６０の入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。
補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ３を供給する。つまり、差動トランジスタＭ１のドレイン端子には、補正電流Ｉ１と補正電流Ｉ３の差分が供給される。
この補正電流供給部１７２Ｂは、補正トランジスタＭ２１及びＭＰ１と、電流源トランジスタＭ２５とを含む。補正トランジスタＭ２１及び電流源トランジスタＭ２５は、例えば、ｎ型ＭＯＳトランジスタである。また、補正トランジスタＭＰ１は、例えば、ｐ型ＭＯＳトランジスタである。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１のソース端子が接続される。
補正トランジスタＭＰ１は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続され、ソース端子が電源電圧線に接続される。
以上の構成により、補正電流供給部１７２Ｂは、図７に示す補正電流供給部１７２と同様に、演算増幅回路１６０の入力オフセット電圧量を調整できる。
また、この場合の設定情報１５５により指定される補正電圧信号１５７ａ及び補正電圧信号１５７ｂは、補正電流Ｉ１と補正電流Ｉ３との差分が、製造バラツキ等に起因する、差動トランジスタＭ１及びＭ２に流れる電流値の差分に略等しくなるような電圧値に設定される。
具体的には、出力信号１４５が入力信号１４４よりΔＶだけ大きい場合、補正電流Ｉ３が補正電流Ｉ１より大きくなるように補正電圧信号１５７ａ及び１５７ｂの電圧値が設定される。同様に、出力信号１４５が入力信号１４４よりΔＶだけ小さい場合、補正電流Ｉ３が補正電流Ｉ１より小さくなるように補正電圧信号１５７ａ及び１５７ｂの電圧値が設定される。
また、補正電流供給部１７２Ｂは、第１差動トランジスタＭ１のドレイン端子から電流を引き抜くとともに、電流を流し込むことができる。これにより、補正電流供給部１７２Ｂは、演算増幅回路１６０のゲインを低下させることなく、かつ、回路設計を容易に行うことができる。さらに、補正電流供給部１７２Ｂは回路面積の増加も抑制できる。ただし、補正電流供給部１７２Ｂでは、第１差動トランジスタＭ１と第２差動トランジスタＭ２とで寄生容量の値が異なってしまう。
なお、図１０では、補正電流供給部１７２Ｂは、差動トランジスタＭ１のドレイン端子に電流を供給しているが、差動トランジスタＭ１のドレイン端子の代わりに、差動トランジスタＭ２のドレイン端子に電流を供給してもよい。
また、図１０では、補正トランジスタＭ２１及びＭＰ１のゲート端子に異なる補正電圧信号１５７ａ及び１５７ｂが印加されているが、同一の補正電圧信号が印加されてもよい。
また、図７及び図１０では、補正電流供給部１７２及び１７２Ｂは、電流源トランジスタＭ２５を備えるが、当該電流源トランジスタＭ２５を備えず、補正トランジスタＭ２１及びＭ２２のソース端子が接地電位線又はバイアス電圧が印加される電圧線に直接接続されていてもよい。
また、図９に示す補正電流供給部１７２Ａは、さらに、補正トランジスタＭＰ１及びＭＰ２のソース端子と電源電圧線との間に接続される電流源トランジスタを備え、補正トランジスタＭＰ１及びＭＰ２のソース端子は、当該電流源トランジスタを介して電源電圧線と接続されてもよい。
また、本発明の実施の形態１に係るソースドライバ１１３では、複数の演算増幅回路１６０に対して、一つの電圧生成部１３６を共用できる。これにより、ソースドライバ１１３は、回路面積を削減できる。
図１１は、電圧生成部１３６の構成を示す図である。
電圧生成部１３６は、直列に接続された複数の抵抗素子１７５を含む。また、直列に接続された複数の抵抗素子１７５の複数の接続点の電圧が複数の電圧信号１５６として出力される。なお、複数の抵抗素子１７５の抵抗値は、同一であってもよいし、異なってもよい。言い換えると、複数の電圧信号１５６の電圧間隔は、同一であってもよいし、異なってもよい。
また、図５に示す、選択部１６１に調整値１５８を供給するための回路構成は、一例であり、これ以外の回路構成を用いてもよい。例えば、列毎に対応する列の調整値１５８を記憶する設定レジスタを設けてもよい。
（実施の形態２）
本発明の実施の形態２に係る演算増幅回路１６０Ａは、調整間隔の異なる二つの補正電流供給部を備える。これにより、演算増幅回路１６０Ａは、回路面積の増加を抑制しつつ、入力オフセット電圧量に対して広い調整範囲を実現できる。
なお、以下では、実施の形態１に係る演算増幅回路１６０との相違点を主に説明する。
図１２は、本発明の実施の形態２に係るソースドライバ１１３Ａの構成を示すブロック図である。
図１２に示すように、ソースドライバ１１３Ａは、設定レジスタ１３５Ａと、電圧生成部１３６Ａとを備える。
また、各駆動回路１１４Ａは、演算増幅回路１６０Ａと、選択部１６１Ａ及び１６１Ｂと、制御部１６２Ａとを備える。
演算増幅回路１６０Ａは、入力信号１４４を駆動し、駆動した出力信号１４５を出力端子１３４に出力する。また、演算増幅回路１６０Ａは、補正電圧信号１５７Ａ及び１５７Ｂに応じて、当該演算増幅回路１６０Ａの入力オフセット電圧量を調整する機能を有する。
電圧生成部１３６Ａは、それぞれ電圧値の異なる複数の電圧信号１５６Ａと、それぞれ電圧値の異なる複数の電圧信号１５６Ｂとを生成する。この電圧生成部１３６Ａは、複数の電圧信号１５６Ａを生成する第１電圧生成回路１３６Ｂと、複数の電圧信号１５６Ｂを生成する第２電圧生成回路１３６Ｃとを含む。また、第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃの構成は、例えば、図１１に示す構成と同様である。
設定レジスタ１３５Ａは、Ｎ個の演算増幅回路１６０Ａの各々の入力オフセット電圧量の調整値を示す第１設定情報１５５Ａ及び第２設定情報１５５Ｂを保持する。
制御部１６２Ａは、第１設定情報１５５Ａに含まれる、Ｎ個の演算増幅回路１６０Ａの調整値のうち、対応する列の調整値１５８Ａを選択する。また、制御部１６２Ａは、第２設定情報１５５Ｂに含まれる、Ｎ個の演算増幅回路１６０Ａの調整値のうち、対応する列の調整値１５８Ｂを選択する。例えば、設定レジスタ１３５Ａは、Ｎ個の調整値１５８Ａ及び１５８Ｂをシリアルに出力する。また、Ｎ個の制御部１６２Ａはシフトレジスタとして機能することにより、対応する列の調整値１５８Ａ及び１５８Ｂを選択する。
選択部１６１Ａは、複数の電圧信号１５６Ａのうち、制御部１６２Ａにより選択された調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。
選択部１６１Ｂは、複数の電圧信号１５６Ｂのうち、制御部１６２Ａにより選択された調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
次に、演算増幅回路１６０Ａの構成を説明する。
図１３は、演算増幅回路１６０Ａの構成を示す回路図である。なお、図７と同様の要素には同一の符号を付している。
演算増幅回路１６０Ａは、差動増幅部１７０と、出力部１７１と、第１補正電流供給部１７７Ａと、第２補正電流供給部１７７Ｂとを含む。なお、差動増幅部１７０及び出力部１７１の構成は、図７と同様である。
第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂは、演算増幅回路１６０Ａの入力オフセット電圧量を調整するために、差動増幅部１７０に補正電流１７３を供給する。また、第２補正電流供給部１７７Ｂは、演算増幅回路１６０Ａの入力オフセット電圧量を第１補正電流供給部１７７Ａより荒く調整する。
ここで、補正電流１７３は、補正電流Ｉ１と補正電流Ｉ２とを含む。また、補正電圧信号１５７Ａは補正電圧信号１５７ａと補正電圧信号１５７ｂとを含み、補正電圧信号１５７Ｂは補正電圧信号１５７ｃと補正電圧信号１５７ｄとを含む。
第１補正電流供給部１７７Ａは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１Ａを供給する。また、第１補正電流供給部１７７Ａは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２Ａを供給する。
第２補正電流供給部１７７Ｂは、差動トランジスタＭ１のドレイン端子に、補正電圧信号１５７ｃの電圧値に応じた電流値の補正電流Ｉ１Ｂを供給する。また、第２補正電流供給部１７７Ｂは、差動トランジスタＭ２のドレイン端子に、補正電圧信号１５７ｄの電圧値に応じた電流値の補正電流Ｉ２Ｂを供給する。
つまり、差動トランジスタＭ１のドレイン端子には、補正電流Ｉ１Ａと補正電流Ｉ１Ｂとの和である補正電流Ｉ１が供給される。また、差動トランジスタＭ２のドレイン端子には、補正電流Ｉ２Ａと補正電流Ｉ２Ｂとの和である補正電流Ｉ２が供給される。
なお、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂの構成は、実施の形態１に係る補正電流供給部１７２の構成と同様である。
具体的には、第１補正電流供給部１７７Ａは、補正トランジスタＭ２１及びＭ２２と、電流源トランジスタＭ２５とを含む。また、第２補正電流供給部１７７Ｂは、補正トランジスタＭ３１及びＭ３２と、電流源トランジスタＭ３５とを含む。
補正トランジスタＭ２１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ２２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ２５は、補正トランジスタＭ２１及びＭ２２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ２５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
補正トランジスタＭ３１は、ゲート端子に補正電圧信号１５７ｃが印加され、ドレイン端子が差動トランジスタＭ１のドレイン端子に接続される。
補正トランジスタＭ３２は、ゲート端子に補正電圧信号１５７ｄが印加され、ドレイン端子が差動トランジスタＭ２のドレイン端子に接続される。
電流源トランジスタＭ３５は、補正トランジスタＭ３１及びＭ３２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ３５は、ゲート端子にバイアス電圧ＶＢが印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に補正トランジスタＭ３１及びＭ３２のソース端子が接続される。
なお、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂの構成は、補正電流供給部１７２Ａ又は１７２Ｂの構成と同様であってもよい。
ここで、第２電圧生成回路１３６Ｃにより生成される複数の電圧信号１５６Ｂの電圧間隔は、第１電圧生成回路１３６Ｂにより生成される複数の電圧信号１５６Ａの電圧間隔より広い。言い換えると、複数の電圧信号１５６Ｂが含まれる電圧範囲の幅は、複数の電圧信号１５６Ａが含まれる電圧範囲の幅より広い。例えば、電圧信号１５６Ａの電圧間隔は数ｍＶであり、電圧信号１５６Ｂの電圧間隔は数十ｍＶである。
ここで、演算増幅回路１６０Ａの入力オフセットのモードとして、主に以下の２つのモードがある。第１のモードは、差動トランジスタＭ１及びＭ２の製造バラツキ、及び温度変化等に起因する入力オフセットである。この場合の入力オフセット電圧量は、数ｍＶオーダーである。
第２のモードは、製造時のマスクずれ等に起因する入力オフセットである。この場合の入力オフセット電圧量は、数十ｍＶオーダーである。
本発明の実施の形態２に係る演算増幅回路１６０Ａでは、第１補正電流供給部１７７Ａにより、数ｍＶオーダーの入力オフセット電圧量を補正するとともに、第２補正電流供給部１７７Ｂにより、数十ｍＶオーダーの入力オフセット電圧量を補正できる。
これにより、演算増幅回路１６０Ａは、上記の２つのモードのいずれの場合も入力オフセットを補正できるので、製造歩留まりを向上できる。
また、２つの補正電流供給部で入力オフセット電圧量を補正することにより、一つの補正電流供給部により入力オフセット電圧量を補正する場合に比べて、補正に用いる電圧信号１５６Ａ及び１５６Ｂの数を削減できる。これにより、ソースドライバ１１３Ａは、少ない回路規模で広い範囲の入力オフセット電圧量を調整できる。
なお、上記説明では、電圧生成部１３６Ａが、第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃを備える例を示したが、電圧生成部１３６Ａは、一つの電圧生成回路のみを備えてもよい。
図１４は、ソースドライバ１１３Ａの変形例の構成を示すブロック図である。図１２に対して、図１４に示すソースドライバ１１３Ｂは、電圧生成部１３６Ｄの構成が電圧生成部１３６Ａと異なる。
電圧生成部１３６Ｄは、第１電圧生成回路１３６Ｅを含む。この第１電圧生成回路１３６Ｅは、それぞれ電圧値の異なる複数の電圧信号１５６Ａと、それぞれ電圧値の異なる複数の電圧信号１５６Ｂとを生成する。
図１５は、第１電圧生成回路１３６Ｅの構成を示す図である。図１５に示すように、例えば、第１電圧生成回路１３６Ｅは、直列に接続された５個の第２抵抗素子１７５Ｂを含む。また、直列に接続された５個の第２抵抗素子１７５Ｂの４個の接続点の電圧が４個の電圧信号１５６Ｂとして出力される。
また、複数の第２抵抗素子１７５Ｂのうち１つの第２抵抗素子１７５Ｂは、直列に接続された５個の第１抵抗素子１７５Ａを含む。また、直列に接続された５個の第１抵抗素子１７５Ａの４個の接続点の電圧が４個の電圧信号１５６Ａとして出力される。
このように、第１電圧生成回路１３６Ｅは、複数の電圧信号１５６Ａと複数の電圧信号１５６Ｂとを、少なくとも一部を共用した複数の抵抗素子により生成する。
これにより、複数の電圧信号１５６Ａと複数の電圧信号１５６Ｂとの、製造バラツキ、及び温度等の変化に対する電圧値の変動特性を同一にできる。
一方、図１２に示す電圧生成部１３６Ａでは、独立した二つの第１電圧生成回路１３６Ｂ及び第２電圧生成回路１３６Ｃにより、複数の電圧信号１５６Ａ及び複数の電圧信号１５６Ｂを生成する。これにより、例えば、第１電圧生成回路１３６Ｂで用いる複数の抵抗素子と、第２電圧生成回路１３６Ｃで用いる複数の抵抗素子とで、必要な抵抗値及び精度に応じた、異なる抵抗素子（例えば、拡散領域を用いた抵抗、ポリシリコン配線を用いた抵抗、及び抵抗素子用の高抵抗なポリシリコン配線を用いた抵抗等）を用いることができる。これにより、電圧生成部１３６Ａが用いる複数の抵抗素子の合計の面積を縮小できる。
なお、図１５では、電圧信号１５６Ａ及び電圧信号１５６Ｂがそれぞれ４個の例を示すが、電圧信号１５６Ａ及び電圧信号１５６Ｂの数はこれ以外であってもよい。
また、図１５では、１つの第２抵抗素子１７５Ｂ内に全ての第１抵抗素子１７５Ａが含まれているが、複数の第２抵抗素子１７５Ｂ内に第１抵抗素子１７５Ａが含まれてもよい。
（実施の形態３）
本発明の実施の形態３では、演算増幅回路にＲａｉｌ−ｔｏ−Ｒａｉｌ型（以下、ＲＲ型）の演算増幅器を用いた場合について説明する。
また、駆動回路１１４Ａの構成は、例えば、図１２と同様である。
図１６は、本発明の実施の形態３に係る演算増幅回路１６０Ｂの構成を示す回路図である。
この演算増幅回路１６０Ｂは、ＲＲ型のオペアンプであり、反転入力端子と非反転入力端子と出力端子とを有する。また、反転入力端子と出力端子とが接続されている。よって、演算増幅回路１６０Ｂは、理想的には、非反転入力端子に入力された電圧値を、出力端子に出力する。
また、演算増幅回路１６０Ｂは、差動増幅部１７０Ａと、出力部１７１Ａと、第１補正電流供給部１７９Ａと、第２補正電流供給部１７９Ｂとを含む。
差動増幅部１７０Ａは、反転入力端子及び非反転入力端子の電位差に応じた電圧信号を生成する。この差動増幅部１７０Ａは、差動トランジスタＭ１１、Ｍ１２、ＭＰ１１及びＭＰ１２と、電流源トランジスタＭ１５及びＭＰ１５と、能動負荷部１７６とを含む。例えば、差動トランジスタＭ１１及びＭ１２と、電流源トランジスタＭ１５とはｎ型ＭＯＳトランジスタであり、差動トランジスタＭＰ１１及びＭＰ１２と、電流源トランジスタＭＰ１５とはｐ型ＭＯＳトランジスタである。
差動トランジスタＭ１１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭ１２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭ１１及びＭ１２は第１差動対を形成する。また、差動トランジスタＭ１１のドレイン端子はノード１７８ａに接続される。また、差動トランジスタＭ１２のドレイン端子はノード１７８ｂに接続される。
電流源トランジスタＭ１５は、差動トランジスタＭ１１及びＭ１２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ１５は、ゲート端子にバイアス電圧ＶＢＮ１が印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に差動トランジスタＭ１１及びＭ１２のソース端子が接続される。
差動トランジスタＭＰ１１は、ゲート端子が反転入力端子に接続される。差動トランジスタＭＰ１２はゲート端子が非反転入力端子に接続される。また、差動トランジスタＭＰ１１及びＭＰ１２は第２差動対を形成する。また、差動トランジスタＭＰ１１のドレイン端子はノード１７８ｃに接続される。また、差動トランジスタＭＰ１２のドレイン端子はノード１７８ｄに接続される。
電流源トランジスタＭＰ１５は、差動トランジスタＭＰ１１及びＭＰ１２のソース端子に電流を供給する。具体的には、電流源トランジスタＭＰ１５は、ゲート端子にバイアス電圧ＶＢＰ１が印加される電圧線が接続され、ソース端子に接地電位線が接続され、ドレイン端子に差動トランジスタＭＰ１１及びＭＰ１２のソース端子が接続される。
図１７は、能動負荷部１７６と、出力部１７１Ａとの構成を示す回路図である。
なお、図１６及び図１７に示す差動増幅部１７０Ａ及び出力部１７１Ａの回路構成は一例であり、差動増幅部１７０Ａ及び出力部１７１Ａの回路構成として、公知のＲＲ型オペアンプ（演算増幅器）の回路構成を用いてもよい。
第１補正電流供給部１７９Ａ及び第２補正電流供給部１７９Ｂは、演算増幅回路１６０Ｂの入力オフセット電圧量を調整するために、差動増幅部１７０Ａに補正電流１７３を供給する。
ここで、補正電流１７３は、補正電流Ｉ１〜Ｉ４を含む。また、補正電圧信号１５７Ａは補正電圧信号１５７ａと補正電圧信号１５７ｂとを含み、補正電圧信号１５７Ｂは補正電圧信号１５７ｃと補正電圧信号１５７ｄとを含む。
第１補正電流供給部１７９Ａは、差動トランジスタＭ１１及びＭ１２で構成される第１差動対の入力オフセット電圧量を調整するために、当該第１差動対に補正電流Ｉ１及びＩ２を供給する。具体的には、第１補正電流供給部１７９Ａは、差動トランジスタＭ１１のドレイン端子に、補正電圧信号１５７ａの電圧値に応じた電流値の補正電流Ｉ１を供給する。また、第１補正電流供給部１７９Ａは、差動トランジスタＭ１２のドレイン端子に、補正電圧信号１５７ｂの電圧値に応じた電流値の補正電流Ｉ２を供給する。
第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１１及びＭＰ１２で構成される第２差動対の入力オフセット電圧量を調整するために、当該第２差動対に補正電流Ｉ３及びＩ４を供給する。具体的には、第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１１のドレイン端子に、補正電圧信号１５７ｃの電圧値に応じた電流値の補正電流Ｉ３を供給する。また、第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１２のドレイン端子に、補正電圧信号１５７ｄの電圧値に応じた電流値の補正電流Ｉ４を供給する。
第１補正電流供給部１７９Ａは、補正トランジスタＭ４１及びＭ４２と、電流源トランジスタＭ４５と、カットオフトランジスタＭ４６とを含む。また、第２補正電流供給部１７９Ｂは、補正トランジスタＭＰ４１及びＭＰ４２と、電流源トランジスタＭＰ４５と、カットオフトランジスタＭＰ４６とを含む。
補正トランジスタＭ４１は、ゲート端子に補正電圧信号１５７ａが印加され、ドレイン端子が差動トランジスタＭ１１のドレイン端子に接続される。
補正トランジスタＭ４２は、ゲート端子に補正電圧信号１５７ｂが印加され、ドレイン端子が差動トランジスタＭ１２のドレイン端子に接続される。
電流源トランジスタＭ４５は、補正トランジスタＭ４１及びＭ４２のソース端子に電流を供給する。具体的には、電流源トランジスタＭ４５は、ゲート端子にバイアス電圧ＶＢＮ２が印加される電圧線が接続され、ソース端子に接地電位線が接続される。
カットオフトランジスタＭ４６は、ゲート端子に演算増幅回路１６０Ｂの反転入力端子が接続され、ソース端子に電流源トランジスタＭ４５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ４１及びＭ４２のソース端子が接続される。
補正トランジスタＭＰ４１は、ゲート端子に補正電圧信号１５７ｃが印加され、ドレイン端子が差動トランジスタＭＰ１１のドレイン端子に接続される。
補正トランジスタＭＰ４２は、ゲート端子に補正電圧信号１５７ｄが印加され、ドレイン端子が差動トランジスタＭＰ１２のドレイン端子に接続される。
電流源トランジスタＭＰ４５は、補正トランジスタＭＰ４１及びＭＰ４２のソース端子に電流を供給する。具体的には、電流源トランジスタＭＰ４５は、ゲート端子にバイアス電圧ＶＢＰ２が印加される電圧線が接続され、ソース端子に電源電圧線が接続される。
カットオフトランジスタＭＰ４６は、ゲート端子に演算増幅回路１６０Ｂの反転入力端子（出力端子）が接続され、ソース端子に電流源トランジスタＭＰ４５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭＰ４１及びＭＰ４２のソース端子が接続される。
以上の構成により、本発明の実施の形態３に係る演算増幅回路１６０Ｂは、ＲＲ型のオペアンプの入力オフセット電圧量を調整できる。
また、第１設定情報１５５Ａにより指定される補正電圧信号１５７ａと補正電圧信号１５７ｂとの差分は、演算増幅回路１６０Ｂの第１差動対（差動トランジスタＭ１１及びＭ１２）の入力オフセット電圧に略等しい。
また、第２設定情報１５５Ｂにより指定される補正電圧信号１５７ｃと補正電圧信号１５７ｄとの差分は、演算増幅回路１６０Ｂの第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）の入力オフセット電圧に略等しい。
さらに、第１補正電流供給部１７９Ａは、カットオフトランジスタＭ４６を備える。このカットオフトランジスタＭ４６は、入力信号１４４として、第１差動対（差動トランジスタＭ１１及びＭ１２）が動作しない電圧（差動トランジスタＭ１１及びＭ１２の閾値電圧以下の電圧）が入力された場合には、オフする。これにより、第１差動対が動作しない場合には、第１補正電流供給部１７９Ａによる電流供給が停止される。
また、カットオフトランジスタＭ４６は、入力信号１４４の電圧値が、第１差動対が動作しない領域に近づき、第１差動対に流れる電流量が低下した場合には、当該電流量の低下に応じて、補正電流Ｉ１及びＩ２の電流量を抑制する。
同様に、第２補正電流供給部１７９Ｂは、カットオフトランジスタＭＰ４６を備える。このカットオフトランジスタＭＰ４６は、入力信号１４４として、第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作しない電圧（電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以上の電圧）が入力された場合には、オフする。これにより、第２差動対が動作しない場合には、第２補正電流供給部１７９Ｂによる電流供給が停止される。
また、カットオフトランジスタＭＰ４６は、入力信号１４４の電圧値が、第２差動対が動作しない領域に近づき、第２差動対に流れる電流量が低下した場合には、当該電流量の低下に応じて、補正電流Ｉ３及びＩ４の電流量を抑制する。
このように、本発明の実施の形態３に係る演算増幅回路１６０Ｂは、第１差動対と第２差動対との動作比率に応じて、補正電流の電流量を調整できる。これにより、演算増幅回路１６０Ｂは、第１差動対と第２差動対との動作比率に応じた適切な補正電流を供給できる。
なお、図１６では、カットオフトランジスタＭ４６と電流源トランジスタＭ４５とは、電流源トランジスタＭ４５が接地電位線側になるように直列に接続されているが、カットオフトランジスタＭ４６が接地電位線側になるように直列に接続されてもよい。同様に、カットオフトランジスタＭＰ４６と電流源トランジスタＭＰ４５とは、電流源トランジスタＭＰ４５が電源電圧線側になるように直列に接続されているが、カットオフトランジスタＭＰ４６が電源電圧線側になるように直列に接続されてもよい。
また、カットオフトランジスタＭ４６及びＭＰ４６のゲート端子は、演算増幅回路１６０Ｂの反転入力端子に接続されているが、非反転入力端子に接続されていてもよい。
また、図１６では、第１補正電流供給部１７９Ａは、差動トランジスタＭ１１及びＭ１２で構成される差動対から補正電流Ｉ１及び補正電流Ｉ２を引き抜く構成であるが、上述した補正電流供給部１７２Ａのように、補正電流を流し込む構成であってもよいし、上述した補正電流供給部１７２Ｂのように、差動トランジスタＭ１１及びＭ１２の一方のドレインから補正電流を引き抜く補正トランジスタと、当該ドレインに補正電流を流し込む補正トランジスタとを備えてもよい。
同様に、第２補正電流供給部１７９Ｂは、差動トランジスタＭＰ１１及びＭＰ１２で構成される差動対から補正電流を引き抜く構成であってもよいし、上述した補正電流供給部１７２Ｂのように、差動トランジスタＭＰ１１及びＭＰ１２の一方のドレインから補正電流を引き抜く補正トランジスタと、当該ドレインに補正電流を流し込む補正トランジスタとを備えてもよい。
（実施の形態４）
本発明の実施の形態４では、演算増幅回路の入力オフセット電圧量を判定し、当該入力オフセット電圧量を調整する機能を有するソースドライバ１１３Ｃについて説明する。
図１８は、本発明の実施の形態４に係るソースドライバ１１３Ｃの構成を示すブロック図である。
図１８に示すソースドライバ１１３Ｃは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｂと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｂは、演算増幅回路１６０と、記憶部１８２と、選択部１８３及び１８４とを備える。
なお、演算増幅回路１６０及び電圧生成部１３６は、実施の形態１と同様の構成である。
記憶部１８２は、対応する列の演算増幅回路１６０の入力オフセット電圧量の調整値１５８を記憶する。
選択部１８３は、複数の電圧信号１５６のうち、記憶部１８２に記憶される調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
Ｎ個の選択部１８４は、Ｎ個の演算増幅回路１６０により出力される出力信号１４５のうち一つを選択し、選択した出力信号１４５を選択出力信号１４５Ａとして出力する。
比較判定部１８０は、選択出力信号１４５Ａが第１電圧範囲内であるか否かを判定する。また、比較判定部１８０は、制御部１８１により指定された基準電圧１４４Ａと選択出力信号１４５Ａとを比較し、基準電圧１４４Ａと選択出力信号１４５Ａとの大小関係を判定する。
制御部１８１は、入力オフセット電圧量の調整処理を制御する。具体的には、制御部１８１は、複数の選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、比較判定部１８０の比較結果に応じて、記憶部１８２に記憶される調整値１５８を更新する。また、制御部１８１は、比較判定部１８０に基準電圧１４４Ａを出力する。また、制御部１８１は、Ｎ個の選択部１８４が選択する列を制御する。
図１９は、ソースドライバ１１３Ｃの全体の構成を示すブロック図である。
具体的には、制御部１８１は、基準画像信号１４０Ａを生成する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、基準電圧１４４Ａを生成する。
以下、ソースドライバ１１３Ｃの動作を説明する。
ソースドライバ１１３Ｃは、画像信号１４０に応じた出力信号１４５を出力する通常動作モードと、複数の演算増幅回路１６０の入力オフセット電圧量を調整する調整モードとを有する。また、この通常動作モードと調整モードとの切り替えは、例えば、制御部１８１により行われる。
まず、通常動作モード時のソースドライバ１１３Ｃの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３は、複数の電圧信号１５６のうち、記憶部１８２に記憶される調整値１５８で示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７として出力する。
これにより、演算増幅回路１６０は、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｃの動作を説明する。
図２０は、調整モード時のソースドライバ１１３Ｃの動作の流れを示すフローチャートである。
図２０に示すように、まず、制御部１８１は、基準電圧１４４Ａを設定する（Ｓ１０１）。なお、基準電圧１４４Ａの電圧値は、演算増幅回路１６０が動作可能な電圧範囲内であれば任意の電圧値でよい。具体的には、制御部１８１は、基準電圧１４４Ａに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、基準電圧１４４Ａを生成する。この基準電圧１４４Ａは、入力信号１４４として複数の演算増幅回路１６０に入力されるとともに、比較判定部１８０に入力される。
これにより、複数の演算増幅回路１６０は、現在の記憶部１８２に記憶されている調整値１５８に応じた入力オフセット電圧の調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。なお、記憶部１８２には、初期状態として予め定められた調整値１５８（例えば「調整なし」）が記憶されている。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０の出力信号１４５を選択させる（Ｓ１０２）。
次に、ソースドライバ１１３Ｃは、１列目の入力オフセット電圧量を調整する（Ｓ１０３）。具体的には、制御部１８１は、選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３が選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、当該演算増幅回路１６０の入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。なお、所定の範囲とは、予め定められた固定の範囲でもよいし、画像の状態等に応じて動的に変更される範囲であってもよい。
図２１は、ソースドライバ１１３Ｃによる入力オフセット電圧量の調整処理の流れを示すフローチャートである。
まず、比較判定部１８０は、選択出力信号１４５Ａの電圧値が、第１電圧範囲内であるか否かを判定する（Ｓ１１０）。ここで、第１電圧範囲とは、基準電圧１４４Ａから所定の範囲の電圧範囲である。例えば、第１電圧範囲は、基準電圧１４４Ａから±５ｍＶの電圧範囲である。
選択出力信号１４５Ａの電圧値が、第１電圧範囲外の場合（Ｓ１１０でＮｏ）、次に、比較判定部１８０は、選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより高いか否かを判定する（Ｓ１１１）。
選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより高い場合（Ｓ１１１でＹｅｓ）、制御部１８１は、出力信号１４５が下がるように入力オフセット電圧量の調整量を変更し、変更した調整値１５８を新たな調整値１５８として記憶部１８２に記憶する（Ｓ１１２）。例えば、制御部１８１は、補正電圧信号１５７ｂに対する補正電圧信号１５７ａの相対値を下げる（例えば、補正電圧信号１５７ｂを変化させず、補正電圧信号１５７ａを小さくする）。
一方、選択出力信号１４５Ａの電圧値が基準電圧１４４Ａより低い場合（Ｓ１１１でＮｏ）、制御部１８１は、出力信号１４５が上がるように入力オフセット電圧量の調整量を変更し、変更した調整値１５８を新たな調整値１５８として記憶部１８２に記憶する（Ｓ１１３）。例えば、制御部１８１は、補正電圧信号１５７ｂに対する補正電圧信号１５７ａの相対値を上げる（例えば、補正電圧信号１５７ｂを変化させず、補正電圧信号１５７ａを大きくする）。
次に、演算増幅回路１６０は、ステップＳ１１２又はＳ１１３で更新された調整値１５８に応じた入力オフセットの調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。
次に、新たに出力された選択出力信号１４５Ａ（出力信号１４５）に対して、ステップＳ１１０の処理が再度行われる。
このように、選択出力信号１４５Ａが第１電圧範囲内になるまで、ステップＳ１１０〜Ｓ１１３の処理が繰り返される。
なお、選択出力信号１４５Ａが第１電圧範囲内になることなく、制御部１８１が設定可能な全ての調整値１５８で調整が行われた場合、制御部１８１は、例えば、外部にエラーが発生していることを通知する。
再度、図２０を用いて説明を進める。
ステップＳ１０３の後、制御部１８１は、当該ステップＳ１０３で調整された調整量を通常動作モード時に用いる調整値１５８として記憶部１８２に記憶する（Ｓ１０４）。
全ての列の調整が終了していない場合（Ｓ１０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０の出力信号１４５を選択させ（Ｓ１０６）、ステップＳ１０３以降の処理を行う。
全ての列の調整が終了した場合（Ｓ１０５でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態４に係るソースドライバ１１３Ｃは、演算増幅回路１６０の入力オフセット電圧量を自動的に調整できる。
なお、図２１に示すオフセット電圧調整方法は、一例であり、上記以外の方法を用いてもよい。例えば、制御部１８１は、選択出力信号１４５Ａの電圧値が第１電圧範囲内になるまで、予め定められた順序で調整量を順次変更してもよい。また、制御部１８１は、全ての調整量のそれぞれに対応する選択出力信号１４５Ａを記憶し、最も基準電圧１４４Ａに近い調整量を通常動作モード時に用いる調整値１５８としてもよい。また、制御部１８１は、選択出力信号１４５Ａの電圧値と基準電圧１４４Ａとの差分を算出し、当該差分に対応する調整量を通常動作モード時に用いる調整値１５８としてもよい。
また、上記説明では、１列毎に入力オフセット電圧量の調整を行っているが、ソースドライバ１１３Ｃが２個以上の比較判定部１８０を備え、２列以上の入力オフセット電圧量を同時に調整してもよい。
（実施の形態５）
上記実施の形態４では、ソースドライバ１１３Ｃが、実施の形態１で説明した演算増幅回路１６０を備える場合を例に説明した。実施の形態５では、実施の形態２で説明した演算増幅回路１６０Ａを備える、入力オフセット電圧量の調整機能を有するソースドライバ１１３Ｄについて説明する。
図２２は、本発明の実施の形態５に係るソースドライバ１１３Ｄの構成を示すブロック図である。
図２２に示すソースドライバ１１３Ｄは、電圧生成部１３６Ａと、Ｎ個の駆動回路１１４Ｃと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｃは、演算増幅回路１６０Ａと、第１記憶部１８２Ａと、第２記憶部１８２Ｂと、選択部１８３Ａ、１８３Ｂ及び１８４とを備える。
なお、演算増幅回路１６０Ａ及び電圧生成部１３６Ａは、実施の形態２と同様の構成である。
第１記憶部１８２Ａは、対応する列の演算増幅回路１６０Ａの入力オフセット電圧量の調整値１５８Ａを記憶する。
選択部１８３Ａは、複数の電圧信号１５６Ａのうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。
第２記憶部１８２Ｂは、対応する列の演算増幅回路１６０Ａの入力オフセット電圧量の調整値１５８Ｂを記憶する。
選択部１８３Ｂは、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
以下、ソースドライバ１１３Ｄの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｄの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３Ａは、複数の電圧信号１５６Ａのうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６Ａを選択し、選択した２つの電圧信号１５６Ａを補正電圧信号１５７Ａとして出力する。また、選択部１８３Ｂは、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ａは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｄの動作を説明する。
図２３は、調整モード時のソースドライバ１１３Ｄの動作の流れを示すフローチャートである。
図２３に示すように、まず、制御部１８１は、基準電圧１４４Ａを設定する（Ｓ１０１）。この基準電圧１４４Ａは、入力信号１４４として複数の演算増幅回路１６０Ａに入力されるとともに、比較判定部１８０に入力される。
これにより、複数の演算増幅回路１６０Ａは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、基準電圧１４４Ａを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ａの出力信号１４５を選択させる（Ｓ１０２）。
次に、ソースドライバ１１３Ｄは、調整値１５８Ｂに対応する第１入力オフセット電圧量を調整する（Ｓ１０３Ａ）。具体的には、制御部１８１は、選択部１８３Ｂに、複数の電圧信号１５６Ｂを順次選択させる。また、制御部１８１は、選択部１８３Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ａの入力オフセット電圧量が所定の範囲内になる電圧信号１５６Ｂを判定する。
次に、ソースドライバ１１３Ｄは、調整値１５８Ａに対応する第２入力オフセット電圧量を調整する（Ｓ１０３Ｂ）。具体的には、制御部１８１は、選択部１８３Ａに、複数の電圧信号１５６Ａを順次選択させる。また、制御部１８１は、選択部１８３Ａが選択した電圧信号１５６Ａごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ａの入力オフセット電圧量が所定の範囲内になる電圧信号１５６Ａを判定する。
なお、ソースドライバ１１３Ｄによる入力オフセット電圧量の調整処理の詳細は、実施の形態４と同様である。
次に、制御部１８１は、ステップＳ１０３Ａ及びＳ１０３Ｂで調整された調整量を通常動作モード時に用いる調整値１５８Ａ及び１５８Ｂとして第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶する（Ｓ１０４）。
全ての列の調整が終了していない場合（Ｓ１０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ａの出力信号１４５を選択させ（Ｓ１０６）、ステップＳ１０３Ａ以降の処理を行う。
全ての列の調整が終了した場合（Ｓ１０５でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態５に係るソースドライバ１１３Ｄは、演算増幅回路１６０Ａの入力オフセット電圧量を自動的に調整できる。
なお、上記説明では、ソースドライバ１１３Ｄが、調整値１５８Ｂを記憶する第２記憶部１８２Ｂを列毎に備える例を述べたが、以下の構成であってもよい。
図２４は、本発明の実施の形態５に係るソースドライバ１１３Ｄの変形例の構成を示す図である。
図２４に示すソースドライバ１１３Ｅは、列毎に設けられた第２記憶部１８２Ｂの代わりに、全列で共通の第２記憶部１８２Ｃと、列毎に設けられたレジスタ１８２Ｄを備える。また、駆動回路１１４Ｄに含まれる選択部１８３Ｃの構成が選択部１８３Ｂと異なる。
第２記憶部１８２Ｃは、１列分の調整値１５８Ｂを記憶する。
レジスタ１８２Ｄは、調整値１５８Ｂが有効であるか否かを示す有効情報１５８Ｃを保持する。
選択部１８３Ｃは、有効情報１５８Ｃにより調整値１５８Ｂが有効であることが示される場合には、複数の電圧信号１５６Ｂのうち、第２記憶部１８２Ｃに記憶される調整値１５８Ｂで示される２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。また、選択部１８３Ｃは、有効情報１５８Ｃにより調整値１５８Ｂが無効であることが示される場合には、複数の電圧信号１５６Ｂのうち、予め定められた２つの電圧信号１５６Ｂを選択し、選択した２つの電圧信号１５６Ｂを補正電圧信号１５７Ｂとして出力する。例えば、選択部１８３Ｃは、補正電圧信号１５７Ｂに含まれる補正電圧信号１５７ｃ及び１５７ｄを同一の電圧値にする。つまり、第２補正電流供給部１７７Ｂによる入力オフセット電圧量の調整を行わない。
また、第２記憶部１８２Ｃ及びレジスタ１８２Ｄの更新は、例えば、図２３に示すステップＳ１０４において、制御部１８１により行われる。
ここで、実施の形態２で説明したように、演算増幅回路１６０Ａの入力オフセットとしては、差動トランジスタＭ１及びＭ２の製造バラツキ、及び温度変化等に起因する数ｍＶオーダーの入力オフセットと、製造時のマスクずれ等に起因する数十ｍＶオーダーの入力オフセットとが存在する。この数十ｍＶオーダーの入力オフセットの発生頻度は、数ｍＶオーダーの入力オフセットの発生頻度に対して少ない。
よって、この数十ｍＶオーダーの入力オフセットを調整するための調整値１５８Ｂに関しては、全列に共通に用いられる第２記憶部１８２Ｃに格納することにより、第２補正電流供給部１７７Ｂの調整量を決定するための情報を格納するための記憶部の容量を削減できる。
例えば、調整値１５８Ｂは数ビットのデータであり、有効情報１５８Ｃは１ビットのデータである。なお、第２記憶部１８２Ｃは複数の調整値１５８Ｂを記憶してもよい。この場合、第２記憶部１８２Ｃに記憶される調整値１５８Ｂの数に応じて有効情報１５８Ｃのビット数を増加させればよい。
また、図２３では、制御部１８１は、列毎に第１オフセット電圧調整処理（Ｓ１０３Ａ）及び第２オフセット電圧調整処理（Ｓ１０３Ｂ）を行っているが、全ての列に対して第１オフセット調整処理（Ｓ１０３Ａ）を行った後、全ての列に対して第２オフセット調整処理を行なってもよい。
（実施の形態６）
実施の形態６では、実施の形態３で説明した演算増幅回路１６０Ｂを備える、入力オフセット電圧量の調整機能を有するソースドライバ１１３Ｆについて説明する。
図２５は、本発明の実施の形態６に係るソースドライバ１１３Ｆの構成を示すブロック図である。
図２５に示すソースドライバ１１３Ｆは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｅと、比較判定部１８０と、制御部１８１とを備える。
また、各駆動回路１１４Ｅは、演算増幅回路１６０Ｂと、第１記憶部１８２Ａと、第２記憶部１８２Ｂと、選択部１８３Ａ、１８３Ｂ及び１８４とを備える。
なお、演算増幅回路１６０Ｂの構成は、実施の形態３と同様である。
電圧生成部１３６は、それぞれ電圧値の異なる複数の電圧信号１５６を生成する。
第１記憶部１８２Ａは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ａを記憶する。
選択部１８３Ａは、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
第２記憶部１８２Ｂは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ｂを記憶する。
選択部１８３Ｂは、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
なお、電圧生成部１３６は、複数の電圧信号１５６Ａ及び複数の電圧信号１５６Ｂを生成し、選択部１８３Ａが複数の電圧信号１５６Ａのうちいずれか２つの選択し、選択部１８３Ｂが複数の電圧信号１５６Ｂのうちいずれか２つを選択してもよい。
以下、ソースドライバ１１３Ｆの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｆの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
また、選択部１８３Ａは、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８３Ｂは、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ｂは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｆの動作を説明する。
図２６は、調整モード時のソースドライバ１１３Ｆの動作の流れを示すフローチャートである。また、図２７は、調整モード時のソースドライバ１１３Ｆの動作例を示すタイミングチャートである。
また、調整モードは、調整値１５８Ａを調整する第１調整モード（第１調整期間）と、調整値１５８Ｂを調整する第２調整モード（第２調整期間）とを含む。
まず、図２６に示すステップＳ２０１〜Ｓ２０６の処理により第１調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第１基準電圧ＶＨを設定する（Ｓ２０１）。
具体的には、制御部１８１は、第１基準電圧ＶＨに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第１基準電圧ＶＨを生成する。この第１基準電圧ＶＨは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第１基準電圧ＶＨは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作せず、かつ第１差動対（差動トランジスタＭ１１及びＭ１２）が動作する電圧範囲内の電圧値である。具体的には、第１基準電圧ＶＨは、電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以上の電圧である。
例えば、図２７に示すように、制御部１８１は、基準画像信号１４０Ａとして全ビットがハイの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第１基準電圧ＶＨとして電源電圧ＶＤＤ−０．５Ｖを出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、第１基準電圧ＶＨを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２０２）。
次に、ソースドライバ１１３Ｆは、調整値１５８Ａに対応する第１入力オフセット電圧量を調整する（Ｓ２０３）。具体的には、制御部１８１は、選択部１８３Ａに、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３Ａが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
なお、ソースドライバ１１３Ｆによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第１基準電圧ＶＨなので、第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）は動作しない。よって、ステップＳ２０３では、第１差動対の入力オフセット電圧量の影響のみを考慮して、当該第１差動対の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２０３で調整された調整量を通常動作モード時に用いる調整値１５８Ａとして第１記憶部１８２Ａに記憶する（Ｓ２０４）。
全ての列の調整が終了していない場合（Ｓ２０５でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２０６）、ステップＳ２０３以降の処理を行う。
全ての列の調整が終了した場合（Ｓ２０５でＹｅｓ）、次に、図２６に示すステップＳ２０７〜Ｓ２１２の処理により第２調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第２基準電圧ＶＬを設定する（Ｓ２０７）。
具体的には、制御部１８１は、第２基準電圧ＶＬに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第２基準電圧ＶＬを生成する。この第２基準電圧ＶＬは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第２基準電圧ＶＬは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第１差動対（差動トランジスタＭ１１及びＭ１２）が動作せず、かつ第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が動作する電圧範囲内の電圧値である。具体的には、第２基準電圧ＶＬは、差動トランジスタＭ１１及びＭ１２の閾値電圧以下の電圧である。
例えば、図２７に示すように、制御部１８１は、基準画像信号１４０Ａとして全ビットがローの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第２基準電圧ＶＬとして０．５Ｖを出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第１記憶部１８２Ａ及び第２記憶部１８２Ｂに記憶されている調整値１５８Ａ及び１５８Ｂに応じた入力オフセットの調整量で、第２基準電圧ＶＬを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２０８）。具体的には、制御部１８１は、選択部１８３に、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８３Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
次に、ソースドライバ１１３Ｆは、調整値１５８Ｂに対応する第２入力オフセット電圧量を調整する（Ｓ２０９）。
なお、ソースドライバ１１３Ｆによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第２基準電圧ＶＬなので、第１差動対（差動トランジスタＭ１１及びＭ１２）は動作しない。よって、ステップＳ２０９では、第２差動対の入力オフセット電圧量の影響のみを考慮して、当該第２差動対の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２０９で調整された調整量を通常動作モード時に用いる調整値１５８Ｂとして第２記憶部１８２Ｂに記憶する（Ｓ２１０）。
全ての列の調整が終了していない場合（Ｓ２１１でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２１２）、ステップＳ２０９以降の処理を行う。
全ての列の調整が終了した場合（Ｓ２１１でＹｅｓ）、制御部１８１は、調整モードを終了し、通常動作モードに移行する。
以上により、本発明の実施の形態６に係るソースドライバ１１３Ｆは、基準電圧１４４Ａとして、第１差動対のみが動作する第１基準電圧ＶＨを用いて、第１差動対の入力オフセット電圧量を調整する。また、ソースドライバ１１３Ｆは、基準電圧１４４Ａとして、第２差動対のみが動作する第２基準電圧ＶＬを用いて、第２差動対の入力オフセット電圧量を調整する。これにより、ソースドライバ１１３Ｆは、第１差動対及び第２差動対の各々に対して、他方の影響を無視して入力オフセット電圧量を調整できる。よって、ソースドライバ１１３Ｆは、ＲＲ型の演算増幅回路１６０Ｂに対して、入力オフセット電圧量を高い精度で自動的に調整できる。
また、図２７に示すように、ソースドライバ１１３Ｆは、入力オフセット電圧量の調整を、表示部１１１に画像が表示されない非表示期間に行う。言い換えると、制御部１８１は、非表示期間にソースドライバ１１３Ｆを調整モードに設定する。例えば、この非表示期間とは、表示装置１００の電源投入時等である。
また、上述した実施の形態４及び５に係るソースドライバ１１３Ｄ及び１１３Ｅにおいても同様に、非表示期間に入力オフセット電圧量の調整を行なってもよい。
なお、図２６及び図２７に示す例では、第１差動対の調整値１５８Ａを調整する第１調整期間の後に、第２差動対の調整値１５８Ｂを調整する第２調整期間を設けているが、ソースドライバ１１３Ｆは、調整値１５８Ｂを調整した後に、調整値１５８Ａを調整してもよい。
また、図２６及び図２７に示す例では、全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ａを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｂを調整しているが、１列毎に調整値１５８Ａ及び１５８Ｂを調整するとともに、調整対象の列を順次変更してもよい。
（実施の形態７）
本発明の実施の形態７では、上記実施の形態６に係るソースドライバ１１３Ｆの変形例について説明する。
図２８は、本発明の実施の形態７に係るソースドライバ１１３Ｇの構成を示すブロック図である。
図２８に示すソースドライバ１１３Ｇは、電圧生成部１３６と、Ｎ個の駆動回路１１４Ｆと、比較判定部１８０と、制御部１８１とを備える。
ソースドライバ１１３Ｇは、実施の形態６に係るソースドライバ１１３Ｆに対して、駆動回路１１４Ｆの構成が駆動回路１１４Ｅの構成と異なる。
具体的には、駆動回路１１４Ｆは、駆動回路１１４Ｅの構成に加え、さらに、第３記憶部１８２Ｅと、モニタ部１８５とを備える。また、駆動回路１１４Ｆは、選択部１８３Ａ及び１８３Ｂの代わりに選択部１８６Ａ及び１８６Ｂを備える。
第３記憶部１８２Ｅは、対応する列の演算増幅回路１６０Ｂの入力オフセット電圧量の調整値１５８Ｅを記憶する。なお、調整値１５８Ｅは、補正電圧信号１５７Ａに対応する２つの電圧信号１５６を指定する調整値と、補正電圧信号１５７Ｂに対応する２つの電圧信号１５６を指定する調整値とを含む。
モニタ部１８５は、入力信号１４４の電圧値をモニタする。具体的には、モニタ部１８５は、入力信号１４４が第２電圧範囲内であるか否かを判定する。
選択部１８６Ａは、モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、複数の電圧信号１５６のうち、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
また、選択部１８６Ａは、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、複数の電圧信号１５６のうち、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。
選択部１８６Ｂは、モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、複数の電圧信号１５６のうち、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
また、選択部１８６Ｂは、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、複数の電圧信号１５６のうち、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を選択し、選択した２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
以下、ソースドライバ１１３Ｇの動作を説明する。
まず、通常動作モード時のソースドライバ１１３Ｇの動作を説明する。
通常動作モード時には、ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、表示データに対応する画像信号１４０を順次処理することにより、表示データに対応する入力信号１４４を生成する。
モニタ部１８５は、この入力信号１４４が第２電圧範囲内であるか否かを判定する。
モニタ部１８５により入力信号１４４が第２電圧範囲外であると判定された場合、選択部１８６Ａは、第１記憶部１８２Ａに記憶される調整値１５８Ａで示される２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８６Ｂは、第２記憶部１８２Ｂに記憶される調整値１５８Ｂで示される２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
一方、モニタ部１８５により入力信号１４４が第２電圧範囲内であると判定された場合、選択部１８６Ａは、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を補正電圧信号１５７Ａとして出力する。また、選択部１８６Ｂは、第３記憶部１８２Ｅに記憶される調整値１５８Ｅで示される２つの電圧信号１５６を補正電圧信号１５７Ｂとして出力する。
これにより、演算増幅回路１６０Ｂは、入力オフセットが調整された状態で、入力信号１４４を駆動することにより出力信号１４５を生成し、生成した出力信号１４５を出力端子１３４に出力する。
よって、画像信号１４０に対応する画像が表示部１１１に表示される。
次に、調整モード時のソースドライバ１１３Ｇの動作を説明する。
図２９は、調整モード時のソースドライバ１１３Ｇの動作の流れを示すフローチャートである。また、図３０は、調整モード時のソースドライバ１１３Ｇの動作例を示すタイミングチャートである。
また、調整モードは、調整値１５８Ａを調整する第１調整モード（第１調整期間）と、調整値１５８Ｅを調整する第３調整モード（第３調整期間）と、調整値１５８Ｂを調整する第２調整モード（第２調整期間）とを含む。
なお、ステップＳ２０１〜Ｓ２０６の処理（第１調整モード）及びステップＳ２０７〜Ｓ２１２の処理（第２調整モード）は、実施の形態６と同様であり、説明を省略する。
ステップＳ２０５において全ての列の調整が終了した場合（Ｓ２０５でＹｅｓ）、次に、図２９に示すステップＳ２１３〜Ｓ２１８の処理により第３調整モードの処理が行われる。
まず、制御部１８１は、基準電圧１４４Ａとして第３基準電圧ＶＭを設定する（Ｓ２１３）。
具体的には、制御部１８１は、第３基準電圧ＶＭに対応するデジタル信号である基準画像信号１４０Ａをラッチアドレス制御回路１３０に入力する。ラッチアドレス制御回路１３０、ラッチ回路１３１、レベルシフト回路１３２及びＤＡ変換回路１３３は、この基準画像信号１４０Ａを順次処理することより、第３基準電圧ＶＭを生成する。この第３基準電圧ＶＭは、入力信号１４４として複数の演算増幅回路１６０Ｂに入力されるとともに、比較判定部１８０に入力される。
また、第３基準電圧ＶＭは、ＲＲ型の演算増幅回路１６０Ｂに含まれる第１差動対（差動トランジスタＭ１１及びＭ１２）及び第２差動対（差動トランジスタＭＰ１１及びＭＰ１２）が共に動作する第２電圧範囲内の電圧値である。具体的には、第３基準電圧ＶＭは、差動トランジスタＭ１１及びＭ１２の閾値電圧以上、かつ、電源電圧ＶＤＤから差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧を引いた電圧値以下の電圧である。
例えば、図２９に示すように、制御部１８１は、基準画像信号１４０ＡとしてＭＳＢ（最上位ビット）のみがハイの信号を出力する。これにより、例えば、ＤＡ変換回路１３３は、第３基準電圧ＶＭとしてＶＤＤ／２を出力する。
また、複数の演算増幅回路１６０Ｂは、現在の第３記憶部１８２Ｅに記憶されている調整値１５８Ｅに応じた入力オフセットの調整量で、第３基準電圧ＶＭを駆動した出力信号１４５を出力する。
次に、制御部１８１は、複数の選択部１８４に１列目の演算増幅回路１６０Ｂの出力信号１４５を選択させる（Ｓ２１４）。
次に、ソースドライバ１１３Ｇは、調整値１５８Ｅに対応する第３入力オフセット電圧量を調整する（Ｓ２１５）。具体的には、制御部１８１は、選択部１８６Ａ及び１８６Ｂに、複数の電圧信号１５６を順次選択させる。また、制御部１８１は、選択部１８６Ａ及び１８６Ｂが選択した電圧信号１５６ごとの、比較判定部１８０による比較結果を用いて、演算増幅回路１６０Ｂの入力オフセット電圧量が所定の範囲内になる電圧信号１５６を判定する。
なお、ソースドライバ１１３Ｇによる入力オフセット電圧量の調整処理の詳細は、例えば、実施の形態４と同様である。
ここで、入力信号１４４が第３基準電圧ＶＭなので、第１差動対及び第２差動対は共に動作する。よって、ステップＳ２１５では、第１差動対及び第２差動対が共に動作する場合の入力オフセット電圧量を調整できる。
次に、制御部１８１は、ステップＳ２１５で調整された調整量を通常動作モード時に用いる調整値１５８Ｅとして第３記憶部１８２Ｅに記憶する（Ｓ２１６）。
全ての列の調整が終了していない場合（Ｓ２１７でＮｏ）、次に、制御部１８１は、複数の選択部１８４に次の列の演算増幅回路１６０Ｂの出力信号１４５を選択させ（Ｓ２１８）、ステップＳ２１５以降の処理を行う。
以上により、本発明の実施の形態７に係るソースドライバ１１３Ｇは、基準電圧１４４Ａとして、第１差動対のみが動作する第１基準電圧ＶＨと、第２差動対のみが動作する第２基準電圧ＶＬと、第１差動対及び第２差動対が共に動作する第３基準電圧ＶＭとを用いて、第１差動対のみが動作する場合と、第２差動対のみが動作する場合と、第１差動対及び第２差動対が共に動作する場合とで、それぞれ入力オフセット電圧量を調整する。これにより、ソースドライバ１１３Ｇは、ＲＲ型の演算増幅回路１６０Ｂに対して、入力オフセット電圧量を高い精度で自動的に調整できる。
また、図３０に示すように、ソースドライバ１１３Ｇは、入力オフセット電圧量の調整を、表示部１１１に画像が表示されない非表示期間に行う。例えば、この非表示期間とは、表示装置１００の電源投入時等である。
なお、図２９及び図３０に示す例では、ソースドライバ１１３Ｇは、調整値１５８Ａ、調整値１５８Ｅ、及び調整値１５８Ｂの順に調整を行っているが、調整値１５８Ａ、１５８Ｂ及び１５８Ｅを調整する順序は任意でよい。
また、図２９及び図３０に示す例では、全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ａを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｅを調整し、その後に全ての列の演算増幅回路１６０Ｂに対して調整値１５８Ｂを調整しているが、１列毎に調整値１５８Ａ、１５８Ｅ及び１５８Ｂを調整するとともに、調整対象の列を順次変更してもよい。
また、上記実施の形態４〜７では、複数の演算増幅回路を備える信号駆動装置（ソースドライバ）を例に説明したが、一つの演算増幅回路に対して、入力オフセット電圧量を判定し、当該入力オフセット電圧量を調整する信号駆動装置に本発明を適用してもよい。
図３１は、この場合の信号駆動装置の構成を示すブロック図である。図３１に示す信号駆動装置は、演算増幅器１６３と、補正電流供給部１７２と、比較判定部１８０とを備える。
また、本発明は、演算増幅回路の入力オフセット電圧調整方法と実現してもよい。
図３２は、本発明に係る演算増幅回路の入力オフセット電圧調整方法のフローチャートである。
図３２に示すように、比較判定部１８０は、入力信号１４４と出力信号１４５との電圧差を検出することにより、第１差動トランジスタＭ１と第２差動トランジスタＭ２とに流れる電流差を検出する（Ｓ３０１）。
次に、補正電流供給部１７２は、比較判定部１８０により検出された電流差を補正する補正電流１７３を生成し、生成した補正電流１７３を演算増幅器１６３に供給する（Ｓ３０２）。
（実施の形態８）
本発明の実施の形態８では、上述した実施の形態１の変形例について説明する。
本発明の実施の形態８に係る演算増幅回路１６０Ｈは、入力信号１４４が変化した直後の所定の期間において、差動増幅部１７０に補正電流を供給しない。これにより、演算増幅回路１６０Ｈは動作速度を改善できる。
図３３は、本発明の実施の形態８に係る演算増幅回路１６０Ｈの構成を示す図である。
図３３に示す演算増幅回路１６０Ｈは、図７に示す演算増幅回路１６０に対して、補正電流供給部１７２Ｈの構成が、補正電流供給部１７２と異なる。なお、図３３において、図７と同様の要素には同一の符号を付している。
補正電流供給部１７２Ｈは、補正電流供給部１７２の構成に加え、さらに、カットオフトランジスタＭ２６を備える。
このカットオフトランジスタＭ２６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ２５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
以上の構成により、補正電流供給部１７２Ｈは、停止制御信号ＮＳＴＯＰがハイレベルの場合、差動増幅部１７０へ補正電流を供給し、停止制御信号ＮＳＴＯＰがローレベルの場合、差動増幅部１７０へ補正電流を供給しない。
図３４は、本発明の実施の形態８に係る駆動回路１１４Ｈ及びその周辺回路の構成を示すブロック図である。図３４に示すように、本発明の実施の形態８に係るソースドライバ１１３Ｈは、さらに、停止制御信号ＮＳＴＯＰを生成する停止制御部１９０を備える。
この停止制御部１９０は、入力信号１４４が変化した時刻から予め定められた期間、補正電流供給部１７２Ｈから差動増幅部１７０への補正電流の供給を停止する。
図３５は、停止制御信号ＮＳＴＯＰの一例を示す図である。図３５に示すように、停止制御信号ＮＳＴＯＰは、画像信号１４０（入力信号１４４）が変化した直後の期間Ｔ１においてローレベルとなる。
図３６は、時刻ｔ１において、入力信号１４４が電圧Ｖ１から電圧Ｖ２に変化する場合の出力信号１４５を示す図である。なお、図３６に示す点線は、常に補正電流を供給する場合の出力信号１４５の変化を示す。
ここで、補正電流を供給することにより、負荷トランジスタＭ３及びＭ４に流れる電流が増加する。結果として、差動増幅部１７０の増幅率が低下する。つまり、出力信号１４５が所望の電圧（入力信号１４４と同じ電圧）に到達するまでの時間が長くなる。
一方、画像信号１４０が変化した直後の期間Ｔ１において補正電流を供給しないことにより、図３６に示すように、出力信号１４５が電圧Ｖ２に到達するまでの時間を短くできる。また、時刻ｔ２以降において、補正電流が供給されることにより、出力信号１４５は、入力オフセット電圧量が調整された電圧となる。
以上のように、本発明の実施の形態８に係る演算増幅回路１６０Ｈは、動作速度を向上できる。
なお、カットオフトランジスタＭ２６を設けるのではなく、期間Ｔ１において、電流源トランジスタＭ２５をオフしてもよい。図３７は、この場合の補正電流供給部１７２Ｉの構成を示す図である。
補正電流供給部１７２Ｉは、さらに、スイッチＳＷ１及びスイッチＳＷ２を備える。
停止制御信号ＮＳＴＯＰがハイレベルの場合、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。この場合、電流源トランジスタＭ２５のゲート端子にはバイアス電圧ＶＢが印加されるので、補正電流供給部１７２Ｉは差動増幅部１７０へ補正電流を供給する。
一方、停止制御信号ＮＳＴＯＰがローレベルの場合、スイッチＳＷ１はオフし、スイッチＳＷ２はオンする。この場合、電流源トランジスタＭ２５のゲート端子には接地電位ＶＳＳが印加されるので、補正電流供給部１７２Ｉは差動増幅部１７０へ補正電流を供給しない。
また、スイッチＳＷ１及びスイッチＳＷ２は、例えば、トランジスタである。
なお、図９及び図１０に示す構成に対して同様の変形例を適用してもよい。
（実施の形態９）
実施の形態９では、上記実施の形態８で説明した変形例を、実施の形態２で説明した演算増幅回路１６０Ａに適用した例を説明する。
図３８は、本発明の実施の形態９に係る演算増幅回路１６０Ｊの構成を示す図である。
図３８に示す演算増幅回路１６０Ｊは、図１３に示す演算増幅回路１６０Ａに対して、第１補正電流供給部１７７Ｃ及び第２補正電流供給部１７７Ｄの構成が、第１補正電流供給部１７７Ａ及び第２補正電流供給部１７７Ｂと異なる。なお、図３８において、図１３と同様の要素には同一の符号を付している。
第１補正電流供給部１７７Ｃは、第１補正電流供給部１７７Ａの構成に加え、さらに、カットオフトランジスタＭ２６を備える。
このカットオフトランジスタＭ２６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ２５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ２１及びＭ２２のソース端子が接続される。
第２補正電流供給部１７７Ｄは、第２補正電流供給部１７７Ｂの構成に加え、さらに、カットオフトランジスタＭ３６を備える。
このカットオフトランジスタＭ３６は、ゲート端子に停止制御信号ＮＳＴＯＰが印加され、ソース端子に電流源トランジスタＭ３５のドレイン端子が接続され、ドレイン端子に補正トランジスタＭ３１及びＭ３２のソース端子が接続される。
以上の構成により、第１補正電流供給部１７７Ｃ及び第２補正電流供給部１７７Ｄは、停止制御信号ＮＳＴＯＰがハイレベルの場合、差動増幅部１７０へ補正電流を供給し、停止制御信号ＮＳＴＯＰがローレベルの場合、差動増幅部１７０へ補正電流を供給しない。
また、停止制御部１９０は、実施の形態８と同様の停止制御信号ＮＳＴＯＰを生成する。つまり、停止制御部１９０は、入力信号１４４が変化した時刻から予め定められた期間、第１補正電流供給部１７７Ｃから差動増幅部１７０への第１補正電流の供給、及び第２補正電流供給部１７７Ｄから差動増幅部１７０への第２補正電流の供給を停止する。
これにより、本発明の実施の形態９に係る演算増幅回路１６０Ｊは、上述した実施の形態８に係る演算増幅回路１６０Ｈと同様に動作速度を向上できる。
（実施の形態１０）
本発明の実施の形態１０では、上述した実施の形態３の変形例について説明する。
ここで、実施の形態３で説明した図１６に示す構成には以下に示す課題がある。
図３９はこの課題を示す図であり、図１６に示す構成における入力信号１４４と出力信号１４５との関係を示す図である。
製造バラツキによりカットオフトランジスタＭ４６の閾値電圧が差動トランジスタＭ１１及びＭ１２の閾値電圧より低くなった場合、差動トランジスタＭ１１及びＭ１２がオフした状態において、カットオフトランジスタＭ４６がオンしてしまう場合がある。この場合、差動トランジスタＭ１１及びＭ１２がオフしているにもかかわらず、差動増幅部１７０Ａへ補正電流が供給されてしまう。これにより、図３９に示す、入力信号１４４が低い領域４０１において、出力信号１４５が不正な値となってしまう。
同様に、製造バラツキによりカットオフトランジスタＭＰ４６の閾値電圧が差動トランジスタＭＰ１１及びＭＰ１２の閾値電圧より高くなった場合、差動トランジスタＭＰ１１及びＭＰ１２がオフした状態において、カットオフトランジスタＭＰ４６がオンしてしまう場合がある。この場合、差動トランジスタＭＰ１１及びＭＰ１２がオフしているにもかかわらず、差動増幅部１７０Ａへ補正電流が供給されてします。これにより、図３９に示す、入力信号１４４が高い領域４０２において、出力信号１４５が不正な値となってしまう。
本発明の実施の形態１０では、この課題を解決できる演算増幅回路１６０Ｋについて説明する。
図４０は、本発明の実施の形態１０に係る演算増幅回路１６０Ｋの構成を示す図である。なお、図１６と同様の要素には同一の符号を付している。
図４０に示す演算増幅回路１６０Ｋは、図１６に示す演算増幅回路１６０Ｂに対して、第１補正電流供給部１７９Ｃ、第２補正電流供給部１７９Ｄ及び差動増幅部１７０Ｂの構成が異なる。
第１補正電流供給部１７９Ｃは、第１補正電流供給部１７９Ａの構成に対して、カットオフトランジスタＭ４６の代わりに、スイッチトランジスタＭ４７とスイッチＳＷ３とを備える。
また、電流源トランジスタＭ４５のドレイン端子は、補正トランジスタＭ４１及びＭ４２のソース端子が接続される。
スイッチトランジスタＭ４７は、ゲート端子に第１停止制御信号ＳＴＯＰ１が接続され、ドレイン端子に電流源トランジスタＭ４５のゲート端子が接続され、ソース端子に接地電位線が接続される。
スイッチＳＷ３は、電流源トランジスタＭ４５のゲート端子と、バイアス電圧ＶＢＮ２が印加される電圧線との間に接続される。また、スイッチＳＷ３は、第１停止制御信号ＳＴＯＰ１がハイレベルの場合にオフし、ローレベルの場合にオンする。このスイッチＳＷ３は、例えば、トランジスタである。
以上の構成により、第１停止制御信号ＳＴＯＰ１がローレベルの場合には、スイッチトランジスタＭ４７がオフし、スイッチＳＷ３がオンする。これにより、電流源トランジスタＭ４５のゲート端子にはバイアス電圧ＶＢＮ２が供給されるので、第１補正電流供給部１７９Ｃは動作し、補正電流Ｉ１及びＩ２が差動増幅部１７０Ｂへ供給される。
一方、第１停止制御信号ＳＴＯＰ１がハイレベルの場合には、スイッチトランジスタＭ４７がオンし、スイッチＳＷ３がオフする。これにより、電流源トランジスタＭ４５のゲート端子には接地電位ＶＳＳが供給されるので、電流源トランジスタＭ４５がオフする。よって、第１補正電流供給部１７９Ｃは停止し、補正電流Ｉ１及びＩ２が差動増幅部１７０Ｂへ供給されない。
第２補正電流供給部１７９Ｄは、第２補正電流供給部１７９Ｂの構成に対して、カットオフトランジスタＭＰ４６の代わりに、スイッチトランジスタＭＰ４７とスイッチＳＷ５とを備える。
また、電流源トランジスタＭＰ４５のドレイン端子は、補正トランジスタＭＰ４１及びＭＰ４２のソース端子が接続される。
スイッチトランジスタＭＰ４７は、ゲート端子に第２停止制御信号ＮＳＴＯＰ２が接続され、ドレイン端子に電流源トランジスタＭＰ４５のゲート端子が接続され、ソース端子に電源電圧線が接続される。
スイッチＳＷ５は、電流源トランジスタＭＰ４５のゲート端子と、バイアス電圧ＶＢＰ２が印加される電圧線との間に接続される。また、スイッチＳＷ５は、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合にオンし、ローレベルの場合にオフする。このスイッチＳＷ５は、例えば、トランジスタである。
以上の構成により、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合には、スイッチトランジスタＭＰ４７がオフし、スイッチＳＷ５がオンする。これにより、電流源トランジスタＭＰ４５のゲート端子にはバイアス電圧ＶＢＰ２が供給されるので、第２補正電流供給部１７９Ｄは動作し、補正電流Ｉ３及びＩ４が差動増幅部１７０Ｂへ供給される。
一方、第２停止制御信号ＮＳＴＯＰ２がローレベルの場合には、スイッチトランジスタＭＰ４７がオンし、スイッチＳＷ５がオフする。これにより、電流源トランジスタＭＰ４５のゲート端子には電源電圧ＶＤＤが供給されるので、電流源トランジスタＭＰ４５がオフする。よって、第２補正電流供給部１７９Ｄは停止し、補正電流Ｉ３及びＩ４が差動増幅部１７０Ｂへ供給されない。
差動増幅部１７０Ｂは、差動増幅部１７０Ａの構成に対して、さらに、スイッチトランジスタＭ４８及びＭＰ４８と、スイッチＳＷ４及びＳＷ６とを備える。
スイッチトランジスタＭ４８は、ゲート端子に第１停止制御信号ＳＴＯＰ１が接続され、ドレイン端子に電流源トランジスタＭ１５のゲート端子が接続され、ソース端子に接地電位線が接続される。
スイッチＳＷ４は、電流源トランジスタＭ１５のゲート端子と、バイアス電圧ＶＢＮ１が印加される電圧線との間に接続される。また、スイッチＳＷ４は、第１停止制御信号ＳＴＯＰ１がハイレベルの場合にオフし、ローレベルの場合にオンする。このスイッチＳＷ４は、例えば、トランジスタである。
以上の構成により、第１停止制御信号ＳＴＯＰ１がローレベルの場合には、スイッチトランジスタＭ４８がオフし、スイッチＳＷ４がオンする。これにより、電流源トランジスタＭ１５のゲート端子にはバイアス電圧ＶＢＮ１が供給されるので、差動トランジスタＭ１１及びＭ１２で構成されるｎ型差動対が動作する。
一方、第１停止制御信号ＳＴＯＰ１がハイレベルの場合には、スイッチトランジスタＭ４８がオンし、スイッチＳＷ４がオフする。これにより、電流源トランジスタＭ１５のゲート端子には接地電位ＶＳＳが供給されるので、電流源トランジスタＭ１５がオフする。よって、差動トランジスタＭ１１及びＭ１２で構成されるｎ型差動対は動作しない。
スイッチトランジスタＭＰ４８は、ゲート端子に第２停止制御信号ＮＳＴＯＰ２が接続され、ドレイン端子に電流源トランジスタＭＰ１５のゲート端子が接続され、ソース端子に電源電圧線が接続される。
スイッチＳＷ６は、電流源トランジスタＭＰ１５のゲート端子と、バイアス電圧ＶＢＰ１が印加される電圧線との間に接続される。また、スイッチＳＷ６は、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合にオンし、ローレベルの場合にオフする。このスイッチＳＷ６は、例えば、トランジスタである。
以上の構成により、第２停止制御信号ＮＳＴＯＰ２がハイレベルの場合には、スイッチトランジスタＭＰ４８がオフし、スイッチＳＷ６がオンする。これにより、電流源トランジスタＭＰ１５のゲート端子にはバイアス電圧ＶＢＰ１が供給されるので、差動トランジスタＭＰ１１及びＭＰ１２で構成されるｐ型差動対が動作する。
一方、第２停止制御信号ＮＳＴＯＰ２がローレベルの場合には、スイッチトランジスタＭＰ４８がオンし、スイッチＳＷ６がオフする。これにより、電流源トランジスタＭＰ１５のゲート端子には電源電圧ＶＤＤが供給されるので、電流源トランジスタＭＰ１５がオフする。よって、差動トランジスタＭＰ１１及びＭＰ１２で構成されるｐ型差動対は動作しない。
図４１は、本発明の実施の形態１０に係るソースドライバ１１３Ｋの構成を示すブロック図である。
図４１に示すソースドライバ１１３Ｋは、図３に示すソースドライバ１１３の構成に加え、さらに、レベル検出部１９１を備える。また、ソースドライバ１１３Ｋは、複数の駆動回路１１４の代わりに、複数の駆動回路１１４Ｋを備える。
複数の駆動回路１１４Ｋは、それぞれ、図４０に示す演算増幅回路１６０Ｋを含む。
レベル検出部１９１は、画像信号１４０に基づき、複数の駆動回路１１４Ｋのそれぞれに対応する第１停止制御信号ＳＴＯＰ１及び第２停止制御信号ＮＳＴＯＰ２を生成する。このレベル検出部１９１は、画像信号１４０で示される信号レベルを検出し、検出した信号レベルに応じて、第１補正電流供給部１７９Ｃと、第２補正電流供給部１７９Ｄと、差動増幅部１７０Ｂに含まれるｎ型差動対及びｐ型差動対とのそれぞれを動作させるか、停止させるかを制御する。
具体的には、レベル検出部１９１は、入力信号１４４の電圧値が第１閾値以上である場合、第２補正電流供給部１７９Ｄからｐ型差動対への補正電流の供給を停止する。また、レベル検出部１９１は、入力信号１４４の電圧値が、第１閾値よりも低い第２閾値以下である場合、第１補正電流供給部１７９Ｃからｎ型差動対への補正電流の供給を停止する。また、レベル検出部１９１は、デジタル信号である画像信号１４０に基づき、複数の入力信号１４４の各々の電圧値が第１閾値以上であるか否か、及び、入力信号１４４の電圧値が第２閾値以下であるか否かを判定する。
図４２は、レベル検出部１９１の動作例を示す図である。なお、図４２では電源電圧ＶＤＤが５Ｖである場合の例を示す。
図４２に示すように、レベル検出部１９１は、デジタル信号である画像信号１４０の上位２ビットが共にハイレベルであるか、画像信号１４０の上位４ビットが全てローレベルであるか、それ以外であるかを判定する。
レベル検出部１９１は、画像信号１４０の上位２ビットが共にハイレベルの場合、入力信号１４４が４Ｖ（第１閾値）以上であると判定し、第１停止制御信号ＳＴＯＰ１をローレベルにし、第２停止制御信号ＮＳＴＯＰ２をローレベルにする。これにより、第１補正電流供給部１７９Ｃが動作し、第２補正電流供給部１７９Ｄが停止する。また、差動増幅部１７０Ｂに含まれるｎ型差動対が動作し、ｐ型差動対が停止する。
また、レベル検出部１９１は、画像信号１４０の上位４ビットが全てローレベルの場合、入力信号１４４が１Ｖ（第２閾値）以下であると判定し、第１停止制御信号ＳＴＯＰ１をハイレベルにし、第２停止制御信号ＮＳＴＯＰ２をハイレベルにする。これにより、第１補正電流供給部１７９Ｃが停止し、第２補正電流供給部１７９Ｄが動作する。また、差動増幅部１７０Ｂに含まれるｎ型差動対が停止し、ｐ型差動対が動作する。
また、レベル検出部１９１は、画像信号１４０が上記以外の場合、入力信号１４４が１Ｖ〜４Ｖ（第２閾値より大きく、かつ、第１閾値より小さい範囲）であると判定し、第１停止制御信号ＳＴＯＰ１をローレベルにし、第２停止制御信号ＮＳＴＯＰ２をハイレベルにする。これにより、第１補正電流供給部１７９Ｃ及び第２補正電流供給部１７９Ｄが共に動作する。また、差動増幅部１７０Ｂに含まれるｎ型差動対及びｐ型差動対が共に動作する。
なお、レベル検出部１９１が第１補正電流供給部１７９Ｃ及びｎ型差動対を停止させる入力信号１４４の第２閾値（上記例では１Ｖ）は、ｎ型ＭＯＳトランジスタの閾値電圧に所定のマージンを加えた値以上であればよい。例えば、ｎ型ＭＯＳトランジスタの閾値電圧を０．８Ｖとすると、上記第２閾値は、０．８Ｖに所定のマージン（例えば０．２Ｖ）以上を加えた、１．０Ｖ〜１．５Ｖ程度であることが好ましい。
また、レベル検出部１９１が第２補正電流供給部１７９Ｄ及びｐ型差動対を停止させる入力信号１４４の第１閾値（上記例では４Ｖ）は、電源電圧からｐ型ＭＯＳトランジスタの閾値電圧に所定のマージンを加えた値を引いた電圧以下であればよい。例えば、上記第１閾値は、電源電圧（５Ｖ）から１．０Ｖ〜１．５Ｖ程度を引いた値（３．５Ｖ〜４．０Ｖ）であることが好ましい。
また、レベル検出部１９１は画像信号１４０の代わりに、デジタル信号であるパラレルデータ１４１、ラッチデータ１４２又は変換データ１４３を用いて、上記判定を行なってもよい。
以上により、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が所定の第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、ｎ型差動対が停止した後に、当該ｎ型差動対に補正電流が供給されることを防止できる。よって、演算増幅回路１６０Ｋは、入力信号１４４が低い領域４０１において、出力信号１４５が不正な値となってしまうことを防止できる。
また、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が所定の第１閾値（上記例では４Ｖ）以上の場合には、第２補正電流供給部１７９Ｄ及びｐ型差動対を停止させる。これにより、トランジスタの閾値電圧のバラツキにより、ｐ型差動対が停止した後に、当該ｐ型差動対に補正電流が供給されることを防止できる。よって、演算増幅回路１６０Ｋは、入力信号１４４が高い領域４０２において、出力信号１４５が不正な値となってしまうことを防止できる。
これにより、本発明の実施の形態１０に係る演算増幅回路１６０Ｋは、入力信号１４４が取りえる全ての電圧範囲において、高い精度で入力オフセット電圧を補正できる。
なお、上記説明では、演算増幅回路１６０Ｋは、入力信号１４４が第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を共に停止させるとしたが、第１補正電流供給部１７９Ｃのみを停止させてもよい。この場合でも、トランジスタの閾値電圧のバラツキにより、ｎ型差動対が停止した後に、当該ｎ型差動対に補正電流が供給されることを防止できる。ただし、ｎ型差動対にオフセットが存在する場合には、上記第２閾値以下であり、かつｎ型差動対が動作する領域では、当該オフセットの影響が出てしまう。よって、図４０に示す構成のように、入力信号１４４が第２閾値（上記例では１Ｖ）以下の場合には、第１補正電流供給部１７９Ｃ及びｎ型差動対を共に停止させるほうが好ましい。
同様に、演算増幅回路１６０Ｋは、入力信号１４４が第１閾値（上記例では４Ｖ）以上の場合には、第２補正電流供給部１７９Ｄのみを停止させてもよい。
また、演算増幅回路１６０Ｋの構成として、以下に示す構成を用いてもよい。
図４３は、演算増幅回路１６０Ｋの変形例の構成を示す図である。
図４３に示す演算増幅回路１６０Ｋは、図１６に示す演算増幅回路１６０Ｂに対して、第１補正電流供給部１７９Ｅ及び第２補正電流供給部１７９Ｆの構成が異なる。
具体的には、第１補正電流供給部１７９Ｅに含まれるカットオフトランジスタＭ４６のゲート端子に第１停止制御信号ＮＳＴＯＰ１が供給され、第２補正電流供給部１７９Ｆに含まれるカットオフトランジスタＭＰ４６のゲート端子に第２停止制御信号ＳＴＯＰ２が供給される点が、演算増幅回路１６０Ｂと異なる。
ここで、第１停止制御信号ＮＳＴＯＰ１は、上述した第１停止制御信号ＳＴＯＰ１の反転信号であり、第２停止制御信号ＳＴＯＰ２は、上述した第２停止制御信号ＮＳＴＯＰ２の反転信号である。
図４３に示す構成でも、図４０に示す構成と同様の機能を実現できる。
なお、図４３に示す構成は、第１補正電流供給部１７９Ｅのみ、又は、第２補正電流供給部１７９Ｆのみを停止する構成であるが、図４０に示す構成のように、ｎ型差動部及びｐ型差動部も停止する構成であってもよい。
また、上述した実施の形態８と同様に、演算増幅回路１６０Ｋは、入力信号１４４が変化した直後の所定の期間において、差動増幅部１７０Ｂに補正電流を供給しないように制御してもよい。
具体的には、レベル検出部１９１が上述した停止制御部１９０の機能を有すればよい。つまり、レベル検出部１９１は、入力信号１４４が変化した時刻から予め定められた期間（図３５に示す期間Ｔ１）、第１補正電流供給部１７９Ｃからｎ型差動対への補正電流の供給、及び第２補正電流供給部１７９Ｄからｐ型差動対への補正電流の供給を共に停止する。これにより、演算増幅回路１６０Ｋは、出力信号１４５が所望の電圧に到達するまでの時間を短くできる。
さらに、この場合、第１閾値以上（又は、第２閾値以下）で補正電流の供給を停止するための回路と、入力信号１４４の変化時に補正電流の供給を停止するための回路との一部を共用できる。
また、上記実施の形態１〜１０に係る表示装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。
また、本発明の実施の形態１〜７に係る表示装置の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
また、上記実施の形態１〜７に係る、演算増幅回路、信号処理装置（ソースドライバ）、表示装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
具体的には、バイポーラトランジスタを用いる場合、ｎ型ＭＯＳトランジスタをｎｐｎ型バイポーラトランジスタに、ｐ型ＭＯＳトランジスタをｐｎｐ型バイポーラトランジスタにそれぞれ置き換えればよい。また、上記ゲート端子をベース端子に、上記ソース端子をエミッタ端子に、上記ドレイン端子をコレクタ端子に置き換えればよい。
図４４、図４５及び図４６は、それぞれ、図７、図１３及び図１６に示す構成を、バイポーラトランジスタを用いて構成した場合の回路図である。
また、上記信号処理装置による入力オフセット電圧量の調整処理に含まれる各ステップが実行される順序は、本発明を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が、他のステップと同時（並列）に実行されてもよい。
本発明は、演算増幅回路、信号処理装置及び表示装置に適用でき、特に、液晶表示装置及びＥＬ表示装置に適用できる。
１００ 表示装置
１１１ 表示部
１１２ 画素回路
１１３、１１３Ａ、１１３Ｂ、１１３Ｃ、１１３Ｄ、１１３Ｅ、１１３Ｆ、１１３Ｇ、１１３Ｈ、１１３Ｋ ソースドライバ
１１４、１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄ、１１４Ｅ、１１４Ｆ、１１４Ｈ、１１４Ｋ 駆動回路
１１５ ソースライン
１１６ ゲートライン
１１７ ゲートドライバ
１１８ 制御部
１２１、１２２ スイッチ
１２３ 容量
１２４ トランジスタ
１２５ 発光素子
１２６ ノード
１３０ ラッチアドレス制御回路
１３１ ラッチ回路
１３２ レベルシフト回路
１３３ ＤＡ変換回路
１３４ 出力端子
１３５、１３５Ａ 設定レジスタ
１３６、１３６Ａ、１３６Ｄ 電圧生成部
１３６Ｂ、１３６Ｅ 第１電圧生成回路
１３６Ｃ 第２電圧生成回路
１４０ 画像信号
１４０Ａ 基準画像信号
１４１ パラレルデータ
１４２ ラッチデータ
１４３ 変換データ
１４４ 入力信号
１４４Ａ 基準電圧
１４５ 出力信号
１４５Ａ 選択出力信号
１４６ 参照電圧
１５０ レジスタ
１５１ データラッチ部
１５２ レベルシフタ
１５３ 階調電圧生成回路
１５４ ＤＡコンバータ
１５５ 設定情報
１５５Ａ 第１設定情報
１５５Ｂ 第２設定情報
１５６、１５６Ａ、１５６Ｂ 電圧信号
１５７、１５７ａ、１５７ｂ、１５７ｃ、１５７ｄ、１５７Ａ、１５７Ｂ 補正電圧信号
１５８、１５８Ａ、１５８Ｂ、１５８Ｅ 調整値
１５８Ｃ 有効情報
１６０、１６０Ａ、１６０Ｂ、１６０Ｈ、１６０Ｊ、１６０Ｋ 演算増幅回路
１６１、１６１Ａ、１６１Ｂ 選択部
１６２、１６２Ａ 制御部
１６３ 演算増幅器
１７０、１７０Ａ、１７０Ｂ 差動増幅部
１７１、１７１Ａ 出力部
１７２、１７２Ａ、１７２Ｂ、１７２Ｈ、１７２Ｉ 補正電流供給部
１７３、Ｉ１、Ｉ１Ａ、Ｉ１Ｂ、Ｉ２、Ｉ２Ａ、Ｉ２Ｂ、Ｉ３、Ｉ４ 補正電流
１７４ 増幅信号
１７５ 抵抗素子
１７５Ａ 第１抵抗素子
１７５Ｂ 第２抵抗素子
１７６ 能動負荷部
１７７Ａ、１７７Ｃ、１７９Ａ、１７９Ｃ、１７９Ｅ 第１補正電流供給部
１７７Ｂ、１７７Ｄ、１７９Ｂ、１７９Ｄ、１７９Ｆ 第２補正電流供給部
１７８ａ、１７８ｂ、１７８ｃ、１７８ｄ ノード
１８０ 比較判定部
１８１ 制御部
１８２ 記憶部
１８２Ａ 第１記憶部
１８２Ｂ、１８２Ｃ 第２記憶部
１８２Ｄ レジスタ
１８２Ｅ 第３記憶部
１８３、１８３Ａ、１８３Ｂ、１８３Ｃ、１８４、１８６Ａ、１８６Ｂ 選択部
１８５ モニタ部
１９０ 停止制御部
１９１ レベル検出部
３００ 出力回路
３０２、３０４ 差動トランジスタ
３０６ 接続点
３１０ スイッチ
３２０ 入力端子
４０１、４０２ 領域
Ｍ１、Ｍ２、Ｍ１１、Ｍ１２、ＭＰ１１、ＭＰ１２ 差動トランジスタ
Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２、ＭＰ１、ＭＰ２、ＭＰ４１、ＭＰ４２ 補正トランジスタ
Ｍ２６、Ｍ３６、Ｍ４６、ＭＰ４６ カットオフトランジスタ
Ｍ３、Ｍ４ 負荷トランジスタ
Ｍ４７、Ｍ４８、ＭＰ４７、ＭＰ４８ スイッチトランジスタ
Ｍ５、Ｍ１５、Ｍ２５、Ｍ３５、Ｍ４５、ＭＰ１５、ＭＰ４５ 電流源トランジスタ
ＮＳＴＯＰ 停止制御信号
ＮＳＴＯＰ１、ＳＴＯＰ１ 第１停止制御信号
ＮＳＴＯＰ２、ＳＴＯＰ２ 第２停止制御信号
ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４ 抵抗
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６ スイッチ
ＶＢ、ＶＢＮ１、ＶＢＮ２、ＶＢＰ１、ＶＢＰ２ バイアス電圧
ＶＤＤ 電源電圧
ＶＨ 第１基準電圧
ＶＬ 第２基準電圧
ＶＭ 第３基準電圧
ＶＳＳ 接地電位

Claims (16)

  1. 演算増幅回路であって、
    第１入力端子と、
    第２入力端子と、
    出力端子と、
    前記第１入力端子及び前記第２入力端子に入力された電位差を増幅し、増幅した出力信号を前記出力端子に出力する、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部とを備え、
    前記差動増幅部は、
    ゲートが前記第１入力端子に接続された第１差動トランジスタと、
    ゲートが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、
    前記第１差動トランジスタ及び前記第２差動トランジスタのソースに電流を供給する第１電流源トランジスタと、
    ゲートが前記第１入力端子に接続された第３差動トランジスタと、
    ゲートが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、
    前記第３差動トランジスタ及び前記第４差動トランジスタのソースに電流を供給する第２電流源トランジスタとを含み、
    前記第１差動トランジスタ及び第２差動トランジスタは、ｎ型ＭＯＳトランジスタであり、
    前記第３差動トランジスタ及び第４差動トランジスタは、ｐ型ＭＯＳトランジスタであり、
    前記演算増幅回路は、さらに、
    当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動対に第１補正電流を供給する第１補正電流供給部と、
    当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える
    演算増幅回路。
  2. Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含み、第１入力端子及び第２入力端子に入力された電位差を増幅し、増幅した出力信号を出力端子に出力する演算増幅回路であって、
    前記差動増幅部は、
    ベースが前記第１入力端子に接続された第１差動トランジスタと、
    ベースが前記第２入力端子に接続され、前記第１差動トランジスタと第１差動対を形成する第２差動トランジスタと、
    前記第１差動トランジスタ及び前記第２差動トランジスタのエミッタに電流を供給する第１電流源トランジスタと、
    ベースが前記第１入力端子に接続された第３差動トランジスタと、
    ベースが前記第２入力端子に接続され、前記第３差動トランジスタと第２差動対を形成する第４差動トランジスタと、
    前記第３差動トランジスタ及び前記第４差動トランジスタのエミッタに電流を供給する第２電流源トランジスタとを含み、
    前記第１差動トランジスタ及び第２差動トランジスタは、ｎｐｎ型バイポーラトランジスタであり、
    前記第３差動トランジスタ及び第４差動トランジスタは、ｐｎｐ型バイポーラトランジスタであり、
    前記演算増幅回路は、さらに、
    当該演算増幅回路の入力オフセット電圧量を調整するために、前記第１差動対に第１補正電流を供給する第１補正電流供給部と、
    当該演算増幅回路の入力オフセット電圧量を調整するために、前記第２差動対に第２補正電流を供給する第２補正電流供給部とを備える
    演算増幅回路。
  3. 前記第１補正電流供給部は、前記第１差動トランジスタのドレインに前記第１補正電流を供給し、
    前記第２補正電流供給部は、前記第３差動トランジスタのドレインに前記第２補正電流を供給する
    請求項１記載の演算増幅回路。
  4. 前記第１補正電流供給部は、
    ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第１補正電圧信号が印加され、前記第１補正電圧信号の電圧値に応じた電流値の前記第１補正電流を前記第１差動トランジスタのドレインに供給する第１補正トランジスタを含み、
    前記第２補正電流供給部は、
    ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第２補正電圧信号が印加され、前記第３差動トランジスタのドレインに、前記第２補正電圧信号の電圧値に応じた電流値の前記第２補正電流を供給する第２補正トランジスタを含む
    請求項３記載の演算増幅回路。
  5. 前記第１補正電流供給部は、さらに、
    前記第１補正トランジスタと差動対を形成し、ドレインが前記第２差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第２差動トランジスタのドレインに、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を供給する第３補正トランジスタを含み、
    前記第２補正電流供給部は、さらに、
    前記第２補正トランジスタと差動対を形成し、ドレインが前記第４差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４差動トランジスタのドレインに、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を供給する第４補正トランジスタを含む
    請求項４記載の演算増幅回路。
  6. 前記第１補正トランジスタは、前記第１差動トランジスタのドレインから前記第１補正電流を引き抜き、
    前記第２補正トランジスタは、前記第３差動トランジスタのドレインから前記第２補正電流を引き抜き、
    前記第１補正電流供給部は、さらに、
    ドレインが前記第１差動トランジスタのドレインに接続され、ゲートに第３補正電圧信号が印加され、前記第３補正電圧信号の電圧値に応じた電流値の第３補正電流を前記第１差動トランジスタのドレインに流し込む第３補正トランジスタを含み、
    前記第２補正電流供給部は、さらに、
    ドレインが前記第３差動トランジスタのドレインに接続され、ゲートに第４補正電圧信号が印加され、前記第４補正電圧信号の電圧値に応じた電流値の第４補正電流を前記第３差動トランジスタのドレインに流し込む第４補正トランジスタを含む
    請求項４記載の演算増幅回路。
  7. 前記第１補正トランジスタ及び前記第３補正トランジスタは、ｎ型ＭＯＳトランジスタであり、
    前記第２補正トランジスタ及び前記第４補正トランジスタは、ｐ型ＭＯＳトランジスタであり、
    前記第１補正電流供給部は、さらに、
    前記第１補正トランジスタ及び前記第３補正トランジスタのソースと、接地電位が印加される接地電位線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第１カットオフトランジスタを含み、
    前記第２補正電流供給部は、さらに、
    前記第２補正トランジスタ及び前記第４補正トランジスタのソースと、電源電圧が印加される電源電圧線との間にドレインとソースとが接続され、ゲートが前記第１入力端子に接続される第２カットオフトランジスタを含み、
    前記第１カットオフトランジスタはｎ型ＭＯＳトランジスタであり、
    前記第２カットオフトランジスタはｐ型ＭＯＳトランジスタである
    請求項５記載の演算増幅回路。
  8. 前記演算増幅回路は、さらに、
    前記差動増幅部の前記第１入力端子及び前記第２入力端子に入力される電位差が変化した時刻から予め定められた期間、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給及び前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止する停止制御部を備える
    請求項１記載の演算増幅回路。
  9. 前記第１入力端子及び前記第２入力端子の一方である反転入力端子は前記出力端子と接続されており、
    前記演算増幅回路は、さらに、
    前記第１入力端子及び前記第２入力端子の一方である非反転入力端子に入力された入力信号の電圧値が第１閾値以上である場合、前記第２補正電流供給部から前記第２差動対への前記第２補正電流の供給を停止し、前記入力信号の電圧値が、前記第１閾値よりも低い第２閾値以下である場合、前記第１補正電流供給部から前記第１差動対への前記第１補正電流の供給を停止するレベル検出部を備える
    請求項１記載の演算増幅回路。
  10. 複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、
    複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記非反転入力端子に入力される請求項９記載の複数の演算増幅回路と、
    外部から入力されたデジタル信号をアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、
    前記レベル検出部は、前記デジタル信号に基づき、前記複数の入力信号の各々の電圧値が前記第１閾値以上であるか否か、及び、前記入力信号の電圧値が前記第２閾値以下であるか否かを判定する
    信号駆動装置。
  11. 複数の入力信号をそれぞれ駆動し、駆動した複数の出力信号を出力する信号駆動装置であって、
    複数の入力信号にそれぞれ１つ対応して設けられ、対応する入力信号が前記第２入力端子に入力される請求項１記載の複数の演算増幅回路を備え、
    前記複数の入力信号をそれぞれ駆動する通常動作モードと、前記複数の演算増幅回路の入力オフセット電圧量を調整する調整モードとを有し、
    前記調整モードは、第１調整モードと第２調整モードとを含み、
    前記信号駆動装置は、
    それぞれ電圧値の異なる複数の電圧信号を生成する電圧生成部と、
    前記複数の演算増幅回路毎に１つ対応して設けられ、前記複数の電圧信号のうちいずれかを指定する第１〜第４設定情報を記憶する複数の記憶部と、
    前記複数の演算増幅回路毎に１つ対応して設けられ、前記通常動作モード時に、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、選択した第１〜第４補正電圧信号を、対応する前記演算増幅回路に出力する複数の選択部と、
    制御部と、
    前記出力信号と前記入力信号とを比較する比較判定部とを備え、
    前記制御部は、前記第１調整モード時において、
    前記複数の入力信号を、電源電圧から前記第３差動トランジスタ及び前記第４差動トランジスタの閾値電圧を引いた電圧より大きい第１基準電圧にし、
    前記複数の選択部に、前記第１補正電圧信号及び前記第２補正電圧信号として前記複数の電圧信号を順次選択させ、
    前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が所定の範囲内になる前記電圧信号を判定し、
    判定した前記電圧信号を示す前記第１設定情報及び前記第２設定情報を、当該演算増幅回路に対応する前記記憶部に記憶し、
    前記制御部は、前記第２調整モード時において、
    前記複数の入力信号を、前記第１差動トランジスタ及び前記第２差動トランジスタの閾値電圧より小さい第２基準電圧にし、
    前記複数の選択部に、前記第３補正電圧信号及び前記第４補正電圧信号として前記複数の電圧信号を順次選択させ、
    前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、
    判定した前記電圧信号を示す前記第３設定情報及び前記第４設定情報を、当該演算増幅回路に対応する前記記憶部に記憶する
    信号駆動装置。
  12. 前記調整モードは、さらに、第３調整モードを含み、
    前記複数の記憶部は、さらに、前記複数の電圧信号のうちいずれかを指定する第５設定情報を記憶し、
    前記信号駆動装置は、さらに、
    前記通常モード時に、前記複数の入力信号の電圧値の各々が、前記第１基準電圧より小さく、かつ、前記第２基準電圧より大きい電圧範囲に含まれる第３電圧範囲内の電圧値であるか否かを判定するモニタ部を備え、
    前記複数の選択部は、前記通常動作モード時に、
    前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲内の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第５設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、
    前記モニタ部により、対応する前記入力信号の電圧値が前記第３電圧範囲外の電圧値であると判定された場合、対応する前記記憶部に記憶される前記第１〜第４設定情報で指定される電圧信号を前記第１〜第４補正電圧信号として選択し、
    前記制御部は、前記第３調整モード時において、
    前記複数の入力信号を、前記第３電圧範囲内の第３基準電圧にし、
    前記複数の選択部に、前記第１〜第４補正電圧信号として前記複数の電圧信号を順次選択させ、
    前記複数の選択部が選択した前記電圧信号ごとの、前記比較判定部による比較結果を用いて、前記複数の演算増幅回路ごとに、当該演算増幅回路の入力オフセット電圧量が前記所定の範囲内になる前記電圧信号を判定し、
    判定した前記電圧信号を示す前記第５設定情報を、当該演算増幅回路に対応する前記記憶部に記憶する
    請求項１１記載の信号駆動装置。
  13. 前記信号駆動装置は、さらに、
    外部から入力されたシリアルデータをパラレルデータに変換するラッチアドレス制御回路と、
    前記パラレルデータをラッチデータとしてラッチするラッチ回路と、
    前記ラッチデータの電圧レベルを変換することにより変換データを生成するレベルシフト回路と、
    前記変換データをアナログ信号である前記複数の入力信号に変換するデジタルアナログ変換回路とを備え、
    前記制御部は、前記シリアルデータとして前記第１基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第１基準電圧を生成させ、前記シリアルデータとして前記第２基準電圧に対応するデジタル信号を前記ラッチアドレス制御回路に入力することにより、前記デジタルアナログ変換回路に前記第２基準電圧を生成させる
    請求項１１記載の信号駆動装置。
  14. 請求項１１記載の信号駆動装置を備える表示装置であって、
    前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部と、
    前記表示部により画像が表示されていない非表示期間において、前記信号駆動装置を前記調整モードに設定するモード制御部とを備える
    表示装置。
  15. 請求項１１記載の信号駆動装置を備える表示装置であって、
    前記信号駆動装置により出力される前記複数の出力信号に応じた画像を表示する表示部を備え、
    前記表示部は、前記複数の信号に応じて発光する複数の液晶セル又は複数の有機エレクトロルミネッセンスセルを含む
    表示装置。
  16. 入力信号を駆動し、駆動した出力信号を出力する、Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の差動増幅部を含む演算増幅回路のオフセット電圧調整方法であって、
    前記入力信号と前記出力信号との電圧差を検出することにより、前記差動増幅部に含まれ、かつ第１差動対を形成する第１差動トランジスタと第２差動トランジスタとに流れる第１電流差、及び前記差動増幅部に含まれ、かつ第２差動対を形成する第３差動トランジスタと第４差動トランジスタとに流れる第２電流差を検出する検出ステップと、
    前記検出された第１電流差を補正する第１補正電流を前記第１差動対に供給し、前記検出された第２電流差を補正する第２補正電流を前記第２差動対に供給する補正ステップとを含む
    オフセット電圧調整方法。
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