JP2000310981A - 集積回路装置及びこれを用いた液晶ディスプレイ装置 - Google Patents
集積回路装置及びこれを用いた液晶ディスプレイ装置Info
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- JP2000310981A JP2000310981A JP2000046408A JP2000046408A JP2000310981A JP 2000310981 A JP2000310981 A JP 2000310981A JP 2000046408 A JP2000046408 A JP 2000046408A JP 2000046408 A JP2000046408 A JP 2000046408A JP 2000310981 A JP2000310981 A JP 2000310981A
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Abstract
(57)【要約】
【課題】チップ間のバイアス電流のばらつきの少なく、
チップ間での消費電流や特性の差を小さくした集積回路
装置を提供する。 【解決手段】複数の増幅回路１１〜１Ｎを同一チップ内
に集積化した集積回路装置において、バイアス電流を設
定するための電流Ｉbiasを受けるダイオード接続された
複数の入力側トランジスタＭＲ１〜ＭＲＮと、電流Ｉbi
asに対応した出力電流を増幅回路１１〜１Ｎにバイアス
電流としてそれぞれ供給する複数の出力トランジスタＭ
１〜ＭＮからなるカレントミラー回路を有し、入力側ト
ランジスタＭＲ１〜ＭＲＮは複数の電子回路１１〜１Ｎ
内に分散して配置される。
チップ間での消費電流や特性の差を小さくした集積回路
装置を提供する。 【解決手段】複数の増幅回路１１〜１Ｎを同一チップ内
に集積化した集積回路装置において、バイアス電流を設
定するための電流Ｉbiasを受けるダイオード接続された
複数の入力側トランジスタＭＲ１〜ＭＲＮと、電流Ｉbi
asに対応した出力電流を増幅回路１１〜１Ｎにバイアス
電流としてそれぞれ供給する複数の出力トランジスタＭ
１〜ＭＮからなるカレントミラー回路を有し、入力側ト
ランジスタＭＲ１〜ＭＲＮは複数の電子回路１１〜１Ｎ
内に分散して配置される。
Description
【０００１】
【発明の属する技術分野】本発明は、多数の増幅回路な
どの電子回路を集積化した集積回路装置及び液晶ディス
プレイ装置に係り、特にチップ間のバイアス電流のばら
つきを低減させた集積回路装置およびこれを駆動回路の
増幅回路として用いた液晶ディスプレイ装置に関する。
どの電子回路を集積化した集積回路装置及び液晶ディス
プレイ装置に係り、特にチップ間のバイアス電流のばら
つきを低減させた集積回路装置およびこれを駆動回路の
増幅回路として用いた液晶ディスプレイ装置に関する。
【０００２】
【従来の技術】本発明は、多数の増幅回路などの電子回
路を集積化した集積回路装置及び液晶ディスプレイ装置
に係り、特にチップ間のバイアス電流のばらつきを低減
させた集積回路装置およびこれを駆動回路の増幅回路と
して用いた液晶ディスプレイ装置に関する。
路を集積化した集積回路装置及び液晶ディスプレイ装置
に係り、特にチップ間のバイアス電流のばらつきを低減
させた集積回路装置およびこれを駆動回路の増幅回路と
して用いた液晶ディスプレイ装置に関する。
【０００３】従来の液晶ディスプレイ装置におけるディ
スプレイ駆動回路は、ディジタル画像信号（以下、ＲＧ
Ｂ信号）を記憶する、一水平ラインに必要な画素数と同
数の第１の記憶素子と、ＲＧＢ信号を記憶するタイミン
グパルスを転送するシフトレジスタと、記憶素子に記憶
されたＲＧＢ信号を一水平期間の周期でさらに記憶する
第２の記憶素子と、第２の記憶素子に記憶された一水平
ラインのＲＧＢ信号をアナログ値に変換するＤ／Ａ変換
器（ＤＡＣ）群と、このＤＡＣ群によりアナログ値に変
換されたＲＧＢ信号を入力し、液晶ディスプレイパネル
の信号線及び液晶セルを駆動するための増幅回路群から
構成される。アナログ値に変換されたＲＢＧ信号の電圧
が印加された液晶セルは、電圧値に応じて光の透過率を
変えることで、対応する画素の明るさを決定する。
スプレイ駆動回路は、ディジタル画像信号（以下、ＲＧ
Ｂ信号）を記憶する、一水平ラインに必要な画素数と同
数の第１の記憶素子と、ＲＧＢ信号を記憶するタイミン
グパルスを転送するシフトレジスタと、記憶素子に記憶
されたＲＧＢ信号を一水平期間の周期でさらに記憶する
第２の記憶素子と、第２の記憶素子に記憶された一水平
ラインのＲＧＢ信号をアナログ値に変換するＤ／Ａ変換
器（ＤＡＣ）群と、このＤＡＣ群によりアナログ値に変
換されたＲＧＢ信号を入力し、液晶ディスプレイパネル
の信号線及び液晶セルを駆動するための増幅回路群から
構成される。アナログ値に変換されたＲＢＧ信号の電圧
が印加された液晶セルは、電圧値に応じて光の透過率を
変えることで、対応する画素の明るさを決定する。
【０００４】ここで、増幅回路群のバイアス電流は、１
つのバイアス回路で発生されたバイアス信号に従って設
定される。具体的には、バイアス回路内で発生した電流
Ｉbiasを該バイアス回路内に設けられたダイオード接続
されたトランジスタに供給し、このトランジスタのゲー
ト電圧を増幅回路群の各増幅回路に供給する。
つのバイアス回路で発生されたバイアス信号に従って設
定される。具体的には、バイアス回路内で発生した電流
Ｉbiasを該バイアス回路内に設けられたダイオード接続
されたトランジスタに供給し、このトランジスタのゲー
ト電圧を増幅回路群の各増幅回路に供給する。
【０００５】各増幅回路では、トランジスタのゲート電
圧が各増幅回路のトランジスタのゲートに印加され電流
に変換される。この変換電流がバイアス電流として用い
られる。すなわち、バイアス回路のトランジスタと増幅
回路のトランジスタはカレントミラー回路を構成し、バ
イアス回路のトランジスタがカレントミラー回路の入力
側トランジスタ、増幅回路のトランジスタがカレントミ
ラー回路の出力側トランジスタとなる。
圧が各増幅回路のトランジスタのゲートに印加され電流
に変換される。この変換電流がバイアス電流として用い
られる。すなわち、バイアス回路のトランジスタと増幅
回路のトランジスタはカレントミラー回路を構成し、バ
イアス回路のトランジスタがカレントミラー回路の入力
側トランジスタ、増幅回路のトランジスタがカレントミ
ラー回路の出力側トランジスタとなる。
【０００６】液晶ディスプレイ装置の仕様にもよるが、
増幅回路群に含まれる増幅回路の個数は、例えば液晶デ
ィジタルパネルにアモルファスシリコンＴＦＴを用いた
もので、３０００個というように非常に多い。従って、
集積回路化に当たり増幅回路群を１チップで構成するこ
とは困難であるため、複数のチップで構成することが一
般的である。この場合、バイアス回路も各チップ毎に設
けられることになる。一般には、１チップ内に３００個
程度の増幅回路が組み込まれる。
増幅回路群に含まれる増幅回路の個数は、例えば液晶デ
ィジタルパネルにアモルファスシリコンＴＦＴを用いた
もので、３０００個というように非常に多い。従って、
集積回路化に当たり増幅回路群を１チップで構成するこ
とは困難であるため、複数のチップで構成することが一
般的である。この場合、バイアス回路も各チップ毎に設
けられることになる。一般には、１チップ内に３００個
程度の増幅回路が組み込まれる。
【０００７】これら増幅回路はチップ内に列をなして集
積化されており、カレントミラー回路の入力側トランジ
スタ（バイアス回路のトランジスタ）は、この増幅回路
の列のいずれかの端に配置されている。例えば、左端の
増幅回路の隣に入力側トランジスタが配置されている。
積化されており、カレントミラー回路の入力側トランジ
スタ（バイアス回路のトランジスタ）は、この増幅回路
の列のいずれかの端に配置されている。例えば、左端の
増幅回路の隣に入力側トランジスタが配置されている。
【０００８】バイアス回路のトランジスタおよび増幅回
路のトランジスタには通常、ＭＯＳトランジスタが用い
られる。ＭＯＳトランジスタの閾値電圧（Ｖｔ）は、一
般に異なるチップ間でも同一チップ内でも、ある範囲内
でばらつきを生じる。ここで、増幅回路のトランジスタ
の閾値電圧がばらついても、１チップ内の増幅回路の個
数が３００個といったように多いときには、一般に異な
るチップ間でも増幅回路内のトランジスタのばらつき具
合いに大差はない。
路のトランジスタには通常、ＭＯＳトランジスタが用い
られる。ＭＯＳトランジスタの閾値電圧（Ｖｔ）は、一
般に異なるチップ間でも同一チップ内でも、ある範囲内
でばらつきを生じる。ここで、増幅回路のトランジスタ
の閾値電圧がばらついても、１チップ内の増幅回路の個
数が３００個といったように多いときには、一般に異な
るチップ間でも増幅回路内のトランジスタのばらつき具
合いに大差はない。
【０００９】しかし、バイアス回路内のダイオード接続
されたトランジスタの閾値電圧がチップ間でばらつく
と、このばらつきに応じて増幅回路内のトランジスタに
流れるバイアス電流がばらつくため、これがチップ間の
消費電流の差や特性の差として現れる。チップ間の消費
電流の差は、液晶ディスプレイ装置の電源設計に重要な
影響を及ぼすため、好ましくない。また、チップ間の特
性のばらつきは、液晶ディスプレイ装置の画質を劣化さ
せる要因となる。
されたトランジスタの閾値電圧がチップ間でばらつく
と、このばらつきに応じて増幅回路内のトランジスタに
流れるバイアス電流がばらつくため、これがチップ間の
消費電流の差や特性の差として現れる。チップ間の消費
電流の差は、液晶ディスプレイ装置の電源設計に重要な
影響を及ぼすため、好ましくない。また、チップ間の特
性のばらつきは、液晶ディスプレイ装置の画質を劣化さ
せる要因となる。
【００１０】
【発明が解決しようとする課題】上述したように、従来
の液晶ディスプレイ装置に使用される増幅回路における
バイアス回路構成では、チップ内の増幅回路の多数のト
ランジスタに流れるバイアス電流がチップ間でばらつく
ことにより、チップ間で消費電流や特性が異なってしま
うという問題点があった。
の液晶ディスプレイ装置に使用される増幅回路における
バイアス回路構成では、チップ内の増幅回路の多数のト
ランジスタに流れるバイアス電流がチップ間でばらつく
ことにより、チップ間で消費電流や特性が異なってしま
うという問題点があった。
【００１１】本発明は、チップ間のバイアス電流のばら
つきが少なく、チップ間での消費電流や特性の差を小さ
くした集積回路装置及びこれを駆動回路に用いて設計を
容易とし、かつ画質劣化を低減させた液晶ディスプレイ
装置を提供することを目的とする。
つきが少なく、チップ間での消費電流や特性の差を小さ
くした集積回路装置及びこれを駆動回路に用いて設計を
容易とし、かつ画質劣化を低減させた液晶ディスプレイ
装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、複数の電子回
路と、バイアス電流を設定するための入力電流を受け、
前記複数の電子回路内に分散して配置され、ダイオード
接続された複数の入力側トランジスタと、入力電流に対
応した出力電流を複数の電子回路にバイアス電流として
それぞれ供給する複数の出力トランジスタからなるカレ
ントミラー回路とを１チップ内に集積化した集積回路装
置を提供する。
路と、バイアス電流を設定するための入力電流を受け、
前記複数の電子回路内に分散して配置され、ダイオード
接続された複数の入力側トランジスタと、入力電流に対
応した出力電流を複数の電子回路にバイアス電流として
それぞれ供給する複数の出力トランジスタからなるカレ
ントミラー回路とを１チップ内に集積化した集積回路装
置を提供する。
【００１３】本発明によると、複数の電子回路はチップ
内にアレイ状に集積化され、入力側トランジスタは複数
の電子回路の列のＬ個（Ｌは、１以上の正数）おきの電
子回路内に分散して配置される。
内にアレイ状に集積化され、入力側トランジスタは複数
の電子回路の列のＬ個（Ｌは、１以上の正数）おきの電
子回路内に分散して配置される。
【００１４】本発明によると、複数の電子回路はチップ
内にアレイ状に集積化され、複数の電子回路内のダイオ
ード接続された入力側トランジスタのうち、複数の電子
回路の列のＭ個（Ｍは、１以上の正数）の入力側トラン
ジスタおきにＰ個（Ｐは、Ｐ≦Ｍの正数）のみを前記出
力側トランジスタと共にカレントミラー回路を形成する
ように結線して使用される。
内にアレイ状に集積化され、複数の電子回路内のダイオ
ード接続された入力側トランジスタのうち、複数の電子
回路の列のＭ個（Ｍは、１以上の正数）の入力側トラン
ジスタおきにＰ個（Ｐは、Ｐ≦Ｍの正数）のみを前記出
力側トランジスタと共にカレントミラー回路を形成する
ように結線して使用される。
【００１５】このように本発明の集積回路装置では、各
電子回路内のバイアス電流を発生する出力側トランジス
タとともにカレントミラー回路を構成するダイオード接
続された複数の入力側トランジスタが設けられ、これら
トランジスタが分散して配置されることにより、チップ
毎の入力側トランジスタの閾値電圧のばらつきの平均値
がチップ間でほぼ均等になる。従って、入力側トランジ
スタと出力側トランジスタのマッチングが向上し、チッ
プ間での消費電流や特性の差が低減される。
電子回路内のバイアス電流を発生する出力側トランジス
タとともにカレントミラー回路を構成するダイオード接
続された複数の入力側トランジスタが設けられ、これら
トランジスタが分散して配置されることにより、チップ
毎の入力側トランジスタの閾値電圧のばらつきの平均値
がチップ間でほぼ均等になる。従って、入力側トランジ
スタと出力側トランジスタのマッチングが向上し、チッ
プ間での消費電流や特性の差が低減される。
【００１６】本発明は、複数の画素と各画素に画像信号
を選択的に与えるための信号線及び該信号線と交差する
走査線が配列形成された液晶ディスプレイと、画像信号
を増幅して前記信号線に供給する増幅回路群を含んで構
成され、前記信号線を駆動する駆動回路と、前記走査線
を選択する選択回路とで構成され、前記増幅回路群は、
所定数の単位で複数のチップ内に集積化され、前記チッ
プの各々は、バイアス電流を設定するための入力電流を
受け、ダイオード接続された複数の入力側トランジスタ
と、前記入力電流に対応した出力電流を前記増幅回路に
バイアス電流としてそれぞれ供給する複数の出力トラン
ジスタからなるカレントミラー回路を集積化しており、
前記複数の入力側トランジスタは、前記チップの各々に
組み込まれた前記複数の増幅回路内に分散して配置され
る、液晶ディスプレイ装置を提供する。
を選択的に与えるための信号線及び該信号線と交差する
走査線が配列形成された液晶ディスプレイと、画像信号
を増幅して前記信号線に供給する増幅回路群を含んで構
成され、前記信号線を駆動する駆動回路と、前記走査線
を選択する選択回路とで構成され、前記増幅回路群は、
所定数の単位で複数のチップ内に集積化され、前記チッ
プの各々は、バイアス電流を設定するための入力電流を
受け、ダイオード接続された複数の入力側トランジスタ
と、前記入力電流に対応した出力電流を前記増幅回路に
バイアス電流としてそれぞれ供給する複数の出力トラン
ジスタからなるカレントミラー回路を集積化しており、
前記複数の入力側トランジスタは、前記チップの各々に
組み込まれた前記複数の増幅回路内に分散して配置され
る、液晶ディスプレイ装置を提供する。
【００１７】このように本発明による集積回路装置を用
いて液晶ディスプレイ装置の駆動回路における増幅回路
群を構成すると、チップ間での消費電流や特性の差が小
さいために、特に電源の設計が容易であり、かつ特性ば
らつきによる画質劣化の少ない液晶ディスプレイ装置を
実現することができる。
いて液晶ディスプレイ装置の駆動回路における増幅回路
群を構成すると、チップ間での消費電流や特性の差が小
さいために、特に電源の設計が容易であり、かつ特性ば
らつきによる画質劣化の少ない液晶ディスプレイ装置を
実現することができる。
【００１８】本発明は、バイアス電流を設定するための
設定電圧を受けて出力電流を前記電子回路にバイアス電
流として供給する複数の出カトランジスタと、前記複数
の電子回路内に分散して配置され、前記設定電圧を受け
て監視電流を出力する複数の監視トランジスタと、前記
監視電流と設定入力電流との差に応じた電圧を増幅して
前記設定電圧を出力する増幅器とにより構成される集積
回路装置を提供する。
設定電圧を受けて出力電流を前記電子回路にバイアス電
流として供給する複数の出カトランジスタと、前記複数
の電子回路内に分散して配置され、前記設定電圧を受け
て監視電流を出力する複数の監視トランジスタと、前記
監視電流と設定入力電流との差に応じた電圧を増幅して
前記設定電圧を出力する増幅器とにより構成される集積
回路装置を提供する。
【００１９】本発明は、複数の画素と、各画素に画像信
号を選択的に与えるための信号線とその信号線と交差す
る走査線が配列形成された液晶ディスプレイと、画像信
号を増幅して前記信号線に供給する増幅回路群と、前記
信号線を駆動する駆動回路と、前記走査線を選択する選
択回路とで構成され、前記増幅回路群は、所定数の単位
で複数のチップ内に集積化され、前記チップの各々は、
バイアス電流を設定するための設定電圧を受けて出力電
流を前記増幅回路にバイアス電流として供給する複数の
出カトランジスタと、前記複数の増幅回路内に分散して
配置され、前記設定電圧を受けて監視電流を出力する複
数の監視トランジスタと、前記監視電流と設定入力電流
の差に応じた電圧を増幅して前記設定電圧を出力する増
幅器とにより構成される液晶ディスプレイ装置を提供す
る。
号を選択的に与えるための信号線とその信号線と交差す
る走査線が配列形成された液晶ディスプレイと、画像信
号を増幅して前記信号線に供給する増幅回路群と、前記
信号線を駆動する駆動回路と、前記走査線を選択する選
択回路とで構成され、前記増幅回路群は、所定数の単位
で複数のチップ内に集積化され、前記チップの各々は、
バイアス電流を設定するための設定電圧を受けて出力電
流を前記増幅回路にバイアス電流として供給する複数の
出カトランジスタと、前記複数の増幅回路内に分散して
配置され、前記設定電圧を受けて監視電流を出力する複
数の監視トランジスタと、前記監視電流と設定入力電流
の差に応じた電圧を増幅して前記設定電圧を出力する増
幅器とにより構成される液晶ディスプレイ装置を提供す
る。
【００２０】
【発明の実施の形態】図１は、本発明を適用した液晶デ
ィスプレイ装置を示している。この液晶ディスプレイ装
置は、液晶ディスプレイパネル１０と、画像信号を信号
線に供給するための液晶ディスプレイ駆動回路１２、及
び走査線を選択的に駆動する走査線選択回路１３により
構成される。液晶ディスプレイパネル１０はマトリクス
状に配列される多数の液晶セル１１と、画像信号が供給
される複数本の信号線１４と、これら信号線１４と交差
している複数本の走査線１５により構成される。
ィスプレイ装置を示している。この液晶ディスプレイ装
置は、液晶ディスプレイパネル１０と、画像信号を信号
線に供給するための液晶ディスプレイ駆動回路１２、及
び走査線を選択的に駆動する走査線選択回路１３により
構成される。液晶ディスプレイパネル１０はマトリクス
状に配列される多数の液晶セル１１と、画像信号が供給
される複数本の信号線１４と、これら信号線１４と交差
している複数本の走査線１５により構成される。
【００２１】液晶ディスプレイ装置のディスプレイ駆動
回路１２はディジタル画像信号（以下、ＲＧＢ信号）を
記憶する一水平ラインに必要な画素数と同数の記憶素子
２２と、ＲＧＢ信号を記憶するタイミングパルスを転送
するシフトレジスタ２１と、記憶素子２２に記憶された
ＲＧＢ信号を一水平期間の周期でさらに記憶する記憶素
子２３と、記憶素子２３に記憶された一水平ラインのＲ
ＧＢ信号をアナログ値に変換するＤ／Ａ変換器（ＤＡ
Ｃ）群２４と、ＤＡＣ群２４によりアナログ値に変換さ
れたＲＧＢ信号を入力し、液晶ディスプレイパネルの信
号線１４及び液晶セル１１を駆動するための増幅回路群
２５から構成される。アナログ値に変換されたＲＢＧ信
号の電圧が印加された液晶セル１１は、電圧値に応じて
光の透過率を変えることで、対応する画素の明るさを決
定する。
回路１２はディジタル画像信号（以下、ＲＧＢ信号）を
記憶する一水平ラインに必要な画素数と同数の記憶素子
２２と、ＲＧＢ信号を記憶するタイミングパルスを転送
するシフトレジスタ２１と、記憶素子２２に記憶された
ＲＧＢ信号を一水平期間の周期でさらに記憶する記憶素
子２３と、記憶素子２３に記憶された一水平ラインのＲ
ＧＢ信号をアナログ値に変換するＤ／Ａ変換器（ＤＡ
Ｃ）群２４と、ＤＡＣ群２４によりアナログ値に変換さ
れたＲＧＢ信号を入力し、液晶ディスプレイパネルの信
号線１４及び液晶セル１１を駆動するための増幅回路群
２５から構成される。アナログ値に変換されたＲＢＧ信
号の電圧が印加された液晶セル１１は、電圧値に応じて
光の透過率を変えることで、対応する画素の明るさを決
定する。
【００２２】図３は、上記液晶ディスプレイ装置に用い
られる本発明の第１の実施形態に係る１チップ構成の集
積回路装置を示している。この集積回路装置は、複数
（Ｎ）の増幅回路３１〜３Ｎを有する。増幅回路３１〜
３Ｎは、例えば図１に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路１２内に含まれる図２中の増幅
回路群２５の一部を構成しており、チップ内に図の左右
方向に沿って直線状の列をなすように並べて配置されて
いる。
られる本発明の第１の実施形態に係る１チップ構成の集
積回路装置を示している。この集積回路装置は、複数
（Ｎ）の増幅回路３１〜３Ｎを有する。増幅回路３１〜
３Ｎは、例えば図１に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路１２内に含まれる図２中の増幅
回路群２５の一部を構成しており、チップ内に図の左右
方向に沿って直線状の列をなすように並べて配置されて
いる。
【００２３】増幅回路３１〜３Ｎには、ダイオード接続
されたトランジスタＭＲ１〜ＭＲＮをそれぞれの入力側
トランジスタとし、トランジスタＭ１〜ＭＮをそれぞれ
の出力側トランジスタとするバイアス用のカレントミラ
ー回路がそれぞれ設けられている。これらのトランジス
タＭＲ１〜ＭＲＮ，Ｍ１〜ＭＮは、この例ではＭＯＳト
ランジスタにより構成される。
されたトランジスタＭＲ１〜ＭＲＮをそれぞれの入力側
トランジスタとし、トランジスタＭ１〜ＭＮをそれぞれ
の出力側トランジスタとするバイアス用のカレントミラ
ー回路がそれぞれ設けられている。これらのトランジス
タＭＲ１〜ＭＲＮ，Ｍ１〜ＭＮは、この例ではＭＯＳト
ランジスタにより構成される。
【００２４】入力側トランジスタＭＲ１〜ＭＲＮのゲー
トとドレインは互いに接続され、即ちダイオード接続さ
れ、さらにバイアス電流設定用の電流Ｉbiasが供給され
るライン、即ちバイアス電流設定ラインＢＬに接続され
ている。入力側トランジスタＭＲ１〜ＭＲＮのソース
は、電源ラインＶｓｓに接続されている。出力側トラン
ジスタＭ１〜ＭＮのゲートは、入力側トランジスタＭＲ
１〜ＭＲＮのゲートおよびドレイン、つまりバイアス電
流設定ラインＢＬに接続され、ソースは電源ラインＶｓ
ｓに接続される。さらに、出力側トランジスタＭ１〜Ｍ
Ｎのドレインは、増幅回路１１〜１Ｎ内のバイアス電流
を受ける回路に接続される。
トとドレインは互いに接続され、即ちダイオード接続さ
れ、さらにバイアス電流設定用の電流Ｉbiasが供給され
るライン、即ちバイアス電流設定ラインＢＬに接続され
ている。入力側トランジスタＭＲ１〜ＭＲＮのソース
は、電源ラインＶｓｓに接続されている。出力側トラン
ジスタＭ１〜ＭＮのゲートは、入力側トランジスタＭＲ
１〜ＭＲＮのゲートおよびドレイン、つまりバイアス電
流設定ラインＢＬに接続され、ソースは電源ラインＶｓ
ｓに接続される。さらに、出力側トランジスタＭ１〜Ｍ
Ｎのドレインは、増幅回路１１〜１Ｎ内のバイアス電流
を受ける回路に接続される。
【００２５】本実施形態では、上述のようにバイアス回
路を構成するカレントミラー回路における入力側トラン
ジスタＭＲ１〜ＭＲＮが各増幅回路３１〜３Ｎに分散し
て配置されている点が特徴である。即ち、本実施形態で
は、バイアス電流設定ラインＢＬからのバイアス電流設
定用の電流ＩbiasがＮ個の増幅回路３１〜３Ｎのトラン
ジスタＭＲ１〜ＭＲＮに入力される。これら入力側トラ
ンジスタＭＲ１〜ＭＲＮが増幅回路３１〜３Ｎのバイア
ス電流を発生させる出力側トランジスタＭ１〜ＭＮに近
接して配置される。即ち、図４に示されるように入力側
トランジスタＭＲが出力側トランジスタＭに近接配置さ
れる。図４の回路パターンが増幅回路３１〜３Ｎの全体
について回路パターンを構成すると図５に示されるよう
に各々が図４の回路パターンを示す複数の回路パターン
が一列に接続された形態となる。
路を構成するカレントミラー回路における入力側トラン
ジスタＭＲ１〜ＭＲＮが各増幅回路３１〜３Ｎに分散し
て配置されている点が特徴である。即ち、本実施形態で
は、バイアス電流設定ラインＢＬからのバイアス電流設
定用の電流ＩbiasがＮ個の増幅回路３１〜３Ｎのトラン
ジスタＭＲ１〜ＭＲＮに入力される。これら入力側トラ
ンジスタＭＲ１〜ＭＲＮが増幅回路３１〜３Ｎのバイア
ス電流を発生させる出力側トランジスタＭ１〜ＭＮに近
接して配置される。即ち、図４に示されるように入力側
トランジスタＭＲが出力側トランジスタＭに近接配置さ
れる。図４の回路パターンが増幅回路３１〜３Ｎの全体
について回路パターンを構成すると図５に示されるよう
に各々が図４の回路パターンを示す複数の回路パターン
が一列に接続された形態となる。
【００２６】このような本実施形態の構成により、以下
のようにして従来の問題点が解決される。
のようにして従来の問題点が解決される。
【００２７】ダイオード接続された入力側トランジスタ
ＭＲ１〜ＭＲＮのそれぞれのゲート・ソース間電圧は、
トランジスタＭＲ１〜ＭＲＮのそれぞれにＩbias／Ｎの
電流が流れたときのトランジスタＭＲ１〜ＭＲＮの各々
のゲート・ソース電圧の平均値に近い値となる。
ＭＲ１〜ＭＲＮのそれぞれのゲート・ソース間電圧は、
トランジスタＭＲ１〜ＭＲＮのそれぞれにＩbias／Ｎの
電流が流れたときのトランジスタＭＲ１〜ＭＲＮの各々
のゲート・ソース電圧の平均値に近い値となる。
【００２８】ここで、入力側トランジスタＭＲ１〜ＭＲ
Ｎの閾値電圧（Ｖｔ）のばらつきをΔＶＲｉとし、出力
側トランジスタＭ１〜ＭＮの閾値電圧のばらつきをΔＶ
ｉとする。このとき、ΔＶＲｉの統計的期待値はゼロで
あり、ΔＶＲｉの実際の平均値も統計的期待値に近い値
をとる、即ちゼロに近い値となる。このため、入力側ト
ランジスタＭＲ１〜ＭＲＮの閾値電圧、つまりゲート・
ソース間電圧のチップ間でのばらつきを低減することが
できる。一方、出力側トランジスタＭ１〜ＭＮの閾値電
圧のばらつきΔＶｉには、チップ間で大きな差はない。
従って、増幅回路３１〜３Ｎによる消費電流のチップ間
での差を低減することができ、増幅回路３１〜３Ｎのチ
ップ間での特性の差も低減させることができる。
Ｎの閾値電圧（Ｖｔ）のばらつきをΔＶＲｉとし、出力
側トランジスタＭ１〜ＭＮの閾値電圧のばらつきをΔＶ
ｉとする。このとき、ΔＶＲｉの統計的期待値はゼロで
あり、ΔＶＲｉの実際の平均値も統計的期待値に近い値
をとる、即ちゼロに近い値となる。このため、入力側ト
ランジスタＭＲ１〜ＭＲＮの閾値電圧、つまりゲート・
ソース間電圧のチップ間でのばらつきを低減することが
できる。一方、出力側トランジスタＭ１〜ＭＮの閾値電
圧のばらつきΔＶｉには、チップ間で大きな差はない。
従って、増幅回路３１〜３Ｎによる消費電流のチップ間
での差を低減することができ、増幅回路３１〜３Ｎのチ
ップ間での特性の差も低減させることができる。
【００２９】上記のことを更に説明すると以下のように
なる。
なる。
【００３０】ＭＯＳトランジスタに流れるドレイン電流
Ｉｄは次式で表される。
Ｉｄは次式で表される。
【００３１】 Id ∝ k(VGS - Vt)2 (1) 但し、ＶGSはＭＯＳトランジスタのゲート・ソース電
圧、Ｖｔはスレショルド電圧、そしてｋは係数である。
圧、Ｖｔはスレショルド電圧、そしてｋは係数である。
【００３２】多数個のトランジスタが設けられる場合、
ドレイン電流の和Ｉｄは次式（２）（３）のように表さ
れる。ΔViは閾値電圧Ｖｔのばらつきを表す。
ドレイン電流の和Ｉｄは次式（２）（３）のように表さ
れる。ΔViは閾値電圧Ｖｔのばらつきを表す。
【００３３】
【数１】
【００３４】と近似できる。よって、ドレイン電流の和
Ｉｄはほぼ一定となる。同様に、バイアス電流Ｉｂにつ
いて考えると、バイアス電流Ｉｂは次式（５）のように
表される。
Ｉｄはほぼ一定となる。同様に、バイアス電流Ｉｂにつ
いて考えると、バイアス電流Ｉｂは次式（５）のように
表される。
【００３５】 Ib ∝ k (VGS - Vt + ΔVＲ)2 (5) 多数個のＭＯＳトランジスタがあると、バイアス電流Ｉ
ｂは次式（６）のように表される。但し、ΔVＲ iはトラ
ンジスタＭＲｊの閾値電圧のばらつきを表す。
ｂは次式（６）のように表される。但し、ΔVＲ iはトラ
ンジスタＭＲｊの閾値電圧のばらつきを表す。
【００３６】
【数２】
【００３７】閾値電圧のばらつきΔVＲ iはトランジスタ
の数が増えると統計的にゼロに近くなる。故に、第２の
項は統計的にゼロと見なせる。また、ΣΔVRj 2はΣ(VGS
-Vt) 2に比べて非常に小さいので無視できる。従って、
バイアス電流Ｉbは(VGS - Vt) 2で決まり、実質的にＶ
ＧＳは変化しない。つまり、所定のバイアス電流Ｉｂを
複数個並列に接続したトランジスタに加えれば、各々の
トランジスタのＶｔにばらつきがあっても、チップ間で
ばらつきが生じないことになる。
の数が増えると統計的にゼロに近くなる。故に、第２の
項は統計的にゼロと見なせる。また、ΣΔVRj 2はΣ(VGS
-Vt) 2に比べて非常に小さいので無視できる。従って、
バイアス電流Ｉbは(VGS - Vt) 2で決まり、実質的にＶ
ＧＳは変化しない。つまり、所定のバイアス電流Ｉｂを
複数個並列に接続したトランジスタに加えれば、各々の
トランジスタのＶｔにばらつきがあっても、チップ間で
ばらつきが生じないことになる。
【００３８】このように本実施形態によると、増幅回路
３１〜３Ｎのチップ間での消費電流の差および特性の差
を低減できる。従って、これらの増幅回路３１〜３Ｎを
集積化したチップを例えば図２中に示した増幅回路群２
５に適用して、図１に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路１２を構成すると、集積化され
た液晶ディスプレイ駆動回路１２のチップ間での消費電
流および特性のばらつきを小さくできるので、その設
計、特に電源の設計が容易になると共に、特性のばらつ
きによる画質劣化を低減することができる。
３１〜３Ｎのチップ間での消費電流の差および特性の差
を低減できる。従って、これらの増幅回路３１〜３Ｎを
集積化したチップを例えば図２中に示した増幅回路群２
５に適用して、図１に示した液晶ディスプレイ装置の液
晶ディスプレイ駆動回路１２を構成すると、集積化され
た液晶ディスプレイ駆動回路１２のチップ間での消費電
流および特性のばらつきを小さくできるので、その設
計、特に電源の設計が容易になると共に、特性のばらつ
きによる画質劣化を低減することができる。
【００３９】次に、図６を用いて本発明の第２の実施形
態に係る集積回路装置について説明する。
態に係る集積回路装置について説明する。
【００４０】第１の実施形態では、前述したようにカレ
ントミラー回路の入力側トランジスタＭＲ１〜ＭＲＮは
１チップ内の増幅回路３１〜３Ｎの個数Ｎで除したサイ
ズを持つ。ここで、増幅回路３１〜３Ｎの個数Ｎは、例
えば３００というような大きな値をとることが多いの
で、入力側トランジスタＭＲ１〜ＭＲＮはサイズの非常
に小さなトランジスタとなり、事実上形成するのが不可
能となるか、もしくは非常に困難となる場合がある。
ントミラー回路の入力側トランジスタＭＲ１〜ＭＲＮは
１チップ内の増幅回路３１〜３Ｎの個数Ｎで除したサイ
ズを持つ。ここで、増幅回路３１〜３Ｎの個数Ｎは、例
えば３００というような大きな値をとることが多いの
で、入力側トランジスタＭＲ１〜ＭＲＮはサイズの非常
に小さなトランジスタとなり、事実上形成するのが不可
能となるか、もしくは非常に困難となる場合がある。
【００４１】図６に示す本実施形態は、この点を改良し
たものであり、列をなすように配置された複数（Ｎ）の
増幅回路４１〜４ＮのＬ個（Ｌは、１以上の正数、本実
施形態ではＬ＝２）毎に増幅回路内に、入力側トランジ
スタＭＲ１〜ＭＲ（Ｎ／Ｌ）が分散して配置されてい
る。言い換えれば、入力側トランジスタの分割数をＮ／
Ｌとして、その分割された入力側トランジスタＭＲ１〜
ＭＲ（Ｎ／Ｌ）がＬ個おきの増幅回路４１，４３，…，
４Ｎに配置されている。
たものであり、列をなすように配置された複数（Ｎ）の
増幅回路４１〜４ＮのＬ個（Ｌは、１以上の正数、本実
施形態ではＬ＝２）毎に増幅回路内に、入力側トランジ
スタＭＲ１〜ＭＲ（Ｎ／Ｌ）が分散して配置されてい
る。言い換えれば、入力側トランジスタの分割数をＮ／
Ｌとして、その分割された入力側トランジスタＭＲ１〜
ＭＲ（Ｎ／Ｌ）がＬ個おきの増幅回路４１，４３，…，
４Ｎに配置されている。
【００４２】なお、第１の実施形態と同様に、入力側ト
ランジスタＭＲ１〜ＭＲ（Ｎ／Ｌ）のゲートおよびドレ
インは電流Ｉbiasが供給されるバイアス電流設定ライン
に接続され、ソースは電源ラインＶｓｓに接続されてい
る。
ランジスタＭＲ１〜ＭＲ（Ｎ／Ｌ）のゲートおよびドレ
インは電流Ｉbiasが供給されるバイアス電流設定ライン
に接続され、ソースは電源ラインＶｓｓに接続されてい
る。
【００４３】このようにすると、入力側トランジスタＭ
Ｒ１〜ＭＲ（Ｎ／Ｌ）のサイズは、第１の実施形態の場
合に比較してＮ／Ｌとなり、集積化がより容易となる。
また、第１の実施形態とほぼ同様の効果を得ることがで
きる。
Ｒ１〜ＭＲ（Ｎ／Ｌ）のサイズは、第１の実施形態の場
合に比較してＮ／Ｌとなり、集積化がより容易となる。
また、第１の実施形態とほぼ同様の効果を得ることがで
きる。
【００４４】図７は、本発明の第３の実施形態に係る集
積回路装置の構成を示している。チップ内に列をなして
配置された複数（Ｎ）の増幅回路５１〜５Ｎのダイオー
ド接続されたトランジスタのうち、増幅回路５１〜５Ｎ
の列のＭ個（Ｍは、１以上の正数）おきのＰ個（Ｐは、
Ｐ≦Ｍの正数）のみが出力側トランジスタと共にカレン
トミラー回路を形成するように結線して使用される。
積回路装置の構成を示している。チップ内に列をなして
配置された複数（Ｎ）の増幅回路５１〜５Ｎのダイオー
ド接続されたトランジスタのうち、増幅回路５１〜５Ｎ
の列のＭ個（Ｍは、１以上の正数）おきのＰ個（Ｐは、
Ｐ≦Ｍの正数）のみが出力側トランジスタと共にカレン
トミラー回路を形成するように結線して使用される。
【００４５】図７は、Ｍ＝２，Ｐ＝１の場合の例であ
り、１個おきの増幅回路５１，５３，…，５（Ｎ−１）
内のダイオード接続されたトランジスタＭＲ１，ＭＲ
２，…，ＭＲ（Ｎ／２）のみ、ドレインおよびゲートが
バイアス電流設定用の電流Ｉbiasを供給するバイアス電
流設定ラインに接続され、出力側トランジスタＭ１〜Ｍ
Ｎと共にカレントミラー回路を構成している。他の増幅
回路５２，…，５Ｎ内のダイオード接続されたトランジ
スタＭＤ１，…，ＭＤ（Ｎ／２）は、ドレインおよびゲ
ートが電源ラインＶｓｓに接続されており、カレントミ
ラー回路を形成していない。
り、１個おきの増幅回路５１，５３，…，５（Ｎ−１）
内のダイオード接続されたトランジスタＭＲ１，ＭＲ
２，…，ＭＲ（Ｎ／２）のみ、ドレインおよびゲートが
バイアス電流設定用の電流Ｉbiasを供給するバイアス電
流設定ラインに接続され、出力側トランジスタＭ１〜Ｍ
Ｎと共にカレントミラー回路を構成している。他の増幅
回路５２，…，５Ｎ内のダイオード接続されたトランジ
スタＭＤ１，…，ＭＤ（Ｎ／２）は、ドレインおよびゲ
ートが電源ラインＶｓｓに接続されており、カレントミ
ラー回路を形成していない。
【００４６】このようにすると、集積回路化に適した構
成となる。一般的に、同一の複数の回路を集積化すると
きは、レイアウトの効率を高めるために一つの基本パタ
ーンの回路のレイアウトを行い、これを繰り返し用いる
ことが多い。本実施形態では、これを利用してレイアウ
ト効率を高めている。
成となる。一般的に、同一の複数の回路を集積化すると
きは、レイアウトの効率を高めるために一つの基本パタ
ーンの回路のレイアウトを行い、これを繰り返し用いる
ことが多い。本実施形態では、これを利用してレイアウ
ト効率を高めている。
【００４７】すなわち、図８（ａ）に示すようにダイオ
ード接続されたトランジスタとダイオード接続されてい
ないトランジスタからなる基本回路に対応する、図９
（ａ）に示される基本パターンがＮ組用意される。これ
らＮ組の基本パターンが列をなして配置される。そし
て、図８（ｂ）に示すように、図８（ａ）の基本回路に
おけるダイオード接続されたトランジスタのドレインお
よびゲートと、ダイオード接続されていないトランジス
タのドレインをバイアス電流設定ライン（図の上側のラ
イン）に接続し、さらに両トランジスタのソースを電源
ラインＶｓｓ（図の下側のライン）に接続する。これに
より、図９（ｂ）に示される回路パターンが形成され
る。この回路パターンが、例えば図７における入力側ト
ランジスタＭＲ１と出力側トランジスタＭ１に対応す
る。
ード接続されたトランジスタとダイオード接続されてい
ないトランジスタからなる基本回路に対応する、図９
（ａ）に示される基本パターンがＮ組用意される。これ
らＮ組の基本パターンが列をなして配置される。そし
て、図８（ｂ）に示すように、図８（ａ）の基本回路に
おけるダイオード接続されたトランジスタのドレインお
よびゲートと、ダイオード接続されていないトランジス
タのドレインをバイアス電流設定ライン（図の上側のラ
イン）に接続し、さらに両トランジスタのソースを電源
ラインＶｓｓ（図の下側のライン）に接続する。これに
より、図９（ｂ）に示される回路パターンが形成され
る。この回路パターンが、例えば図７における入力側ト
ランジスタＭＲ１と出力側トランジスタＭ１に対応す
る。
【００４８】また、図８（ｃ）に示すように、図８
（ａ）の基本パターンの回路におけるダイオード接続さ
れていないトランジスタのドレインのみをバイアス電流
設定ライン（図の上側のライン）に接続し、ダイオード
接続されたトランジスタのドレイン、ゲートおよびソー
スと、ダイオード接続されていないトランジスタのソー
スを電源ラインＶｓｓ（図の下側のライン）に接続す
る。これにより、図９（ｃ）に示される回路パターンが
形成される。この回路パターンは、例えば図７における
カレントミラー回路を形成しないダイオード接続された
トランジスタＭＤ１とカレントミラー回路の出力側トラ
ンジスタＭ２に相当する。
（ａ）の基本パターンの回路におけるダイオード接続さ
れていないトランジスタのドレインのみをバイアス電流
設定ライン（図の上側のライン）に接続し、ダイオード
接続されたトランジスタのドレイン、ゲートおよびソー
スと、ダイオード接続されていないトランジスタのソー
スを電源ラインＶｓｓ（図の下側のライン）に接続す
る。これにより、図９（ｃ）に示される回路パターンが
形成される。この回路パターンは、例えば図７における
カレントミラー回路を形成しないダイオード接続された
トランジスタＭＤ１とカレントミラー回路の出力側トラ
ンジスタＭ２に相当する。
【００４９】図６の増幅回路４２の場合、図９（ａ）の
トランジスタＭＲが無接続状態にされ、トランジスタＭ
のみがバイアス設定ラインＢＬおよび電源ラインに接続
される。
トランジスタＭＲが無接続状態にされ、トランジスタＭ
のみがバイアス設定ラインＢＬおよび電源ラインに接続
される。
【００５０】図１０は、本発明の第５の実施形態に係る
集積回路装置の構成を示す図であり、チップ内に列状に
配置された複数（Ｎ）の増幅回路６１〜６Ｎのアレイの
両端に、カレントミラー回路のダイオード接続された入
力側トランジスタＭＲ１，ＭＲ２がそれぞれ配置されて
いる。また、これまでの実施形態と同様にトランジスタ
ＭＲ１，ＭＲ２のゲートおよびドレインは電流Ｉbiasが
供給されるバイアス電流設定ラインＢＬに接続され、ソ
ースは電源ラインＶｓｓに接続されている。
集積回路装置の構成を示す図であり、チップ内に列状に
配置された複数（Ｎ）の増幅回路６１〜６Ｎのアレイの
両端に、カレントミラー回路のダイオード接続された入
力側トランジスタＭＲ１，ＭＲ２がそれぞれ配置されて
いる。また、これまでの実施形態と同様にトランジスタ
ＭＲ１，ＭＲ２のゲートおよびドレインは電流Ｉbiasが
供給されるバイアス電流設定ラインＢＬに接続され、ソ
ースは電源ラインＶｓｓに接続されている。
【００５１】本実施形態によると、カレントミラー回路
を形成する入力側トランジスタＭＲ１，ＭＲ２と増幅回
路６１〜６Ｎ内の出力側トランジスタＭ１〜ＭＮとの距
離を短くして両トランジスタのマッチングを良くし、カ
レントミラー回路の特性ばらつきを低減することができ
る。
を形成する入力側トランジスタＭＲ１，ＭＲ２と増幅回
路６１〜６Ｎ内の出力側トランジスタＭ１〜ＭＮとの距
離を短くして両トランジスタのマッチングを良くし、カ
レントミラー回路の特性ばらつきを低減することができ
る。
【００５２】また、本実施形態では増幅回路６１〜６Ｎ
が既存の１チップ集積回路として存在している場合、こ
の集積回路にトランジスタＭＲ１，ＭＲ２を付加するの
みで実現できるという利点がある。
が既存の１チップ集積回路として存在している場合、こ
の集積回路にトランジスタＭＲ１，ＭＲ２を付加するの
みで実現できるという利点がある。
【００５３】図１１は、本発明の第６の実施形態に係る
集積回路装置の構成を示す。本実施形態は、チップ内に
並べられた複数の増幅回路の途中にバイアス用のカレン
トミラー回路を設けた例である。すなわち、増幅回路７
１，…，７ｉ，７（ｉ＋１），…，７Ｎのうち、増幅回
路７ｉとこれに隣接する増幅回路７（ｉ＋１）との間
に、カレントミラー回路のダイオード接続された入力側
トランジスタＭＲ２，ＭＲ３が配置されている。さら
に、本実施形態では第４の実施形態と同様に、両端の増
幅回路７１，７Ｎの外側にも、カレントミラー回路のダ
イオード接続された入力側トランジスタＭＲ１，ＭＲ２
がそれぞれ配置されている。
集積回路装置の構成を示す。本実施形態は、チップ内に
並べられた複数の増幅回路の途中にバイアス用のカレン
トミラー回路を設けた例である。すなわち、増幅回路７
１，…，７ｉ，７（ｉ＋１），…，７Ｎのうち、増幅回
路７ｉとこれに隣接する増幅回路７（ｉ＋１）との間
に、カレントミラー回路のダイオード接続された入力側
トランジスタＭＲ２，ＭＲ３が配置されている。さら
に、本実施形態では第４の実施形態と同様に、両端の増
幅回路７１，７Ｎの外側にも、カレントミラー回路のダ
イオード接続された入力側トランジスタＭＲ１，ＭＲ２
がそれぞれ配置されている。
【００５４】また、これまでの実施形態と同様に、それ
ぞれの入力側トランジスタＭＲ１，ＭＲ２，ＭＲ３，Ｍ
Ｒ４のゲートおよびドレインは電流Ｉbiasが供給される
バイアス電流設定ラインＢＬに接続され、ソースは電源
ラインＶｓｓに接続されている。
ぞれの入力側トランジスタＭＲ１，ＭＲ２，ＭＲ３，Ｍ
Ｒ４のゲートおよびドレインは電流Ｉbiasが供給される
バイアス電流設定ラインＢＬに接続され、ソースは電源
ラインＶｓｓに接続されている。
【００５５】次に、これまでの実施形態で説明した増幅
回路を説明する。図１２に示される増幅回路は入力増幅
段と出力増幅段と抵抗Ｒｆとにより構成される。入力増
幅段は、差動トランジスタ対(a pair of differential
transistors)を構成するトランジスタＭｐ１，Ｍｐ２と
該差動トランジスタ対にテール電流(tail current)を与
えるトランジスタＭｐ４による電流源(current source)
および差動トランジスタ対の二つの出力端であるドレイ
ンに電流入力端および電流出力端が接続されたトランジ
スタＭｎ１，Ｍｎ２によるカレントミラー回路とで構成
される。出力増幅段は、トランジスタＭｐ３，Ｍｎ３に
よるコンプリメンタリトランジスタ対によって構成され
る。なお、ＭｐｘはＰチャネルＭＯＳトランジスタ、Ｍ
ｎｘはＮチャネルＭＯＳトランジスタをそれぞれ表す。
回路を説明する。図１２に示される増幅回路は入力増幅
段と出力増幅段と抵抗Ｒｆとにより構成される。入力増
幅段は、差動トランジスタ対(a pair of differential
transistors)を構成するトランジスタＭｐ１，Ｍｐ２と
該差動トランジスタ対にテール電流(tail current)を与
えるトランジスタＭｐ４による電流源(current source)
および差動トランジスタ対の二つの出力端であるドレイ
ンに電流入力端および電流出力端が接続されたトランジ
スタＭｎ１，Ｍｎ２によるカレントミラー回路とで構成
される。出力増幅段は、トランジスタＭｐ３，Ｍｎ３に
よるコンプリメンタリトランジスタ対によって構成され
る。なお、ＭｐｘはＰチャネルＭＯＳトランジスタ、Ｍ
ｎｘはＮチャネルＭＯＳトランジスタをそれぞれ表す。
【００５６】この増幅回路によると、出力増幅段の出力
端（トランジスタＭｎ３およびＭｐ３のドレイン）と信
号出力端子ＯＵＴ間に挿入された抵抗Ｒｆと容量性負荷
ＣＬの容量成分により、開ループ周波数特性に第１のゼ
ロ点が形成され、このゼロ点で位相が進むことにより、
ポールによる位相の遅れを補償することができる。すな
わち、利得が１となるときの位相と−１８０゜の差であ
る位相余裕を大きくすることができるので、増幅回路の
動作安定化のための位相補償容量Ｃｆを基本的に必要と
せず、また位相補償容量Ｃｆを必要とする場合でも、そ
の値は非常に小さくてよいので、チップ面積を削減する
ことができる、という利点を有する。この作用について
は、米国特許出願Ｎｏ．０９／１２８，４１４に詳しく
説明されている。
端（トランジスタＭｎ３およびＭｐ３のドレイン）と信
号出力端子ＯＵＴ間に挿入された抵抗Ｒｆと容量性負荷
ＣＬの容量成分により、開ループ周波数特性に第１のゼ
ロ点が形成され、このゼロ点で位相が進むことにより、
ポールによる位相の遅れを補償することができる。すな
わち、利得が１となるときの位相と−１８０゜の差であ
る位相余裕を大きくすることができるので、増幅回路の
動作安定化のための位相補償容量Ｃｆを基本的に必要と
せず、また位相補償容量Ｃｆを必要とする場合でも、そ
の値は非常に小さくてよいので、チップ面積を削減する
ことができる、という利点を有する。この作用について
は、米国特許出願Ｎｏ．０９／１２８，４１４に詳しく
説明されている。
【００５７】ここで、図１２におけるダイオード接続さ
れたトランジスタＭｐ５およびバイアス電流源Ｉｂ１
は、トランジスタＭｐ３，ＭＰ４のゲートバイアスを決
定するため、カレントミラー回路の出力側トランジスタ
Ｍｉ（ｉ＝１，２，…，Ｎ）によって構成される。
れたトランジスタＭｐ５およびバイアス電流源Ｉｂ１
は、トランジスタＭｐ３，ＭＰ４のゲートバイアスを決
定するため、カレントミラー回路の出力側トランジスタ
Ｍｉ（ｉ＝１，２，…，Ｎ）によって構成される。
【００５８】図１３は、他の増幅回路を示す。図１２に
示した増幅回路では、破線で示すように出力増幅段の出
力端（トランジスタＭｎ３およびＭｐ３のドレイン）か
ら負側の信号入力端子ＩＮ−に帰還を施したボルテージ
フォロア構成の場合、立上がりのスルーレート（slew r
ate）はトランジスタＭｐ３から供給される電流と容量
性負荷ＣＬの値により決定され、トランジスタＭｐ３か
ら供給される電流が小さいため、十分なスルーレートが
得られない。
示した増幅回路では、破線で示すように出力増幅段の出
力端（トランジスタＭｎ３およびＭｐ３のドレイン）か
ら負側の信号入力端子ＩＮ−に帰還を施したボルテージ
フォロア構成の場合、立上がりのスルーレート（slew r
ate）はトランジスタＭｐ３から供給される電流と容量
性負荷ＣＬの値により決定され、トランジスタＭｐ３か
ら供給される電流が小さいため、十分なスルーレートが
得られない。
【００５９】この点を改善するため、図１３の増幅回路
は入力信号電圧が正側に変動したことを検出して、出力
増幅段のバイアス電流を供給するトランジスタＭｐ３の
出力電流を増加させることにより、立上がりのスルーレ
ートを改善している。すなわち、トランジスタＭｎ４，
Ｍｐ６により入力信号電圧が正極性に変化したことを検
出し、入力信号電圧が正極性に変動したときにトランジ
スタＭｐ７をオンさせて、電流源ＩＬより供給される電
流をトランジスタＭｐ３のゲートバイアスを決定してい
るダイオード接続されたトランジスタＭｐ５に流し、ト
ランジスタＭｐ３のゲートバイアスの電圧を大きくする
構成となっている。
は入力信号電圧が正側に変動したことを検出して、出力
増幅段のバイアス電流を供給するトランジスタＭｐ３の
出力電流を増加させることにより、立上がりのスルーレ
ートを改善している。すなわち、トランジスタＭｎ４，
Ｍｐ６により入力信号電圧が正極性に変化したことを検
出し、入力信号電圧が正極性に変動したときにトランジ
スタＭｐ７をオンさせて、電流源ＩＬより供給される電
流をトランジスタＭｐ３のゲートバイアスを決定してい
るダイオード接続されたトランジスタＭｐ５に流し、ト
ランジスタＭｐ３のゲートバイアスの電圧を大きくする
構成となっている。
【００６０】さらに詳細に説明すると、トランジスタＭ
ｐ６は電流源を構成し、そのゲートはバイアス電流決定
用トランジスタＭｐ５のドレインおよびゲートに接続さ
れている。トランジスタＭｐ７はゲートがトランジスタ
Ｍｎ４およびＭｐ６のドレインに接続され、ソースがバ
イアス電流決定用トランジスタＭｐ５のドレインおよび
ゲートに接続され、ドレインが電流源ＩＬに接続されて
いる。
ｐ６は電流源を構成し、そのゲートはバイアス電流決定
用トランジスタＭｐ５のドレインおよびゲートに接続さ
れている。トランジスタＭｐ７はゲートがトランジスタ
Ｍｎ４およびＭｐ６のドレインに接続され、ソースがバ
イアス電流決定用トランジスタＭｐ５のドレインおよび
ゲートに接続され、ドレインが電流源ＩＬに接続されて
いる。
【００６１】説明を簡単にするために、トランジスタＭ
ｎ４と入力増幅段２のトランジスタＭｎ１は同一サイ
ズ、つまりＷ／Ｌ（ＷはＭＯＳトランジスタのチャネル
幅、ＬはＭＯＳトランジスタのチャネル長）が同一であ
るとし、また、トランジスタＭｐ６のサイズ（Ｗ／Ｌ）
Ｍｐ６は、入力増幅段２の電流源トランジスタＭｐ４の
サイズ（Ｗ／Ｌ）Ｍｐ４の０．６倍であるとする。
ｎ４と入力増幅段２のトランジスタＭｎ１は同一サイ
ズ、つまりＷ／Ｌ（ＷはＭＯＳトランジスタのチャネル
幅、ＬはＭＯＳトランジスタのチャネル長）が同一であ
るとし、また、トランジスタＭｐ６のサイズ（Ｗ／Ｌ）
Ｍｐ６は、入力増幅段２の電流源トランジスタＭｐ４の
サイズ（Ｗ／Ｌ）Ｍｐ４の０．６倍であるとする。
【００６２】信号入力端子ＩＮ＋，ＩＮ−間に印加され
る電圧がゼロまたは負のとき、つまり、正側の信号入力
端子ＩＮ＋の電圧が負側の信号入力端子ＩＮ−の電圧よ
り低いときは、トランジスタＭｎ１にトランジスタＭｐ
４から供給される電流の半分以下の電流が流れ、このト
ランジスタＭｎ１の電流がトランジスタＭｎ４によりコ
ピーされる。このとき、トランジスタＭｐ６から供給さ
れる電流は、トランジスタＭｐ４より供給される電流の
０．６倍であり、トランジスタＭｎ４に流れる電流より
大きいため、トランジスタＭｐ６のドレイン電圧が高く
なり、トランジスタＭｐ７はオフとなるため、電流源Ｉ
Ｌから供給される電流はトランジスタＭｐ５に加算され
ない。
る電圧がゼロまたは負のとき、つまり、正側の信号入力
端子ＩＮ＋の電圧が負側の信号入力端子ＩＮ−の電圧よ
り低いときは、トランジスタＭｎ１にトランジスタＭｐ
４から供給される電流の半分以下の電流が流れ、このト
ランジスタＭｎ１の電流がトランジスタＭｎ４によりコ
ピーされる。このとき、トランジスタＭｐ６から供給さ
れる電流は、トランジスタＭｐ４より供給される電流の
０．６倍であり、トランジスタＭｎ４に流れる電流より
大きいため、トランジスタＭｐ６のドレイン電圧が高く
なり、トランジスタＭｐ７はオフとなるため、電流源Ｉ
Ｌから供給される電流はトランジスタＭｐ５に加算され
ない。
【００６３】一方、信号入力端子ＩＮ＋，ＩＮ−間に印
加される入力信号電圧が所定の正極性の電圧以上のと
き、つまり、正側の信号入力端子ＩＮ＋の電圧が負側の
信号入力端子ＩＮ−の電圧より所定値以上高いときは、
トランジスタＭｎ１にトランジスタＭｐ４から供給され
る電流の０．６倍より大きい電流が流れ、このトランジ
スタＭｎ１の電流がトランジスタＭｎ４によりコピーさ
れる。このとき、トランジスタＭｐ６から供給される電
流は、トランジスタＭｐ４から供給される電流の０．６
倍であり、トランジスタＭｎ４に流れる電流より小さい
ため、トランジスタＭｐ６のドレイン電圧が低くなり、
トランジスタＭｐ７はオンとなる。これにより、電流源
ＩＬから供給される電流はトランジスタＭｐ７を介して
バイアス電流決定用トランジスタＭｐ５に加算されるた
め、トランジスタＭｐ５のゲート・ソース間電圧は大き
くなり、トランジスタＭｐ３から供給される電流も大き
くなる。
加される入力信号電圧が所定の正極性の電圧以上のと
き、つまり、正側の信号入力端子ＩＮ＋の電圧が負側の
信号入力端子ＩＮ−の電圧より所定値以上高いときは、
トランジスタＭｎ１にトランジスタＭｐ４から供給され
る電流の０．６倍より大きい電流が流れ、このトランジ
スタＭｎ１の電流がトランジスタＭｎ４によりコピーさ
れる。このとき、トランジスタＭｐ６から供給される電
流は、トランジスタＭｐ４から供給される電流の０．６
倍であり、トランジスタＭｎ４に流れる電流より小さい
ため、トランジスタＭｐ６のドレイン電圧が低くなり、
トランジスタＭｐ７はオンとなる。これにより、電流源
ＩＬから供給される電流はトランジスタＭｐ７を介して
バイアス電流決定用トランジスタＭｐ５に加算されるた
め、トランジスタＭｐ５のゲート・ソース間電圧は大き
くなり、トランジスタＭｐ３から供給される電流も大き
くなる。
【００６４】このように図１３の増幅回路は、入力信号
電圧が正極性に変化するときに出力増幅段３のトランジ
スタＭｐ３から供給される電流が大きくなるように制御
できるので、立上がりのスルーレートを改善することが
できるという利点を有する。
電圧が正極性に変化するときに出力増幅段３のトランジ
スタＭｐ３から供給される電流が大きくなるように制御
できるので、立上がりのスルーレートを改善することが
できるという利点を有する。
【００６５】ここで、図１２および図１３におけるダイ
オード接続されたトランジスタＭｐ５およびバイアス電
流源Ｉｂ１は、トランジスタＭｐ３，ＭＰ４のゲートバ
イアスを決定するためのものであり、バイアス電流源Ｉ
ｂ１が先に示したカレントミラー回路の出力側トランジ
スタＭｉ（ｉ＝１，２，…，Ｎ）によって構成される。
さらに、図１３における電流源ＩＬについても同様に構
成することができる。
オード接続されたトランジスタＭｐ５およびバイアス電
流源Ｉｂ１は、トランジスタＭｐ３，ＭＰ４のゲートバ
イアスを決定するためのものであり、バイアス電流源Ｉ
ｂ１が先に示したカレントミラー回路の出力側トランジ
スタＭｉ（ｉ＝１，２，…，Ｎ）によって構成される。
さらに、図１３における電流源ＩＬについても同様に構
成することができる。
【００６６】図１４は、本発明の第６の実施形態に係る
集積回路装置を示す。この集積回路装置は、複数（Ｎ）
の増幅回路１２０−１〜１２０−Ｎを有する。増幅回路
１２０−１〜１２０−Ｎは、例えば、図１に示した液晶
ディスプレイ装置の液晶ディスプレイ駆動回路１２内に
含まれる、図２中の増幅回路群２５の一部を構成してお
り、例えば、チップ内に図の左右方向に沿って直線状に
配列される。増幅回路１２０−１〜１２０−Ｎには、バ
イアス電流供給用のトランジスタＭ１〜ＭＮと、バイア
ス電流供給用のトランジスタＭ１〜ＭＮから供給される
バイアス電流を監視するため、同じゲート電圧を入力す
る監視トランジスタＭＦ１〜ＭＦＮがそれぞれ設けられ
ている。即ち、増幅回路１２０−１〜１２０−Ｎの各々
は、ゲートが互いに接続され、かつソースが互いに接続
される、バイアス電流供給用のトランジスタＭ１〜ＭＮ
の１つと監視トランジスタＭＦ１〜ＭＦＮの１つとによ
り構成される。監視トランジスタＭＦ１〜ＭＦＮの各々
のドレインはトランジスタＭＢ１とＭＢ２で構成される
カレントミラー回路に接続される。
集積回路装置を示す。この集積回路装置は、複数（Ｎ）
の増幅回路１２０−１〜１２０−Ｎを有する。増幅回路
１２０−１〜１２０−Ｎは、例えば、図１に示した液晶
ディスプレイ装置の液晶ディスプレイ駆動回路１２内に
含まれる、図２中の増幅回路群２５の一部を構成してお
り、例えば、チップ内に図の左右方向に沿って直線状に
配列される。増幅回路１２０−１〜１２０−Ｎには、バ
イアス電流供給用のトランジスタＭ１〜ＭＮと、バイア
ス電流供給用のトランジスタＭ１〜ＭＮから供給される
バイアス電流を監視するため、同じゲート電圧を入力す
る監視トランジスタＭＦ１〜ＭＦＮがそれぞれ設けられ
ている。即ち、増幅回路１２０−１〜１２０−Ｎの各々
は、ゲートが互いに接続され、かつソースが互いに接続
される、バイアス電流供給用のトランジスタＭ１〜ＭＮ
の１つと監視トランジスタＭＦ１〜ＭＦＮの１つとによ
り構成される。監視トランジスタＭＦ１〜ＭＦＮの各々
のドレインはトランジスタＭＢ１とＭＢ２で構成される
カレントミラー回路に接続される。
【００６７】バイアス電流設定用の電流Ｉbiasは、トラ
ンジスタＭＢ１とＭＢ２で構成されるカレントミラー回
路を介して、監視トランジスタＭＦ１〜ＭＦＮから出力
される電流の和と比較され、トランジスタＭＢ２のドレ
イン端で電流の差に応じた電圧に変換され、増幅器Ａ１
により増幅され、トランジスタＭ１〜ＭＮとトランジス
タＭＦ１〜ＭＦＮのゲートに共通に印加される。
ンジスタＭＢ１とＭＢ２で構成されるカレントミラー回
路を介して、監視トランジスタＭＦ１〜ＭＦＮから出力
される電流の和と比較され、トランジスタＭＢ２のドレ
イン端で電流の差に応じた電圧に変換され、増幅器Ａ１
により増幅され、トランジスタＭ１〜ＭＮとトランジス
タＭＦ１〜ＭＦＮのゲートに共通に印加される。
【００６８】説明を簡単にするため、例えば、出カトラ
ンジスタＭｉ（ｉ＝１〜Ｎ）は各々同じサイズであり、
また、監視トランジスタＭＦｉ（ｉ＝１〜Ｎ）のサイズ
も各々同じとする。さらに、トランジスタＭＦｉ（ｉ＝
１〜Ｎ）のゲート幅／ゲート長（以下、Ｗ／Ｌ）をトラ
ンジスタＭｉ（ｉ＝１〜Ｎ）のＷ／Ｌの１／Ｎとする。
全てのトランジスタＭｉならびに全てのトランジスタＭ
Ｆｉのマッチングが取れている場合、トランジスタＭｉ
とトランジスタＭＦｉのゲートに同じ電圧が印加されて
いるので、トランジスタＭＦｉに流れる電流Ｉfiは、ト
ランジスタＭｉに流れる電流Ｉｉの１／Ｎである。トラ
ンジスタＭＦｉのドレインは共通に接続されているの
で、トランジスタＭＦｉに流れる電流は加算され、その
和はトランジスタＭｉに流れる電流Ｉｉと等しくなる。
ンジスタＭｉ（ｉ＝１〜Ｎ）は各々同じサイズであり、
また、監視トランジスタＭＦｉ（ｉ＝１〜Ｎ）のサイズ
も各々同じとする。さらに、トランジスタＭＦｉ（ｉ＝
１〜Ｎ）のゲート幅／ゲート長（以下、Ｗ／Ｌ）をトラ
ンジスタＭｉ（ｉ＝１〜Ｎ）のＷ／Ｌの１／Ｎとする。
全てのトランジスタＭｉならびに全てのトランジスタＭ
Ｆｉのマッチングが取れている場合、トランジスタＭｉ
とトランジスタＭＦｉのゲートに同じ電圧が印加されて
いるので、トランジスタＭＦｉに流れる電流Ｉfiは、ト
ランジスタＭｉに流れる電流Ｉｉの１／Ｎである。トラ
ンジスタＭＦｉのドレインは共通に接続されているの
で、トランジスタＭＦｉに流れる電流は加算され、その
和はトランジスタＭｉに流れる電流Ｉｉと等しくなる。
【００６９】このトランジスタＭＦｉに流れる電流の和
は、設定したい電流ＩbiasとトランジスタＭＢ２のドレ
イン端で比較され、電流ＩbiasがトランジスタＭＦｉに
流れる電流の和より大きい場合には、トランジスタＭＢ
２のドレイン電圧が高くなる。このドレイン電圧は、増
幅器Ａ１にて増幅され、トランジスタＭｉならびにトラ
ンジスタＭＦｉのゲート電圧を高くして、トランジスタ
ＭＦｉに流れる電流を大きくし、トランジスタＭＦｉに
流れる電流の和が電流Ｉbiasと同じなる。また、逆に電
流ＩbiasがトランジスタＭＦｉに流れる電流の和より小
さい場合では、トランジスタＭＢ２のドレイン電圧が低
くなる。このドレイン電圧は、増幅器Ａ１にて増幅さ
れ、トランジスタＭｉならびにトランジスタＭＦｉのゲ
ート電圧を低くして、トランジスタＭＦｉに流れる電流
を小さくし、トランジスタＭＦｉに流れる電流の和が電
流Ｉbiasと同じになる。
は、設定したい電流ＩbiasとトランジスタＭＢ２のドレ
イン端で比較され、電流ＩbiasがトランジスタＭＦｉに
流れる電流の和より大きい場合には、トランジスタＭＢ
２のドレイン電圧が高くなる。このドレイン電圧は、増
幅器Ａ１にて増幅され、トランジスタＭｉならびにトラ
ンジスタＭＦｉのゲート電圧を高くして、トランジスタ
ＭＦｉに流れる電流を大きくし、トランジスタＭＦｉに
流れる電流の和が電流Ｉbiasと同じなる。また、逆に電
流ＩbiasがトランジスタＭＦｉに流れる電流の和より小
さい場合では、トランジスタＭＢ２のドレイン電圧が低
くなる。このドレイン電圧は、増幅器Ａ１にて増幅さ
れ、トランジスタＭｉならびにトランジスタＭＦｉのゲ
ート電圧を低くして、トランジスタＭＦｉに流れる電流
を小さくし、トランジスタＭＦｉに流れる電流の和が電
流Ｉbiasと同じになる。
【００７０】本実施形態では、上述したように各増幅回
路１２０−１〜１２０−Ｎに分散して監視トランジスタ
が配置されている点が特徴である。つまり、従来は１個
であった監視トランジスタＭＦが、本実施形態では増幅
回路１２０−１〜１２０−Ｎの個数Ｎに対応するＮ個の
監視トランジスタＭＦ１〜ＭＦＮが設けられ、これらの
監視トランジスタＭＦ１〜ＭＦＮが各増幅回路１２０−
１〜１２０−Ｎのバイアス電流を発生させる出カトラン
ジスタＭ１〜ＭＮに近接して配置される。
路１２０−１〜１２０−Ｎに分散して監視トランジスタ
が配置されている点が特徴である。つまり、従来は１個
であった監視トランジスタＭＦが、本実施形態では増幅
回路１２０−１〜１２０−Ｎの個数Ｎに対応するＮ個の
監視トランジスタＭＦ１〜ＭＦＮが設けられ、これらの
監視トランジスタＭＦ１〜ＭＦＮが各増幅回路１２０−
１〜１２０−Ｎのバイアス電流を発生させる出カトラン
ジスタＭ１〜ＭＮに近接して配置される。
【００７１】このような本実施形態の構成により、以下
のようにして従来のトランジスタの閾値電圧のばらつき
による問題点が解決される。
のようにして従来のトランジスタの閾値電圧のばらつき
による問題点が解決される。
【００７２】監視トランジスタＭＦ１−ＭＦＮに共通に
加えられているゲート・ソース間電圧は、トランジスタ
ＭＦｌ〜ＭＦＮにそれぞれＩbias／Ｎの電流が流れた時
のトランジスタＭＦ１−ＭＦＮの各々のゲート・ソース
間電圧の平均値に近い値となる。
加えられているゲート・ソース間電圧は、トランジスタ
ＭＦｌ〜ＭＦＮにそれぞれＩbias／Ｎの電流が流れた時
のトランジスタＭＦ１−ＭＦＮの各々のゲート・ソース
間電圧の平均値に近い値となる。
【００７３】ここで、監視トランジスタＭＦ１〜ＭＦＮ
の閾値電圧（Ｖｔ）のばらつきを△ＶＦとし、出カトラ
ンジスタＭ１〜ＭＮの閾値電圧のばらつきを△ＶＮとす
ると、△ＶＦの統計的期待値はゼロであり、実際の平均
値も統計的期待値に近い値、即ちゼロに近い値となる。
トランジスタＭＦｉを流れる電流の合計は次のように表
される：
の閾値電圧（Ｖｔ）のばらつきを△ＶＦとし、出カトラ
ンジスタＭ１〜ＭＮの閾値電圧のばらつきを△ＶＮとす
ると、△ＶＦの統計的期待値はゼロであり、実際の平均
値も統計的期待値に近い値、即ちゼロに近い値となる。
トランジスタＭＦｉを流れる電流の合計は次のように表
される：
【００７４】
【数３】
【００７５】これは、トランジスタＭＦ９〜ＭＦＮに流
す電流の和がＩｄのとき、閾値電圧のばらつきΔＶFiが
あってもΔＶFi＝０のときとほぼ等しいVGSとなること
を意味する。従って、トランジスタＭ１〜ＭＮから供給
されるバイアス電流の平均値はＩbiasに近付くため、増
幅回路１２０−１〜１２０−Ｎの消費電流の和は、チッ
プ間によらず、増幅回路１２０−１〜１２０−Ｎの各々
のバイアス電流がＩbi asである時の増幅回路１２０−１
〜１２０−Ｎの消費電流の和に近付くので、チップ間の
消費電流の差を低減することができる。また、消費電流
のチップ間での差を低減することで、増幅回路１２０−
１〜１２０−Ｎのチップ間での特性の差も低減させるこ
とができる。このように本実施形態によると、増幅回路
１２０−１〜１２０−Ｎのチップ間での消費電流の差お
よび特性の差を低減できる。従って、これらの増幅回路
１２０−１〜１２０−Ｎを集積化したチップを例えば図
２中に示した増幅回路群２５に適用して、図１に示した
液晶ディスプレイ装置の液晶ディスプレイ駆動回路を構
成すると、集積化された液晶ディスプレイ駆動回路１２
のチップ間での消費電流および特性のばらつきを小さく
できるので、その設計、特にバイアス回路の設計が容易
になると共に、特性のばらつきによる画質劣化を低減で
きる。
す電流の和がＩｄのとき、閾値電圧のばらつきΔＶFiが
あってもΔＶFi＝０のときとほぼ等しいVGSとなること
を意味する。従って、トランジスタＭ１〜ＭＮから供給
されるバイアス電流の平均値はＩbiasに近付くため、増
幅回路１２０−１〜１２０−Ｎの消費電流の和は、チッ
プ間によらず、増幅回路１２０−１〜１２０−Ｎの各々
のバイアス電流がＩbi asである時の増幅回路１２０−１
〜１２０−Ｎの消費電流の和に近付くので、チップ間の
消費電流の差を低減することができる。また、消費電流
のチップ間での差を低減することで、増幅回路１２０−
１〜１２０−Ｎのチップ間での特性の差も低減させるこ
とができる。このように本実施形態によると、増幅回路
１２０−１〜１２０−Ｎのチップ間での消費電流の差お
よび特性の差を低減できる。従って、これらの増幅回路
１２０−１〜１２０−Ｎを集積化したチップを例えば図
２中に示した増幅回路群２５に適用して、図１に示した
液晶ディスプレイ装置の液晶ディスプレイ駆動回路を構
成すると、集積化された液晶ディスプレイ駆動回路１２
のチップ間での消費電流および特性のばらつきを小さく
できるので、その設計、特にバイアス回路の設計が容易
になると共に、特性のばらつきによる画質劣化を低減で
きる。
【００７６】図１５は、図１４の集積回路装置の増幅器
Ａ１を、トランジスタＭＡ１と電流源ＩＢ１とで構成し
たソースフォロアにて実現した第７の実施形態を示して
いる。
Ａ１を、トランジスタＭＡ１と電流源ＩＢ１とで構成し
たソースフォロアにて実現した第７の実施形態を示して
いる。
【００７７】図１６は、第８の実施形態の集積回路装置
を示している。この実施例によると、図１４の集積回路
装置の増幅器Ａ１が、増幅器Ａ１の入力電圧に応じた電
流を発生させるトランジスタＭＡ１０と、このトランジ
スタＭＡ１０に流れる電流とバイアス電流ＩＢ２の差電
流を入力とするダイオード接続されたトランジスタＭＡ
１１と、トランジスタＭＡ１１と共にカレントミラーを
構成し、トランジスタＭＡ１０に流れる電流とバイアス
電流ＩＢ２の差電流を折り返して出力するトランジスタ
ＭＡ１２と、この電流を入力するダイオード接続された
トランジスタＭＡ１３とより構成される。このトランジ
スタＭＡ１３は出カトランジスタＭ１〜ＭＮならびに監
視トランジスタＭＦ１〜ＭＦＮとでカレントミラーを構
成している。
を示している。この実施例によると、図１４の集積回路
装置の増幅器Ａ１が、増幅器Ａ１の入力電圧に応じた電
流を発生させるトランジスタＭＡ１０と、このトランジ
スタＭＡ１０に流れる電流とバイアス電流ＩＢ２の差電
流を入力とするダイオード接続されたトランジスタＭＡ
１１と、トランジスタＭＡ１１と共にカレントミラーを
構成し、トランジスタＭＡ１０に流れる電流とバイアス
電流ＩＢ２の差電流を折り返して出力するトランジスタ
ＭＡ１２と、この電流を入力するダイオード接続された
トランジスタＭＡ１３とより構成される。このトランジ
スタＭＡ１３は出カトランジスタＭ１〜ＭＮならびに監
視トランジスタＭＦ１〜ＭＦＮとでカレントミラーを構
成している。
【００７８】説明を簡単にするため、トランジスタＭＡ
１０〜ＭＡ１２のサイズは同じとし、トランジスタＭＡ
１３のサイズはトランジスタＭ１〜ＭＮのサイズと等し
いとする。また、ＩＢ２＝２Ｉbiasとする。
１０〜ＭＡ１２のサイズは同じとし、トランジスタＭＡ
１３のサイズはトランジスタＭ１〜ＭＮのサイズと等し
いとする。また、ＩＢ２＝２Ｉbiasとする。
【００７９】トランジスタＭＡ１０で増幅器Ａ１の入力
電圧に応じて発生した電流をバイアス電流ＩＢ２と比較
し、差電流は、トランジスタＭＡ１１とＭＡ１２による
カレントミラーにて折り返される。この差電流がＩbias
より大きい時、監視トランジスタＭＦ１〜ＭＦＮの各々
に流れる電流の平均値は、１bias／Ｎより大きくなり、
よって、監視トランジスタＭＦ１〜ＭＦＮの電流の和は
Ｉbiasより大きくなるため、トランジスタＭＢ２のドレ
イン電圧は下がる。よって、増幅器Ａ１の入力トランジ
スタＭＡ１０のゲート・ソース電圧が大きくなり、バイ
アス電流ＩＢ２との差電流がＩbiasに近付く。
電圧に応じて発生した電流をバイアス電流ＩＢ２と比較
し、差電流は、トランジスタＭＡ１１とＭＡ１２による
カレントミラーにて折り返される。この差電流がＩbias
より大きい時、監視トランジスタＭＦ１〜ＭＦＮの各々
に流れる電流の平均値は、１bias／Ｎより大きくなり、
よって、監視トランジスタＭＦ１〜ＭＦＮの電流の和は
Ｉbiasより大きくなるため、トランジスタＭＢ２のドレ
イン電圧は下がる。よって、増幅器Ａ１の入力トランジ
スタＭＡ１０のゲート・ソース電圧が大きくなり、バイ
アス電流ＩＢ２との差電流がＩbiasに近付く。
【００８０】トランジスタＭＡ１０で増幅器Ａ１の入力
電圧に応じて発生した電流とバイアス電流ＩＢ２の差電
流がＩbiasより小さい時、監視トランジスタＭＦ１〜Ｍ
ＦＮの各々に流れる電流の平均値は、Ｉbias／Ｎより小
さくなり、よって、監視トランジスタＭＦ１〜ＭＦＮの
電流の和はＩbiasより小さくなるため、トランジスタＭ
Ｂ２のドレイン電圧は上がる。よって、増幅器Ａ１の人
カトランジスタＭＡ１０のゲート・ソース電圧が小さく
なり、入力電圧に応じて発生した電流とバイアス電流Ｉ
Ｂ２との差電流がＩbiasに近付く。
電圧に応じて発生した電流とバイアス電流ＩＢ２の差電
流がＩbiasより小さい時、監視トランジスタＭＦ１〜Ｍ
ＦＮの各々に流れる電流の平均値は、Ｉbias／Ｎより小
さくなり、よって、監視トランジスタＭＦ１〜ＭＦＮの
電流の和はＩbiasより小さくなるため、トランジスタＭ
Ｂ２のドレイン電圧は上がる。よって、増幅器Ａ１の人
カトランジスタＭＡ１０のゲート・ソース電圧が小さく
なり、入力電圧に応じて発生した電流とバイアス電流Ｉ
Ｂ２との差電流がＩbiasに近付く。
【００８１】一般に、監視トランジスタＭＦを１チップ
に集積化した増幅回路の個数Ｎで割ると、例えば、増幅
回路の個数が３００と大きな値をとることが多いので、
監視トランジスタＭＦｉ（ｉ＝１〜Ｎ）は、非常に小さ
なトランジスタとなり、事実上形成するのが不可能な場
合がある。この時は、分割数をＮ／Ｌ（Ｌは正数）と
し、監視トランジスタＭＦｉを増幅回路のＬ個おきに配
置することでも同様の効果を得ることができる。
に集積化した増幅回路の個数Ｎで割ると、例えば、増幅
回路の個数が３００と大きな値をとることが多いので、
監視トランジスタＭＦｉ（ｉ＝１〜Ｎ）は、非常に小さ
なトランジスタとなり、事実上形成するのが不可能な場
合がある。この時は、分割数をＮ／Ｌ（Ｌは正数）と
し、監視トランジスタＭＦｉを増幅回路のＬ個おきに配
置することでも同様の効果を得ることができる。
【００８２】図１７は、Ｌ＝２とした第９の実施形態に
係る集積回路装置を示している。
係る集積回路装置を示している。
【００８３】図１８の第１０の実施形態に係る集積回路
装置のように出カトランジスタＭｉ（ｉ＝１−Ｎ）や監
視トランジスタＭＦｉ（ｉ＝１〜Ｎ）とカレントミラー
を構成する増幅器Ａ１のダイオード接続された複数のト
ランジスタＭＡ１３−１〜ＭＡ１３−（Ｎ／２）が、増
幅回路２４−１〜２４−Ｎに複数の監視トランジスタＭ
Ｆｉと交互に配置しても良い。
装置のように出カトランジスタＭｉ（ｉ＝１−Ｎ）や監
視トランジスタＭＦｉ（ｉ＝１〜Ｎ）とカレントミラー
を構成する増幅器Ａ１のダイオード接続された複数のト
ランジスタＭＡ１３−１〜ＭＡ１３−（Ｎ／２）が、増
幅回路２４−１〜２４−Ｎに複数の監視トランジスタＭ
Ｆｉと交互に配置しても良い。
【００８４】さらに、図１９に示す第１１の実施形態に
係る集積回路装置のように、２つの監視トランジスタ
が、複数の増幅回路のアレイの両端に配置されること
で、監視トランジスタＭＦ１とＭＦ２と増幅回路内のト
ランジスタＭ１〜ＭＮとの距離を短くし、マッチングを
良くして、ばらつきを低減することもできる。この時、
図２０に示す第１２の実施形態様のように増幅器Ａ１の
ダイオード接続されたトランジスタＭＡ１３−１、１３
−２が、複数の増幅回路１２６−１〜１２６−Ｎのアレ
イの両端に配置しても良い。
係る集積回路装置のように、２つの監視トランジスタ
が、複数の増幅回路のアレイの両端に配置されること
で、監視トランジスタＭＦ１とＭＦ２と増幅回路内のト
ランジスタＭ１〜ＭＮとの距離を短くし、マッチングを
良くして、ばらつきを低減することもできる。この時、
図２０に示す第１２の実施形態様のように増幅器Ａ１の
ダイオード接続されたトランジスタＭＡ１３−１、１３
−２が、複数の増幅回路１２６−１〜１２６−Ｎのアレ
イの両端に配置しても良い。
【００８５】図２１は、増幅器Ａ１を差動増幅回路を用
いて構成した第１３の実施形態に係る集積回路装置を示
す。これによると、差動増幅回路の負入力をダイオード
接続したトランジスタＭＢ１のドレインに接続すること
により、トランジスタＭＢ１とＭＢ２のドレイン電圧が
等しくなるように制御をかけることができる。これによ
りトランジスタＭＢ１とＭＢ２で構成されるカレントミ
ラーの精度も上げることができる。
いて構成した第１３の実施形態に係る集積回路装置を示
す。これによると、差動増幅回路の負入力をダイオード
接続したトランジスタＭＢ１のドレインに接続すること
により、トランジスタＭＢ１とＭＢ２のドレイン電圧が
等しくなるように制御をかけることができる。これによ
りトランジスタＭＢ１とＭＢ２で構成されるカレントミ
ラーの精度も上げることができる。
【００８６】図２２に示す第１４の実施形態に係る集積
回路装置は、図２１の増幅器Ａ１に差動増幅回路を用い
て構成されている。この差動増幅回路は、入力差動対を
なすトランジスタＭＡ２２，ＭＡ２３と入力差動対に電
流を供給するトランジスタＭＡ２１と、トランジスタＭ
Ａ２２の出力電流を入力し、増幅回路１２８−１〜１２
８−ＮのトランジスタＭ１〜ＭＮならびに監視トランジ
スタＭＦ１〜ＭＦＮと共にカレントミラーを構成するダ
イオード接続されたトランジスタＭＡ２４により構成さ
れる。この例では、差動増幅回路の入力電圧が差動増幅
回路の動作範囲に入るよう、ダイオード接続したトラン
ジスタＭＢ３を用いてトランジスタＭＢ１のドレイン電
圧をレベルシフトしている。また、ダイオード接続した
トランジスタＭＢ４は、トランジスタＭＢ２のドレイン
電圧がトランジスタＭＢ１のドレイン電圧と等しくなる
ように挿入したレベルシフト用のトランジスタである。
回路装置は、図２１の増幅器Ａ１に差動増幅回路を用い
て構成されている。この差動増幅回路は、入力差動対を
なすトランジスタＭＡ２２，ＭＡ２３と入力差動対に電
流を供給するトランジスタＭＡ２１と、トランジスタＭ
Ａ２２の出力電流を入力し、増幅回路１２８−１〜１２
８−ＮのトランジスタＭ１〜ＭＮならびに監視トランジ
スタＭＦ１〜ＭＦＮと共にカレントミラーを構成するダ
イオード接続されたトランジスタＭＡ２４により構成さ
れる。この例では、差動増幅回路の入力電圧が差動増幅
回路の動作範囲に入るよう、ダイオード接続したトラン
ジスタＭＢ３を用いてトランジスタＭＢ１のドレイン電
圧をレベルシフトしている。また、ダイオード接続した
トランジスタＭＢ４は、トランジスタＭＢ２のドレイン
電圧がトランジスタＭＢ１のドレイン電圧と等しくなる
ように挿入したレベルシフト用のトランジスタである。
【００８７】説明を簡単にするためトランジスタＭＡ２
１のＷ／ＬはトランジスタＭＢ１のＷ／Ｌの２倍とす
る。よって、トランジスタＭＡ２１にはＩbiasの２倍の
電流が流れている。また、トランジスタＭＢ３，ＭＢ
４，ＭＡ２２，ＭＡ２３は同じサイズとする。さらに、
トランジスタＭＡ２４とトランジスタＭ１〜ＭＮのサイ
ズは等しいとする。
１のＷ／ＬはトランジスタＭＢ１のＷ／Ｌの２倍とす
る。よって、トランジスタＭＡ２１にはＩbiasの２倍の
電流が流れている。また、トランジスタＭＢ３，ＭＢ
４，ＭＡ２２，ＭＡ２３は同じサイズとする。さらに、
トランジスタＭＡ２４とトランジスタＭ１〜ＭＮのサイ
ズは等しいとする。
【００８８】トランジスタＭＡ２３のゲートに印加され
る増幅器Ａｌの正入力電圧は、トランジスタＭＡ２２の
ゲートに印加される負入力電圧、つまり、トランジスタ
ＭＢ１のドレイン電圧をダイオード接続したトランジス
タＭＢ３によりゲート・ソース間電圧分をレベルシフト
した電圧と比較される。監視トランジスタＭＦ１〜ＭＦ
Ｎに流れる電流の和が、トランジスタＭＢ１とＭＢ２に
よりカレントミラーで折り返されたバイアス電流Ｉbias
より大きく、正入力電圧が負入力電圧より低い時は、ト
ランジスタＭＡ２１から供給される電流の半分以上がト
ランジスタＭＡ２３に流れ、トランジスタＭＡ２２に流
れる電流はＩbiasより小さくなる。トランジスタＭＡ２
２に流れる電流は、ダイオード接続したトランジスタＭ
Ａ２４に入力され、トランジスタＭＡ２４のゲート電圧
は小さくなり、監視トランジスタＭＦ１〜ＭＦＮに流れ
る電流の和が小さくなり、Ｉbiasに近付くように動作す
る。また、監視トランジスタＭＦ１〜ＭＦＮに流れる電
流の和が、トランジスタＭＢ１とＭＢ２によりカレント
ミラーで折り返されたバイアス電流Ｉbiasより小さく、
正入力電圧が負入力電圧より高い時は、トランジスタＭ
Ａ２１から供給される電流の半分以下がトランジスタＭ
Ａ２３に流れ、トランジスタＭＡ２２に流れる電流はＩ
biasより大きくなる。トランジスタＭＡ２２に流れる電
流は、ダイオード接続したトランジスタＭＡ２４に入力
され、トランジスタＭＡ２４のゲート電圧は大きくな
り、監視トランジスタＭＦ１〜ＭＦＮに流れる電流の和
が大きくなり、Ｉbiasに近付くように動作する。
る増幅器Ａｌの正入力電圧は、トランジスタＭＡ２２の
ゲートに印加される負入力電圧、つまり、トランジスタ
ＭＢ１のドレイン電圧をダイオード接続したトランジス
タＭＢ３によりゲート・ソース間電圧分をレベルシフト
した電圧と比較される。監視トランジスタＭＦ１〜ＭＦ
Ｎに流れる電流の和が、トランジスタＭＢ１とＭＢ２に
よりカレントミラーで折り返されたバイアス電流Ｉbias
より大きく、正入力電圧が負入力電圧より低い時は、ト
ランジスタＭＡ２１から供給される電流の半分以上がト
ランジスタＭＡ２３に流れ、トランジスタＭＡ２２に流
れる電流はＩbiasより小さくなる。トランジスタＭＡ２
２に流れる電流は、ダイオード接続したトランジスタＭ
Ａ２４に入力され、トランジスタＭＡ２４のゲート電圧
は小さくなり、監視トランジスタＭＦ１〜ＭＦＮに流れ
る電流の和が小さくなり、Ｉbiasに近付くように動作す
る。また、監視トランジスタＭＦ１〜ＭＦＮに流れる電
流の和が、トランジスタＭＢ１とＭＢ２によりカレント
ミラーで折り返されたバイアス電流Ｉbiasより小さく、
正入力電圧が負入力電圧より高い時は、トランジスタＭ
Ａ２１から供給される電流の半分以下がトランジスタＭ
Ａ２３に流れ、トランジスタＭＡ２２に流れる電流はＩ
biasより大きくなる。トランジスタＭＡ２２に流れる電
流は、ダイオード接続したトランジスタＭＡ２４に入力
され、トランジスタＭＡ２４のゲート電圧は大きくな
り、監視トランジスタＭＦ１〜ＭＦＮに流れる電流の和
が大きくなり、Ｉbiasに近付くように動作する。
【００８９】
【発明の効果】以上説明したように、本発明の集積回路
装置では、複数の増幅回路などの電子回路のバイアス回
路を構成するカレントミラー回路において、出力側トラ
ンジスタを各電子回路に設けると共に、入力側トランジ
スタを複数の電子回路に分散して配置するか、あるいは
両側の電子回路に隣接して配置することにより、チップ
間での入力側トランジスタの閾値電圧のばらつきを小さ
くして、チップ間での消費電流や特性の差を小さくする
ことができる。
装置では、複数の増幅回路などの電子回路のバイアス回
路を構成するカレントミラー回路において、出力側トラ
ンジスタを各電子回路に設けると共に、入力側トランジ
スタを複数の電子回路に分散して配置するか、あるいは
両側の電子回路に隣接して配置することにより、チップ
間での入力側トランジスタの閾値電圧のばらつきを小さ
くして、チップ間での消費電流や特性の差を小さくする
ことができる。
【００９０】また、本発明によれば、このような集積回
路装置を駆動回路に用いて特に電源の設計が容易で、し
かもチップ間の特性差による画質劣化を低減させた液晶
ディスプレイ装置を提供することができる。
路装置を駆動回路に用いて特に電源の設計が容易で、し
かもチップ間の特性差による画質劣化を低減させた液晶
ディスプレイ装置を提供することができる。
【００９１】更に、複数の監視トランジスタが、各回路
内のバイアス電流を発生する出カトランジスタに隣接し
て配置されることにより、監視トランジスタと各回路内
のバイアス電流を発生するトランジスタのマッチングを
向上することができ、チップ間での消費電流や特性の差
を低減することができる。
内のバイアス電流を発生する出カトランジスタに隣接し
て配置されることにより、監視トランジスタと各回路内
のバイアス電流を発生するトランジスタのマッチングを
向上することができ、チップ間での消費電流や特性の差
を低減することができる。
【００９２】更に、本発明による集積回路装置を用いて
液晶ディスプレイ装置の駆動回路における増幅回路群を
構成すると、チップ間での消費電流や特性の差が小さい
ために、特性ばらつきによる画質劣化の少ない液晶ディ
スプレイ装置を実現することができる。
液晶ディスプレイ装置の駆動回路における増幅回路群を
構成すると、チップ間での消費電流や特性の差が小さい
ために、特性ばらつきによる画質劣化の少ない液晶ディ
スプレイ装置を実現することができる。
【図１】液晶ディスプレイ装置の構成を示す図
【図２】図１における液晶ディスプレイ駆動回路の構成
を示す図
を示す図
【図３】本発明の第１の実施形態に係る集積回路装置の
構成を示す図
構成を示す図
【図４】入力側トランジスタと出力側トランジスタとの
配列パターンを示す図
配列パターンを示す図
【図５】図３の集積回路装置のトランジスタ配列パター
ンを示す図
ンを示す図
【図６】本発明の第２の実施形態に係る集積回路装置の
構成を示す図
構成を示す図
【図７】本発明の第３の実施形態に係る集積回路装置の
構成を示す図
構成を示す図
【図８】同実施形態を説明するためのバイアス回路部分
の基本回路と最終回路を示す図
の基本回路と最終回路を示す図
【図９】図８の基本回路および最終回路にそれぞれ対応
する基本パターンおよび最終パターンを示す図
する基本パターンおよび最終パターンを示す図
【図１０】本発明の第４の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１１】本発明の第５の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１２】本発明が適用される増幅回路の構成例を示す
図
図
【図１３】本発明が適用される増幅回路の他の構成例を
示す図
示す図
【図１４】本発明の第６の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１５】本発明の第７の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１６】本発明の第８の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１７】本発明の第９の実施形態に係る集積回路装置
の構成を示す図
の構成を示す図
【図１８】本発明の第１０の実施形態に係る集積回路装
置の構成を示す図
置の構成を示す図
【図１９】本発明の第１１の実施形態に係る集積回路装
置の構成を示す図
置の構成を示す図
【図２０】本発明の第１２の実施形態に係る集積回路装
置の構成を示す図
置の構成を示す図
【図２１】本発明の第１３の実施形態に係る集積回路装
置の構成を示す図
置の構成を示す図
【図２２】本発明の第１4の実施形態に係る集積回路装
置の構成を示す図
置の構成を示す図
１０…液晶ディスプレイ １１…液晶セル １２…液晶ディスプレイ駆動回路 １３…走査線選択回路 １４…信号線 １５…走査線 ２１…シフトレジスタ ２２…記憶素子 ２３…記憶素子 ２４…Ｄ／Ａ変換器 ２５…増幅回路群 ２６…バイアス回路 ３１〜３Ｎ…増幅回路 ６１〜６Ｎ…増幅回路 ＭＲ１〜ＭＲＮ…入力側トランジスタ Ｍ１〜ＭＮ…出力側トランジスタ Ｉbias…バイアス電流設定用電流 Ｖｓｓ…電源ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０３Ｆ 3/343 Ａ 21/822 3/68 Ｚ Ｈ０３Ｆ 3/343 Ｈ０４Ｎ 5/66 １０２Ｂ 3/68 Ｈ０１Ｌ 27/04 Ｂ Ｈ０４Ｎ 5/66 １０２
Claims (14)
- 【請求項１】複数の電子回路を同一チップ内に集積化し
た集積回路装置において、 バイアス電流を設定するための入力電流を受けるダイオ
ード接続された複数の入力側トランジスタと、前記入力
電流に対応した出力電流を前記電子回路にバイアス電流
としてそれぞれ供給する複数の出力トランジスタからな
るカレントミラー回路を有し、 前記複数の入力側トランジスタは、前記複数の電子回路
内に分散して配置されることを特徴とする集積回路装
置。 - 【請求項２】前記複数の電子回路は、チップ内に列をな
して集積化されており、 前記入力側トランジスタは、前記複数の電子回路の列の
Ｌ個（Ｌは、１以上の正数）おきの電子回路内に分散し
て配置されることを特徴とする請求項１記載の集積回路
装置。 - 【請求項３】前記複数の電子回路は、チップ内に列をな
して集積化されており、 前記入力側トランジスタは、前記複数の電子回路内のダ
イオード接続されたトランジスタのうち、前記複数の電
子回路の列のＭ個（Ｍは、１以上の正数）おきにＰ個
（Ｐは、Ｐ≦Ｍの正数）のみを前記出力側トランジスタ
と共にカレントミラー回路を形成するように結線して使
用されることを特徴とする請求項１記載の集積回路装
置。 - 【請求項４】複数の電子回路を同一チップ内に列をなし
て集積化した集積回路装置において、 バイアス電流を設定するための入力電流を受けるダイオ
ード接続された少なくとも二つの入力側トランジスタ
と、前記入力電流に対応した出力電流を前記電子回路に
バイアス電流としてそれぞれ供給する複数の出力トラン
ジスタからなるカレントミラー回路を有し、 前記少なくとも二つの入力側トランジスタは、前記複数
の電子回路の列の両端に配置されることを特徴とする集
積回路装置。 - 【請求項５】複数の画素と各画素に画像信号を選択的に
与えるための信号線及び該信号線と交差する走査線が配
列形成された液晶ディスプレイと、 画像信号を増幅して前記信号線に供給する増幅回路群を
含んで構成され、前記信号線を駆動する駆動回路と、 前記走査線を選択する選択回路とを有する液晶ディスプ
レイ装置において、 前記増幅回路群は、所定の複数の増幅回路ずつ同一チッ
プ内に集積化されており、チップ毎に、バイアス電流を
設定するための入力電流を受けるダイオード接続された
複数の入力側トランジスタと、前記入力電流に対応した
出力電流を前記増幅回路にバイアス電流としてそれぞれ
供給する複数の出力トランジスタからなるカレントミラ
ー回路を有し、前記複数の入力側トランジスタは、前記
複数の増幅回路内に分散して配置されることを特徴とす
る液晶ディスプレイ装置。 - 【請求項６】複数の画素と各画素に画像信号を選択的に
与えるための信号線及び該信号線と交差する走査線が配
列形成された液晶ディスプレイと、 画像信号を増幅して前記信号線に供給する増幅回路群を
含んで構成され、前記信号線を駆動する駆動回路と、 前記走査線を選択する選択回路とを有する液晶ディスプ
レイ装置において、 前記増幅回路群は、所定の複数の増幅回路ずつ同一チッ
プ内に列をなして集積化されており、チップ毎に、バイ
アス電流を設定するための入力電流を受けるダイオード
接続された少なくとも二つの入力側トランジスタと、前
記入力電流に対応した出力電流を前記増幅回路にバイア
ス電流としてそれぞれ供給する複数の出力トランジスタ
からなるカレントミラー回路を有し、前記少なくとも二
つの入力側トランジスタは、前記複数の増幅回路の列の
両端に配置されることを特徴とする液晶ディスプレイ装
置。 - 【請求項７】複数の電子回路と、 バイアス電流を設定するための設定電圧を受けて出力電
流を前記電子回路にバイアス電流として供給する複数の
出カトランジスタと、 前記複数の電子回路内に分散して配置され、前記設定電
圧を受けて監視電流を出力する複数の監視トランジスタ
と、 前記監視電流と設定入力電流との差に応じた電圧を増幅
して前記設定電圧を出力する増幅器と、 により構成される集積回路装置。 - 【請求項８】前記増幅器は、ソースフォロア或は、エミ
ッタフォロアにて構成される請求項７記載の集積回路装
置。 - 【請求項９】前記増幅器は、前記複数の出カトランジス
タとともにカレントミラーを構成するダイオード接続さ
れたトランジスタを有する出力段を含む請求項７記載の
集積回路装置。 - 【請求項１０】前記複数の電子回路は、１チップ内にア
レイ状に集積化されており、ダイオード接続された前記
トランジスタは並列に接続された複数のトランジスタに
より構成され、前記複数の電子回路のＭ個（Ｍは、1以
上の正数）おきに前記電子回路内に分散して配置される
請求項９の集積回路装置。 - 【請求項１１】前記複数の電子回路は、１チップ内にア
レイ状に集積化されており、前記監視トランジスタは、
前記複数の電子回路のＬ個（Ｌは、１以上の正数）おき
に前記電子回路内に分散して配置される請求項７記載の
集積回路装置。 - 【請求項１２】前記複数の電子回路は１チップ内にアレ
イ状に集積化され、前記監視トランジスタは、前記複数
の電子回路のアレイの両端に配置され、前記設定電圧を
受けて監視電流を出力する少なくとも2つの監視トラン
ジスタを有する請求項７記載の集積回路装置。 - 【請求項１３】前記複数の電子回路は、１チップ内にア
レイ状に集積化されており、前記ダイオード接続された
トランジスタは並列接続された少なくとも2つのトラン
ジスタを有し、前記複数の電子回路のアレイの両端に配
置される請求項７記載の集積回路装置。 - 【請求項１４】複数の画素と、各画素に画像信号を選択
的に与えるための信号線とその信号線と交差する走査線
が配列形成された液晶ディスプレイと、 所定数の単位で複数のチップ内に集積化され、画像信号
を増幅して前記信号線に供給する増幅回路群と、 前記信号線を駆動する駆動回路と、 前記走査線を選択する選択回路とで構成される液晶ディ
スプレイ装置であって、 前記チップの各々は、バイアス電流を設定するための設
定電圧を受けて出力電流を前記増幅回路にバイアス電流
として供給する複数の出カトランジスタと、前記複数の
増幅回路内に分散して配置され、前記設定電圧を受けて
監視電流を出力する複数の監視トランジスタと前記監視
電流と設定入力電流の差に応じた電圧を増幅して前記設
定電圧を出力する増幅器とにより構成される、液晶ディ
スプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000046408A JP3406884B2 (ja) | 1999-02-25 | 2000-02-23 | 集積回路装置及びこれを用いた液晶ディスプレイ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4832799 | 1999-02-25 | ||
| JP11-48327 | 1999-02-25 | ||
| JP2000046408A JP3406884B2 (ja) | 1999-02-25 | 2000-02-23 | 集積回路装置及びこれを用いた液晶ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000310981A true JP2000310981A (ja) | 2000-11-07 |
| JP3406884B2 JP3406884B2 (ja) | 2003-05-19 |
Family
ID=26388576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046408A Expired - Fee Related JP3406884B2 (ja) | 1999-02-25 | 2000-02-23 | 集積回路装置及びこれを用いた液晶ディスプレイ装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3406884B2 (ja) |
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-
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- 2000-02-23 JP JP2000046408A patent/JP3406884B2/ja not_active Expired - Fee Related
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