JPWO2011010443A1 - 駆動装置 - Google Patents

Abstract

出力信号の入力再現性の良好でありながら、容量性負荷を低消費電力で効率良く駆動することのできる駆動装置を提供する。スイッチング駆動回路１０ｆは、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨ、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨの順で動作を繰り返す。駆動回路１０は、動作の基準となる入力信号ＶＩＮの１周期当たりの充電フェーズを、入力信号ＶＩＮの傾きが正の期間で基準電圧ＲＥＦＬ以上になったときから最大電圧になるまでのフェーズ、また負の期間で基準電圧ＲＥＦＨ以下になったときから最低電位になるまでのフェーズとすることができる。

Description

本発明は、駆動装置に関し、特に容量性負荷を駆動するために用いられる駆動装置に関する。

近年、携帯電話機や携帯型情報端末機、携帯音楽プレーヤなどのモバイル機器の小型化・低消費電力化が急速に進んでいる。
その一例として身近な携帯電話機を挙げれば、デザインが非常に薄型であったり、軽量であったりするものがユーザから好まれる。同時に、製品の機能性も高いものが増えつつあるが、低消費電力で長時間駆動することができるものが好まれる。
当然ながら、これらの機器に内蔵される部品についても薄型化・低消費電力化が要求されている。最近の携帯電話機であれば、スピーカ装置には比較的に薄型化・低消費電力化し易い圧電スピーカが多く用いられるようになってきている。

ところで、これらのようなモバイル機器は、通常バッテリを電源として駆動されるため、できる限り長時間駆動することが可能なことが望ましい。従って、圧電スピーカのような容量性負荷を駆動するための駆動装置には、電力効率の点で比較的優れていることからＤ級アンプが用いられることが多い。このＤ級アンプでは、例えばパルス幅変調（ＰＷＭ；Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）によって得られたパルス信号波のデューティ比に応じて、容量性負荷への充電時間が決まる。

例えば、特許文献１の国際公開第２００７／１３２８３９号パンフレットに記載されている駆動装置、駆動方法、ならびに情報機器は、差動出力信号をフィードバックさせるフィードバック制御によって、２つの差動出力信号との間に生じる振幅誤差を検出している。そして、ＰＷＭ回路が、検出された振幅誤差に基づいてパルス信号波のパルス幅（デューティ比）を変化させて、電力を供給するフェーズと電力を供給しないフェーズとの比率を変更する。これによって、駆動装置から振幅誤差を抑えた良質な出力信号を得られるのと同時に、駆動装置の無効電力が少なくなるようにしている。

国際公開第２００７／１３２８３９号パンフレット

ところが、一般的なＤ級アンプでは、まず入力信号の傾きが正の期間で、容量性負荷に対してその正極側から電荷が充電される。その後、入力信号の傾きが負の期間で、容量性負荷に対してその負極側から容量性負荷に電荷が充電される。つまり、容量性負荷を駆動するためには、入力信号の１周期のうち、すべての期間で充電する必要があった。
そこで、本発明は、上記の課題に鑑み、出力信号の入力再現性が良好でありながら、容量性負荷を低消費電力で効率良く駆動することのできる駆動装置を提供することを目的とする。

本発明に係る駆動装置は、上記の目的を達成するために、次のように構成される。
本発明に係る第１の駆動装置は、入力信号をパルス変調して、容量性負荷を駆動するための出力信号を出力する駆動装置において、前記容量性負荷に電荷を充電させる充電用スイッチング素子と、前記容量性負荷の両極間を短絡させて前記容量性負荷から電荷を放電させる短絡用スイッチング素子とを有し、前記充電用スイッチング素子及び前記短絡用スイッチング素子をスイッチング動作させて前記出力信号を出力するスイッチング駆動手段と、前記容量性負荷に電荷を充電するフェーズ及び前記容量性負荷に電荷を充電しないフェーズを交互に繰り返す充電フェーズと、前記容量性負荷から電荷を放電するフェーズ及び前記容量性負荷から電荷を放電しないフェーズを交互に繰り返す放電フェーズと、を繰り返すように、前記パルス変調された前記入力信号に基づいて前記スイッチング駆動手段を制御する駆動制御手段と、を備え、前記駆動制御手段は、前記入力信号の傾きが変化するときに前記充電フェーズから前記放電フェーズに、または前記放電フェーズから前記充電フェーズに切り替えるように制御することを特徴とする。

上記の第１の駆動装置によれば、駆動制御手段が、入力信号の傾きに応じて、充電フェーズと放電フェーズとを交互に切り替える。この放電フェーズにおいては、スイッチング駆動手段が容量性負荷の両極間を短絡させ、実質容量性負荷が直流電圧電源及び基準電圧から切り離されている状態にする。これにより、放電フェーズで容量性負荷から電荷を放電され、容量性負荷に電荷は充電されない。このような、放電フェーズを設けることによって、容量性負荷に電荷を充電する充電フェーズと常にならないので、容量性負荷を低消費電力で効率良く駆動することが可能となる。

本発明に係る第２の駆動装置は、前記駆動制御手段は、前記入力信号の傾きが正であって前記入力信号の動作基準電圧よりも低電圧である第１の基準電圧になったとき、または前記入力信号の傾きが負であって前記入力信号の動作基準電圧よりも高電圧である第２の基準電圧になったときに、前記放電フェーズから前記充電フェーズに切り替えるように制御することを特徴とする。

上記の第２の駆動装置によれば、駆動制御手段が、入力信号の傾きが正であって第１の基準電圧になったとき、また入力信号の傾きが負であって第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替える。このように、入力信号の傾きだけではなく入力信号の電圧レベルを参酌して、入力信号が動作基準電圧であるときには、放電フェーズから充電フェーズに切り替えないようにすることで、出力信号のゼロクロス歪みが低減され、入力信号の再現性が良好な出力信号を得ることが可能となる。

本発明に係る第３の駆動装置は、前記充電フェーズは、前記容量性負荷の正極方向から電荷を充電する第１の充電フェーズ及び前記容量性負荷の負極方向から電荷を充電する第２の充電フェーズを含み、前記放電フェーズは、前記容量性負荷の正極方向から電荷を放電する第１の放電フェーズ及び前記容量性負荷の負極方向から電荷を放電する第２の放電フェーズを含み、前記駆動制御手段は、前記入力信号の傾きが正の期間で前記第１の基準電圧になったときに、前記第１の充電フェーズに切り替えるように制御し、前記入力信号の傾きが正から負になったときに、前記第１の放電フェーズに切り替えるように制御し、前記入力信号の傾きが負の期間で第２の基準電圧になったときに、前記第２の充電フェーズに切り替えるように制御し、前記入力信号の傾きが負から正になったときに、前記第２の放電フェーズに切り替えるように制御することを特徴とする。

上記の第３の駆動装置によれば、駆動制御手段が、入力信号の傾きと入力信号の電圧レベルとに応じて、第１の充電フェーズ、第２の充電フェーズ、第１の放電フェーズ、第２の放電フェーズの各フェーズに切り替える。つまり、入力信号の１周期のうちで、充電フェーズ及び充電フェーズが２回ずつあるので、容量性負荷への電荷の充電、容量性負荷からの電荷の放電をきめ細かに行うことができ、容量性負荷を低消費電力で駆動することが可能となる。

本発明に係る第４の駆動装置は、前記充電用スイッチング素子は、前記容量性負荷の正極と前記電源電圧との間に接続される第１のスイッチング素子と、前記容量性負荷の正極と基準電圧との間に接続される第２のスイッチング素子と、前記容量性負荷の負極と前記電源電圧との間に接続される第３のスイッチング素子と、前記容量性負荷の負極と前記基準電圧との間に接続される第４のスイッチング素子と、を備え、前記短絡用スイッチング素子は、前記容量性負荷の両極間に接続される第５及び第６のスイッチング素子を備え、前記駆動制御手段は、前記第１の充電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第１及び第４のスイッチング素子をオン状態にし、前記第２の充電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第２及び第３のスイッチング素子をオン状態にし、前記第１及び第２の放電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第５及び第６のスイッチング素子をオン状態にし、前記容量性負荷に電荷を充電しないフェーズ及び前記容量性負荷から電荷を放電しないフェーズのとき、前記第１〜第６のスイッチング素子をオフ状態にすることを特徴とする。

上記の第４の駆動装置によれば、駆動制御手段が、第１〜第６のスイッチング素子のオン・オフ動作を制御することによって、上述した第１の充電フェーズ、第２の充電フェーズ、第１の放電フェーズ、第２の放電フェーズの各フェーズを行うことが可能となる。
本発明に係る第５の駆動装置は、前記出力信号にバイアス電圧を印加することを特徴とする。
上記の第５の駆動装置によれば、出力信号にバイアス電圧を印加させることによって、出力信号波形に歪みが発生するのを防止することができ、その結果、出力信号波形を安定化させることが可能となる。

本発明に係る第６の駆動装置は、前記バイアス電圧は前記電源電圧より低電圧であることを特徴とする。
上記の第６の駆動装置によれば、バイアス電圧は電源電圧よりも低い電圧ならば良く、上述したバイアス電圧を印加させることによる作用を得ることが可能となる。
本発明に係る第７の駆動装置は、前記バイアス電圧は、前記電源電圧の略１／２のバイアス電圧であることを特徴とする。
上記の第７の駆動装置によれば、バイアス電圧は電源電圧の略１／２の電圧で良く、上述したバイアス電圧を印加させることによる作用を得ることが可能となる。

本発明に係る第８の駆動装置は、少なくとも前記放電フェーズにおいて前記バイアス電圧を印加することを特徴とする。
上記の第８の駆動装置によれば、放電フェーズのときに出力信号にバイアス電圧を印加する。上述したように、放電フェーズにおいては、容量性負荷が短絡状態、実質容量性負荷が直流電圧電源及び基準電圧から切り離されている状態となる。このため、容量性負荷の端子電圧が基準電圧方向に変動し易くなり、これに伴って、出力信号波形にも歪みが発生し易くなる。そこで、放電フェーズのときに、出力信号にバイアス電圧を印加することで、出力信号波形の歪みの発生を防止して、出力信号波形を安定化することが可能となる。

本発明に係る第９の駆動装置は、前記容量性負荷の少なくとも一方の端子に前記バイアス電圧を印加するバイアス電圧出力手段を備えることを特徴とする。
上記の第９の駆動装置によれば、バイアス電圧出力手段によって、容量性負荷の少なくとも一方の端子にバイアス電圧を印加すれば、上記の駆動装置と同様の作用を得ることが可能となる。

本発明に係る第１０の駆動装置は、前記電源電圧は、直流電圧を昇圧して出力する直流の電源電圧であることを特徴とする。
上記の第１０の駆動装置によれば、小型機器の直流のバッテリを電源として容量性負荷を駆動する際にも、入力信号の再現性が良好な出力信号を得られると共に、容量性負荷を低消費電力で駆動することが可能となる。
本発明に係る第１１の駆動装置は、前記出力信号の高周波成分を除去するローパスフィルタ回路と、前記ローパスフィルタ回路から出力された前記出力信号を差動信号からシングルエンド信号に変換する差動シングルエンド信号変換回路と、前記差動シングルエンド信号変換手段で変換された前記シングルエンド信号の前記出力信号と前記入力信号との振幅誤差に基づいて前記出力信号の振幅を補正する信号補正回路と、を有する帰還手段と、前記信号補正回路からの信号に基づき、前記入力信号をパルス変調するパルス変調手段と、を備えることを特徴とする。

上記の第１１の駆動装置によれば、駆動制御手段及びスイッチング駆動手段以外の帰還手段とパルス変調手段の各要部は、一般的な駆動装置と同様のものを用いて構成することが可能となる。
本発明に係る第１２の駆動装置は、前記容量性負荷は圧電スピーカ装置であることを特徴とする。
上記の第１２の駆動装置によれば、小型機器等に搭載される圧電スピーカを駆動する際にも、入力信号の再現性が良好な出力信号を得られると共に、圧電スピーカを低消費電力で駆動することが可能となる。

本発明に係る第１の駆動方法は、入力信号をパルス変調して、容量性負荷を駆動する駆動方法であって、前記パルス変調された前記入力信号に基づいて、前記容量性負荷に電荷を充電するフェーズ及び前記容量性負荷に電荷を充電しないフェーズを交互に繰り返す充電フェーズと、前記容量性負荷から電荷を放電するフェーズ及び前記容量性負荷から電荷を放電しないフェーズを交互に繰り返す放電フェーズと、を繰り返し、さらに、前記入力信号の傾きが変化するときに前記充電フェーズから前記放電フェーズに、または前記放電フェーズから前記充電フェーズに切り替えることを特徴とする。

上記の第１の駆動方法によれば、上述した第１の駆動装置と同様の作用が得られる。
本発明に係る第２の駆動方法は、前記入力信号の傾きが正であって前記入力信号の動作基準電圧よりも低電圧である第１の基準電圧になったとき、または前記入力信号の傾きが負であって前記入力信号の動作基準電圧よりも高電圧である第２の基準電圧になったときに、前記放電フェーズから前記充電フェーズに切り替えることを特徴とする。
上記の第２の駆動方法によれば、上述した第２の駆動装置と同様の作用が得られる。

本発明に係る第３の駆動方法は、前記充電フェーズは、前記容量性負荷の正極方向から電荷を充電する第１の充電フェーズ及び前記容量性負荷の負極方向から電荷を充電する第２の充電フェーズを含み、前記放電フェーズは、前記容量性負荷の正極方向から電荷を放電する第１の放電フェーズ及び前記容量性負荷の負極方向から電荷を放電する第２の放電フェーズを含み、前記入力信号の傾きが正の期間で前記第１の基準電圧になったときに、前記第１の充電フェーズに切り替え、前記入力信号の傾きが正から負になったときに、前記第１の放電フェーズに切り替え、前記入力信号の傾きが負の期間で第２の基準電圧になったときに、前記第２の充電フェーズに切り替え、前記入力信号の傾きが負から正になったときに、前記第２の放電フェーズに切り替えることを特徴とする。
上記の第３の駆動方法によれば、上述した第３の駆動装置と同様の作用が得られる。

本発明に係る第４の駆動方法は、前記出力信号にバイアス電圧を印加することを特徴とする。
上記の第４の駆動方法によれば、上述した第５の駆動装置と同様の作用が得られる。
本発明に係る第５の駆動方法は、前記容量性負荷は圧電スピーカ装置であることを特徴とする。
上記の第５の駆動方法によれば、上述した第１２の駆動装置と同様の作用が得られる。

本発明における駆動装置によれば、スイッチング駆動手段が容量性負荷から電荷を放電する放電フェーズにおいては、容量性負荷が短絡状態、実質的には、容量性負荷が電源電圧及び基準電圧から切り離されている状態となる。
一方、１周期当たりの充電フェーズは、入力信号の傾きが正であって第１の基準電圧以上になったときから最大電圧になるまでの期間、及び入力信号の傾きが負であって第２の基準電圧以下になったときから最低電圧になるまでの期間に削減できる。これによって、１周期当たりの充電フェーズを約半分にできるため、容量性負荷を低消費電力で効率良く駆動することができる。

また、本発明における駆動装置は、入力信号が、入力信号の動作基準電圧でない第１の基準電圧または第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替えるため、ゼロクロス歪みを低減し、出力信号の入力再現性の良好でありながら、容量性負荷を低消費電力で効率良く駆動することができる。
同時に、本発明における駆動装置は、放電フェーズで容量性負荷が短絡状態、実質的には、容量性負荷が電源電圧及び基準電圧から切り離されている状態となっても、バイアス電圧出力手段が出力信号にバイアス電圧を印加することで、電源電圧及び基準電圧から切り離された状態となることによって生じる出力信号の波形の歪みを防止して、出力信号の波形を安定化することができる。

本発明に係る駆動装置の一例であるスイッチングアンプ１０の構成を示すブロック図である。 ＰＷＭ回路１０ｃの構成を示すブロック図である。 ゲート駆動制御回路１０ｄの構成を示すブロック図である。 スイッチング駆動回路１０ｆの構成を示すブロック図である。 バイアス電圧出力回路１０ｇの構成を示すブロック図である。 ＰＷＭ回路１０ｃの各信号レベルを示すタイムチャートである。 ゲート駆動制御回路１０ｄに入力される入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。 ゲート駆動制御回路１０ｄから出力されるスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮの各信号レベルを示すタイムチャートである。 スイッチング駆動回路１０ｆの各信号レベル及び容量性負荷Ｃ１の電荷量Ｃｓｐ＋、Ｃｓｐ−を示すタイムチャートである。 スイッチング駆動回路１０ｆのＶＣＰ充電フェーズにおける等価回路を示す回路図である。 スイッチング駆動回路１０ｆのＶＣＰ放電フェーズにおける等価回路を示す回路図である。 スイッチング駆動回路１０ｆのＶＣＮ充電フェーズにおける等価回路を示す回路図である。 ゲート駆動制御回路１０ｄに入力される図７に示した入力信号ＶＩＮと異なる入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。 容量性負荷接続端子ＶＣＰ、ＶＣＮの各信号出力レベルを示す波形図である。 バイアス電圧出力回路１０ｇが接続されたスイッチング駆動回路４０の回路構成を示す回路図である。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示す。
（スイッチングアンプ１０の構成）
まず、図１を参照して、本発明に係る駆動装置の一例として、容量性負荷Ｃ１として圧電スピーカ装置１１を駆動するスイッチングアンプ１０の構成を説明する。図１は、本発明に係る駆動装置の一例であるスイッチングアンプ１０の構成を示すブロック図である。

図１に示すスイッチングアンプ１０は、容量性負荷接続端子ＶＣＰ−ＶＣＮ間に容量性負荷Ｃ１として圧電スピーカ装置１１が接続され、圧電スピーカ装置１１を駆動するための入力信号ＶＩＮが入力される。スイッチングアンプ１０に接続される容量性負荷Ｃ１は、圧電スピーカ装置１１以外のものであっても良い。
スイッチングアンプ１０は、反転増幅回路１０ａ、信号補正回路１０ｂ、ＰＷＭ回路１０ｃ、ゲート駆動制御回路（ゲートドライバ）１０ｄ、スイッチング駆動回路１０ｆ、バイアス電圧出力回路１０ｇ、ローパスフィルタ回路１０ｈ及び差動／シングルエンド変換回路１０ｉを備えて構成される。

反転増幅回路１０ａは、誤差補正信号ＥＲＲの位相を反転させた入力反転信号ＩＮＶを出力する回路である。
信号補正回路１０ｂは、入力信号ＶＩＮの振幅と出力信号ＰＯＵＴ、ＮＯＵＴの振幅との誤差を検出すると共に、検出した振幅誤差に基づいて出力信号ＰＯＵＴ、ＮＯＵＴの振幅を補正するような誤差補正信号ＥＲＲを出力する回路であり、例えば積分器で構成されている。

ＰＷＭ回路１０ｃは、反転増幅回路１０ａから出力された入力反転信号ＩＮＶと、信号補正回路１０ｂから出力された誤差補正信号ＥＲＲとを入力して、入力された各信号を、その振幅レベルに応じてパルス変調し、デューティ比の異なるパルス信号ＰＵＬＳ＿Ｐ、ＰＵＬＳ＿Ｎを出力する回路である。尚、ここでは、パルス幅変調を行うＰＷＭ回路１０ｃを例にあげて説明する。ＰＷＭ回路１０ｃの代わりに、その他のパルス変調を行うパルス変調回路として、パルス密度変調を行うＰＤＭ回路、パルス周波数変調を行うＰＦＭ回路、パルス位相変調を行うＰＰＭ回路、等でも良い。

ゲート駆動制御回路１０ｄは、パルス信号ＰＵＬＳ＿Ｐ、ＰＵＬＳ＿Ｎ、入力信号ＶＩＮ及び基準電圧ＲＥＦＨ、ＲＥＦＬを入力して、スイッチング駆動回路１０ｆのスイッチング素子のオン・オフ動作を制御するためのスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮを出力する回路である。
スイッチング駆動回路１０ｆは、スイッチング動作を行うことによって、圧電スピーカ装置１１を駆動するための出力信号ＰＯＵＴ、ＮＯＵＴを出力する回路である。このスイッチング駆動回路１０ｆは、ハーフブリッジ回路１０ｆｐ、１０ｆｎ及びセンタブリッジ回路１０ｆｍから構成される。

ハーフブリッジ回路１０ｆｐは、スイッチング制御信号ＰＤＲＰ、ＮＤＲＮに基づいてスイッチング動作を行うことによって、圧電スピーカ装置１１に容量性負荷接続端子ＶＣＰ（正極）方向から電荷を充電するための回路である。
ハーフブリッジ回路１０ｆｎは、スイッチング制御信号ＮＤＲＰ、ＰＤＲＮに基づいてスイッチング動作を行うことによって、圧電スピーカ装置１１に容量性負荷接続端子ＶＣＮ（負極）方向から電荷を充電するための回路である。

センタブリッジ回路１０ｆｍは、スイッチング制御信号ＭＤＲＰ、ＭＤＲＮに基づいてスイッチング動作を行うことによって、圧電スピーカ装置１１に容量性負荷接続端子ＶＣＰ方向、または容量性負荷接続端子ＶＣＮ方向から電荷を放電するための回路である。
２つのバイアス電圧出力回路１０ｇは、特に出力信号ＰＯＵＴ、ＮＯＵＴのシングルエンド信号に生じる歪みを防止するために、バイアス電圧Ｖｂを生成し、出力信号ＰＯＵＴ、ＮＯＵＴに対してバイアス電圧Ｖｂを印加する回路である。
ローパスフィルタ回路１０ｈは、出力信号ＰＯＵＴ、ＮＯＵＴの高周波成分を除去し、信号の低周波成分を取り出すフィルタリング回路である。
差動／シングルエンド変換回路１０ｉは、ローパスフィルタ回路１０ｈによってフィルタリングされた出力信号ＰＯＵＴ、ＮＯＵＴを、差動信号からシングルエンド信号に変換して出力する回路である。

上記のスイッチングアンプ１０は、信号補正回路１０ｂ、ローパスフィルタ回路１０ｈ及び差動／シングルエンド変換回路１０ｉが、帰還（フィードバック）回路として機能する。これにより、スイッチングアンプ１０は、入力信号ＶＩＮを入力して圧電スピーカ装置１１を駆動するための出力信号ＰＯＵＴ、ＮＯＵＴを出力するのと同時に、出力信号ＰＯＵＴ、ＮＯＵＴを入力側に帰還させて入力信号ＶＩＮと出力信号ＰＯＵＴ、ＮＯＵＴとの振幅誤差を検出して、ＰＷＭ回路１０ｃの出力信号に生じた誤差を補正する。
上述の実施形態は入力信号ＶＩＮがシングルエンド信号である場合についての説明だが、入力信号ＶＩＮが全差動信号である場合にも、全差動信号に対応した回路、例えば、帰還（フィードバック）回路に差動／シングルエンド変換回路１０ｉがないような回路を構成することにより、上述の実施形態と同様の作用が得られる。

（ＰＷＭ回路１０ｃの構成）
続いて、図２を参照して、ＰＷＭ回路１０ｃの構成を説明する。図２は、ＰＷＭ回路１０ｃの構成を示すブロック図である。
図２に示すＰＷＭ回路１０ｃは、三角波発生回路ＴＲＩ、比較回路ＣＭＰ１、比較回路ＣＭＰ２、ＡＮＤ回路ＡＮＤ１及びＡＮＤ回路ＡＮＤ２を備えて構成される。
三角波発生回路ＴＲＩは、パルス信号ＰＵＬＳ＿Ｐ、ＰＵＬＳ＿Ｎを生成するために基準波となる三角波ＴＲＩ＿ＷＡＶＥを生成するための回路である。

比較回路ＣＭＰ１は、三角波発生回路ＴＲＩから出力された三角波ＴＲＩ＿ＷＡＶＥと、誤差補正信号ＥＲＲとの差分信号ＶＣＭＰ１を出力する演算回路である。この比較回路ＣＭＰ１は、三角波ＴＲＩ＿ＷＡＶＥのレベルが誤差補正信号ＥＲＲのレベル以上であるときに、差分信号ＶＣＭＰ１としてＨ（ＨＩＧＨ）レベルを出力する。また、比較回路ＣＭＰ１は、三角波ＴＲＩ＿ＷＡＶＥのレベルが誤差補正信号ＥＲＲのレベル未満であるときに、差分信号ＶＣＭＰ１としてＬ（ＬＯＷ）レベルを出力する。

比較回路ＣＭＰ２は、三角波発生回路ＴＲＩから出力された三角波ＴＲＩ＿ＷＡＶＥと、入力反転信号ＩＮＶとの差分信号ＶＣＭＰ２を出力するための演算回路である。この比較回路ＣＭＰ２は、三角波ＴＲＩ＿ＷＡＶＥのレベルが入力反転信号ＩＮＶのレベル以上であるときに、差分信号ＶＣＭＰ２としてＨレベルを出力する。比較回路ＣＭＰ２は、三角波ＴＲＩ＿ＷＡＶＥのレベルが入力反転信号ＩＮＶのレベル未満であるときに、差分信号ＶＣＭＰ２としてＬレベルを出力する。

ＡＮＤ回路ＡＮＤ１は、差分信号ＶＣＭＰ１の反転信号と、差分信号ＶＣＭＰ２との論理積（ＡＮＤ）演算を行い、パルス信号ＰＵＬＳ＿Ｐを出力するための演算回路である。ＡＮＤ回路ＡＮＤ１は、差分信号ＶＣＭＰ１がＬレベルであり、差分信号ＶＣＭＰ２がＨレベルであるとき、パルス信号ＰＵＬＳ＿ＰとしてＨレベルを出力する。差分信号ＶＣＭＰ１及び差分信号ＶＣＭＰ２がこれ以外の入力レベルであるときは、パルス信号ＰＵＬＳ＿ＰとしてＬレベルを出力する。

ＡＮＤ回路ＡＮＤ２は、差分信号ＶＣＭＰ２の反転信号と、差分信号ＶＣＭＰ１との論理積演算を行い、パルス信号ＰＵＬＳ＿Ｎを出力するための演算回路である。ＡＮＤ回路ＡＮＤ２は、差分信号ＶＣＭＰ１がＨレベルであり、差分信号ＶＣＭＰ２がＬレベルであるとき、パルス信号ＰＵＬＳ＿ＮとしてＨレベルを出力する。差分信号ＶＣＭＰ１及び差分信号ＶＣＭＰ２がこれ以外の入力レベルであるときは、パルス信号ＰＵＬＳ＿ＮとしてＬレベルを出力する。

（ゲート駆動制御回路１０ｄの構成）
続いて、図３を参照して、ゲート駆動制御回路１０ｄの構成を説明する。図３は、ゲート駆動制御回路１０ｄの構成を示すブロック図である。
図３に示すゲート駆動制御回路１０ｄは、比較回路ＣＭＰ３、ＣＭＰ４、ＮＯＴ回路ＮＯＴ１〜ＮＯＴ５、ＡＮＤ回路ＡＮＤ３〜ＡＮＤ６及びＯＲ回路ＯＲ１を備えて構成される。
比較回路ＣＭＰ３は、入力信号ＶＩＮと基準電圧ＲＥＦＨとの差分信号ＰＯＳを出力する演算回路である。比較回路ＣＭＰ３は、入力信号ＶＩＮが基準電圧ＲＥＦＨ以上である場合には、差分信号ＰＯＳとしてＨレベルを出力する。また、比較回路ＣＭＰ３は、入力信号ＶＩＮが基準電圧ＲＥＦＨ未満である場合には、差分信号ＰＯＳとしてＬレベルを出力する。

比較回路ＣＭＰ４は、基準電圧ＲＥＦＬと入力信号ＶＩＮとの差分信号ＮＥＧを出力する演算回路である。比較回路ＣＭＰ４は、入力信号ＶＩＮが基準電圧ＲＥＦＬ以下である場合には、差分信号ＮＥＧとしてＨレベルを出力する。また、比較回路ＣＭＰ４は、入力信号ＶＩＮが基準電圧ＲＥＦＬを超える場合には、差分信号ＮＥＧとしてＬレベルを出力する。

ＮＯＴ回路ＮＯＴ１は、差分信号ＰＯＳの論理否定（ＮＯＴ）演算をし、差分信号ＰＯＳの論理否定値を出力する演算回路である。ＮＯＴ回路ＮＯＴ１は、差分信号ＰＯＳがＨレベルである場合にはＬレベルを出力し、差分信号ＰＯＳがＬレベルである場合にはＨレベルを出力する。
ＮＯＴ回路ＮＯＴ２は、差分信号ＮＥＧの論理否定（ＮＯＴ）演算をし、差分信号ＮＥＧの論理否定値を出力する演算回路である。ＮＯＴ回路ＮＯＴ２は、差分信号ＮＥＧがＨレベルである場合にはＬレベルを出力し、差分信号ＮＥＧがＬレベルである場合にはＨレベルを出力する。

ＮＯＴ回路ＮＯＴ３は、駆動回路制御信号ＰＧの論理否定（ＮＯＴ）演算をし、演算結果をスイッチング制御信号ＰＤＲＰとして出力する演算回路である。
ＮＯＴ回路ＮＯＴ４は、駆動回路制御信号ＮＧの論理否定（ＮＯＴ）演算をし、演算結果をスイッチング制御信号ＮＤＲＰとして出力する演算回路である。
ＮＯＴ回路ＮＯＴ５は、駆動回路制御信号ＭＧの論理否定（ＮＯＴ）演算をし、演算結果をスイッチング制御信号ＭＤＲＰとして出力する演算回路である。

ＡＮＤ回路ＡＮＤ３は、差分信号ＮＥＧの反転信号とパルス信号ＰＵＬＳ＿Ｐとの論理積演算をし、演算結果である駆動回路制御信号ＰＧをスイッチング制御信号ＰＤＲＮとして出力する演算回路である。
ＡＮＤ回路ＡＮＤ４は、差分信号ＰＯＳの反転信号とパルス信号ＰＵＬＳ＿Ｎとの論理積演算をし、演算結果である駆動回路制御信号ＮＧをスイッチング制御信号ＮＤＲＮとして出力する演算回路である。

ＡＮＤ回路ＡＮＤ５は、差分信号ＮＥＧとパルス信号ＰＵＬＳ＿Ｐとの論理積演算をし、演算結果をＯＲ回路ＯＲ１に出力する演算回路である。
ＡＮＤ回路ＡＮＤ６は、差分信号ＰＯＳとパルス信号ＰＵＬＳ＿Ｎとの論理積演算をし、演算結果をＯＲ回路ＯＲ１に出力する演算回路である。
ＯＲ回路ＯＲ１は、ＡＮＤ回路ＡＮＤ５から出力された論理値と、ＡＮＤ回路ＡＮＤ６から出力された論理値とを入力し、その２つの論理値の論理和（ＯＲ）演算をし、演算結果である駆動回路制御信号ＭＧをスイッチング制御信号ＭＤＲＮとして出力する演算回路である。

（スイッチング駆動回路１０ｆの構成）
続いて、図４を参照して、スイッチング駆動回路１０ｆの構成を説明する。図４は、スイッチング駆動回路１０ｆの構成を示すブロック図である。
図４に示すスイッチング駆動回路１０ｆは、ハーフブリッジ回路１０ｆｐ、１０ｆｎ及びセンタブリッジ回路１０ｆｍを備えて構成される。スイッチング駆動回路１０ｆの容量性負荷接続端子ＶＣＰ−ＶＣＮ間に接続される容量性負荷Ｃ１は、上述した圧電スピーカ装置１１である。

ハーフブリッジ回路１０ｆｐは、容量性負荷Ｃ１に電荷を充電または容量性負荷Ｃ１から電荷を放電するための充放電用スイッチング素子として機能するスイッチＳＷＰＰ、ＳＷＮＮを備えて構成される。スイッチＳＷＰＰは、昇圧回路等によって昇圧された電源電圧ＶＤＤと、容量性負荷接続端子ＶＣＰとの間に接続される。スイッチＳＷＮＮは、容量性負荷接続端子ＶＣＰと、基準電圧ＶＳＳとの間に接続される。なお、本実施形態では、基準電圧ＶＳＳをグランドとして説明する。

ハーフブリッジ回路１０ｆｎは、充放電用スイッチング素子として機能するスイッチＳＷＮＰ、ＳＷＰＮを備えて構成される。スイッチＳＷＮＰは、電源電圧ＶＤＤと、容量性負荷接続端子ＶＣＮとの間に接続される。スイッチＳＷＰＮは、容量性負荷接続端子ＶＣＮと、基準電圧ＶＳＳとの間に接続される。
センタブリッジ回路１０ｆｍは、容量性負荷Ｃ１の両端子間、つまり容量性負荷接続端子ＶＣＰ−ＶＣＮ間を短絡させて、容量性負荷Ｃ１に充電された電荷を放電するための短絡用スイッチング素子として機能するスイッチＳＷＭＰ、ＳＷＭＮを備えて構成される。スイッチＳＷＭＰ、ＳＷＭＮは、容量性負荷接続端子ＶＣＰ−ＶＣＮ間にそれぞれ接続される。

上記のブリッジ回路を構成するスイッチＳＷＰＰ、ＳＷＮＰ、ＳＷＭＰは、ｐＭＯＳトランジスタ等によって構成されるスイッチング素子である。また、スイッチＳＷＰＮ、ＳＷＮＮ、ＳＷＭＮは、例えばｎＭＯＳトランジスタによって構成されるスイッチング素子である。各スイッチＳＷＰＰ、ＳＷＮＮ、ＳＷＮＰ、ＳＷＰＮ、ＳＷＭＰ、ＳＷＭＮは、スイッチング制御信号ＰＤＲＰ、 ＮＤＲＮ、ＮＤＲＰ、 ＰＤＲＮ、ＭＤＲＰ、ＭＤＲＮによってそれぞれオン・オフ動作することで、回路を接続・切断するスイッチとして機能する。

容量性負荷Ｃ１は、その正極端子が容量性負荷接続端子ＶＣＰに接続され、負極端子が容量性負荷接続端子ＶＣＮに接続される。容量性負荷Ｃ１は、各スイッチＳＷＰＰ、ＳＷＰＮ、ＳＷＮＰ、ＳＷＮＮ、ＳＷＭＰ、ＳＷＭＮのオン・オフ動作によって、電源電圧ＶＤＤに対応する電荷を充放電する。
また、容量性負荷Ｃ１の両端子間を短絡させるためには、スイッチＳＷＭＰ、ＳＷＭＮの２つのスイッチング素子を備えた構成以外にも、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタ等によって構成されるスイッチング素子を１つだけ備えた構成であっても良い。

なお、容量性負荷接続端子ＶＣＰと容量性負荷Ｃ１の正極端子との間と、容量性負荷接続端子ＶＣＮと容量性負荷Ｃ１の負極性端子との間とに抵抗を挿入して、その抵抗が容量性負荷Ｃ１に流れる電流を制限することによって、過電流によるストレス、発熱等による破壊から回路を保護することができる。また、上記の抵抗は、いずれか一方の間に挿入するだけでも、同様に回路を保護することができる。

（バイアス電圧出力回路１０ｇの構成）
続いて、図５を参照して、バイアス電圧出力回路１０ｇの構成を説明する。図５は、バイアス電圧出力回路１０ｇの構成を示すブロック図である。
図５に示すバイアス電圧出力回路１０ｇは、抵抗Ｒａ、Ｒｂを備えて構成される。
抵抗Ｒａ、Ｒｂは、昇圧回路等によって昇圧された電源電圧ＶＤＤに対して例えば実質的に１／２ＶＤＤのバイアス電圧Ｖｂに電圧降下させるための素子である。
バイアス電圧出力回路１０ｇは、電源電圧ＶＤＤを抵抗Ｒａ、Ｒｂによって実質的に１／２の電圧に降下し、その電圧を出力信号ＰＯＵＴ又は、ＮＯＵＴに対して印加するバイアス電圧Ｖｂとして出力する。なお、抵抗Ｒａ、Ｒｂの抵抗値を変えることで、バイアス電圧Ｖｂを変えることができる。

（ＰＷＭ回路１０ｃの動作方法）
続いて、図６を参照して、ＰＷＭ回路１０ｃの動作方法を説明する。図６は、ＰＷＭ回路１０ｃの各信号レベルを示すタイムチャートである。 図６に示すタイムチャートの横軸は、時間を示している。また、タイムチャートの縦軸は、三角波ＴＲＩ＿ＷＡＶＥ、入力反転信号ＩＮＶ、誤差補正信号ＥＲＲ、差分信号ＶＣＭＰ１、ＶＣＭＰ２、及びパルス信号ＰＵＬＳ＿Ｐ、ＰＵＬＳ＿Ｎの各信号レベルをそれぞれ示している。

ＰＷＭ回路１０ｃにおいては、三角波発生回路ＴＲＩから図示するような三角波ＴＲＩ＿ＷＡＶＥが一定周期で生成される。また、ＰＷＭ回路１０ｃには、振幅が同じで互いに極性が反転した入力反転信号ＩＮＶ及び誤差補正信号ＥＲＲが入力される。
上述したように、比較回路ＣＭＰ１は、三角波ＴＲＩ＿ＷＡＶＥのレベルが誤差補正信号ＥＲＲのレベル以上であるときのみ、差分信号ＶＣＭＰ１としてＨレベルを出力する。また、比較回路ＣＭＰ２は、三角波ＴＲＩ＿ＷＡＶＥのレベルが入力反転信号ＩＮＶのレベル以上であるときに、差分信号ＶＣＭＰ２としてＨレベルを出力する。

さらに、ＡＮＤ回路ＡＮＤ１は、差分信号ＶＣＭＰ１がＬレベルであり、差分信号ＶＣＭＰ２がＨレベルであるとき、パルス信号ＰＵＬＳ＿ＰとしてＨレベルを出力する。また、ＡＮＤ回路ＡＮＤ２は、差分信号ＶＣＭＰ１がＨレベルであり、差分信号ＶＣＭＰ２がＬレベルであるとき、パルス信号ＰＵＬＳ＿ＮとしてＨレベルを出力する。
このため、入力反転信号ＩＮＶよりも誤差補正信号ＥＲＲの方のレベルが高いフェーズＰＨ＿Ａにおいては、パルス信号ＰＵＬＳ＿ＰのレベルがＨレベル及びＬレベルに交互に繰り返され、ＰＷＭ回路１０ｃから断続的にパルス信号ＰＵＬＳ＿Ｐが出力される。

一方で、誤差補正信号ＥＲＲよりも入力反転信号ＩＮＶの方のレベルが高いフェーズＰＨ＿Ｂにおいては、パルス信号ＰＵＬＳ＿ＮのレベルがＨレベル及びＬレベルに交互に繰り返され、ＰＷＭ回路１０ｃから断続的にパルス信号ＰＵＬＳ＿Ｎが出力される。
フェーズＰＨ＿Ｂの以降も、ＰＷＭ回路１０ｃは、フェーズＰＨ＿ＡとフェーズＰＨ＿Ｂとを交互に繰り返し、断続的なパルス信号ＰＵＬＳ＿Ｐ、ＰＵＬＳ＿Ｎを交互に出力する。

（ゲート駆動制御回路１０ｄの動作方法）
続いて、図７及び図８を参照して、ゲート駆動制御回路１０ｄの動作方法を説明する。
図７は、ゲート駆動制御回路１０ｄに入力される入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。図８は、ゲート駆動制御回路１０ｄから出力されるスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮの各信号レベルを示すタイムチャートである。
図７及び図８に示す各タイムチャートの横軸は時間を示しており、縦軸は各信号レベルを示している。

図７に示すタイムチャートのように、ゲート駆動制御回路１０ｄには、入力信号ＶＩＮと共に、２つの基準電圧ＲＥＦＨ、ＲＥＦＬが入力される。この基準電圧ＲＥＦＨは、入力信号ＶＩＮの動作基準電圧値である動作基準電圧ＶＣＯＭよりも高い電圧であり、また基準電圧ＲＥＦＬは動作基準電圧ＶＣＯＭよりも低い電圧である。
入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが基準電圧ＲＥＦＬである時点から、入力信号ＶＩＮのレベルが正方向に最も大きくなる最大電圧Ｖｍａｘになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を充電するＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨである。

また、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが最大電圧Ｖｍａｘである時点から、入力信号ＶＩＮが基準電圧ＲＥＦＨになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を放電するＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨである。
また、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが基準電圧ＲＥＦＨになる時点から、入力信号ＶＩＮのレベルが負方向に最も大きくなる最小電圧−Ｖｍａｘになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を充電するＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨである。なお、最小電圧−Ｖｍａｘとは、Ｖｃｏｍ基準で極性が−であって振幅がＶｍａｘである電圧のことである。

また、入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが最小電圧−Ｖｍａｘである時点から、入力信号ＶＩＮが基準電圧ＲＥＦＬになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電するＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨである。
上記の各フェーズの動作では、入力信号ＶＩＮが動作基準電圧ＶＣＯＭであるときにフェーズを切り替えないので、出力信号のゼロクロス歪みを少なくすることができる。

入力信号ＶＩＮの傾きが正の期間であるときには、基準電圧ＲＥＦＬになったときにＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨからＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨに切り替える。また、入力信号ＶＩＮの傾きが負の期間であるときには、基準電圧ＲＥＦＨになったときにＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨからＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨに切り替わる。このように、充電フェーズに切り替わるタイミングを、基準電圧ＲＥＦＨ、ＲＥＦＬとすることで、出力信号に生じるゼロクロス歪みを抑えることができる。

図８に示すタイムチャートのように、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨにおいて、ゲート駆動制御回路１０ｄがパルス信号ＰＵＬＳ＿ＰをＨレベルで入力しているフェーズがある。このフェーズでは、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を充電する。このため、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＰＤＲＰをＬレベルで、スイッチング制御信号ＰＤＲＮをＨレベルでそれぞれ出力する。但し、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨにおいて、ゲート駆動制御回路１０ｄがパルス信号ＰＵＬＳ＿ＰをＬレベルで入力しているフェーズでは、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＰＤＲＰをＨレベルで、スイッチング制御信号ＰＤＲＮをＬレベルでそれぞれ出力する。よって、このフェーズは、容量性負荷Ｃ１に電荷を充電していないフローティングフェーズＨｉｚとなる。すなわち、フローティングフェーズＨｉｚのフェーズは、電荷が移動することがないデットタイムとなる。

また、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨに続くＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨにおいて、ゲート駆動制御回路１０ｄがパルス信号ＰＵＬＳ＿ＮをＨレベルで入力しているフェーズがある。このフェーズでは、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を放電する。このため、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＭＤＲＰをＬレベルで、スイッチング制御信号ＭＤＲＮをＨレベルでそれぞれ出力する。但し、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨにおいて、ゲート駆動制御回路１０ｄが、パルス信号ＰＵＬＳ＿ＮをＬレベルで入力しているフェーズでは、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＭＤＲＰをＨレベルで、スイッチング制御信号ＭＤＲＮをＬレベルでそれぞれ出力する。よって、このフェーズは、容量性負荷Ｃ１に電荷を充電していないフローティングフェーズＨｉｚとなる。

また、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨに続くＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨにおいて、ゲート駆動制御回路１０ｄがパルス信号ＰＵＬＳ＿ＮをＨレベルで入力しているフェーズがある。このフェーズは、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を充電する。このため、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＮＤＲＰをＬレベルで、スイッチング制御信号ＮＤＲＮをＨレベルでそれぞれ出力する。但し、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨにおいて、ゲート駆動制御回路１０ｄは、パルス信号ＰＵＬＳ＿ＮをＬレベルで入力しているフェーズでは、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＮＤＲＰをＨレベルで、スイッチング制御信号ＮＤＲＮをＬレベルでそれぞれ出力する。よって、このフェーズは、容量性負荷Ｃ１に電荷を充電していないフローティングフェーズＨｉｚとなる。

また、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨに続くＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいて、パルス信号ＰＵＬＳ＿ＰをＨレベルで入力しているフェーズがある。このフェーズでは、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電するため、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＭＤＲＰをＬレベルで、スイッチング制御信号ＭＤＲＮをＨレベルでそれぞれ出力する。但し、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいて、ゲート駆動制御回路１０ｄが、パルス信号ＰＵＬＳ＿ＰをＬレベルで入力しているフェーズでは、ゲート駆動制御回路１０ｄは、スイッチング制御信号ＭＤＲＰをＨレベルで、スイッチング制御信号ＭＤＲＮをＬレベルでそれぞれ出力する。よって、このフェーズは、容量性負荷Ｃ１に電荷を充電していないフローティングフェーズＨｉｚとなる。

（スイッチング駆動回路１０ｆの動作方法）
続いて、図９〜図１２を参照して、スイッチング駆動回路１０ｆの動作方法を説明する。図９は、スイッチング駆動回路１０ｆの各信号レベル及び容量性負荷Ｃ１の正極端子側、負極端子側の電荷量Ｑｓｐ＋、Ｑｓｐ−を示すタイムチャートである。図１０は、スイッチング駆動回路１０ｆのＶＣＰ充電フェーズにおける等価回路を示す回路図である。図１１は、スイッチング駆動回路１０ｆのＶＣＰ放電フェーズにおける等価回路を示す回路図である。図１２は、スイッチング駆動回路１０ｆのＶＣＮ充電フェーズにおける等価回路を示す回路図である。

図９に示すタイムチャートの横軸は時間を示している。また、縦軸はスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮの各信号レベル及び容量性負荷Ｃ１の電荷量Ｑｓｐ＋、Ｑｓｐ−を示している。
図９に示すようにＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨにおいて、スイッチング駆動回路１０ｆは、スイッチング制御信号ＰＤＲＰがＬレベルで、スイッチング制御信号ＰＤＲＮがＨレベルでそれぞれ入力される。このとき、図４に示したスイッチング駆動回路１０ｆは、スイッチＳＷＰＰ、ＳＷＰＮがそれぞれオフ状態からオン状態に切り替わると共に、スイッチＳＷＰＰ、ＳＷＰＮがオン状態になったことによってオン抵抗Ｒｐｐ、Ｒｐｎが生じ、図１０に示す等価回路３０ａのようになる。従って、図中に示す矢印Ａの方向で、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を充電する。

上述したように、容量性負荷Ｃ１に電荷を充電するＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨには、容量性負荷Ｃ１に電荷を充電していないフローティングフェーズＨｉｚがあるため、容量性負荷Ｃ１の電荷量Ｑｓｐ＋、Ｑｓｐ−は、図示するように緩やかな曲線を多段階につなげた特性で増加していく。
続いて、図９に示すようにＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨにおいて、スイッチング駆動回路１０ｆは、スイッチング制御信号ＭＤＲＰがＬレベルで、スイッチング制御信号ＭＤＲＮがＨレベルでそれぞれ入力される。このとき、図４に示したスイッチング駆動回路１０ｆは、スイッチＳＷＭＰ、ＳＷＭＮがそれぞれオフ状態からオン状態に切り替わると共に、スイッチＳＷＭＰ、ＳＷＭＮがオン状態になったことによってオン抵抗Ｒｍｐ、Ｒｍｎが生じ、図１１に示す等価回路３０ｂのように短絡（ショート）する。これにより、直前のフェーズで容量性負荷Ｃ１に充電された電荷が、容量性負荷接続端子ＶＣＰ側から図中に示す矢印Ｂ１、Ｂ２の方向で放電される。

上述したように、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨにおいても、容量性負荷Ｃ１に電荷を放電していないフローティングフェーズＨｉｚがあるため、容量性負荷Ｃ１の電荷量Ｑｓｐ＋、Ｑｓｐ−は、図示するように緩やかな曲線を多段階につなげた特性で減少していく。
続いて、図９に示すようにＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨにおいて、スイッチング駆動回路１０ｆは、スイッチング制御信号ＮＤＲＰがＬレベルで、スイッチング制御信号ＮＤＲＮがＨレベルでそれぞれ入力される。このとき、図４に示したスイッチング駆動回路１０ｆは、スイッチＳＷＮＰ、ＳＷＮＮがそれぞれオフ状態からオン状態に切り替わると共に、スイッチＳＷＮＰ、ＳＷＮＮがオン状態になったことによってオン抵抗Ｒｎｐ、Ｒｎｎが生じ、図１２に示す等価回路３０ｃのように短絡する。従って、図中に示す矢印Ｃの方向で、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を充電していく。

上述したように、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨにおいても、容量性負荷Ｃ１の電荷量Ｃｓｐ＋、Ｃｓｐ−は、図示するようにＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨとは逆の極性で増加していく。
続いて、図９に示すようにＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいて、スイッチング駆動回路１０ｆには、スイッチング制御信号ＭＤＲＰがＬレベルで、スイッチング制御信号ＭＤＲＮがＨレベルでそれぞれ入力される。このとき、図４に示したスイッチング駆動回路１０ｆは、スイッチＳＷＭＰ、ＳＷＭＮだけがそれぞれオフ状態からオン状態に切り替わると共に、オン抵抗Ｒｍｐ、Ｒｍｎが生じ、図１１に示した等価回路３０ｂと同じようになる。但し、図中に示す矢印Ｂ１、Ｂ２の逆方向で、容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電する。

上述したように、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいても、容量性負荷Ｃ１の電荷量Ｃｓｐ＋、Ｃｓｐ−は、図示するようにＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨとは逆の極性で減少していく。
このように、駆動回路１０の動作方法は、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨ、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨの順で動作を繰り返すものである。

この方法によって、その動作の基準となる入力信号ＶＩＮの１周期当たりの充電フェーズは、入力信号ＶＩＮの傾きが正となる期間で基準電圧ＲＥＦＬ以上になったときから最大電圧になるまでのフェーズ、また入力信号ＶＩＮの傾きが負となる期間で基準電圧ＲＥＦＨ以下になったときから最低電位になるまでのフェーズとすることができる。
このため、従来技術で説明した駆動回路のように、入力信号の１周期のうち、全ての期間で充電する必要がなく、半分の期間で済む。また、入力信号が、第１の基準電圧または第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替えるため、ゼロクロス歪みを低減することができる。

続いて、図１３を参照して、前述した入力信号ＶＩＮとは異なる波形の場合の、ゲート駆動制御回路１０ｄの動作方法を説明する。
図１３は、ゲート駆動制御回路１０ｄに入力される図７に示した入力信号ＶＩＮと異なる入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。図１３に示す各タイムチャートの横軸は時間を示しており、縦軸は各信号レベルを示している。

図１３に示す入力信号ＶＩＮは、その電圧レベルが基準電圧ＲＥＦＬから最大電圧Ｖｍａｘになり、最大電圧Ｖｍａｘから基準電圧ＲＥＦＨになるまでの間、入力信号ＶＩＮの傾きが図７に示した入力信号ＶＩＮよりも２回多く変化している。また、電圧レベルが基準電圧ＲＥＦＨから最小電圧−Ｖｍａｘになり、最小電圧−Ｖｍａｘから基準電圧ＲＥＦＬになるまでの間も、入力信号ＶＩＮの傾きが図７に示した入力信号ＶＩＮよりも２回多く変化している。

図１３に示すタイムチャートのように、ゲート駆動制御回路１０ｄには、入力信号ＶＩＮと共に、２つの基準電圧ＲＥＦＨ、ＲＥＦＬが入力される。この基準電圧ＲＥＦＨは、入力信号ＶＩＮの動作基準電圧値である動作基準電圧ＶＣＯＭよりも高い電圧であり、また基準電圧ＲＥＦＬは動作基準電圧ＶＣＯＭよりも低い電圧である。
入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが基準電圧ＲＥＦＬである時点から、入力信号ＶＩＮのレベルが正方向に最も大きくなる最大電圧Ｖｍａｘになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を充電するＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨである。

次に、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが最大電圧Ｖｍａｘである時点から、入力信号ＶＩＮが電圧Ｖ１になるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を放電するＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨである。
電圧Ｖ１は基準電圧ＶＲＥＦＨよりも高い電圧であり、入力信号ＶＩＮが電圧Ｖ１になった時点で、入力信号ＶＩＮの傾きが負から正になり、入力信号ＶＩＮの極性が変わっている。

また、入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが電圧Ｖ１である時点から電圧Ｖ２になるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を充電するＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨである。電圧Ｖ２は基準電圧ＶＲＥＦＨよりも高い電圧であり、入力信号ＶＩＮが電圧Ｖ２になった時点で、入力信号ＶＩＮの傾きが正から負になり、入力信号ＶＩＮの極性が変わっている。

なお、電圧Ｖ１、Ｖ２とは、いずれも動作基準電圧Ｖｃｏｍを基準として極性が＋であって、電圧Ｖ１時点の振幅よりも電圧Ｖ２時点の振幅の方が大きい電圧のことである。
また、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが電圧Ｖ２である時点から、入力信号ＶＩＮが基準電圧ＲＥＦＨになるまでのフェーズも、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＰ側から電荷を放電するＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨである。

また、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが基準電圧ＲＥＦＨになる時点から、入力信号ＶＩＮのレベルが負方向に最も大きくなる最小電圧−Ｖｍａｘになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を充電するＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨである。なお、最小電圧−Ｖｍａｘとは、動作基準電圧Ｖｃｏｍを基準として極性が−であって、振幅が最大電圧Ｖｍａｘ時点の振幅と同じである電圧のことである。

次に、入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが最小電圧−Ｖｍａｘである時点から、入力信号ＶＩＮが電圧―Ｖ３になるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電するＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨである。電圧―Ｖ３は基準電圧ＶＲＥＦＬよりも低い電圧であり、入力信号ＶＩＮが電圧―Ｖ３になった時点で、入力信号ＶＩＮの傾きが正から負になり、入力信号ＶＩＮの極性が変わっている。

また、入力信号ＶＩＮの傾きが負の期間であって、入力信号ＶＩＮが電圧―Ｖ３になる時点から、電圧−Ｖ４になるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を充電するＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨである。電圧―Ｖ４は基準電圧ＶＲＥＦＬよりも低い電圧であり、入力信号ＶＩＮが電圧―Ｖ４になった時点で、入力信号ＶＩＮの傾きが負から正になり、入力信号ＶＩＮの極性が変わっている。

なお、電圧−Ｖ３、−Ｖ４とは、いずれも動作基準電圧Ｖｃｏｍを基準として極性が−であって、電圧Ｖ３時点の振幅よりも電圧Ｖ４時点の振幅の方が大きい電圧のことである。
また、入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが電圧−Ｖ４である時点から、入力信号ＶＩＮが基準電圧ＲＥＦＬになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電するＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨである。

上記の各フェーズの動作では、入力信号ＶＩＮが動作基準電圧ＶＣＯＭであるときにフェーズを切り替えないので、出力信号のゼロクロス歪みを少なくすることができる。
入力信号ＶＩＮの傾きが正の期間であるときには、基準電圧ＲＥＦＬになったときにＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨからＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨに切り替える。また、入力信号ＶＩＮの傾きが負の期間であるときには、基準電圧ＲＥＦＨになったときにＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨからＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨに切り替える。このように、充電フェーズに切り替わるタイミングを、基準電圧ＲＥＦＨ、ＲＥＦＬとすることで、出力信号に生じるゼロクロス歪みを抑えることができる。

尚、入力信号ＶＩＮが図１３に示した波形の場合であっても、ゲート駆動制御回路１０ｄから出力されるスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮの各信号レベルは、図８に示す各フェーズの動作と同等であるため、説明を省略する。同様に、スイッチング駆動回路１０ｆの各信号レベル及び容量性負荷Ｃ１の電荷量Ｃｓｐ＋、Ｃｓｐ−も、図９に示す該当する各フェーズの動作と同等であるため、説明を省略する。

（バイアス電圧出力回路の動作方法）
続いて、図１４を参照して、バイアス電圧出力回路の動作方法について説明する。図１４は、容量性負荷接続端子ＶＣＰ、ＶＣＮの各信号出力レベルを示す波形図である。
図１４に示すタイムチャートのように、出力信号ＰＯＵＴ、ＮＯＵＴの波形は、充電フェーズ、放電フェーズの各動作を繰り返しながら、入力信号ＶＩＮに依存して形成される。

しかしながら、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨでは、電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態となる２つのフェーズ、すなわち、両端子が短絡となって容量性負荷Ｃ１から電荷を放電するフェーズと両端子がオープンとなって容量性負荷Ｃ１から電荷を放電しないフローティングフェーズＨｉｚとが繰り返されながら、放電が行われている。このため、電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態では、容量性負荷Ｃ１の電荷が保存されたまま、ＶＣＰ、ＶＣＮの電圧が基準電圧ＶＳＳ方向に移動することがあり、出力信号ＰＯＵＴ、ＮＯＵＴが図中に点線で示すような理論上の波形と異なる場合がある。

放電フェーズが始まり、出力信号ＰＯＵＴまたは、ＮＯＵＴが、理論値よりも負極方向に減少して、各スイッチとして用いているＭＯＳトランジスタのボディーダイオードがオンする電位にまで到達することで、出力信号ＰＯＵＴ、ＮＯＵＴの波形は大きく歪むことがある。ＭＯＳトランジスタのボディーダイオードは放電フェーズが終了して充電フェーズが開始するまでオンしている。

上述したように、本実施形態に係るスイッチングアンプ１０は、スイッチング駆動装置１０ｆから振幅誤差を抑えた良質な出力信号を得られるのと同時に、スイッチングアンプ１０の無効電力が少なくなるように構成されている。このため、出力信号ＰＯＵＴ、ＮＯＵＴの差動出力信号を入力側に帰還させて入力信号ＶＩＮと出力信号ＰＯＵＴ、ＮＯＵＴとの振幅誤差を検出して、ＰＷＭ回路１０ｃのデューティ比を補正するようフィードバック制御を行っている。

ところが、差動出力信号の出力波形の歪みは比較的小さい場合であっても、シングルエンド信号の出力波形に不要な高調波が生じて、不要輻射となるＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズが生じる場合がある。
しかしながら本実施形態に係るスイッチングアンプ１０は、出力信号ＰＯＵＴ、ＮＯＵＴのフィードバック回路にバイアス電圧出力回路１０ｇが接続される。そして、バイアス電圧出力回路１０ｇは、出力信号ＰＯＵＴ、ＮＯＵＴに、スイッチング駆動回路１０ｆの駆動力に比べて小さいバイアス電圧Ｖｂ、例えば電圧ＶＤＤ／２を印加している。バイアス電圧Ｖｂは電源電圧ＶＤＤよりも低い電圧ならば良い。

つまり、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ及びＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいて電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態となったときにも、バイアス電圧出力回路１０ｇからバイアス電圧Ｖｂを印加することによって、容量性負荷接続端子ＶＣＰ、ＶＣＮの電圧が基準電圧ＶＳＳ方向に変動するのを抑えることができる。よって、電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態となることにより出力信号ＰＯＵＴ、ＮＯＵＴの出力波形に生じる歪みが少なくなり、出力信号ＰＯＵＴ、ＮＯＵＴの出力波形を安定させることができる。
なお、バイアス電圧出力回路１０ｇは、出力信号ＰＯＵＴ、ＮＯＵＴに対してそれぞれバイアス電圧Ｖｂを印加できるように２つとしたが、出力信号ＰＯＵＴまたはＮＯＵＴに対してどちらか１つとし、出力信号ＰＯＵＴまたはＮＯＵＴのどちらか一方に対してバイアス電圧Ｖｂを印加できるようにしても良い。

（変形例）
上述した実施形態は例示に過ぎず、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り、様々な形態に変更することができる。例えば、本実施形態に係るスイッチングアンプ１０のバイアス電圧出力回路１０ｇは、スイッチング駆動回路１０ｆに直接接続することもできる。
そこで、本実施形態の駆動装置の変形例として、図１５を参照して、バイアス電圧出力回路１０ｇが接続されたスイッチング駆動回路４０の回路構成を説明する。図１５は、バイアス電圧出力回路１０ｇが接続されたスイッチング駆動回路４０の回路構成を示す回路図である。
スイッチング駆動回路４０は、図４に示したスイッチング駆動回路１０ｆと同様の各部を備えて構成される。但し、スイッチング駆動回路４０とスイッチング駆動回路１０ｆとでは、スイッチＳＷＭＰとスイッチＳＷＭＮとが互いに直列に接続された状態で、容量性負荷Ｃ１と並列に接続されている点が相違する。

なお、上述の通り、容量性負荷Ｃ１の両端子間を短絡するためにスイッチング素子として設けられている２つのスイッチＳＷＭＰ、ＳＷＭＮは、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタ等によって構成されるものであっても良く、またスイッチング素子は１つだけであってもよい。この例では、スイッチＳＷＭＰ、ＳＷＭＮは、両方ともｎＭＯＳトランジスタによって構成されるスイッチング素子としている。このため、スイッチＳＷＭＰは、スイッチＳＷＭＮと同じスイッチング制御信号ＭＤＲＮによってオン・オフ動作する。また、駆動回路４０は、電源電圧ＶＤＤと、スイッチＳＷＭＰとスイッチＳＷＭＮとの間に電源電圧よりも低いバイアス電圧Ｖｂ、例えば電源電圧ＶＤＤ／２が入力される。

スイッチング駆動回路４０の動作方法は、スイッチング駆動回路１０ｆと同様の動作方法であって、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨ、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨの順で動作を繰り返す。
この方法によって、入力信号ＶＩＮの１周期当たりの充電フェーズは、入力信号ＶＩＮの傾きが正の期間で基準電圧ＲＥＦＬ以上になったときから最大電圧になるまでのフェーズ、また傾きが負の期間で基準電圧ＲＥＦＨ以下になったときから最低電位になるまでのフェーズとすることができる。また、入力信号が、第１の基準電圧または第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替えるため、ゼロクロス歪みを低減することができる。

さらに、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいて、スイッチＳＷＭＰ、ＳＷＭＮがオン状態になると、容量性負荷接続端子ＶＣＰ、ＶＣＮにはバイアス電圧Ｖｂが印加されて短絡する。バイアス電圧Ｖｂは、例えば電源電圧ＶＤＤの１／２の電圧であって、容量性負荷接続端子ＶＣＰ−ＶＣＮ間の出力は実質的に出力信号ＰＯＵＴ、ＮＯＵＴの差分電圧と同じである。

従って、スイッチング駆動回路４０は、上述した実施形態で説明したスイッチングアンプ１０と同様に、バイアス電圧出力回路１０ｇから出力信号ＰＯＵＴ、ＮＯＵＴにバイアス電圧Ｖｂを印加していることになる。よって、スイッチング駆動回路４０においてもスイッチングアンプ１０と同様に、電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態となることにより生じる出力信号ＰＯＵＴ、ＮＯＵＴの信号波形の歪みを防止して、信号波形を安定させることができる。

（まとめ）
本実施形態に係るスイッチングアンプ１０は、スイッチング駆動回路１０ｆが容量性負荷Ｃ１の両極間を短絡させて容量性負荷Ｃ１から電荷を放電させることによって、圧電スピーカ装置１１等の容量性負荷を駆動する。このため、放電フェーズにおいては、短絡状態、実質的に、容量性負荷Ｃ１が電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離されている状態となる。
これによって、本実施形態に係るスイッチングアンプ１０は、１周期当たりの充電フェーズを約半分にすることができる。よって、従来技術で説明した駆動回路のように、入力信号の１周期のうち、すべての期間で充電する必要がない。

また、スイッチングアンプ１０は、入力信号ＶＩＮの傾きが、正の期間で基準電圧ＲＥＦＬ以上になったときから最大電圧になるまでのフェーズ、また負の期間で基準電圧ＲＥＦＨ以下になったときから最低電位になるまでのフェーズとすることができ、第１の基準電圧または第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替えるため、同時にゼロクロス歪みを低減することができる。このため、スイッチングアンプ１０は、入力再現性良く容量性負荷を低消費電力で効率良く駆動することができる。
さらに、本実施形態に係るスイッチングアンプ１０は、バイアス電圧出力回路１０ｇからバイアス電圧Ｖｂを印加することで電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態であっても、出力信号ＰＯＵＴ、ＮＯＵＴの信号波形に生じる歪みを防止して、出力信号波形を安定化することができる。

主に、携帯電話機や携帯型情報端末機、携帯音楽プレーヤ等の小型電子機器に搭載される圧電スピーカを駆動するのに最適な駆動装置として利用される。

１０ スイッチングアンプ
１０ａ 反転増幅回路
１０ｂ 信号補正回路
１０ｃ ＰＷＭ回路
１０ｄ ゲート駆動制御回路（ゲートドライバ）
１０ｆ スイッチング駆動回路
１０ｇ バイアス電圧出力回路
１０ｈ ローパスフィルタ回路
１０ｉ 差動／シングルエンド変換回路

上記の第３の駆動装置によれば、駆動制御手段が、入力信号の傾きと入力信号の電圧レベルとに応じて、第１の充電フェーズ、第２の充電フェーズ、第１の放電フェーズ、第２の放電フェーズの各フェーズに切り替える。つまり、入力信号の１周期のうちで、充電フェーズ及び放電フェーズが２回ずつあるので、容量性負荷への電荷の充電、容量性負荷からの電荷の放電をきめ細かに行うことができ、容量性負荷を低消費電力で駆動することが可能となる。

本発明に係る駆動装置の一例であるスイッチングアンプ１０の構成を示すブロック図である。 ＰＷＭ回路１０ｃの構成を示すブロック図である。 ゲート駆動制御回路１０ｄの構成を示すブロック図である。 スイッチング駆動回路１０ｆの構成を示すブロック図である。 バイアス電圧出力回路１０ｇの構成を示すブロック図である。 ＰＷＭ回路１０ｃの各信号レベルを示すタイムチャートである。 ゲート駆動制御回路１０ｄに入力される入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。 ゲート駆動制御回路１０ｄから出力されるスイッチング制御信号ＰＤＲＰ、ＰＤＲＮ、ＮＤＲＰ、ＮＤＲＮ、ＭＤＲＰ、ＭＤＲＮの各信号レベルを示すタイムチャートである。 スイッチング駆動回路１０ｆの各信号レベル及び容量性負荷Ｃ１の電荷量Ｑ ｓｐ＋、Ｑｓｐ−を示すタイムチャートである。 スイッチング駆動回路１０ｆのＶＣＰ充電フェーズにおける等価回路を示す回路図である。 スイッチング駆動回路１０ｆのＶＣＰ放電フェーズにおける等価回路を示す回路図である。 スイッチング駆動回路１０ｆのＶＣＮ充電フェーズにおける等価回路を示す回路図である。 ゲート駆動制御回路１０ｄに入力される図７に示した入力信号ＶＩＮと異なる入力信号ＶＩＮと基準電圧ＲＥＦＨ、ＲＥＦＬの各信号レベルを示すタイムチャートである。 容量性負荷接続端子ＶＣＰ、ＶＣＮの各信号出力レベルを示す波形図である。 バイアス電圧出力回路１０ｇが接続されたスイッチング駆動回路４０の回路構成を示す回路図である。

上述したように、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨにおいても、容量性負荷Ｃ１の電荷量Ｃｓｐ＋、Ｃｓｐ−は、図示するようにＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨとは逆の極性で減少していく。
このように、スイッチングアンプ１０の動作方法は、ＶＣＰ充電フェーズＰＨ＿ＶＣＰ＿ＣＨ、ＶＣＰ放電フェーズＰＨ＿ＶＣＰ＿ｄＣＨ、ＶＣＮ充電フェーズＰＨ＿ＶＣＮ＿ＣＨ、ＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨの順で動作を繰り返すものである。

なお、電圧−Ｖ３、−Ｖ４とは、いずれも動作基準電圧Ｖｃｏｍを基準として極性が−であって、電圧−Ｖ３時点の振幅よりも電圧−Ｖ４時点の振幅の方が大きい電圧のことである。
また、入力信号ＶＩＮの傾きが正の期間であって、入力信号ＶＩＮが電圧−Ｖ４である時点から、入力信号ＶＩＮが基準電圧ＲＥＦＬになるまでのフェーズが、上述した容量性負荷Ｃ１に容量性負荷接続端子ＶＣＮ側から電荷を放電するＶＣＮ放電フェーズＰＨ＿ＶＣＮ＿ｄＣＨである。

なお、上述の通り、容量性負荷Ｃ１の両端子間を短絡するためにスイッチング素子として設けられている２つのスイッチＳＷＭＰ、ＳＷＭＮは、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタ等によって構成されるものであっても良く、またスイッチング素子は１つだけであってもよい。この例では、スイッチＳＷＭＰ、ＳＷＭＮは、両方ともｎＭＯＳトランジスタによって構成されるスイッチング素子としている。このため、スイッチＳＷＭＰは、スイッチＳＷＭＮと同じスイッチング制御信号ＭＤＲＮによってオン・オフ動作する。また、スイッチング駆動回路４０は、電源電圧ＶＤＤと、スイッチＳＷＭＰとスイッチＳＷＭＮとの間に電源電圧よりも低いバイアス電圧Ｖｂ、例えば電源電圧ＶＤＤ／２が入力される。

また、スイッチングアンプ１０は、入力信号ＶＩＮの傾きが、正の期間で基準電圧ＲＥＦＬ以上になったときから最大電圧になるまでのフェーズ、また負の期間で基準電圧ＲＥＦＨ以下になったときから最低電位になるまでのフェーズを充電フェーズとすることができ、第１の基準電圧または第２の基準電圧になったときに、放電フェーズから充電フェーズに切り替えるため、同時にゼロクロス歪みを低減することができる。このため、スイッチングアンプ１０は、入力再現性良く容量性負荷を低消費電力で効率良く駆動することができる。
さらに、本実施形態に係るスイッチングアンプ１０は、バイアス電圧出力回路１０ｇからバイアス電圧Ｖｂを印加することで電源電圧ＶＤＤ及び基準電圧ＶＳＳから切り離された状態であっても、出力信号ＰＯＵＴ、ＮＯＵＴの信号波形に生じる歪みを防止して、出力信号波形を安定化することができる。

Claims (17)

1. 入力信号をパルス変調して、容量性負荷を駆動するための出力信号を出力する駆動装置において、
   前記容量性負荷に電荷を充電させる充電用スイッチング素子と、前記容量性負荷の両極間を短絡させて前記容量性負荷から電荷を放電させる短絡用スイッチング素子とを有し、前記充電用スイッチング素子及び前記短絡用スイッチング素子をスイッチング動作させて前記出力信号を出力するスイッチング駆動手段と、
   前記容量性負荷に電荷を充電するフェーズ及び前記容量性負荷に電荷を充電しないフェーズを交互に繰り返す充電フェーズと、前記容量性負荷から電荷を放電するフェーズ及び前記容量性負荷から電荷を放電しないフェーズを交互に繰り返す放電フェーズと、を繰り返すように、前記パルス変調された前記入力信号に基づいて前記スイッチング駆動手段を制御する駆動制御手段と、
   を備え、
   前記駆動制御手段は、
   前記入力信号の傾きが変化するときに前記充電フェーズから前記放電フェーズに、または前記放電フェーズから前記充電フェーズに切り替えるように制御することを特徴とする駆動装置。
2. 前記駆動制御手段は、
   前記入力信号の傾きが正であって前記入力信号の動作基準電圧よりも低電圧である第１の基準電圧になったとき、または前記入力信号の傾きが負であって前記入力信号の動作基準電圧よりも高電圧である第２の基準電圧になったときに、前記放電フェーズから前記充電フェーズに切り替えるように制御することを特徴とする請求項１に記載の駆動装置。
3. 前記充電フェーズは、前記容量性負荷の正極方向から電荷を充電する第１の充電フェーズ及び前記容量性負荷の負極方向から電荷を充電する第２の充電フェーズを含み、
   前記放電フェーズは、前記容量性負荷の正極方向から電荷を放電する第１の放電フェーズ及び前記容量性負荷の負極方向から電荷を放電する第２の放電フェーズを含み、
   前記駆動制御手段は、
   前記入力信号の傾きが正の期間で前記第１の基準電圧になったときに、前記第１の充電フェーズに切り替えるように制御し、
   前記入力信号の傾きが正から負になったときに、前記第１の放電フェーズに切り替えるように制御し、
   前記入力信号の傾きが負の期間で第２の基準電圧になったときに、前記第２の充電フェーズに切り替えるように制御し、
   前記入力信号の傾きが負から正になったときに、前記第２の放電フェーズに切り替えるように制御することを特徴とする請求項２に記載の駆動装置。
4. 前記充電用スイッチング素子は、
   前記容量性負荷の正極と前記電源電圧との間に接続される第１のスイッチング素子と、
   前記容量性負荷の正極と基準電圧との間に接続される第２のスイッチング素子と、
   前記容量性負荷の負極と前記電源電圧との間に接続される第３のスイッチング素子と、
   前記容量性負荷の負極と前記基準電圧との間に接続される第４のスイッチング素子と、
   を備え、
   前記短絡用スイッチング素子は、
   前記容量性負荷の両極間に接続される第５及び第６のスイッチング素子を備え、
   前記駆動制御手段は、
   前記第１の充電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第１及び第４のスイッチング素子をオン状態にし、
   前記第２の充電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第２及び第３のスイッチング素子をオン状態にし、
   前記第１及び第２の放電フェーズのとき、前記第１〜第６のスイッチング素子のうちの前記第５及び第６のスイッチング素子をオン状態にし、
   前記容量性負荷に電荷を充電しないフェーズ及び前記容量性負荷から電荷を放電しないフェーズのとき、前記第１〜第６のスイッチング素子をオフ状態にすることを特徴とする請求項３に記載の駆動装置。
5. 前記出力信号にバイアス電圧を印加することを特徴とする請求項１乃至４のいずれか１項に記載の駆動装置。
6. 前記バイアス電圧は前記電源電圧より低電圧であることを特徴とする請求項５に記載の駆動装置。
7. 前記バイアス電圧は、前記電源電圧の略１／２のバイアス電圧であることを特徴とする請求項６に記載の駆動装置。
8. 少なくとも前記放電フェーズにおいて前記バイアス電圧を印加することを特徴とする請求項５乃至７のいずれか１項に記載の駆動装置。
9. 前記容量性負荷の少なくとも一方の端子に前記バイアス電圧を印加するバイアス電圧出力手段を備えることを特徴とする請求項５乃至８のいずれか１項に記載の駆動装置。
10. 前記電源電圧は、直流電圧を昇圧して出力する直流の電源電圧であることを特徴とする請求項１乃至９のいずれか１項に記載の駆動装置。
11. 前記出力信号の高周波成分を除去するローパスフィルタ回路と、前記ローパスフィルタ回路から出力された前記出力信号を差動信号からシングルエンド信号に変換する差動シングルエンド信号変換回路と、前記差動シングルエンド信号変換手段で変換された前記シングルエンド信号の前記出力信号と前記入力信号との振幅誤差に基づいて前記出力信号の振幅を補正する信号補正回路と、を有する帰還手段と、
    前記信号補正回路からの信号に基づき、前記入力信号をパルス変調するパルス変調手段と、
    を備えることを特徴とする請求項１乃至１０のいずれか１項に記載の駆動装置。
12. 前記容量性負荷は圧電スピーカ装置であることを特徴とする請求項１乃至１１のいずれか１項に記載の駆動装置。
13. 入力信号をパルス変調して、容量性負荷を駆動する駆動方法であって、
    前記パルス変調された前記入力信号に基づいて、前記容量性負荷に電荷を充電するフェーズ及び前記容量性負荷に電荷を充電しないフェーズを交互に繰り返す充電フェーズと、前記容量性負荷から電荷を放電するフェーズ及び前記容量性負荷から電荷を放電しないフェーズを交互に繰り返す放電フェーズと、を繰り返し、
    さらに、前記入力信号の傾きが変化するときに前記充電フェーズから前記放電フェーズに、または前記放電フェーズから前記充電フェーズに切り替えることを特徴とする駆動方法。
14. 前記入力信号の傾きが正であって前記入力信号の動作基準電圧よりも低電圧である第１の基準電圧になったとき、または前記入力信号の傾きが負であって前記入力信号の動作基準電圧よりも高電圧である第２の基準電圧になったときに、前記放電フェーズから前記充電フェーズに切り替えることを特徴とする請求項１３に記載の駆動方法。
15. 前記充電フェーズは、前記容量性負荷の正極方向から電荷を充電する第１の充電フェーズ及び前記容量性負荷の負極方向から電荷を充電する第２の充電フェーズを含み、
    前記放電フェーズは、前記容量性負荷の正極方向から電荷を放電する第１の放電フェーズ及び前記容量性負荷の負極方向から電荷を放電する第２の放電フェーズを含み、
    前記入力信号の傾きが正の期間で前記第１の基準電圧になったときに、前記第１の充電フェーズに切り替え、
    前記入力信号の傾きが正から負になったときに、前記第１の放電フェーズに切り替え、
    前記入力信号の傾きが負の期間で第２の基準電圧になったときに、前記第２の充電フェーズに切り替え、
    前記入力信号の傾きが負から正になったときに、前記第２の放電フェーズに切り替えることを特徴とする請求項１４に記載の駆動方法。
16. 前記出力信号にバイアス電圧を印加することを特徴とする請求項１３乃至１５のいずれか１項に記載の駆動方法。
17. 前記容量性負荷は圧電スピーカ装置であることを特徴とする請求項１３乃至１６のいずれか１項に記載の駆動方法。

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