JP2013009178A - 駆動用ドライバ、駆動用アンプおよび情報機器 - Google Patents
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Abstract
【解決手段】圧電スピーカー駆動用アンプ14は、キャパシタ41から圧電スピーカー15に転送されたエネルギーを、圧電スピーカー15を駆動するためのエネルギーに再利用する。その際に、PWM回路22のランプ波発生回路61は、圧電スピーカー15の両端子間の電圧変化分ΔVn(V)に含まれる、インダクタ42にエネルギーをチャージする元のキャパシタ41の両端子間の電圧値Vlp(V)の成分と、圧電スピーカー15の両端子間の電圧値Vn−1(V)=Vspk(V)の成分とを打ち消すような傾きkをもち、かつ、その傾きkにチャージ時間t(μS)の二乗が乗じられた二次のランプ波を発生させる。
【選択図】図15
Description
容量性負荷を効率良く駆動させる際、システム全体のゲインがなるべく変動することなく、一定になることが最も好ましい。仮に、システム全体のゲインが低下すると、例えばシステム内において発生する様々なエラーに敏感になり、結果としてシステム全体の動作効率を低下させてしまうことがある。また、システムは負帰還回路になっているため、システム全体のゲインが低下し始めると、ゲインが低下したままになってしまうこともある。
本発明による第1の駆動用ドライバは、容量性負荷を駆動するためのエネルギーが充電される第1の充放電素子と、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーが一時的に充電される第2の充放電素子と、前記第1の充放電素子に充電されたエネルギーを前記第2の充放電素子を介して前記容量性負荷に充電させる状態と、前記容量性負荷に充電されたエネルギーを前記第2の充放電素子を介して前記第1の充放電素子に充電させる状態とを交互に切り替える充電方向切替用スイッチング素子と、前記充電方向切替用スイッチング素子によって前記第1の充放電素子に充電されたエネルギーを前記容量性負荷に充電させる状態と、前記容量性負荷に充電されたエネルギーを前記第1の充放電素子に充電させる状態とを交互に切り替える際に、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを前記容量性負荷の正極端子側から充電させる状態と、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを前記容量性負荷の負極端子側から充電させる状態とを交互に切り替える極性切替用スイッチング素子と、前記充電方向切替用スイッチング素子および前記極性切替用スイッチング素子の導通状態が、オン状態とオフ状態とのいずれか一方に切り替わるように制御する制御回路と、前記容量性負荷の両端子間の電圧変化成分に含まれる、前記第2の充放電素子にエネルギーをチャージする元の第1の充放電素子および容量性負荷の両端子間の電圧成分を打ち消すような傾きをもち、かつ、その傾きに前記第2の充放電素子にエネルギーを充電するチャージ時間の二乗が乗じられた二次の基準波の電圧値と入力信号の電圧値とに基づいて、前記チャージ時間を示すパルス幅の変調信号を生成する変調回路とを備え、前記制御回路は、前記容量性負荷を駆動するための差動信号である駆動信号のうちの一方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて変化させる状態と、他方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて変化させる状態とが交互に繰り返されるように、前記充電方向切替用スイッチング素子および前記極性信号切替用スイッチング素子の導通状態の切り替えを制御することを特徴とする。
上記の第2の駆動用ドライバによれば、制御回路が、最初に第1フェーズになる前と、第1フェーズから第4フェーズまでの各動作フェーズがある回数だけ順番に繰り返されて再び第1フェーズになる前とに、駆動用ドライバの動作フェーズをエネルギー補充フェーズに決定する。これにより、制御回路が、エネルギー補充フェーズに合わせて、さらにエネルギー補充用素子の導通状態を制御することが可能になる。
本発明による第6の駆動用ドライバは、前記変調回路は、前記傾き決定回路に対して、前記容量性負荷の両端子間の電圧成分と前記第1の充放電素子の両端子間の電圧成分とが出力される状態と、前記傾き決定回路に対して、前記第1の充放電素子の両端子間の電圧成分が出力される状態とを交互に切り替える電圧成分切替用スイッチング素子を備え、前記制御回路は、前記第1フェーズおよび前記第3フェーズのとき、前記傾き決定回路に対して、前記容量性負荷の両端子間の電圧成分と前記第1の充放電素子の両端子間の電圧成分とが出力される状態になり、前記第2フェーズおよび前記第4フェーズのとき、前記傾き決定回路に対して、前記第1の充放電素子の両端子間の電圧成分が出力される状態になるように、前記電圧成分切替用スイッチング素子の導通状態を制御することを特徴とする。
本発明による第7の駆動用ドライバは、前記第2の充放電素子を流れる電流が減少し始めてから0(A)になるまでの間の状態であるか否かを監視して、その監視結果に応じた電圧レベルの電流監視結果信号を出力する電流監視回路と、を備え、前記制御回路は、少なくとも、前記第1フェーズから第4フェーズまでの各動作フェーズにおいて、前記電流監視回路から出力された電流監視結果信号の電圧レベルと、前記入力信号を変調した変調信号の電圧レベルとの組み合わせに基づいて、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを、前記第2の充放電素子に充電させる充電フェーズと、前記第2の充放電素子に充電さたれエネルギーを、前記容量性負荷または前記第1の充放電素子に転送する転送フェーズと、前記第1の充放電素子と前記第2の充放電素子と前記容量性負荷との間で、前記第1の充放電素子、前記第2の充放電素子または前記容量性負荷に充電されたエネルギーの充電および転送を行わない待機フェーズとの各動作フェーズが繰り返されるように、前記充電方向切替用スイッチング素子および前記極性切替用スイッチング素子の導通状態の切り替えを制御する。
本発明による第9の駆動用ドライバは、前記第1の充放電素子は、前記駆動用電源と、グランドとの間に接続され、前記第2の充放電素子は、前記第1の充放電素子の正極端子と、前記容量性負荷の正極端子との間に接続され、前記充電方向切替用スイッチング素子は、前記第2の充放電素子の容量性負荷側の端子と、前記第1の充放電素子の負極端子との間、または前記第1の充放電素子の正極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間のうち、少なくとも前記第2の充放電素子の容量性負荷側の端子と、前記第1の充放電素子の負極端子との間に接続され、前記極性切替用スイッチング素子は、前記第2の充放電素子の容量性負荷側の端子と、前記容量性負荷の正極端子との間に接続され、かつ、前記容量性負荷の負極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間に接続された正極側スイッチング素子と、前記第2の充放電素子の容量性負荷側の端子と、前記容量性負荷の負極端子との間に接続され、かつ、前記容量性負荷の正極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間に接続された負極側スイッチング素子とであって、前記制御回路は、前記第1フェーズの充電フェーズ、前記第2フェーズの転送フェーズ、前記第3フェーズの充電フェーズ、および前記第4フェーズの転送フェーズのとき、前記充電方向切替用スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、前記第1フェーズの転送フェーズ、および前記第2フェーズの充電フェーズのとき、前記正極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、前記第3フェーズの転送フェーズ、および前記第4フェーズの充電フェーズのとき、前記負極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、前記第1フェーズの待機フェーズ、前記第2フェーズの待機フェーズ、前記第3フェーズの待機フェーズ、および前記第4フェーズの待機フェーズのとき、前記充電方向切替用スイッチング素子、前記正極側スイッチング素子、および前記負極側スイッチング素子の導通状態がオフ状態にすることによって閉回路が形成されないように制御する。
本発明による第11の駆動用ドライバは、前記制御回路は、前記充電方向切替用スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御する際に、その閉回路がグランドに接続されるように制御して、前記正極側スイッチング素子および前記負極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御する際に、その閉回路が前記駆動用電源とは別の電源、前記グランド、または前記グランドとは別のグランドに接続されるように制御する。
本発明による駆動用アンプは、前記入力信号の振幅と前記駆動信号の振幅との誤差に基づいて、前記入力信号の振幅を補正した入力信号を出力する誤差抑圧回路と、前記誤差抑圧回路から出力された入力信号を入力して、前記容量性負荷を駆動するための差動信号である駆動信号を生成する上記の第1〜11のいずれか1つの駆動用ドライバとを備えることを特徴とする。
本発明による情報機器は、容量性負荷と、入力信号を生成する入力信号生成回路と、前記入力信号生成回路によって生成された入力信号に基づいて、前記容量性負荷を駆動するための駆動信号を出力する上記の第12の駆動用アンプと、前記入力信号生成回路および前記駆動用アンプに所定の電源電圧を供給する駆動用電源とを備えることを特徴とする。
さらに、本発明によれば、駆動用ドライブは、第1の充放電素子と第2の充放電素子とを備え、圧電スピーカー等の容量性負荷に充電されたエネルギーを抵抗等の素子でなるべく無駄に消費させることなく、第2の充放電素子を介して第1の充放電素子にエネルギーを再び充電させる。そして、駆動用ドライブは、その第1の充放電素子に充電されたエネルギーを、容量性負荷を駆動するフェーズで用いる。このため、駆動用ドライバは、主に配線や各素子の抵抗等で消費されたエネルギー分や圧電スピーカー等の容量性負荷の運動エネルギー分だけを、電源から第1の充放電素子に渡して、容量性負荷を低消費電力で駆動することができる。
(携帯音楽プレーヤー10の装置構成)
まず、図1を参照して、本発明に係る駆動用ドライバを駆動用アンプとして備えた情報機器の一例として、携帯音楽プレーヤー10の装置構成を説明する。
制御部11は、携帯音楽プレーヤー10を構成する各部と制御信号等を送受信して、携帯音楽プレーヤー10の全体を統括して制御するものである。制御部11は、リチウムイオン電池16から所定の電源電圧VDDが供給される。制御部11は、入力信号生成回路を兼ねており、入力信号であるオーディオ信号VIP,VINを生成して、生成されたオーディオ信号VIP,VINを圧電スピーカー駆動用アンプ14に出力する。
メモリ13は、制御部11で実行されるプログラムや、外部のパーソナルコンピューター等から取り込んだ音楽ファイル等を記憶するものである。
圧電スピーカー駆動用アンプ14は、リチウムイオン電池16からの電源電圧VDDと、制御部11から出力されたオーディオ信号VIP,VINとを入力して、圧電スピーカー15を駆動する駆動用アンプである。
続いて、図2を参照して、本発明に係る駆動用アンプの一例として、携帯音楽プレーヤー10の圧電スピーカー駆動用アンプ14の装置構成を説明する。
図2は、圧電スピーカー駆動用アンプ14の回路構成を示すブロック図である。図2に示す圧電スピーカー駆動用アンプ14は、誤差抑圧回路21と、PWM(Pulse Width Modulation)回路22と、ゲートドライバ回路23と、スイッチング駆動回路24と、LPF(Low Pass Filter)回路25a,25bと、電流監視回路30と、第1の比較回路31aと、第2の比較回路31bとを備えて構成される。
PWM回路22は、誤差抑圧回路21から出力されたオーディオ信号VIP´,VIN´をPWM変調して、変調信号であるPWM信号を出力する変調回路である。なお、本実施形態における変調方式は、PWM変調であるが、これに限定されない。変調方式は、PWM変調以外にも、例えばデルタシグマ変調を含むPDM(Pulse Density Modulation)変調等であっても良い。
LPF回路25a,25bは、スイッチング駆動回路24から出力された駆動信号VCP,VCNを入力側に帰還させる際に、駆動信号VCP,VCNの高周波成分を除去して、駆動信号VCP,VCNの低周波成分を取り出すフィルタリング回路である。
続いて、図3を参照して、本発明に係るスイッチング駆動回路24の回路構成を説明する。
図3は、スイッチング駆動回路24の回路構成を示す回路図である。図3に示すスイッチング駆動回路24は、キャパシタ41と、インダクタ42と、PMOSトランジスタ43,45〜47と、NMOSトランジスタ44とを備えて構成される。
キャパシタ41は、電源電圧VDDを出力する駆動用電源と、グランドとの間に接続される。このキャパシタ41には、リチウムイオン電池16の電源電圧VDDに対応するエネルギーが充電される。そして、その充電されたエネルギーが、キャパシタ41から放電される。このキャパシタ41は、第1の充放電素子として機能する。
インダクタ42は、キャパシタ41の正極端子と、圧電スピーカー15の正極端子との間に接続される。このインダクタ42には、インダクタ42に流れる電流値に応じたエネルギーが一時的に充電される。そして、その充電されたエネルギーがインダクタ42から放電される。このインダクタ42は、第2の充放電素子として機能する。
NMOSトランジスタ44は、インダクタ42の容量性負荷側の端子と、キャパシタ41の負極端子との間に接続される。NMOSトランジスタ44は、駆動制御信号φ1によって導通状態をオン状態とオフ状態とのいずれか一方に切り替えるためのスイッチング素子である。NMOSトランジスタ44は、駆動制御信号φ1がHレベルになると導通状態がオン状態になり、駆動制御信号φ1がLレベルになると導通状態がオフ状態になる。
PMOSトランジスタ45は、インダクタ42の容量性負荷側の端子と、PMOSトランジスタ46の駆動用電源側の端子との間に接続される。PMOSトランジスタ45は、駆動制御信号φ2によって導通状態をオン状態とオフ状態とのいずれか一方に切り替えるためのスイッチング素子である。PMOSトランジスタ45は、駆動制御信号φ2がLレベルになると導通状態がオン状態になり、駆動制御信号φ2がHレベルになると導通状態がオフ状態になる。
続いて、図4を参照して、圧電スピーカー駆動用アンプ14の動作フェーズを説明する。
図4は、圧電スピーカー駆動用アンプ14の各動作フェーズにおける比較結果信号Sa,Sbおよび駆動信号VCP,VCNの電圧値を示すタイムチャートである。図4の縦軸は、第1の比較回路31aから出力された比較結果信号Saの電圧レベル、第2の比較回路31bから出力された比較結果信号Sbの電圧レベル、および圧電スピーカー駆動用アンプ14から出力された駆動信号VCN,VCPの電圧値を示す。また、横軸は、時間Tを示す。
まず、第1フェーズは、駆動信号VCPの電圧値を増加させて、駆動信号VCNの電圧値を所定の電圧レベルであるアナロググランド電圧レベルVLPにさせるフェーズである。次の第2フェーズは、駆動信号VCNの電圧値をアナロググランド電圧レベルVLPにさせて、駆動信号VCPの電圧値を減少させるフェーズである。
これらの動作フェーズは、圧電スピーカー駆動用アンプ14が、主に比較結果信号Saの電圧レベルと、比較結果信号Sbの電圧レベルとの組み合わせによって決める。なお、圧電スピーカー駆動用アンプ14が動作フェーズを決定する際に同期をとる必要があるため、PWM信号Spも必要であるがここでは説明を省略する。
また、この後詳細に説明するが、圧電スピーカー駆動用アンプ14の動作フェーズが、第1フェーズから第2フェーズに切り替わるとき(図4中に矢印で示した切替点)と、第3フェーズから第4フェーズに切り替わるとき(図4中に矢印で示した切替点)とで、圧電スピーカー15の電圧の変化量によって、圧電スピーカー駆動用アンプ14に入力された信号と圧電スピーカー駆動用アンプ14から出力された信号との間のゲイン、つまり圧電スピーカー駆動用アンプ14の全体を一つのシステムとして捉えたときのそのシステム全体のゲインが大きく変化することがある。このため、本装置においては、圧電スピーカー15等の容量性負荷を効率良く駆動させるために、システム全体のゲインを一定になるようにしている。
続いて、図5および図6を参照して、スイッチング駆動回路24の各動作フェーズにおける各素子のエネルギーの変化を説明する。
図5および図6は、スイッチング駆動回路24の各動作フェーズにおけるスイッチング駆動回路24の等価回路を示す回路図である。図5に示す等価回路(1a)は、エネルギー補充フェーズにおけるスイッチング駆動回路24の等価回路を示す。図5に示す等価回路(1b)および等価回路(1c)は、第1フェーズにおけるスイッチング駆動回路24の等価回路を示す。図5に示す等価回路(1d)および等価回路(1e)は、第2フェーズにおけるスイッチング駆動回路24の等価回路を示す。また、図6に示す等価回路(2a)および等価回路(2b)は、第3フェーズにおけるスイッチング駆動回路24の等価回路を示す。図6に示す等価回路(2c)および等価回路(2d)は、第4フェーズにおけるスイッチング駆動回路24の等価回路を示す。
まず、等価回路(1a)に示すように、エネルギー補充フェーズにおいて、PMOSトランジスタ43の導通状態がオン状態になってキャパシタ41の正極端子が駆動用電源に接続され、キャパシタ41の負極端子がグランドに接続される。これにより、電源電圧VDDに対応するエネルギーがキャパシタ41に充電される。
ここで、キャパシタ41のエネルギーが移動する前のキャパシタ41の両端子間の電圧値をV1(V)とし、キャパシタ41のエネルギーが移動した後のキャパシタ41の両端子間の電圧値をV2(V)とすると、キャパシタ41の両端子間の電圧値は、エネルギーが移動する前後でV1(V)からV2(V)に減少していく。このため、キャパシタ41から移動したエネルギーΔEC1(J)は、
ΔEC1=(1/2)C1(V1 2−V2 2) ……式(1)
となる。
ΔEL=(1/2)L(I1 2−0)
=(1/2)LI1 2 ……式(2)
となる。
V=I×√(L/C) ……式(3)
となる。キャパシタ41のキャパシタンスC(F)をC1(F)として、式(3)を式(1)に代入すると、
ΔEC1=(1/2)C1(V1 2−V2 2)
=(1/2)C1(I1 2(L/C1)−02(L/C1))
=(1/2)LI1 2−0
=(1/2)LI1 2 ……式(4)
となる。よって、キャパシタ41から移動したエネルギーΔEC1(J)とインダクタ42に充電されたエネルギーΔEL(J)とは等しくなる。つまり、キャパシタ41からインダクタ42にエネルギーが転送される際に、配線や各素子の抵抗値等を無視すれば、エネルギーが無駄に消費されないことが言える。但し、実際には、配線や各素子の抵抗等によってエネルギーが消費されるので、配線や各素子の抵抗等で消費されてしまう損失分のエネルギーをELOSS(J)とすると、エネルギー保存の法則によって、キャパシタ41から移動したエネルギーΔEC1(J)は、
ΔEC1=ΔEL+ELOSS ……式(5)
となる。
ΔEL=(1/2)LI1 2 ……式(6)
となる。
ΔEC2=(1/2)C2(V4 2−V3 2) ……式(7)
となる。
ΔEC2=ΔEL+ELOSS ……式(8)
となる。
圧電スピーカー15のエネルギーが移動する前の圧電スピーカー15の両端子間の電圧値をV5(V)とし、圧電スピーカー15のエネルギーが移動した後のキャパシタ41の両端子間の電圧値をV6(V)とすると、圧電スピーカー15の両端子間の電圧値は、エネルギーが移動する前後でV5(V)からV6(V)に減少していく。このため、圧電スピーカー15から移動したエネルギーΔEC3(J)は、
ΔEC3=(1/2)C2(V5 2−V6 2) ……式(9)
となる。
ΔEL=(1/2)LI2 2 ……式(10)
となる。
ΔEC3=ΔEL+ELOSS ……式(11)
となる。
インダクタ42のエネルギーが移動する前のインダクタ42の両端子間の電圧値をV7(V)とし、インダクタ42のエネルギーが移動した後のインダクタ42の両端子間の電圧値をV8(V)とすると、インダクタ42の両端子間の電圧値は、エネルギーが移動する前後でV7(V)からV8(V)に増加していく。このため、キャパシタ41から移動したエネルギーΔEC4は、
ΔEC4=(1/2)C1(V8 2−V7 2) ……式(12)
となる。
ΔEL=(1/2)LI2 2 ……式(13)
となる。
ΔEC4=ΔEL+ELOSS ……式(14)
となる。
なお、等価回路(2a)〜等価回路(2d)に示すように、第3フェーズおよび第4フェーズにおいて各素子間でエネルギーが移動する流れは、第1フェーズおよび第2フェーズにおいて各素子間でエネルギーが移動する流れと同じである。但し、第3フェーズにおいて圧電スピーカー15にエネルギーが移動するとき、さらに第4フェーズにおいて圧電スピーカー15からエネルギーが移動するときに、圧電スピーカー15の正極端子側ではなく、圧電スピーカー15の負極端子側からエネルギーがやりとりされる。要するに、ゲートドライバ回路23が、スイッチング駆動回路24のPMOSトランジスタ46〜49だけの導通状態を制御することにより、第1フェーズおよび第2フェーズと、第3フェーズおよび第4フェーズとで圧電スピーカー15の極性が、接続の上で入れ替わっている。上記のような閉回路でエネルギーが移動することにより、第3フェーズでは、圧電スピーカー15に充電されるエネルギーに応じて駆動信号VCNの電圧値を増加させることができて、第4フェーズでは、駆動信号VCNの電圧値を減少させることができる。
そして、圧電スピーカー駆動用アンプ14の動作フェーズは、最初に「エネルギー補充フェーズ」になった後に、「第1フェーズ」、「第2フェーズ」、「第3フェーズ」、「第4フェーズ」、「第1フェーズ」、「第2フェーズ」、「第3フェーズ」、「第4フェーズ」のように各動作フェーズが連続して繰り返される。そして、この間に配線や各素子の抵抗等によってエネルギーが、熱などとして徐々に失われていく。このため、例えば所定のエネルギーが失われたときや、第1フェーズから第4フェーズまでの各動作フェーズが所定の回数だけ行われると、再び「エネルギー補充フェーズ」に戻り、配線や各素子の抵抗等によって失われたエネルギー分だけのエネルギーをキャパシタ41に充電させる。その後に、第1フェーズから第4フェーズまでの各動作フェーズが同様に繰り返される。このときのエネルギーの変化に合わせて、圧電スピーカー駆動用アンプ14は、駆動信号VCPの電圧値と、駆動信号VCNの電圧値とを交互に変化させる。
続いて、図7〜図12を参照して、圧電スピーカー駆動用アンプ14の各動作フェーズにおける詳細な動作フェーズを説明する。
図7は、圧電スピーカー駆動用アンプ14の初回目のエネルギー補充フェーズにおける、スイッチング駆動回路24のキャパシタ41の両端子間の電圧値VC41、インダクタ42を流れる電流値IL42、および駆動信号VCP,VCNの電圧値を示すタイムチャートである。図8は、圧電スピーカー駆動用アンプ14の第1フェーズにおける、上記の各電圧値および電流値を示すタイムチャートである。図9は、圧電スピーカー駆動用アンプ14の第2フェーズにおける、上記の各電圧値および電流値を示すタイムチャートである。図10は、圧電スピーカー駆動用アンプ14の第3フェーズにおける、上記の各電圧値および電流値を示すタイムチャートである。図11は、圧電スピーカー駆動用アンプ14の第4フェーズにおける、上記の各電圧値および電流値を示すタイムチャートである。図12は、圧電スピーカー駆動用アンプ14の2回目以降のエネルギー補充フェーズにおける、上記の各電圧値および電流値を示すタイムチャートである。
さらに、各図の縦軸は、PMOSトランジスタ43,45〜49およびNMOSトランジスタ44の導通状態、キャパシタ41の両端の電圧値VC41、インダクタ42に流れる電流値IL42、駆動信号VCPの電圧値、および駆動信号VCNの電圧値を示す。
上記で説明したが、圧電スピーカー駆動用アンプ14の動作フェーズには、第1フェーズから第4フェーズまでの4つのフェーズがある。但し、最初に電源電圧VDDに対応するエネルギーをキャパシタ41に充電させる必要がある。このため、圧電スピーカー駆動用アンプ14の動作フェーズは、第1フェーズになる前にエネルギー補充フェーズになる。
従って、圧電スピーカー駆動用アンプ14の動作フェーズは、エネルギー補充フェーズの待機フェーズになる。この待機フェーズにおいては、駆動制御信号φ0〜φ4の電圧レベルによって、PMOSトランジスタ43,45〜49およびNMOSトランジスタ44の全てのMOSトランジスタの導通状態がオフ状態になる。これにより、待機フェーズでは、インダクタ42から各素子にエネルギーの転送を行わない状態にし、インダクタ42に流れる電流値IL42が完全に0(A)の状態を保つ。このため、待機フェーズでは、キャパシタ41の両端の電圧値VC41、インダクタ42に流れる電流値IL42は変化しない。このとき、駆動信号VCP,VCNの電圧値は、ともにアナロググランド電圧レベルVLPから変化しない。
次に、圧電スピーカー駆動用アンプ14の動作フェーズは、エネルギー補充フェーズから第1フェーズになる。図8に示すように、第1フェーズは、さらに充電フェーズと、転送フェーズと、待機フェーズとの3つの動作フェーズに分かれており、これらの動作フェーズが繰り返される。
続いて、圧電スピーカー駆動用アンプ14の動作フェーズは、第1フェーズから第2フェーズになる。図9に示すように、第2フェーズも、第1フェーズと同様に、充電フェーズと、転送フェーズと、待機フェーズとの3つの動作フェーズに分かれており、これらの動作フェーズが繰り返される。
続いて、圧電スピーカー駆動用アンプ14の動作フェーズは、第2フェーズから第3フェーズになる。図10に示すように、第3フェーズも、各フェーズと同様に、充電フェーズと、転送フェーズと、待機フェーズとの3つの動作フェーズに分かれており、これらの動作フェーズが繰り返される。
続いて、圧電スピーカー駆動用アンプ14の動作フェーズは、第3フェーズから第4フェーズになる。図11に示すように、第4フェーズも、第1フェーズから第4フェーズまでの各動作フェーズと同様に、充電フェーズと、転送フェーズと、待機フェーズとの3つの動作フェーズに分かれており、これらの動作フェーズが繰り返される。
上述したように、第1フェーズから第4フェーズまでの各動作フェーズを繰り返しながら、駆動信号VCPの電圧値と、駆動信号VCNの電圧値とを交互に変化させる。但し、駆動信号VCPの電圧値を変化させている間は、駆動信号VCNの電圧値をアナロググランド電圧レベルVLPから変化させない。また、駆動信号VCNの電圧値を変化させている間は、駆動信号VCPの電圧値をアナロググランド電圧レベルVLPから変化させない。
まず、圧電スピーカー駆動用アンプ14の動作フェーズは、エネルギー補充フェーズの充電フェーズになる。この充電フェーズにおいては、駆動制御信号φ0〜φ4の電圧レベルに応じて、PMOSトランジスタ43のみの導通状態がオン状態になり、他の各MOSトランジスタの導通状態がオフ状態になる。すると、駆動用電源からキャパシタ41にエネルギーが充電される。但し、スイッチング駆動回路24では、圧電スピーカー15に転送されたエネルギーを抵抗等で無駄に消費させずに、スイッチング駆動回路24のインダクタ42を介してキャパシタ41に再び充電して、容量性負荷を駆動するのに再利用している。このため、このエネルギー補充フェーズにおいては、キャパシタ41に電源電圧VDDに対応するエネルギーを全部充電させるのではなく、配線や各素子の抵抗等で消費されたエネルギー分だけを充電すれば良い。キャパシタ41に電源電圧VDDに対応するエネルギーがキャパシタ41に再び充電され始めると、キャパシタ41に充電されるエネルギーは、最初のエネルギー補充フェーズの完了時点と同じエネルギーまで増加していく。このとき、駆動信号VCP,VCNの電圧値は、ともにアナロググランド電圧レベルVLPから変化しない。
なお、ここの説明では、圧電スピーカー駆動用アンプ14は、第1フェーズから第4フェーズまでの各動作フェーズにおいて、充電フェーズ、転送フェーズ、および待機フェーズを3回繰り返した。但し、充電フェーズ、転送フェーズ、および待機フェーズを繰り返す回数はこれに限定されず、任意の回数であって良い。そして、第1フェーズから第4フェーズまでの各動作フェーズを任意の回数繰り返した後等にエネルギー補充フェーズを行って、配線や各素子の抵抗等で消費されたエネルギー分だけを充電すれば良い。従って、圧電スピーカー駆動用アンプ14は、圧電スピーカー15を低消費電力で駆動することができる。
続いて、図13を参照して、圧電スピーカー駆動用アンプ14のゲートドライバ回路23の回路構成を説明する。
図13は、圧電スピーカー駆動用アンプ14のゲートドライバ回路23の回路構成を示すブロック図である。なお、これから説明するゲートドライバ回路23は、図4で示したように各動作フェーズを実行するための論理回路のあくまで一例である。図13に示すゲートドライバ回路23は、第1のフェーズ決定回路23aと、第2のフェーズ決定回路23bとを備えて構成される。
このとき、第1のフェーズ決定回路23aは、PWM信号SpがHレベル(第1フェーズの充電フェーズ、または第3フェーズの充電フェーズ)の間、駆動制御信号φ1をHレベルで出力する。これとは逆に、第1のフェーズ決定回路23aは、PWM信号SpがLレベルの間(第1フェーズの転送フェーズ、第1フェーズの待機フェーズ、第3フェーズの転送フェーズ、および第3フェーズの待機フェーズ)、駆動制御信号φ1をLレベルで出力する。
このとき、第1のフェーズ決定回路23aは、PWM信号SpがHレベル(第2フェーズの充電フェーズ、および第4フェーズの充電フェーズ)の間、駆動制御信号φ2をLレベルで出力する。これとは逆に、第1のフェーズ決定回路23aは、PWM信号SpがLレベルの間(第2フェーズの転送フェーズ、第2フェーズの待機フェーズ、第4フェーズの転送フェーズ、および第4フェーズの待機フェーズ)、駆動制御信号φ2をHレベルで出力する。
ところで、上記で説明した図2に示した圧電スピーカー駆動用アンプ14を、入出力間のゲインがG1,G2であるシステムとして考えることができる。そこで、図14を参照して、圧電スピーカー駆動用アンプ14を入出力間のゲインがG1,G2であるシステム50として考えた場合のシステム50の構成を説明する。
図14は、図2に示した圧電スピーカー駆動用アンプ14を入出力間のゲインがG1,G2であるシステム50として考えた場合のシステム50の構成を示すブロック図である。図14に示したシステム50は、信号処理回路51と、アンプ52a,52bと、サンプリング用スイッチング素子53と、積分回路54と、負帰還回路55とを備えて構成される。
アンプ52aは、誤差抑圧回路21に相当して、ゲインがG1である。また、アンプ52bは、PWM回路22からスイッチング駆動回路24までの互いに縦列に接続された回路部分に相当して、ゲインがG2である。
積分回路54は、遅延回路56を備えた離散系の積分回路である。遅延回路56は、伝達関数がZ−1であり、遅延回路56に入力された信号の電圧値Vn(V)のn−1時の電圧値Vn−1(V)を出力する。そして、積分回路54は、アンプ52bから出力された信号の電圧値ΔV(V)と、遅延回路56から出力された信号の電圧値Vn−1(V)とを合成した電圧値Vn(V)を出力する。
つまり、上記のシステム50は、入出力間のゲインがG1,G2であって、積分回路を有する帰還システムとして構成されている。
(システム50のアンプ52bの回路構成)
続いて、図15を参照して、システム50のアンプ52bの回路構成について説明する。
ランプ波発生回路61は、PWM信号Spを生成するために必要な基準波を発生させる。つまり、ランプ波発生回路61は、基準波発生回路として機能する。なお、ここでは、ランプ波発生回路61によって発生させられた基準波をランプ波として説明する。
続いて、図16を参照して、時間t(μS)に対する出力電圧値Voの変化について説明する。
図16は、時間t(μS)に対する出力電圧値Vo(V)の変化を示すグラフである。図16に示すように、圧電スピーカー15の両端子間の電圧増加分ΔVnを、下記に示す式(51)のように表すことができる。同時に、圧電スピーカー15に転送された転送エネルギーΔE(J)を、下記に示す式(52)のように表すことができる。
ΔVn=Vn−Vn−1 ……式(51)
ΔE=(1/2)×Cspk×(Vn 2−Vn−1 2) ……式(52)
上記に示した式(51)および式(52)を、圧電スピーカー15の両端子間の電圧Vnについて解くと、下記に示す式(53)のようになる。
さらに、上記に示した式(53)を、式(51)に代入すると、下記に示す式(54)のようになる。
ΔVn=√((2×ΔE)/Cspk+Vn−1 2)−Vn−1 ……式(54)
続いて、上記に示した式(54)をテイラー展開する。すると、式(54)から下記に示す式(55)のような一次の近似式を得ることができる。
=(1/Vn−1)×(ΔE/Cspk) ……式(55)
なお、上記に示した式(55)の近似式の値が元の式の値に近似するのは、下記に示す式(56)の関係があるときである。
(2×ΔE)/Cspk≪Vn−1 ……式(56)
但し、差動信号VCPの電圧値と差動信号VCNの電圧値とがアナロググランド電圧レベルVLP(V)になるゼロクロス付近においては、差動信号VCP,VCNの電圧値の振幅がともに非常に小さくなる。このため、ゼロクロス付近では、上記に示した式(55)の近似式の値が元の式の値に近似しなくなることがある。
ΔE=(1/2)×L×I2 ……式(57)
I=(Vx/L)×Tch ……式(58)
圧電スピーカー駆動用アンプ14の動作フェーズが、差動信号VCPの電圧を増加させる第1フェーズ、または差動信号VCNの電圧を増加させる第3フェーズのときには、ローカル電源であるキャパシタ41がインダクタ42にエネルギーをチャージする元の素子になる。このため、第1フェーズまたは第3フェーズのときには、キャパシタ41からインダクタ42にエネルギーがチャージされる。よって、上記に示した式(58)のVx(V)が、キャパシタ41の両端子間の電圧値Vlp(V)になる。
ΔE=(1/(2×L))×Vx 2×Tch 2 ……式(59)
ΔVn=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vx 2×Tch 2 ……式(60)
なお、上記に示す式(60)は、圧電スピーカー駆動用アンプ14の動作フェーズが第1フェーズまたは第3フェーズのときに、下記に示す式(61)のようになる。
ΔVn=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vlp 2×Tch 2 ……式(61)
一方で、上記に示す式(60)は、圧電スピーカー駆動用アンプ14の動作フェーズが第2フェーズおよび第4フェーズのときには、下記に示す式(62)のようになる。
ΔVn=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vn−1 2×Tch 2 ……式(62)
ここで、図17を参照して、傾きkをもつ一次のランプ波を用いて、オーディオ信号VIP´,VIN´をPWM変調することについて説明する。
図17は、傾きkをもつ一次のランプ波を用いて、オーディオ信号VIP´,VIN´をPWM変調するときの、チャージ時間t(μS)と、ゲインG2をもつアンプ52bに入力された信号の電圧値V(V)との間の関係を示すグラフである。図17に示すように、ランプ波の傾きをkとすると、アンプ52bに入力される信号の電圧値V(V)を、下記に示す式(63)のように表すことができる。
V(t)=k×t ……式(63)
具体的に、チャージ時間t(μS)をTch(μS)とし、このときのアンプ52bに入力される信号の電圧値V(V)をVi2(V)として考えると、下記に示す式(64)のようになる。
Vi2=k×Tch ……式(64)
Tch=Vi2/k ……式(65)
上記に示した式(60)に式(65)を代入すると、下記に示す式(66)および式(67)のようになる。
ΔVn=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vx 2×(Vi2 2/k2) ……式(66)
ΔVn/Vi2 2=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vx 2×(1/k2) ……式(67)
一例ではあるが、圧電スピーカー駆動用アンプ14の動作フェーズが第1フェーズまたは第3フェーズのとき、圧電スピーカー15の両端子間の電圧値Vn−1=20(V)、圧電スピーカー15のキャパシタンスCspk=0.8(μF)、インダクタ42のインダクタンスL=1(μH)、インダクタ42にエネルギーをチャージする元の素子の両端子間の電圧値Vx=Vlp=2(V)、ランプ波の傾きk=2の場合、式(67)の最小値は0.030になる。
そこで、図18を参照して、傾きkをもつ一次のランプ波に代わり、上記のVx(V),Vn−1(V)の2つの電圧成分をキャンセルすることができるような傾きkをもち、かつチャージ時間t(μS)を二乗した二次のランプ波を用いて、オーディオ信号VIP´,VIN´をPWM変調することについて説明する。
Vi2=k×Tch 2 ……式(64´)
Tch=√(Vi2/k) ……式(65´)
さらに、上記に示した式(63´)に、上記に示した式(65´)に代入すると、下記に示す式(66´)のように表すことができる。
このとき、上記に示した式(66´)のインダクタ42にエネルギーをチャージする元の素子の両端子間の電圧値Vx(V)と、圧電スピーカー15の両端子間の電圧値Vn−1(V)とをキャンセルするためのランプ波の傾きkの条件を、下記に示す式(68)のように表すことができる。
要するに、上記のような条件を満たす傾きkをもち、かつ、その傾きkにチャージ時間t(μS)の二乗が乗じられた二次のランプ波を用いて、オーディオ信号VIP´,VIN´をPWM変調することできれば、システム50の全体におけるゲインの変化を最小限に抑えることができるようになる。
そこで、図19を参照して、インダクタ42にエネルギーをチャージする元の素子の両端子間の電圧Vxと、圧電スピーカー15の両端子間の電圧値Vn−1(V)とをキャンセルするためのランプ波の傾きkをもち、かつ、その傾きkにチャージ時間t(μS)の二乗が乗じられた二次のランプ波を発生させるランプ波発生回路61の回路構成について説明する。
GM回路71aは、圧電スピーカー15の両端子間の電圧値Vn−1(V)=Vspk(V)とグランド電圧とを入力して、圧電スピーカー15の両端子間の電圧値Vspk(V)を電流値Ispk(A)に変換して出力する。
電圧成分切替用スイッチング素子72a,72bは、圧電スピーカー駆動用アンプ14の各動作フェーズによって、その導通状態が切り替わる。差動信号VCPの電圧を増加させる第1フェーズ、または差動信号VCNの電圧値を増加させる第3フェーズのときに、ローカル電源であるキャパシタ41からインダクタ42にエネルギーがチャージされる。このため、電圧成分切替用スイッチング素子72aがオフ状態になって、電圧成分切替用スイッチング素子72bがオン状態になる。つまり、電圧成分切替用スイッチング素子72a,72bによって、後段の傾き決定回路73に対して、キャパシタ41の両端子間の電圧値Vlpを変換した電流値Ilp(A)が出力される。
Ik1=X2/Y
=(GM×Vx)2/(GM×Vn−1)
=(GM2×Vx 2)/(GM×Vn−1)
=(GM×Vx 2)/Vn−1 ……式(69)
Vk1(t)=(Ik1/C1)×t ……式(70)
さらに、上記で示した式(70)の電圧値Vk1(V)から電流値Ik2(A)を、下記に示す式(71)のように導くことができる。
Ik2(t)=Vk1(t)/R
=Ik1/(C1×R) ……式(71)
続いて、上記で示した式(70)の電流値Ik2(A)から電圧値Vk2(V)を、下記に示す式(72)のように導くことができる。
=(t2/(2×C1×C2×R))×Ik1
=(t2/(2×C1×C2×R))×((GM×Vx 2)/Vn−1)
=(GM/(2×C1×C2×R))×(Vx 2/Vn−1)×t2 ……式(72)
=(1/2)×(1/Vn−1)×(1/(Cspk×L))×Vx 2×Vi2×((2×C1×C2×R×Vn−1)/(GM×Vx 2))
=(1/(Cspk×L))×((C1×C2×R)/GM)×Vi2 ……式(73)
最後にゲインG2を求めると、そのゲインG2は下記に示す式(74)のようになる。
G2=ΔVn/Vi2
=(1/(Cspk×L))×((C1×C2×R)/GM) ……式(74)
続いて、図20および図21を参照して、スイッチング駆動回路24の変形例に係るスイッチング駆動回路100,200の回路構成を説明する。
図20は、スイッチング駆動回路24の第1変形例に係るスイッチング駆動回路100の回路構成を示す回路図である。また、図21は、スイッチング駆動回路24の第2変形例に係るスイッチング駆動回路200の回路構成を示す回路図である。なお、図面において同一の素子等には同一の符号を付しているため、これらの重複する回路等の説明を省略する。
NMOSトランジスタ101は、キャパシタ41の正極端子と、インダクタ42の駆動用電源側の端子との間に接続される。NMOSトランジスタ101は、NMOSトランジスタ44と全く同様に、駆動制御信号φ1によって導通状態をオン状態とオフ状態とのいずれか一方に切り替えるための素子である。このNMOSトランジスタ101は、NMOSトランジスタ44と同様に、充電方向切替用スイッチング素子として機能する。
しかしながら、このスイッチング駆動回路100においても、スイッチング駆動回路24と同様に、上述した第1フェーズから第4フェーズまでの各動作フェーズに合わせて、駆動信号VCP,VCNの電圧値を交互に変化させながら、圧電スピーカー15を駆動することができる。
なお、上記で説明した各スイッチング駆動回路24,100,200を、ICとそれに接続される外付けの素子とから構成することもできる。
続いて、図22〜図24を参照して、スイッチング駆動回路24,100,200をICとして構成されたスイッチング駆動回路300,400,500の回路構成を説明する。
図22は、スイッチング駆動回路24をICとして構成した場合のスイッチング駆動回路300の回路構成を示す回路図である。図23は、スイッチング駆動回路100をICとして構成した場合のスイッチング駆動回路400の回路構成を示す回路図である。図24は、スイッチング駆動回路200をICとして構成した場合のスイッチング駆動回路500の構回路成を示す回路図である。
要するに、スイッチング駆動回路300においては、キャパシタ41、インダクタ42およびPMOSトランジスタ43の外付けの素子がIC310に接続されて、スイッチング駆動回路として機能するようになっている。
これらのスイッチング駆動回路400,500の動作においても、スイッチング駆動回路100,200の動作と実質変わらない。
本実施形態で説明した圧電スピーカー駆動用アンプ14は、圧電スピーカー15に転送されたエネルギーを抵抗等でなるべく消費させずに、インダクタ42を介して用いて再びキャパシタ41に充電させることで、圧電スピーカー15を駆動するためのエネルギーとして再利用する。
その際に、ランプ波発生回路61は、圧電スピーカー15の両端子間の電圧変化分ΔVn(V)に含まれる、インダクタ42にエネルギーをチャージする元のキャパシタ41の両端子間の電圧値Vlp(V)の成分と、インダクタ42にエネルギーをチャージする元の圧電スピーカー15の両端子間の電圧値Vn−1(V)=Vspk(V)の成分とを打ち消すような傾きkをもち、かつ、その傾きkにチャージ時間t(μS)の二乗が乗じられた二次のランプ波を生成する。さらに、波形比較回路62は、そのランプ波の電圧値と入力信号の電圧値とに基づいて、インダクタ42にエネルギーをチャージするチャージ時間Tch(μS)を示すパルス幅のPWM信号Spを生成する。
11……制御部
12……タッチパネル
13……メモリ
14……圧電スピーカー駆動用アンプ
15……圧電スピーカー
16……リチウムイオン電池
21……誤差抑圧回路
22……PWM回路
23……ゲートドライバ回路
23a……第1のフェーズ決定回路
23b……第2のフェーズ決定回路
24……スイッチング駆動回路
25a,25b……LPF回路
30……電流監視回路
31a……第1の比較回路
31b……第2の比較回路
41……キャパシタ
42……インダクタ
43,45〜47……PMOSトランジスタ
44……NMOSトランジスタ
50……システム
51……信号処理回路
52a,52b……アンプ
53……サンプリング用スイッチング素子
54……積分回路
55……負帰還回路
61……ランプ波発生回路
62……波形比較回路
71a,71b……GM回路
72a,72b……電圧成分切替用スイッチング素子
73……傾き決定回路
74……積分回路
Claims (13)
- 容量性負荷を駆動するためのエネルギーが充電される第1の充放電素子と、
前記第1の充放電素子または前記容量性負荷に充電されたエネルギーが一時的に充電される第2の充放電素子と、
前記第1の充放電素子に充電されたエネルギーを前記第2の充放電素子を介して前記容量性負荷に充電させる状態と、前記容量性負荷に充電されたエネルギーを前記第2の充放電素子を介して前記第1の充放電素子に充電させる状態とを交互に切り替える充電方向切替用スイッチング素子と、
前記充電方向切替用スイッチング素子によって前記第1の充放電素子に充電されたエネルギーを前記容量性負荷に充電させる状態と、前記容量性負荷に充電されたエネルギーを前記第1の充放電素子に充電させる状態とを交互に切り替える際に、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを前記容量性負荷の正極端子側から充電させる状態と、前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを前記容量性負荷の負極端子側から充電させる状態とを交互に切り替える極性切替用スイッチング素子と、
前記充電方向切替用スイッチング素子および前記極性切替用スイッチング素子の導通状態が、オン状態とオフ状態とのいずれか一方に切り替わるように制御する制御回路と、
前記容量性負荷の両端子間の電圧変化成分に含まれる、前記第2の充放電素子にエネルギーをチャージする元の素子の両端子間の電圧成分を打ち消すような傾きをもち、かつ、その傾きに前記第2の充放電素子にエネルギーを充電するチャージ時間の二乗が乗じられた二次の基準波の電圧値と入力信号の電圧値とに基づいて、前記チャージ時間を示すパルス幅の変調信号を生成する変調回路と
を備え、
前記制御回路は、前記容量性負荷を駆動するための差動信号である駆動信号のうちの一方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて変化させる状態と、他方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて変化させる状態とが交互に繰り返されるように、前記充電方向切替用スイッチング素子および前記極性信号切替用スイッチング素子の導通状態の切り替えを制御することを特徴とする駆動用ドライバ。 - 電源電圧を出力する駆動用電源から前記第1の充放電素子にエネルギーを補充するためのエネルギー補充用素子を備え、
前記制御回路は、
前記駆動用電源から前記第1の充放電素子にエネルギーが補充されるように、前記エネルギー補充用素子の導通状態を制御することを特徴とする請求項1に記載の駆動用ドライバ。 - 前記変調回路は、
前記第2の充放電素子にエネルギーをチャージする元の素子の両端子間の電圧成分を打ち消すような傾きに対する電流値を出力する傾き決定回路と、前記傾き決定回路から出力されたその傾きに対する電流値を積分することで前記二次の基準波を発生させる積分回路とを備える基準波発生回路と、
前記基準波発生回路によって発生させられた前記二次の基準波の電圧値と、前記入力信号の電圧値とに基づいて、前記チャージ時間を示すパルス幅の変調信号を生成する波形比較回路と
を備えることを特徴とする請求項1または2に記載の駆動用ドライバ。 - 差動信号である入力信号のうちの一方の信号の電圧値と他方の信号の電圧値とを比較して、その比較結果に応じた電圧レベルの比較結果信号を出力する第1の比較回路と、
前記駆動信号のうちの一方の信号の電圧値と他方の信号の電圧値とを比較して、その比較結果に応じた電圧レベルの比較結果信号を出力する第2の比較回路と
を備え、
前記制御回路は、
少なくとも、前記第1の比較回路から出力された比較結果信号の電圧レベルと、前記第2の比較回路から出力された比較結果信号の電圧レベルと、前記入力信号を変調した変調信号の電圧レベルとの組み合わせに基づいて、
前記駆動信号のうちの一方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて増加させて、他方の信号の電圧値を所定の電圧レベルであるアナロググランド電圧レベルにさせる第1フェーズと、
前記駆動信号のうちの一方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて減少させて、他方の信号の電圧値を前記アナロググランド電圧レベルにさせる第2フェーズと、
前記駆動信号の他方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて増加させて、他方の信号の電圧値を前記のアナロググランド電圧レベルにさせる第3フェーズと、
前記駆動信号の他方の信号の電圧値を前記容量性負荷に充電されるエネルギーに応じて減少させて、他方の信号の電圧値を前記アナロググランド電圧レベルにさせる第4フェーズ
との各動作フェーズが繰り返されるように、前記充電方向切替用スイッチング素子および前記極性切替用スイッチング素子の導通状態の切り替えを制御することを特徴とする請求項1〜3のいずれか1項に記載の駆動用ドライバ。 - 前記制御回路は、
最初に前記第1フェーズになる前と、前記第1フェーズから前記第4フェーズまでの各動作フェーズが所定の回数繰り返された後に再度前記第1フェーズになる前とに、前記駆動用電源から前記第1の充放電素子にエネルギーを補充するエネルギー補充フェーズになるように、前記エネルギー補充用素子の導通状態を制御することを特徴とする請求項4に記載の駆動用ドライバ。 - 前記変調回路は、
前記傾き決定回路に対して、前記容量性負荷の両端子間の電圧成分と前記第1の充放電素子の両端子間の電圧成分とが出力される状態と、
前記傾き決定回路に対して、前記第1の充放電素子の両端子間の電圧成分が出力される状態とを交互に切り替える電圧成分切替用スイッチング素子を備え、
前記制御回路は、
前記第1フェーズおよび前記第3フェーズのとき、前記傾き決定回路に対して、前記容量性負荷の両端子間の電圧成分と前記第1の充放電素子の両端子間の電圧成分とが出力される状態になり、
前記第2フェーズおよび前記第4フェーズのとき、前記傾き決定回路に対して、前記第1の充放電素子の両端子間の電圧成分が出力される状態になるように、
前記電圧成分切替用スイッチング素子の導通状態を制御することを特徴とする請求項3〜5のいずれか1項に記載の駆動用ドライバ。 - 前記第2の充放電素子を流れる電流が減少し始めてから0(A)になるまでの間の状態であるか否かを監視して、その監視結果に応じた電圧レベルの電流監視結果信号を出力する電流監視回路と、
を備え、
前記制御回路は、
少なくとも、前記第1フェーズから第4フェーズまでの各動作フェーズにおいて、前記電流監視回路から出力された電流監視結果信号の電圧レベルと、前記入力信号を変調した変調信号の電圧レベルとの組み合わせに基づいて、
前記第1の充放電素子または前記容量性負荷に充電されたエネルギーを、前記第2の充放電素子に充電させる充電フェーズと、
前記第2の充放電素子に充電さたれエネルギーを、前記容量性負荷または前記第1の充放電素子に転送する転送フェーズと、
前記第1の充放電素子と前記第2の充放電素子と前記容量性負荷との間で、前記第1の充放電素子、前記第2の充放電素子または前記容量性負荷に充電されたエネルギーの充電および転送を行わない待機フェーズ
との各動作フェーズが繰り返されるように、前記充電方向切替用スイッチング素子および前記極性切替用スイッチング素子の導通状態の切り替えを制御することを特徴とする請求項3〜6のいずれか1項に記載の駆動用ドライバ。 - 前記制御回路は、
前記エネルギー補充フェーズにおいて、
前記駆動用電源から、前記第1の充放電素子にエネルギーを充電させる充電フェーズと、
前記駆動用電源から、前記第1の充放電素子にエネルギーを充電させない待機フェーズ
との各動作フェーズになるように、前記エネルギー補充用素子の導通状態の切り替えを制御することを特徴とする請求項7に記載の駆動用ドライバ。 - 前記第1の充放電素子は、
前記駆動用電源と、グランドとの間に接続され、
前記第2の充放電素子は、
前記第1の充放電素子の正極端子と、前記容量性負荷の正極端子との間に接続され、
前記充電方向切替用スイッチング素子は、
前記第2の充放電素子の容量性負荷側の端子と、前記第1の充放電素子の負極端子との間、または前記第1の充放電素子の正極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間のうち、少なくとも前記第2の充放電素子の容量性負荷側の端子と、前記第1の充放電素子の負極端子との間に接続され、
前記極性切替用スイッチング素子は、
前記第2の充放電素子の容量性負荷側の端子と、前記容量性負荷の正極端子との間に接続され、かつ、前記容量性負荷の負極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間に接続された正極側スイッチング素子と、
前記第2の充放電素子の容量性負荷側の端子と、前記容量性負荷の負極端子との間に接続され、かつ、前記容量性負荷の正極端子と、前記第2の充放電素子の前記駆動用電源側の端子との間に接続された負極側スイッチング素子とであって、
前記制御回路は、
前記第1フェーズの充電フェーズ、前記第2フェーズの転送フェーズ、前記第3フェーズの充電フェーズ、および前記第4フェーズの転送フェーズのとき、前記充電方向切替用スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、
前記第1フェーズの転送フェーズ、および前記第2フェーズの充電フェーズのとき、前記正極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、
前記第3フェーズの転送フェーズ、および前記第4フェーズの充電フェーズのとき、前記負極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御して、
前記第1フェーズの待機フェーズ、前記第2フェーズの待機フェーズ、前記第3フェーズの待機フェーズ、および前記第4フェーズの待機フェーズのとき、前記充電方向切替用スイッチング素子、前記正極側スイッチング素子、および前記負極側スイッチング素子の導通状態がオフ状態にすることによって閉回路が形成されないように制御することを特徴とする請求項7または8に記載の駆動用ドライバ。 - 前記エネルギー補充用素子は、
前記駆動用電源と、前記第1の充放電素子の正極端子との間に接続され、
前記制御回路は、
前記エネルギー補充フェーズの充電フェーズのとき、前記エネルギー補充用素子の導通状態がオン状態になるように制御して、
前記エネルギー補充フェーズの待機フェーズのとき、前記エネルギー補充用素子の導通状態がオフ状態になるように制御することを特徴とする請求項9に記載の駆動用ドライバ。 - 前記制御回路は、
前記充電方向切替用スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御する際に、その閉回路がグランドに接続されるように制御して、
前記正極側スイッチング素子および前記負極側スイッチング素子の導通状態をオン状態にすることによって閉回路が形成されるように制御する際に、その閉回路が前記駆動用電源とは別の電源、前記グランド、または前記グランドとは別のグランドに接続されるように制御することを特徴とする請求項9または10に記載の駆動用ドライバ。 - 前記入力信号の振幅と前記駆動信号の振幅との誤差に基づいて、前記入力信号の振幅を補正した入力信号を出力する誤差抑圧回路と、
前記誤差抑圧回路から出力された入力信号を入力して、前記容量性負荷を駆動するための差動信号である駆動信号を生成する請求項1〜11のいずれか1項に記載の駆動用ドライバと
を備えることを特徴とする駆動用アンプ。 - 容量性負荷と、
入力信号を生成する入力信号生成回路と、
前記入力信号生成回路によって生成された入力信号に基づいて、前記容量性負荷を駆動するための駆動信号を出力する請求項12に記載の駆動用アンプと、
前記入力信号生成回路および前記駆動用アンプに所定の電源電圧を供給する駆動用電源と
を備えることを特徴とする情報機器。
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CN108667293A (zh) * | 2018-07-09 | 2018-10-16 | 成都信息工程大学 | 一种适用于电流模buck变换器的二次斜坡补偿电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006010750A (ja) * | 2004-06-22 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 容量性負荷駆動装置、及びそれを搭載するプラズマディスプレイ |
WO2011010443A1 (ja) * | 2009-07-24 | 2011-01-27 | 旭化成エレクトロニクス株式会社 | 駆動装置 |
US20110095836A1 (en) * | 2008-04-23 | 2011-04-28 | Hypex Electronics B.V. | Method and control circuit for controlling pulse width modulation |
-
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- 2011-06-24 JP JP2011140825A patent/JP2013009178A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006010750A (ja) * | 2004-06-22 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 容量性負荷駆動装置、及びそれを搭載するプラズマディスプレイ |
US20110095836A1 (en) * | 2008-04-23 | 2011-04-28 | Hypex Electronics B.V. | Method and control circuit for controlling pulse width modulation |
WO2011010443A1 (ja) * | 2009-07-24 | 2011-01-27 | 旭化成エレクトロニクス株式会社 | 駆動装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108667293A (zh) * | 2018-07-09 | 2018-10-16 | 成都信息工程大学 | 一种适用于电流模buck变换器的二次斜坡补偿电路 |
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