JPWO2011007519A1 - モジュール部品とその製造方法 - Google Patents

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Abstract

モジュール部品は、半導体部品やチップ部品からなる電子部品が、回路基板に半田部を介して実装され、更に封止樹脂に覆われてなる。配線部と配線部の周囲部とのみを、ソルダーレジストで覆い、ソルダーレジストを更に封止樹脂で覆うことで、信頼性の高いモジュール部品を実現する。

Description

本発明は、携帯電話や無線ＬＡＮ等に使われるモジュール部品とその製造方法に関するものである。特に、半導体部品やチップ部品等が回路基板の表面に形成された実装部に半田実装され、封止樹脂に覆われてなるモジュール部品とその製造方法に関するものである。
モジュール部品は、半導体部品もしくはチップ部品等からなる電子部品が、回路基板に半田実装され、封止樹脂に覆われてなるものであり、携帯電話や無線ＬＡＮ等の各種電子機器に広く使われている。
図２３は、従来のモジュール部品の断面図である。図２４は、従来のモジュール部品に使われる回路基板の上面図である。
従来のモジュール部品としては例えば特許文献１が知られている。図２３において、モジュール部品１は、チップ部品２や半導体部品４等からなる電子部品が、絶縁部１１と導体パターン１０とビア１２とを有する回路基板７に、半田部８を介して実装されている。
チップ部品２の端部等に設けられた端子３と、回路基板７の表層に形成された導体パターン１０とは、半田部８を介して接続される。
同様に半導体部品４に形成されたＢＧＡ（ボールグリッドアレイ）５と、回路基板７の表層に形成された導体パターン１０とが、半田部８を介して接続される。なおＢＧＡの代わりにＬＧＡ（ランドグリッドアレイ）を、半田部８を介して導体パターン１０に接続しても良い。
またソルダーレジスト９は、回路基板７の表層に設けられた導体パターン１０の一部と、回路基板の導体パターン１０の形成されていない部分（すなわち絶縁部１１）を覆っている。そして封止樹脂６は、チップ部品２や半導体部品４を覆うと共に、チップ部品２や半導体部品４と回路基板７との隙間にも充填されている。図２３において、封止樹脂６は、ソルダーレジスト９やチップ部品２や半導体部品４を覆うように設けられている。点線１３や点線１４で囲まれた部分は、ソルダーレジスト９や半田部８に起因する課題が発生する可能性の高い部分を示すものである。点線１４で囲まれた部分とは、半田フラッシュ（後述する）のような、ソルダーレジスト９や半田部８に起因する課題が発生した部分を示す。
図２４は、従来のモジュール部品に使われる回路基板の上面図である。図２４において、回路基板７の表面（すなわち、チップ部品２や半導体部品４が、半田部８で実装される面）には、導体パターン１０が形成されている。導体パターン１０の一部は、ソルダーレジスト９から露出し、実装部１５となる。そして実装部１５には半田等を介して半導体部品４等が実装される。また導体パターン１０の一部は、ソルダーレジスト９で覆われ、配線部１６を構成する。配線部１６の表面はソルダーレジスト９で覆われているため、実装部１５に付着した半田等（図示していない）が付着しない。このように、導体パターン１０のソルダーレジスト９で覆われた部分が配線部１６となり、ソルダーレジスト９から露出した部分が実装部１５となる。実装部１５に、半田部８を介して、チップ部品２の端子３や、半導体部品４のＢＧＡ５が実装される。
しかし、ソルダーレジスト９は、光感光性樹脂で構成されることが多く、封止樹脂６に比べて、物理的強度が低い。そのため図２３で図示したように、ソルダーレジスト９の上に、封止樹脂６を設けた場合、ソルダーレジスト９と封止樹脂６との界面で割れや剥離等が発生する場合がある。こうしたソルダーレジスト９に起因する課題としては、半田フラッシュがあり、図２３における点線１４で囲まれた部分がその一例である。
次に、図２５〜図２８を用いて、半田フラッシュについて説明する。図２５、２６は、従来のモジュール部品に使われる回路基板の上面図である。従来のモジュール部品１は、他の回路基板（例えば、携帯電話用のマザー回路基板等）の上に半田付けする際、半田フラッシュと呼ばれる課題が発生することがあった。半田フラッシュとは、モジュール部品１において封止樹脂６等によって封止されている電子部品（チップ部品２や半導体部品４等）の半田付け部分の半田が再溶融することで体積膨張し、ソルダーレジスト９に割れを発生させるものである。
図２５は、従来のモジュール部品に使われる回路基板７の上面図である。図２５において、ソルダーレジスト９に形成された開口部には、半導体実装用の導体パターン１５ａ、チップ部品実装用の導体パターン１５ｂ、チップコイル等の大型電子部品の実装用の導体パターン１５ｃ等が露出している。図２５における点線１３で囲まれた部分が、半田フラッシュが発生しやすい部分である。半田フラッシュとは、図２３の点線１３や点線１４で囲まれた部分に発生しやすいショート及び断線不良であり、モジュール部品１を、他のマザー回路基板に設置する半田付け時に発生しやすい。半田フラッシュとは、図２３におけるモジュール部品１の半田付け時に、半田部８がその周辺部を破壊し、隣接する端子３間や導体パターン１０間を、溶融した半田が移動することで短絡不良や断線不良を生じさせる現象である。
なお、半田フラッシュは、ソルダーレジスト９の凝集破壊（cohesive failure）によって発生する。ここでソルダーレジスト９の凝集破壊とは、ソルダーレジスト９の材質自体に破壊が生じることである。更に半田フラッシュは、この凝集破壊の他に界面破壊（interfacial failure）によっても発生する。界面破壊とは半田部８の再溶融時に生じる応力に対して、異なる層間の密着力が不足した場合に起こる破壊である。また図２６において、段差部１７とは、実装部１５の周縁や、配線部１６（図示していない）の表面に形成されたソルダーレジスト９に起因する段差である。段差部１７にも、半田フラッシュが発生しやすい。
次に、図２７、図２８を用いて、段差部１７に起因する半田フラッシュについて説明する。図２７は、従来のモジュール部品１に使われる回路基板７の上面図であり、半田フラッシュが発生する前の状態である。図２７において、導体パターン１０（図示していない）の一部は、ソルダーレジスト９から露出し、実装部１５（図示していない）を構成する。そして実装部１５の上には、半田が付着してなる半田部８が形成されている。半田部８の周囲には、導体パターン１０の周縁部に重なるように設けられたソルダーレジスト９からなる段差部１７が形成されている。なお図２７において、半田部８の上に実装されたチップ部品２や、封止樹脂６等は図示していない。
図２８は、従来のモジュール部品１に使われる回路基板７の上面図である。図２８における点線１４で囲まれた部分は、再溶解した半田によって、ソルダーレジスト９からなる段差部１７が破壊され、この段差部１７から半田部８の一部の半田が外部へ流れ出したものである。上述したように、半田フラッシュは、ソルダーレジスト９と封止樹脂６との界面部分のみならず、段差部１７等、様々な部分で発生する可能性がある。
モジュール部品１では、そのモジュール部品１を、他の回路基板に半田付けする際に、その時の熱で、半田部８が再溶融する。この時、半田部８の体積が膨張し、周辺に存在する封止樹脂６やソルダーレジスト９などに対する応力が増加する。そのため、この応力に対して強度が最も弱い部分が破壊され、半田フラッシュが起こり、短絡や断線の不良が発生する場合があった。
特開２００８−２７７６６１号公報
本発明のモジュール部品は、複数の実装部と、この実装部間を接続する配線部と、を有する回路基板と、実装部に、半田で実装された電子部品と、封止樹脂と、を有するからなるモジュール部品である。封止樹脂は回路基板と電子部品との間に充填されている。配線部と、配線部の周囲部のみとが、ソルダーレジストで覆われ、ソルダーレジストが封止樹脂で覆われている。
また、本発明のモジュール部品の製造方法は、回路基板に実装部と、配線部とを設け、配線部と配線部の周囲部のみを、ソルダーレジストで覆う。そして電子部品を半田により実装部に接続し、回路基板と電子部品との間に、封止樹脂を充填することを特徴としている。
本発明により、モジュール部品の半田フラッシュを防止し信頼性を高めることができ、各種電子機器の小型化、高性能化に有用である。
図１は、本発明の実施の形態１におけるモジュール部品の断面図である。 図２は、本発明の実施の形態１におけるモジュール部品の導体パターンが形成された回路基板の上面図である。 図３は、本発明の実施の形態１におけるモジュール部品の導体パターンとソルダーレジストが形成された回路基板の上面図である。 図４Ａは、本発明の実施の形態１におけるモジュール部品の実装部と配線部のパターン幅の関係を示す模式図である。 図４Ｂは本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストのパターン幅の関係を示す模式図である。 図５Ａは、本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストの関係を示す上面図である。 図５Ｂは、本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストの別の関係を示す上面図である。 図５Ｃは、本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストのさらに別の関係を示す上面図である。 図６Ａは、本発明の実施の形態１におけるモジュール部品の隣接した導体パターンの上面図である。 図６Ｂは、図６Ａの隣接した導体パターンの一部にソルダーレジストを設けた上面図である。 図７Ａは、本発明の実施の形態１におけるモジュール部品の実装部と、この実装部に接続された配線部と、を有する導体パターンの上面図である。 図７Ｂは、図７Ａの導体パターンの一部にソルダーレジストを設けた上面図である。 図８Ａは、本発明の実施の形態１におけるモジュール部品の複数の実装部と、この実装部の隙間に形成された配線部と、を有する導体パターンの上面図である。 図８Ｂは、図８Ａの配線部にソルダーレジストを設けた上面図である。 図９Ａは、本発明の実施の形態１におけるモジュール部品の製造方法を説明する断面図である。 図９Ｂは、本発明の実施の形態１におけるモジュール部品の製造方法を説明する断面図である。 図１０は、本発明の実施の形態２におけるモジュール部品の導体パターンが形成された回路基板の上面図である。 図１１は、本発明の実施の形態２におけるモジュール部品の導体パターンとソルダーレジストが形成された回路基板の上面図である。 図１２は、本発明の実施の形態３におけるモジュール部品の断面図である。 図１３は、本発明の実施の形態３におけるモジュール部品の回路基板の導体パターンの上面図である。 図１４は、図１３の導体パターンの上にリング状レジストを設けた上面図である。 図１５は、本発明の実施の形態３におけるモジュール部品の回路基板の上に実装される電子部品の箇所を示す上面図である。 図１６Ａは、本発明の実施の形態３におけるモジュール部品の製造方法を説明する断面図である。 図１６Ｂは、本発明の実施の形態３におけるモジュール部品の製造方法を説明する断面図である。 図１７Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。 図１７Ｂは、図１７Ａに示すモジュール部品の１７Ｂ−１７Ｂ線における部分断面図である。 図１８Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。 図１８Ｂは、図１８Ａに示すモジュール部品の１８Ｂ−１８Ｂ線における部分断面図である。 図１９Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。 図１９Ｂは、図１９Ａに示すモジュール部品の１９Ｂ−１９Ｂ線における部分断面図である。 図２０は、本発明の実施の形態４におけるモジュール部品の回路基板を示す上面図である。 図２１Ａは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、導体パターンの上に形成した複数のリング状レジストを示す。 図２１Ｂは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、導体パターンの上に形成した複数のリング状レジストに設けた半田部を示す。 図２２Ａは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、半田の一部が流れた状態を示す。 図２２Ｂは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、半田の一部がさらに流れた状態を示す。 図２３は、従来のモジュール部品の断面図である。 図２４は、従来のモジュール部品に使われる回路基板の上面図である。 図２５は、従来のモジュール部品に使われる回路基板の上面図である。 図２６は、従来のモジュール部品に使われる回路基板の上面図である。 図２７は、従来のモジュール部品に使われる回路基板の上面図である。 図２８は、従来のモジュール部品に使われる回路基板の上面図である。
（実施の形態１）
本発明のモジュール部品の構造について、図１を用いて説明する。図１は、本発明の実施の形態１におけるモジュール部品の断面図である。図１において、チップ部品１０２はチップ抵抗器や積層セラミックコンデンサ等である。端子１０３は、素子がチップ部品１０２に設けられた３面電極もしくは５面電極である。なお３面電極とは、チップ部品１０２の上下面と１側面に設けられた実装用電極である。また５面電極とは、チップ部品１０２の上下面と３側面に設けられた実装用電極である。
封止樹脂１０６は、熱膨張調整用のセラミックフィラー（例えば、アルミナ等）を添加したエポキシ樹脂等の他、アンダーフィル材であっても良い。
回路基板１０７は、絶縁部１１１として、ガラス繊維をエポキシ樹脂で含浸したものを用い、導体パターン１１０として銅箔を用い、ビア１１２として導電性ペーストビアやめっきビアを用いる。
点線１１３で囲まれた部分は半田フラッシュを抑制した箇所を示している。図１の点線１１３で囲まれた部分が示すように、チップ部品１０２と、回路基板１０７との間には、ソルダーレジスト１０９を設けていない。そのため、モジュール部品のソルダーレジストに起因する半田フラッシュ等の発生を防止することができる。
なお、図１では回路基板１０７のチップ部品１０２や半導体部品１０４が実装されている面とは逆の面には、ソルダーレジスト１０９をまったく設けていない。しかし、モジュール部品１０１を別の基板（図示していない）に実装する場合に必要であれば、ソルダーレジスト１０９を設けても良い。
図２は、本発明の実施の形態１におけるモジュール部品の導体パターン１１０が形成された回路基板１０７の上面図であり、ソルダーレジスト１０９を形成する前の状態である。図２において、配線部１１５は、複数の実装部１１４の間に設けられている。
図３は、本発明の実施の形態１におけるモジュール部品の導体パターンとソルダーレジストが形成された回路基板の上面図である。図３は、図２で示した回路基板の上にソルダーレジスト１０９が形成された後の状態を示すものであり、チップ部品１０２や半導体部品１０４が実装される前の状態である。図２の導体パターン１１０の、配線部１１５と、この配線部１１５の周囲のみとを覆おうように、ソルダーレジスト１０９を設ける。
図３において、実装部１１４は、ソルダーレジスト１０９から露出した導体パターン１１０である。図３の実装部１１４は、銅箔、あるいは銅箔の表面に形成された金めっき層等からなり、ソルダーレジスト１０９で覆われていない部分である。また図３において、配線部１１５は、ソルダーレジスト１０９で覆われた導体パターン１１０である。
図３に示すように、実施の形態１における回路基板１０７の、チップ部品１０２や半導体部品１０４の実装面は、導体パターン１１０や、絶縁部１１１から形成され、導体パターン１１０の一部が、ソルダーレジスト１０９で覆われている。なお実装部１１４の上に、半田部１０８（図示していない）を介して、チップ部品１０２や半導体部品１０４が実装される。
図３に示すように、ソルダーレジスト１０９は、端子１０３やＢＧＡ１０５が実装される複数の実装部１１４間を結ぶ配線部１１５の上に設けられている。配線部１１５にソルダーレジスト１０９を設けていない場合、配線部１１５において、導体パターン１１０（あるいは導体パターン１１０の上に設けられた金メッキ等）と、封止樹脂１０６との密着性の低さから、界面剥離等が生じることがある。実施の形態１では、導体パターン１１０の上に、ソルダーレジスト１０９を設けることで、導体パターン１１０と封止樹脂１０６との界面剥離を防止することができる。
図３において、導体パターン１１０を設けていない部分に、絶縁部１１１を露出させることで、絶縁部１１１と封止樹脂１０６との密着性を高める効果が得られる。ソルダーレジスト１０９に比べ、絶縁部１１１の方が強度が高く、封止樹脂１０６で封止した場合でも、破壊（特に、凝集破壊）されにくい効果がある。ソルダーレジスト１０９は現像処理等で容易に除去される必要があるため、感光性樹脂からなり、物理的強度が低い。これに対して、絶縁部１１１は、感光性を有しないエポキシ樹脂等からなるため、物理的強度が高いからである。
なお図３において、導体パターン１１０のうち丸い形状の部分は、半導体部品１０４に設けられたＢＧＡ１０５の実装部１１４に相当する。これはＢＧＡ１０５の形状が球状であるためである。また図３において、導体パターン１１０のうち方形状の部分は、チップ部品１０２に設けられた端子１０３の実装部１１４に相当する。これは端子１０３の形状が方形であるためである。
次に、実装部１１４の幅と、配線部１１５の幅と、ソルダーレジスト１０９の幅との、関係について説明する。
図４Ａは、本発明の実施の形態１におけるモジュール部品の実装部と配線部のパターン幅の関係を示す模式図である。図４Ｂは本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストのパターン幅の関係を示す模式図である。
図４Ａにおいて、導体パターン１１０の端部には、実装部１１４が形成されており、実装部１１４の間には、配線部１１５が設けられている。図４Ｂは、図４Ａに示した配線部１１５の上にソルダーレジスト１０９を形成した様子を示している。
図４Ｂにおいて、第１の実装部１１４の最大幅をＡ１とする。第２の実装部１１４の最大幅をＡ２とする。配線部１１５の最大幅をＢとする。ソルダーレジスト１０９の最大幅をＣとする。図４Ｂに示すように、Ａ１＞Ｃ＞Ｂ、あるいはＡ２＞Ｃ＞Ｂの関係を満たしている。すなわち実装部１１４の幅であるＡ１あるいはＡ２がソルダーレジスト１０９の幅であるＣよりも大きく、ソルダーレジスト１０９の幅であるＣが配線部１１５の幅であるＢよりも大きいという関係を満たしている。
なお、導体パターン１１０へのソルダーレジスト１０９による被覆性を安定化するために、ソルダーレジスト１０９の厚みは、導体パターン１１０の厚みより厚くすることが望ましい。
図４Ｂにおける点線１１３は、ソルダーレジスト１０９で覆われた導体パターン１１０を示す。図４Ｂに示すように、配線部１１５をソルダーレジスト１０９で覆う場合、ソルダーレジスト１０９のパターン幅を、配線部１１５の周囲部まで覆うことが望ましい。ソルダーレジスト１０９が覆う配線部１１５の周囲部とは、配線部１１５の幅より、片側で１０μｍ以上２００μｍ以下、望ましくは３０μｍ以上１００μｍ以下長い幅を有する範囲である。
このように、配線部１１５と、配線部１１５の周囲（すなわち配線部１１５より片側２００μｍ以下の範囲）のみと、を一つの（あるいは一体の）ソルダーレジスト１０９で覆う。このことにより、配線部１１５と封止樹脂１０６との接触を防止し、半田フラッシュの発生を防止する。
なおソルダーレジスト１０９のパターン幅方向への突き出し量が、配線部１１５のパターン幅より、片側で１０μｍ未満の場合、位置ずれなどにより、導体パターン１１０の一部が、ソルダーレジスト１０９から露出してしまう場合がある。その場合には界面剥離が発生する可能性がある。また片側で、２００μｍより広くした場合、ソルダーレジスト１０９が凝集破壊する可能性が考えられる。これはソルダーレジスト１０９が、絶縁部１１１や封止樹脂１０６よりも強度が弱いためである。
図４Ｂにおける露出部１１７とは、配線部１１５の一部が、ソルダーレジスト１０９より露出した部分に相当する。この露出部１１７の長さは、ゼロ以上（あるいはソルダーレジスト１０９の一部が、逆に実装部１１４を覆っても良い）、２００μｍ以下が望ましい。露出部１１７の長さが２００μｍを超えた場合、封止樹脂１０６と露出部１１７を構成する導体パターン１１０（例えば、銅箔や、金めっき部分等）との密着性の低さから、界面剥離等が生じる可能性がある。また露出部１１７を、実装部１１４としても良い。
図５Ａ〜５Ｃは、本発明の実施の形態１におけるモジュール部品の実装部と配線部とソルダーレジストの関係を示す上面図である。図５Ａ〜図５Ｃは、それぞれソルダーレジスト１０９の端部（すなわち実装部１１４付近、あるいは露出部１１７付近）の形状に特徴がある。
図５Ａは、ソルダーレジスト１０９の端部に丸みを有するパターンを設けた場合の上面図である。ソルダーレジスト１０９の端部に丸みを有するパターンを設けることで、ソルダーレジスト１０９の端部等における応力集中を防止でき、ソルダーレジスト１０９の凝集破壊を防止する効果が得られる。その結果、ソルダーレジスト１０９の耐半田フラッシュ性を高めることができる。
図５Ｂは、ソルダーレジスト１０９の端部に段差状のパターンを設けた場合の上面図である。ソルダーレジスト１０９の端部に段差状のパターン（望ましくは複数の段差）を設けることで、ソルダーレジスト１０９の端部等における応力集中を防止でき、ソルダーレジスト１０９の凝集破壊を防止する効果が得られる。その結果、ソルダーレジスト１０９の耐半田フラッシュ性を高めることが出来る。また導体パターン１１０と、ソルダーレジスト１０９との位置合わせ精度（アライメント精度とも呼ばれる）が、露出部１１７の大きさに影響を与えにくくなる効果も得られる。
図５Ｃは、ソルダーレジスト１０９の端部にテーパー状のパターン（例えば、斜めの部分）を設けた場合の上面図である。テーパー状のパターンを設けることで、ソルダーレジスト１０９の端部等における応力集中を防止でき、ソルダーレジスト１０９の凝集破壊防止する効果が得られ、ソルダーレジスト１０９の耐半田フラッシュ性を高めることが出来る。
次に、図６を用いて、複数の導体パターン１１０が隣接した場合について説明する。図６Ａは、本発明の実施の形態２におけるモジュール部品の隣接した導体パターンの上面図である。図６Ｂは、図６Ａの隣接した導体パターンの一部にソルダーレジストを設けた上面図である。
導体パターン１１０が、狭い隙間で隣接して存在する場合、半田フラッシュが発生する可能性が高い。なお半田フラッシュが発生する可能性は、封止樹脂１０６やソルダーレジスト１０９の種類、半田部１０８に存在する半田量、あるいはモジュール部品１０１の他の回路基板への半田付け温度等の影響も受ける。隣接する導体パターン１１０の間隔が０．５ｍｍ以下（更には０．３ｍｍ以下）の場合に半田フラッシュが発生しやすい。
図６Ａには、実装部１１４と配線部１１５とからなる２個の導体パターン１１０が、０．５ｍｍ以下（更には０．３ｍｍ以下）の間隔で隣接して形成されている状態を示している。図６Ｂは、図６Ａに示した、互いに隣接した導体パターン１１０の、配線部１１５と、配線部１１５の周囲部とのみを、ソルダーレジスト１０９で覆った様子を示している。
図６Ｂに示すように、配線部１１５と、この配線部１１５の周囲部とのみを、ソルダーレジスト１０９で覆い、ソルダーレジスト１０９を封止樹脂１０６で覆うことで、半田フラッシュ等の発生を抑制することができる。
次に図７を用いて、実装部１１４と、この実装部１１４に接続された配線部１１５と、を有する導体パターン１１０における、半田フラッシュの抑制について説明する。図７Ａは、本発明の実施の形態１におけるモジュール部品の実装部と、この実装部に接続された配線部と、を有する導体パターンの上面図である。図７Ｂは、図７Ａの導体パターンの一部にソルダーレジストを設けた上面図である。図７Ａに示すように、実装部１１４と、配線部１１５と、から導体パターン１１０が形成されている。図７Ｂは、配線部１１５と、配線部１１５の周囲部のみを、ソルダーレジストで覆った様子を示している。
図７Ａ、７Ｂに示すように、配線部１１５と、この配線部１１５の周囲部とのみを、ソルダーレジスト１０９で覆い、ソルダーレジスト１０９を封止樹脂１０６で覆うことで、半田フラッシュ等の発生を抑制できる。
次に図８Ａ、８Ｂを用いて、実装部１１４と、この実装部１１４の隙間に形成された配線部１１５と、を有する導体パターン１１０における、半田フラッシュの抑制について説明する。図８Ａは、本発明の実施の形態１におけるモジュール部品の複数の実装部１１４と、この実装部１１４の隙間に形成された配線部１１５と、を有する導体パターンの上面図である。図８Ｂは、図８Ａの配線部にソルダーレジスト１０９を設けた上面図である。なお複数の実装部１１４の隙間に形成された配線部１１５と、実装部１１４とは、互いに絶縁されていても良い。また複数の実装部１１４の隙間に形成された配線部１１５は、複数であっても良い。
図８Ｂは、配線部１１５と、配線部１１５の幅方向の周囲部とのみを、ソルダーレジストで覆った様子を示している。図８Ｂに示すように、配線部１１５と、この配線部１１５の周囲部とのみを、ソルダーレジスト１０９で覆い、ソルダーレジスト１０９を封止樹脂１０６で覆うことで、半田フラッシュ等の課題の発生を抑制できる。
次に、モジュール部品１０１の製造方法の一例について、図９Ａ、９Ｂを用いて説明する。図９Ａ、９Ｂは、本発明の実施の形態１におけるモジュール部品の製造方法を説明する断面図である。
図９Ａにおいて、回路基板１０７は、内部や表層に設けられた導体パターン１１０と、これらを層間接続するビア１１２と、これらを絶縁する絶縁部１１１とを、有している。また回路基板１０７の表層に形成された導体パターン１１０の上には、部分的にソルダーレジスト１０９が設けられているが、これは導体パターン１１０と封止樹脂１０６との直接的な接触を防止するためである。
図９Ａの矢印１１６に示すように、チップ部品１０２や半導体部品１０４をセットする。なお図９Ａにおいて、実装部１１４となる導体パターン１１０の上に、半田ペーストや半田めっき等（図示していない）を施しておくことが望ましい。図９Ａに示すように、チップ部品１０２や半導体部品１０４を回路基板１０７にセットした後、半田リフロー等を経て、チップ部品１０２や半導体部品１０４を回路基板１０７に半田実装し、図９Ｂの状態とする。
図９Ｂに示すように、チップ部品１０２や半導体部品１０４と、回路基板１０７（特に回路基板１０７の絶縁部１１１）との間には、ソルダーレジスト１０９を設けていない。
このように、ソルダーレジスト１０９を、配線部１１５と、配線部１１５の周囲部のみに、一体物として設けている。そして、その他の部分にはソルダーレジスト１０９を設けないことで、半田フラッシュの原因となるソルダーレジスト１０９の凝集破壊の発生を抑制することができる。
また、チップ部品１０２や半導体部品１０４と、回路基板１０７（特に回路基板１０７の絶縁部１１１）との隙間に、ソルダーレジスト１０９を設けないことで、この隙間への封止樹脂１０６の注入性を高める効果が得られる。
図９Ｂの状態とする工程を経た後、封止樹脂１０６を、チップ部品１０２や半導体部品１０４の表面のみならず、チップ部品１０２や半導体部品１０４と、回路基板１０７（特に絶縁層１１１）との隙間にも充填する。それにより、図１のモジュール部品１０１となる。
以上のように、配線部１１５と、この配線部１１５の周囲部のみとが、ソルダーレジスト１０９で覆われ、ソルダーレジスト１０９が更に封止樹脂１０６で覆われているモジュール部品１０１とすることで、その信頼性を高めることができる。なお封止樹脂１０６として、アンダーフィル樹脂を用いても良い。
次に、本実施の形態１のモジュール部品の実験結果の一例について、説明する。従来例及び本実施の形態１のモジュール部品を各２０サンプルを作成し、吸湿リフロー試験を繰り返して行い、半田フラッシュが発生したサンプル数を数えた結果を、表１に示す。表１の数値は吸湿リフロー試験の各回数後に観察された、半田フラッシュが発生したサンプルの累積数である。
Figure 2011007519
なお、吸湿リフロー試験とは、試作した各モジュール部品を、６０℃６０％ＲＨの環境下に４０時間放置することで吸湿させた後、ピーク温度２６０℃のリフロー炉を通過させ、その際半田フッラッシュが発生したかどうかをＸ線透視観察で確認する試験である。吸湿リフロー試験の繰り返し回数毎に、半田フラッシュの有無をＸ透視観察した。そしてその結果（累積数）を、表１に示している。
表１における吸湿リフロー試験の繰り返し回数とは、吸湿処理からの一連の作業を繰り返した合計の回数である。表１から、従来例では、繰り返し回数が３回で１個の半田フラッシュが発生し、繰り返し回数が４個で更に１個の半田フラッシュが発生し、累積で２個となったことが判る。表１より、従来例では、繰り返し回数が５回では、累積で４個の半田フラッシュが発生したが、本実施の形態では、繰り返し回数が５回でも、半田フラッシュが発生しなかったことが判る。
なお、表１において、判定△とは、５回の繰り返しにて２０個のサンプル中に、累積で４個のサンプルの一部に半田フラッシュが観察されたものであり、課題が残ると判断したものである。また判定○とは、５回の繰り返しでも、Ｘ線透視観察の結果、サンプル内部にまったく半田フラッシュが観察されなかった結果であり、望ましい結果と、判断したものである。
以上のように、回路基板１０７が、配線部１１５を有し、配線部１１５と、この配線部１１５の周囲部とのみを、ソルダーレジスト１０９で覆うことで、モジュール部品の信頼性を高めることができる。
（実施の形態２）
次に、本願発明のモジュール部品１０１に用いる回路基板１０７における半田フラッシュ防止について、図１０、図１１を用いて、更に詳しく説明する。
図１０は、本発明の実施の形態２におけるモジュール部品の導体パターンが形成された回路基板の上面図である。図１０は、回路基板１０７の表層を設けた導体パターン１１０について説明する上面図であり、ソルダーレジスト１０９を形成する前の状態であり、前述の図２の配線部１１５の幅と実装部１１４の幅とを、略同じとした場合である。
図１１は、本発明の実施の形態２におけるモジュール部品の導体パターンとソルダーレジストが形成された回路基板の上面図である。図１１は、図１０の導体パターン１１０の、配線部１１５と、この配線部１１５の周囲とのみに、ソルダーレジスト１０９を設けた様子を示している。
なお配線部１１５の周囲部には、ソルダーレジスト１０９が、配線部１１５の左右に配線部１１５の幅より広く（片側が１０μｍ以上２００μｍ以下、望ましくは３０μｍ以上１００μｍ以下広く）の範囲で、設けられている。この範囲にソルダーレジスト１０９を設けることでソルダーレジストへの応力集中による凝集破壊を防止できる。なおソルダーレジスト１０９の配線部１１５より、片側で２００μｍより大きくした場合、ソルダーレジスト１０９が凝集破壊する可能性がある。これはソルダーレジスト１０９に比べ、絶縁部１１１や封止樹脂１０６の強度が大きいためである。
以上のように、表層に実装部１１４と、配線部１１５とを有する回路基板１０７の、配線部１１５と、この配線部１１５の周囲部とのみを、一つのソルダーレジスト１０９で一括して覆う。このことにより、封止樹脂１０６と回路基板１０７との界面密着力に影響を与えることなく、半田フラッシュの発生を抑制できる。
なお図１０、図１１に示すように、配線部１１５の幅や、実装部１１４の幅に関係なく、半田フラッシュの発生を防止することができる。
なお、実施の形態２についても吸湿リフロー試験を行った結果、表１と同様に半田フラッシュの発生はなかった。
（実施の形態３）
図１２を用いて、半田フラッシュの発生を抑制する本発明のモジュール部品１０１の他の構造について説明する。図１２は、実施の形態３におけるモジュール部品の断面図である。図１２に示すように、リング状にパターニングされたソルダーレジスト１０９の一形態であるリング状レジスト１１８が回路基板１０７上に形成されている。なおソルダーレジスト１０９に感光性材料を用いることで、線幅精度や厚み精度を高められる。導体パターン１１０は、例えば銅箔で形成されたものであるが、その表面に金めっきや防錆処理等を行なったものを使うことは有用である。大型電子部品１１９は、インダクタ等の１．０ｍｍ角以上（更には１．５ｍｍ角以上）の投影面積を有するものであり、端子１２０は大型電子部品１１９の端子である。
図１２における点線１１３で囲まれた部分は、半田フラッシュの発生を抑制した箇所を示している。図１２の点線１１３で囲まれた部分が示すように、大型電子部品１１９を実装する端子１２０が半田部１０８を介して固定される導体パターン１１０の上に、リング状レジスト１１８を設けている。このため、半田部１０８の高さを高くすることができ、電子部品と回路基板１０７との隙間を広く確保することができる。そして、この隙間への封止樹脂１０６の充填性を高めることができる。導体パターン１１０の上に設けられたリング状レジスト１１８が、半田部１０８の再溶融に伴う体積増加で破壊されても、リング状レジスト１１８の外周と導体パターン１１０の外周との間で、再溶融した半田部１０８の半田がトラップ（あるいは吸着）される。そのため、半田部１０８の半田が、導体パターン１１０の外に流出しない。
インダクタ等の１．０ｍｍ角以上の投影面積を有する大型電子部品１１９の場合、半田部１０８における半田の絶対量が多くなるため、半田フラッシュが発生しやすくなる。また大型電子部品１１９は、一面に、複数個の大型の端子１２０が露出しているため、この端子１２０間に更に半田フラッシュが発生しやすい。
図１２では回路基板１０７のチップ部品１０２や大型電子部品１１９が実装されている面とは逆の面には、ソルダーレジスト１０９をまったく設けていない。しかし、モジュール部品１０１を別の基板（図示していない）に実装する場合に必要であれば、ソルダーレジスト１０９等を設けても良い。
次に、図１３を用いて更に詳しく説明する。図１３は、本発明の実施の形態３におけるモジュール部品の回路基板の導体パターンの上面図である。図１３は、図１２の回路基板１０７の表層に設けた実装部の一例について説明する上面図であり、ソルダーレジスト１０９を形成する前の状態である。
図１３において、導体パターン１１０ａは、例えば半導体部品１０４を半田実装する部分に相当する。導体パターン１１０ｂは、積層セラミックコンデンサ等の超小型のチップ部品１０２を半田実装する部分に相当する。導体パターン１１０ｃは、コイル、インダクタ等の大型電子部品１１９を半田実装するための実装部に相当する。なお導体パターン１１０ｃは、０．５ｍｍ角以上とする。すなわち導体パターン１１０ｃの面積を０．２５ｍｍ２以上とする。導体パターン１１０ｃが０．５ｍｍ角以上（面積が０．２５ｍｍ２以上）の場合、半田部１０８が大きくなる分、従来のモジュール部品では、半田フラッシュの発生確率が増加する。
また導体パターン１１０ｃが１０．０ｍｍ角を超える場合、すなわち導体パターン１１０ｃの面積が１００ｍｍ２より大きいの場合は、モジュール部品１０１に内蔵することが難しくなる。そのために導体パターン１１０ｃは１０．０ｍｍ角以下（すなわち導体パターン１１０ｃの面積が１００ｍｍ２以下）であることが望ましい。
図１３において、複数個の互いに隣接して設けられた導体パターン１１０ｃは、互いに絶縁されていてもよい。図１４は、図１３で示した導体パターン１１０ｃの上に、リング状レジスト１１８を設けた様子を示す上面図である。図１４は、図１２のモジュール部品１０１の製造に用いる回路基板１０７の上面図であり、チップ部品１０２や大型電子部品１１９、半導体部品１０４等が実装される前の状態に相当する。図１４に示すようにリング状レジスト１１８はいわゆる環状である必要ななく、多角形や楕円、あるいはこれらを組み合わせたものであっても良い。
図１４において、コイル、インダクタ等の大型電子部品１１９が、回路基板１０７と接続される半田部１０８（図示していない）は、図１３における導体パターン１１０ｃの上に形成されたリング状レジスト１１８で囲まれた実装部１１４ｃの上に設けられる。図１３の導体パターン１１０ａ、１１０ｂの上にはソルダーレジスト１０９及びリング状レジスト１１８は形成していない。そのため導体パターン１１０ａ、１１０ｂがそのまま実装部１１４ａ、１１４ｂとなる。なお実装部１１４ａ、１１４ｂ、１１４ｃは、銅箔、あるいは銅箔の表面に形成された金めっき層等からなる。
図１５は、本発明の実施の形態３におけるモジュール部品の回路基板１０７の上に実装される電子部品の箇所を示す上面図である。図１５において、点線１１３ａは、実装部１１４ｃの上に半田部１０８（図示していない）を介して実装される半導体部品１０４（図示していない）の位置を示す。点線１１３ｂは、実装部１１４ｂの上に半田部１０８（図示していない）を介して実装される積層セラミックコンデンサ等のチップ部品１０２（図示していない）の位置を示す。点線１１３ｃは、実装部１１４ｃに半田部１０８（図示していない）を介して実装される、インダクタ等の１．０ｍｍ角以上の投影面積を有する大型電子部品１１９（図示していない）の位置を示す。実装部１１４ｃは導体パターン１１０ｃの上に形成されたリング状レジスト１１８の中に設けられている。
なおリング状レジスト１１８の線幅は５０μｍ以上３００μｍ以下が望ましい。線幅が３００μｍより広くなると、半田部１０８へ影響を与える可能性がある。また線幅を５０μｍ未満とすることは技術的に難しい。なおリング状レジスト１１８の一部に切り欠きを設け、例えば、アルファベットのＣの文字のようにしても良い。この場合、切り欠き部分は、線幅の３倍以下とすることが好ましい。更には切り欠き部分は、線幅の２倍以下とすることがより好ましい。切り欠きが大きいほど、半田が簡単にこの切り欠き部を超えてしまい、工程歩留まりに影響を与える可能性がある。なおリング状レジスト１１８を、複数の切り欠き部を有する点線状とした場合もこの切り欠き部が、工程歩留まりに影響を与える可能性がある。リング状レジスト１１８の一部に切り欠き部を設ける（あるいは局所的に狭い部分を設ける）場合は、この切り欠き部（あるいは線幅を狭くした部分）には、隣接して電子部品を実装しないことが望ましい。こうすることで、万一、半田フラッシュが発生したとしても、モジュール部品１０１の信頼性に影響を与えにくい。以上の構成により、モジュール部品１０１の信頼性を高められる。なお図１２において、導体パターン１１０を設けていない部分に、回路基板１０７の絶縁部１１１を露出されている。これは絶縁部１１１と封止樹脂１０６との密着性が高い（樹脂同士となるため）ためであり、そのためソルダーレジスト１０９を設ける必要が無いからである。
なおソルダーレジスト１０９は一般的に感光性樹脂からなるため、物理的強度が低い。これは、ソルダーレジスト１０９は現像処理等で容易に除去される必要があるためである。それに対し、絶縁部１１１は、例えば、感光性を有しないエポキシ樹脂等からなるため、物理的強度が高い。そのため絶縁部１１１を用いた方がソルダーレジスト１０９を用いるよりも強度が高く、封止樹脂１０６で封止した場合でも、破壊（特に、凝集破壊）されにくい。
なお図１４、１５において、丸い形状の実装部１１４ａは、半導体部品（図示していない）の実装用ＢＧＡ（ボールグリッドアレイ）が実装される部分に相当する。なお図１４、１５において、ＢＧＡは図示していない。
また図１４、１５において、方形の実装部１１４ｂは、チップ部品１０２に設けられた端子１０３が実装される部分に相当する。
また図１４、１５において、方形の実装部１１４ｃは、大型電子部品１１９に設けられた端子１２０が実装される部分に相当する。大型電子部品１１９の端子１２０は半球状であっても、方形状であっても良い。
次に、モジュール部品１０１の製造方法の一例について、図１６Ａ、１６Ｂを用いて説明する。図１６Ａ、１６Ｂは、本発明の実施の形態３におけるモジュール部品の製造方法を説明する断面図である。
図１６Ａにおいて、回路基板１０７は、内部や表層に設けられた導体パターン１１０と、これらを層間接続するビア１１２と、これらを絶縁する絶縁部１１１と、を有している。また回路基板１０７の表層に形成された導体パターン１１０の内、特にインダクタ等の１．０ｍｍ角以上の投影面積を有する大型電子部品１１９を実装するための０．５ｍｍ角以上の導体パターン１１０の上には、一つ以上のリング状レジスト１１８を設ける。
図１６Ａの矢印１１６に示すように、チップ部品１０２や大型電子部品１１９を回路基板１０７にセットする。
なお図１６Ａにおいて、導体パターン１１０のうち、実装部を構成する導体パターン１１０の上に、半田ペーストや半田めっき等（図示していない）を施しておく。このとき、インダクタ等の１．０ｍｍ角以上の投影面積を有する大型電子部品１１９の実装用の導体パターン１１０において、半田ペーストの印刷は、リング状レジスト１１８で囲まれた部分の内部とすることが望ましい。
図１６Ａに示すように、チップ部品１０２や大型電子部品１１９等をセットする。その後、半田リフロー等を経て、チップ部品１０２やインダクタ等の１．０ｍｍ角以上の投影面積を有する大型子部品１１９を回路基板１０７に半田実装し、図１６Ｂの状態とする。
図１６Ｂは、半田実装した後の様子を示す断面図である。図１６Ｂに示すように、電子部品を、リング状レジスト１１８で囲まれた半田部１０８を介して固定する。この構成によって半田部１０８を囲うリング状レジスト１１８が凝集破壊（例えば、半田フラッシュ）した場合でも、再溶融した半田の導体パターン１１０の外への流出を防止する効果が得られる。
また大型電子部品１１９と、回路基板１０７（特に回路基板１０７の絶縁部１１１）との隙間を、リング状レジスト１１８を設けた分だけ高さ方向に広げられる。そのため、大型電子部品１１９と回路基板１０７の隙間への、封止樹脂１０６の充填性を高めることができる。
図１６Ｂの状態とした後、チップ部品１０２や大型電子部品１１９の隙間と回路基板１０７の間を埋めるように、封止樹脂１０６を設ける。これにより、回路基板１０７上のチップ部品１０２や大型電子部品１１９が封止樹脂１０６で埋められ、図１２のモジュール部品１０１となる。以上の製造方法により、信頼性の高いモジュール部品１０１を安定して製造できる。なお封止樹脂１０６として、アンダーフィル樹脂を用いても良い。
次にモジュール部品１０１の半田フラッシュの防止について、図１７〜図１９を用いて説明する。図１７Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。図１７Ｂは、図１７Ａに示すモジュール部品の１７Ｂ−１７Ｂ線における部分断面図である。図１７Ａ、１７Ｂは、モジュール部品１０１の半田フラッシュの防止について説明する上面図と断面図であり、モジュール部品１０１を他の基板（例えばマザーボード等）に実装する前の状態を示す。なお図１７Ａ、１７Ｂは、モジュール部品１０１の一部を示すものであり、図１７Ａ、１７Ｂにおいてチップ部品１０２や半導体部品１０４等は図示していない。
大型電子部品１１９の端子１２０（図示していない）が、半田部１０８を介して、０．５ｍｍ角以上の大きさを有する導体パターン１１０に実装される。また半田部１０８は、リング状レジスト１１８で囲まれた中に設けられ、半田部１０８の厚みはリング状レジスト１１８の厚みより高くしている。半田部１０８の周囲をリング状レジスト１１８で囲うことで、半田部１０８がリング状レジスト１１８で囲まれた面積以上に濡れ広がることを防止している。このように半田部１０８の濡れ広がりを防止できる分、半田部１０８の高さを高くすることができる。このため、大型電子部品１１９と、回路基板１０７との隙間を広くすることができる。この結果、大型電子部品１１９の面積（例えば、投影面積、あるいは床面積）が大きくなった場合でも、大型電子部品１１９の下側（すなわち回路基板１０７との隙間）への封止樹脂１０６の充填性が良くなる。
図１７Ｂに示すように、大型電子部品１１９は、その接続用の端子（例えば図１２の端子１２０）が、大型電子部品１１９の一面のみに設けられたものであっても良い。この理由は、大型電子部品１１９の一面のみに設けられたものであっても、リング状レジスト１１８の作用により、半田部１０８の高さを高くできるためである。図１７Ａにおいて、半田部１０８を介して固定したチップ部品１０２や封止樹脂１０６等は図示していない。また導体パターン１１０内の実装部１１４（図１７Ａでは図示していない）の形状は、多角形（多角形は、三角形以上である）でも、円形でも、楕円形でも、これらの組合せ（例えば、コーナー部分に丸みを付けた方形）であっても良い。図１７Ａにおいて、実装部１１４は図示されていないが、導体パターン１１０と同一である。
また、リング状レジストの形状も多角形（多角形は、三角形以上である）でも、円形でも、楕円形でも、これらの組合せ（例えば、コーナー部分に丸みを付けた方形）であっても良い。リング状レジスト１１８のパターン幅は５０μｍ以上３００μｍ以下の略同一の線幅である。さらに、リング状レジスト１１８のパターンの外縁の半分以上もしくは２辺以上が、実装部１１４の外縁から、少なくとも５０μｍ以上離れている。
また実装部１１４の形状は、多角形や円形を基本として、そこから枝状に複数の配線（例えば、線幅５０μｍ以上３００μｍ以下）が他の導体パターン１１０につながっても良い。導体パターン１１０は例えばチップ部品１０２を、半田部１０８を介して接続するためのパターンである。
なお封止樹脂１０６としては、熱膨張調整用の無機フィラー等を添加したエポキシ樹脂等の熱硬化性樹脂などが用いられる。
図１７Ａ、１７Ｂに示すように、ソルダーレジストとして、リング状レジスト１１８のみとしても良い。こうすることでソルダーレジストの面積を必要最小限に抑えることができ、ソルダーレジストに起因する課題の発生を防止できる。
図１８Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。図１８Ｂは、図１８Ａに示すモジュール部品の１８Ｂ−１８Ｂ線における部分断面図である。図１８Ａ、１８Ｂは、モジュール部品１０１の上面図と断面図であり、モジュール部品１０１を他の基板（例えばマザーボード等。）に実装している途中の状態を示す。なおマザーボード等は図示していない。ここで導体パターン１１０はリング状レジスト１１８の外側に設けても良い。
図１８Ａ、１８Ｂに示すように、マザーボードに、モジュール部品１０１を半田付けする際、この半田付けの温度で、モジュール部品１０１に内蔵された半田部１０８が再溶融する。そしてその結果、半田部１０８の体積が増加する（例えば、５〜１０％程度増加する）。そしてこの体積増加を周囲の部材がこの体積増加を吸収しきれない場合、再溶融した半田部１０８の半田が、リング状レジスト１１８を超え、あるいはリング状レジスト１１８を破壊して、その周囲に広がる。
次に、図１９Ａ、１９Ｂを用いて、リング状レジスト１１８を用いることで、半田フラッシュを抑制する様子を説明する。図１９Ａは、本発明の実施の形態３におけるモジュール部品の部分上面図である。図１９Ｂは、図１９Ａに示すモジュール部品の１９Ｂ−１９Ｂ線における部分断面図である。点線１２１で囲む部分は濡れ部の一部である。濡れ部とは半田がリング状レジスト１１８を囲うように、リング状レジスト１１８の外周部に設けた導体パターン１１０上に濡れ広がる部分である。図１９Ａ、１９Ｂは、再溶融した半田部１０８の半田が、リング状レジスト１１８を超え、あるいはリング状レジスト１１８を破壊した場合を示している。しかしこの場合でも、半田は、リング状レジスト１１８の外の導体パターン１１０の上の濡れ部に濡れ広がるだけであり、それ以上は広がらない。これはリング状レジスト１１８の外に設けた導体パターン１１０が、リング状レジスト１１８の内部と同様に、銅箔や金めっき部等であり、再溶融した半田部１０８の半田に対して濡れやすいためである。このように再溶融した半田部１０８の半田の一部は、リング状レジスト１１８で囲われた面積から外に流れ出して、点線１２１で示す濡れ部を形成する場合がある。しかし、半田はリング状レジスト１１８を囲うように設けられた導体パターン１１０の上を広がるだけである。そのため、半田は導体パターン１１０から外へ広がることがなく、ショート等の発生原因とはならない。
なお、実施の形態３についても吸湿リフロー試験を行った。すなわち、実装部１１４の上に、リング状レジスト１１８を設け、リング状レジスト１１８の内側に半田を設け、リング状レジスト１１８が封止樹脂１０６で覆われている構造としたモジュール部品を用いて、吸湿リフロー試験を行った。その結果、表１と同様に、半田フラッシュの発生はなかった。
また、モジュール部品が実施の形態１や２で示す配線部１１５を有し、配線部１１５と、この配線部１１５の周囲部とを、ソルダーレジスト１０９で覆っても良い。このような構成にすることで、モジュール部品の信頼性を高めることができる。ソルダーレジスト１０９が覆う配線部１１５の周囲部とは、配線部１１５の幅より、片側で１０μｍ以上２００μｍ以下、望ましくは３０μｍ以上１００μｍ以下長い幅を有する範囲である。
（実施の形態４）
図２０〜２２Ｂを用いて、０．５ｍｍ角以上１０．０ｍｍ角以下の導体パターン１１０ｂの上に、複数のリング状レジスト１１８を形成し、半田フラッシュの発生の防止について説明する。
図２０は、本発明の実施の形態４におけるモジュール部品の回路基板を示す上面図である。図２０は、大面積を有する導体パターン１１０ｂを有する回路基板１０７の一部を示す上面図である。なお導体パターン１１０ｂからなる実装部の面積が、０．５ｍｍ角未満（０．２５ｍｍ２未満）の場合、半田部１０８の体積が小さいため、半田フラッシュが発生する可能性が低くなる。また面積が１０．０ｍｍ角を超える（１００ｍｍ２より大きい）場合は、モジュール部品１０１に内蔵することが難しくなる。
図２１Ａは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、導体パターンの上に形成した複数のリング状レジストを示す。図２１Ｂは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、導体パターンの上に形成した複数のリング状レジストに設けた半田部を示す。
図２１Ａは、０．５ｍｍ角以上１０．０ｍｍ角以下の一つの導体パターン１１０ｂの上に、複数のリング状レジスト１１８を形成した様子を示している。図２１Ｂは、複数のリング状レジスト１１８の中に半田部１０８を設けた様子を示している。
次に、図２１Ａ、２１Ｂに示す回路基板を用いて形成したモジュール部品１０１（図示していない）を、他の基板（図示していない）に半田実装した際に、半田フラッシュの発生を抑制する様子を、図２２Ａ、２２Ｂを用いて説明する。
図２２Ａは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、半田の一部が流れた状態を示す。図２２Ｂは、本発明の実施の形態４におけるモジュール部品の回路基板の上面図であり、半田の一部がさらに流れた状態を示す。
図２２Ａ、２２Ｂにおいて、０．５ｍｍ角以上１０．０ｍｍ角以下の導体パターン１１０ｂの上に、複数のリング状レジスト１１８が形成され、リング状レジスト１１８の内部に半田部１０８が設けられている。
図２２Ａ、２２Ｂに示すように、再溶融して体積増加した半田部１０８の半田の一部が、リング状レジスト１１８を乗り越え、あるいは破壊して、リング状レジスト１１８で囲われた領域から外部へ流れ出た場合を考える。その場合でも半田は、リング状レジスト１１８の外部に設けた導体パターン１１０ｂの上に濡れ広がるだけで、導体パターン１１０ｂの外部へは流出しない。
すなわち、再溶融した半田部１０８の半田の一部は、リング状レジスト１１８で囲われた面積から外に流れ出す場合がある。しかし、この場合でも半田はリング状レジスト１１８を囲うように設けられた導体パターン１１０ｂの上を、リング状レジスト１１８を囲うように広がるだけであり、導体パターン１１０ａから外へ広がることがない。そのためショート等の発生原因とはならない。以上のように、リング状レジスト１１８を用いることで、半田フラッシュを抑制することができる。
上述した実施の形態等において、電子部品１０４を実装する面とは逆の面には、導体パターン以外の部分に、ソルダーレジスト（図示していない）で覆われた部分を設けても良い。そうすることにより、モジュール部品１０１のマザーボード等への実装性を高められる。
また、リング状レジスト１１８のパターン幅（あるいは線幅）は、５０μｍ以上３００μｍ以下の略同一の線幅を有する円、楕円、多角形、あるいはこれらの組合せとすることが効果的である。またリング状レジスト１１８の少なくとも半分以上もしくは２辺以上は、導体パターン１１０ｂの端部から、５０μｍ以上離すことが望ましい。導体パターン１１０ｂの端部と、リング状レジスト１１８との間の距離が５０μｍ未満の場合、再溶融した半田部１０８の半田の流出を抑える面積が低下する可能性がある。
また、モジュール部品が実施の形態１や２で示す配線部１１５を有し、配線部１１５と、この配線部１１５の周囲部とを、ソルダーレジスト１０９で覆っても良い。このような構成にすることで、モジュール部品の信頼性を高めることができる。ソルダーレジスト１０９が覆う配線部１１５の周囲部とは、配線部１１５の幅より、片側で１０μｍ以上２００μｍ以下、望ましくは３０μｍ以上１００μｍ以下長い幅を有する範囲である。
本発明は、半導体部品やチップ部品等からなる電子部品が、回路基板上に半田実装され、封止樹脂に覆われてなるモジュール部品及びその製造方法に関する。モジュール部品は高信頼性、低コスト化を実現でき、携帯端末等の各種電子機器の小型化、高性能化に有用である。
１０１ モジュール部品
１０２ チップ部品
１０３ 端子
１０４ 半導体部品
１０５ ＢＧＡ
１０６ 封止樹脂
１０７ 回路基板
１０８ 半田部
１０９ ソルダーレジスト
１１０ 導体パターン
１１１ 絶縁部
１１２ ビア
１１４ 実装部
１１５ 配線部
１１７ 露出部
１１８ リング状レジスト
１１９ 大型電子部品
１２０ 端子

Claims (11)

  1. 実装部と、
    配線部と、
    を有する回路基板と、
    前記配線部と、前記配線部の周囲部のみを覆うソルダーレジストと、
    前記実装部に、半田により実装された電子部品と、
    前記回路基板と前記電子部品との間に充填された封止樹脂と、
    を有し、
    前記ソルダーレジストが前記封止樹脂で覆われている
    モジュール部品。
  2. 前記配線部は、複数の前記実装部間に接続されている
    請求項１に記載のモジュール部品。
  3. 前記配線部は、複数の前記実装部の隙間に形成されている
    請求項１に記載のモジュール部品。
  4. 前記実装部の幅をＡ、前記配線部の幅をＢ、前記ソルダーレジストの幅をＣとした場合に、
    Ａ＞Ｃ＞Ｂの関係を満たしている
    請求項１から請求項３までのいずれか１項に記載のモジュール部品。
  5. 実装部を有する回路基板と、
    前記実装部の上に設けられた、前記実装部の面積よりも小さい面積を有するリング状レジストと、
    前記リング状レジストの内側に設けられた半田と、
    前記実装部に、半田により実装された電子部品と、
    前記回路基板と前記電子部品との間に充填された封止樹脂と、
    を有し、
    前記リング状レジストが前記封止樹脂で覆われている
    モジュール部品。
  6. 前記回路基板は、配線部を有し、
    前記配線部と、前記配線部の周囲部のみとが、前記リング状レジストとソルダーレジストで覆われている
    請求項５に記載のモジュール部品。
  7. 前記配線部の周囲部は
    前記配線部の幅より、片側で１０μｍ以上２００μｍ以下長い幅を有する
    請求項１または６のいずれか１項に記載のモジュール部品。
  8. 前記実装部は、０．５ｍｍ角以上１０．０ｍｍ角以下の大きさを有する
    請求項５記載のモジュール部品。
  9. 前記リング状レジストのパターンは、５０μｍ以上３００μｍ以下の略同一の線幅を有する円、楕円、多角形、あるいはこれらの組合せであって、
    前記リング状レジストのパターンの外縁の半分以上もしくは２辺以上が、
    前記実装部の外縁から、少なくとも５０μｍ以上離れている
    請求項５記載のモジュール部品。
  10. 回路基板に実装部と、配線部とを設け、
    前記配線部と、前記配線部の周囲部のみを、ソルダーレジストで覆い、
    電子部品を、半田により前記実装部に接続し、
    前記回路基板と前記電子部品との間に、封止樹脂を充填することを特徴とする
    モジュール部品の製造方法。
  11. 前記配線部の周囲部は
    前記配線部の幅より、片側で１０μｍ以上２００μｍ以下長い幅を有する
    請求項１０に記載のモジュール部品の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6044441B2 (ja) * 2013-04-26 2016-12-14 株式会社デンソー 電子装置の製造方法およびこれに用いられる多層基板
JP2015162550A (ja) * 2014-02-27 2015-09-07 三菱電機株式会社 モジュール構造
JP6406147B2 (ja) * 2015-07-21 2018-10-17 株式会社デンソー 電子装置
JP6597502B2 (ja) * 2016-07-06 2019-10-30 株式会社デンソー 電子装置
JP7161862B2 (ja) * 2018-04-06 2022-10-27 ローム株式会社 配線構造体および電子部品
WO2021220995A1 (ja) * 2020-04-27 2021-11-04 京セラ株式会社 基板支持体、基板支持構造体、発光装置および灯具
JP7276627B1 (ja) * 2022-06-30 2023-05-18 三菱電機株式会社 半導体装置の評価方法、半導体装置の製造方法、及び半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6245094A (ja) * 1985-08-22 1987-02-27 株式会社リコー 印刷配線基板
JP2004207352A (ja) * 2002-12-24 2004-07-22 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2007214230A (ja) * 2006-02-08 2007-08-23 Cmk Corp プリント配線板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6245094A (ja) * 1985-08-22 1987-02-27 株式会社リコー 印刷配線基板
JP2004207352A (ja) * 2002-12-24 2004-07-22 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2007214230A (ja) * 2006-02-08 2007-08-23 Cmk Corp プリント配線板

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