JPWO2010067823A1 - Ｄ級電力増幅器 - Google Patents

Abstract

Ｄ級電力増幅器（１００）は、アナログ信号が入力される信号入力端子（１２０）と、アナログ信号を増幅するアナログ信号処理部（１３０）と、アナログ信号処理部（１３０）から出力されるアナログ信号を積分する積分回路（１４０）と、積分回路（１４０）から出力される積分信号をパルス幅変調（ＰＷＭ）し、かつ、第１のデューティ比の範囲でパルス幅変調信号を出力するＰＷＭ回路（１５０）と、ＰＷＭ回路（１５０）から出力されるパルス幅変調（ＰＷＭ）信号を第１のデューティ比の範囲よりも狭い第２のデューティ比の範囲にパルス幅を調整するデューティ比調整回路（２００）と、デューティ比調整回路（２００）から出力されるパルス幅変調（ＰＷＭ）信号を処理する第１のドライバー（１７０）及び第２のドライバー（１８０）とパワートランジスタ（ＴＲ１，ＴＲ２）を備える。

Description

本発明はＤ級電力増幅器に関し、特にポップノイズの発生を低減、排除するための回路機能を有するＤ級電力増幅器に関する。

ＴＶ、パーソナルコンピュータ、ＡＶレシーバ、カーオーディオ等のオーディオ増幅回路には部品点数の削減や単一電源の使用の要請などに応えるため、たとえばシングルエンド方式のＤ級電力増幅器が使用される。Ｄ級電力増幅器に限ったことではないが、一般のオーディオ増幅回路では電源投入時や電源遮断時等にいわゆるポップノイズ等の不快な異常音が生じる場合がある。こうした不具合を排除するためにこれまでいろいろな対策が講じられてきている。

図１３は従来のシングルエンド方式のＤ級電力増幅器を模式的に示す。Ｄ級電力増幅器３００は集積回路部３１０を有する。集積回路部３１０は文字通りには各電子素子が集積されるものと解釈されるが個別部品の集合体であってもかまわない。信号入力端子３２０にアナログ入力信号Ｓｉｎが入力されると、アナログ入力信号Ｓｉｎはプリアンプ３３０に入力される。プリアンプ３３０から出力されるアナログ信号はＰＷＭ回路３５０に入力される。ＰＷＭ回路３５０にはアナログ信号を積分するための積分回路、三角波信号を生成する三角波信号生成回路及び積分されたアナログ信号と三角波信号とを比較するためのコンパレータが設けられている。なお、「ＰＷＭ」なる語句は「Pulse Width Modulation」の略であり、一般的に「パルス幅変調」と称され当業者にはよく知られている。こうしたＰＷＭ回路の中で三角波信号によってアナログ信号を変調する方式は他励発振型ＰＷＭ方式として知られている。他励発振型ＰＷＭ方式の他には自励発振型ＰＷＭ方式も知られており、自励発振型ＰＷＭ方式は他励発振型ＰＷＭ方式と異なり三角波信号生成回路やコンパレータを用意する必要がなく、積分増幅器の出力側から三角波信号を出力することができるが、たとえば発振器及びシュミットトリガ回路を用意しなければならない。又、こうしたＰＷＭ方式とは別の方式としてデルタシグマ変調方式を用いたＤ級電力増幅器もよく知られている。

図１３において、ＰＷＭ回路３５０の出力側からはハイレベル及びローレベルの２つのレベルを有するいわゆるデジタル信号に変換された２値化信号Ｐ１，Ｐ２が出力される。２値化信号Ｐ１，Ｐ２は各別に信号導出線３４２及び信号導出線３４４に導出され、これらの２値化信号Ｐ１，Ｐ２はいわゆるＰＷＭ信号であり、第１のドライバー３７０及び第２のドライバー３８０に各別に入力される。

パワートランジスタＴＲ１,ＴＲ２はそれぞれ第１のドライバー３７０及び第２のドライバー３８０によって各別に駆動される。第１のドライバー３７０及び第２のドライバー３８０はそれぞれハイサイドドライバー、ローサイドドライバーと称される。又、パワートランジスタＴＲ１及びパワートランジスタＴＲ２はそれぞれハイサイドトランジスタ及びローサイドトランジスタと称される。これら両者のパワートランジスタは縦続接続すなわち直列接続されている。パワートランジスタＴＲ１のたとえばドレイン電極には電源電圧Ｖｃｃが供給され、そのソース電極はパワートランジスタＴＲ２のたとえばドレイン電極に接続され、そのソース電極は接地電位（ＧＮＤ）に接続されている。パワートランジスタＴＲ１及びＴＲ２の２つのトランジスタを同じタイミングでオンからオフ及びオフからオンに切り換えると両トランジスタがどちらもオンになる期間が生じる。このため、ハイサイド及びローサイドの両トランジスタをどちらもオフする期間を設ける必要がある。この期間をデッドタイムと称している。図示しないデッドタイムを生成するのがデッドタイム生成回路である。図示しないデッドタイム生成回路はＰＷＭ回路３５０と、第１のドライバー３７０及び第２のドライバー３８０との間に各別に設けられている。

一般的にＤ級電力増幅器には図示しないレベルシフト回路を採用するのが一般的である。レベルシフト回路はハイサイドトランジスタ、すなわちパワートランジスタＴＲ１のゲートに印加する電圧として、ソース電位を基準とする振幅電圧に変換するために用意されている。レベルシフト回路は第２のドライバー３８０側には不要な回路である。いずれにしてもデッドタイム生成回路及びレベルシフト回路は本発明の技術的思想とは関連性が低いので図１３には図示していないことを理解されたい。

パワートランジスタＴＲ１及びＴＲ２の共通接続点は信号出力端子３９０に接続されている。信号出力端子３９０にはローパスフィルタを構成するインダクタＬ１及びキャパシタＣ１が接続されている。ローパスフィルタは信号出力端子３９０に出力されるＰＷＭ信号を元のアナログ信号に復調するために用意されている。ローパスフィルタを構成するインダクタＬ１のインダクタンスはたとえば数十μＨであり、キャパシタＣ１の容量値は１μＦ前後である。又、直流成分を阻止するためのカップリングキャパシタＣ０の容量値は数百μＦ〜数千μＦに選ばれている。インダクタＬ１及びキャパシタＣ１の共通接続点すなわち信号導出線１９４にはスピーカＲＬの一端が接続され、その他端は信号導出線１９６を介してカップリングキャパシタＣ０の一端に接続され、さらにその他端は接地電位ＧＮＤに接続されている。

図１４（ａ）〜（ｄ）は図１３に示す信号出力端子３９０及びその後段の各回路素子に生じる各種信号や各種電圧を示す。図１４（ａ）は信号出力端子３９０に出力されるＰＷＭ出力信号Ｐ３９０を示す。図１４（ｂ）はインダクタＬ１とキャパシタＣ１との共通接続点すなわち信号導出線１９４に導出されるとともにスピーカＲＬの一端に生じるアナログ出力信号ＳＲＬを示す。アナログ出力信号ＳＲＬはＰＷＭ出力信号Ｐ３９０がインダクタＬ１及びキャパシタＣ１によって積分されることによって生成される。アナログ出力信号ＳＲＬの平均電圧はＶｃｃ／２の大きさであるとして表している。

図１４（ｃ）は電源電圧の投入時にカップリングキャパシタＣ０の一端すなわち、信号導出線１９６に生じる信号ＳＣ０を模式的に示す。カップリングキャパシタＣ０に生じる信号ＳＣ０は比較的容量値が大きいキャパシタを充電することになるので安定した直流電圧に至るまで比較的長い時間を要する。特にカップリングキャパシタＣ０の容量値の大きさに比例して所定の直流電圧に収束するまでに比較的長い時間を要する。なお、参照符号Ｘ１，Ｘ２はカップリングキャパシタＣ０の容量値が比較的小さい場合及び大きい場合をそれぞれ模式的に示す。

図１４（ｄ）は電源投入時にスピーカＲＬの両端に生じる信号波形を模式的に示す。すなわち、スピーカＲＬの両端に生じる過渡電圧ΔＳＲＬを表し、過渡電圧ΔＳＲＬは信号導出線１９４と１９６との間に生じる電圧差に相当する。過渡電圧ΔＳＲＬによってスピーカＲＬに電流が流れポップノイズが発生する。過渡電圧ΔＳＲＬの大きさとそれが生じる持続時間はカップリングキャパシタＣ０の大きさに比例する。参照符号Ｙ１，Ｙ２はカップリングキャパシタＣ０の容量値が比較的小さい場合及び大きい場合をそれぞれ模式的に示している。従前こうしたポップノイズを排除するためにはいろいろな回路装置又は排除方法が提案されている。

特許文献１（特開２００６−９３７６４号公報）は、ポップノイズやパンピング現象について述べるとともに、それらの発生を排除することができるシングルエンド出力のデジタルパワーアンプを安価な構成で実現することを提案する。特許文献１はいわゆる電源投入時や電源遮断時に発生するポップノイズの発生を防止するというものである。

特許文献２（特開２００５−２１７５８３号公報）は、ＰＷＭパルス発生器の部分でソフトスターティング動作が可能なスイッチングアンプに関する技術的思想を開示する。特許文献２によれば、電源投入した後、ＰＷＭパルス列のデューティ比をゆるやかに大きくさせるために電圧値がゆるやかに上昇又は下降する基準電圧を発生する基準電圧発生回路を設け、この基準電圧と三角波信号に基づいてパルス幅を大きくしてデューティ比がゆるやかに大きくなるようにし、電源投入時のソフトスターティング動作を実現させるとしている。これによって、Ｄ級電力増幅器の出力のＤＣ（直流）電位が急峻に変化するときに発生するポップノイズを排除するとしている。特許文献２も特許文献１と同様に電源投入時や電源遮断時に発生するポップノイズの発生を防止するための技術的思想を開示している。

特許文献３（特開２００７−１５１０９８号公報）のたとえば図１には、シングルエンド出力のＤ級電力増幅器が示唆され、電源投入時に、スピーカの前段に設置した平滑化キャパシタの電位が急峻に変化してしまうことによるポップノイズの発生を抑止するという技術的思想を示唆する。すなわち、電源投入時にＰＷＭ信号を用いた電位制御を行い、実際の音声信号と切り換えて出力することで、スピーカの前段に設置した平滑化キャパシタの電位が滑らかに変化するよう制御し、ポップノイズを抑止するというものである。具体的には、音声信号の出力に先立ち、複数のパルスからなるパルス信号を生成し、スピーカの前段に存在する平滑化キャパシタに出力する生成手段と、音声信号とパルスの切り換えを実現するスイッチ手段とを備え、個々のパルスのデューティ比は時間軸において、前に存在するもの程デューティ比が小さく、後に存在するもの程デューティ比が大きくなるよう設定するものである。すなわち、パルスのデューティ比を時間の経過に添ってゆるやかに高めていくならば平滑化キャパシタの電位を急峻に変化させることがなくなるので、所望の基準電位まで平滑化キャパシタの電位を上昇させることができるとしている。なお、ここで、所望の基準電位とは、パルスの高さの１／２、すなわち、電源電圧のほぼ１／２の大きさであると解するのが妥当である。すなわち、特許文献３に示唆された技術的思想は、電源投入時から平滑化キャパシタの電位が電源電圧の１／２の大きさ、すなわち、デューティ比が５０％に至るまでの期間は平滑化キャパシタに擬似のＰＷＭ信号を供給し、デューティ比が５０％に到達した時点で実際の音声信号を平滑キャパシタに供給するというものである。したがって、特許文献３には、ソフトスターティング動作についての技術的思想が示唆されている。

特許文献４（特開平６−１５２２６９号公報）は、ＰＷＭ信号のデューティ比の変化による再生信号の歪みを低減させるための技術的思想を開示する。そのために、負荷を駆動する直前のＰＷＭ信号の幅と、変換直後のＰＷＭ信号の幅とを比較して変換直後のＰＷＭ信号に合致するようデューティ比を補正するものである。すなわち、特許文献４は、ＰＷＭ変換後から負荷に至るまでにドライバーやファイナル部によりパルスの立上り又は立下り時のスイッチの動作の遅れや時間差に起因して生じ得るデューティ比の変化を補正するものである。

特許文献５（特開２００６−１０１０２２号公報）は、デジタルアンプにおいてパルス波形の歪みによるオーディオ特性の悪化を抑制することのできるデジタルアンプを提供するとしている。このためにパルス幅調整回路を設け、このパルス幅調整回路はスピーカへ出力するオーディオ信号のレベルに合わせてＰＷＭ変換器が生成したＰＷＭ信号のパルス幅を調整するとしている。

特許文献６（特開２００５−１２３７８４号公報）はミュートのオン／オフの指示信号に応じた信号出力の停止／停止解除の切り換えに伴って生じるノイズを低減するためのデルタシグマ変調方式のＤ級電力増幅器を開示する。

図１５は、特許文献６の図１０に示された、音声ミュートオフからミュートオンに切り換わるときの音声出力波形とＰＷＭ出力波形を示す。図１５は、ポップノイズの発生原理を説明するための図である。

図１５（ａ）は、ミュートオフのときは正弦波状の音声信号がスピーカに出力されていることを模式的に示すとともに、ミュートオフ時からミュートオン時に切り換えられたときには、音声出力が停止に至る瞬時にノイズ、いわゆるポップノイズが発生する状態を示している。

図１５（ｂ）は、ＰＷＭ変調器から出力されるＰＷＭ出力波形を示す。ミュートオフ時においては図１５（ａ）に示す音声出力波形の振幅の大きさに応じてパルス幅は変化するが、ミュートオンの状態に入ると、パルス幅はパルスデューティ比が５０％に保持された信号波形に遷移する状態を示している。すなわち、特許文献６は、ミュートオフの状態では音声信号波形に応じたＰＷＭ信号のパルス幅の変化はある程度の相関性（連続性）をもって変化するものの、ミュートオンとなり突然デューティ比が５０％のＰＷＭ信号波形に変化するときにはパルス幅が急峻にかつ大幅に遷移し、パルス幅の変化の相関性（連続性）が失われる可能性が高いことを示している。

又、特許文献６は、パルス幅の変化が大きなものとなるのはミュートオフからミュートオンの状態が遷移するときだけではなく、ミュートオンからミュートオフの状態に遷移するときにも生じ得るとしている。そして、パルス幅の変化の相関性（連続性）の少ないＰＷＭ信号のパルス幅変化となる場合にはいわゆるポップノイズといわれるノイズが発生しやすいと示唆している。

本発明者はポップノイズの発生防止，抑制するためにいろいろ実験を重ねてみた結果、特許文献１〜６に開示された問題点の他に、ＰＷＭ信号のデューティ比が０％及び１００％の近傍においてノイズが生じ易いことも知見した。

特開２００６−９３７６４号公報 特開２００５−２１７５８３号公報 特開２００７−１５１０９８号公報 特開平６−１５２２６９号公報 特開２００６−１０１０２２号公報 特開２００５−１２３７８４号公報

本発明は特許文献１、２、３、４、５及び６に開示された技術的思想及びＰＷＭ信号のデューティ比が０％及び１００％の近傍で生じやすいポップノイズを排除するという課題に鑑み、ポップノイズの低減化が図れるＤ級電力増幅器を提供することを目的とする。

本発明のＤ級電力増幅器は、
（ａ）アナログ信号が入力される信号入力端子と、
（ｂ）信号入力端子に接続され前記アナログ信号を処理するアナログ信号処理部を有し、アナログ信号処理部は、
（ｂ１)信号入力端子に接続されアナログ信号を増幅する第１のアンプと、
（ｂ２）出力信号として直流電圧を出力する第２のアンプと、
（ｂ３）第１のアンプ及び第２のアンプの出力信号が第１の端子及び第２の端子に各別に入力され所定の時間を有する切換制御信号が印加される信号切換回路と、
（ｂ４）入力端子及び出力端子が信号切換回路の出力端子及び積分回路に各別に接続される第３のアンプとを有する。さらに加えて、
（ｃ）切換制御信号によって第３のアンプの出力端子に、第１のアンプ及び第２のアンプの出力信号のいずれか一方を所定の時間の経過後に出力するＤ級電力増幅器である。

上記の構成によれば、信号切換回路は急峻に切換えられるのではなく所定の時間内でゆるやかに切換えられるので、信号切換時に生じやすい異常音とりわけポップノイズの発生を防止することができる。

本発明の別のＤ級電力増幅器は、
（ａ）アナログ信号が入力される信号入力端子と、
（ｂ）信号入力端子に接続されアナログ信号を処理するアナログ信号処理部と、
（ｃ）アナログ信号処理部から出力されるアナログ信号を積分する積分回路と、
（ｄ）積分回路から出力される積分信号を第１のデューティ比の範囲でパルス幅変調（ＰＷＭ）し２値化デジタル信号を生成するパルス幅変調回路と、
（ｅ）パルス幅変調回路の出力信号を第１のデューティ比の範囲よりも狭い第２のデューティ比の範囲にパルス幅変調信号のデューティ比を調整するデューティ比調整回路と、
（ｆ）デューティ比調整回路の出力信号が入力されるドライバー回路と、
（ｇ）ドライバー回路に接続されるパワートランジスタと、
（ｈ）パワートランジスタに接続され前記デューティ比が調整されるパルス幅変調信号が出力される信号出力端子を有する。

上記の構成によれば、デューティ比が０％〜１００％の第１の範囲に存在するＰＷＭ信号のデューティ比がそれよりも狭い第２のデューティ比の範囲である、たとえばデューティ比が３％〜９７％に調整されるので、デューティ比が０％及び１００％の近傍に生じ易い異常音とりわけポップノイズの発生を防止することができる。

本発明のさらに別のＤ級電力増幅器は、
（ａ）アナログ信号が入力される信号入力端子と、
（ｂ）信号入力端子に接続されアナログ信号を処理するアナログ信号処理部を備え、
（ｂ１）アナログ信号処理部は前記信号入力端子に接続されアナログ信号を増幅する第１のアンプと、
（ｂ２）所定の直流電圧を出力する第２のアンプと、
（ｂ３）第１のアンプ及び前記第２のアンプの出力信号が第１の端子及び第２の端子に各別に入力され所定の時間に設定される切換制御信号が印加される信号切換回路と、
（ｂ４）入力端子及び出力端子が信号切換回路の出力端子及びアナログ信号を積分する積分回路に各別に接続される第３のアンプとを有し、
（ｂ５）切換制御信号によって第３のアンプの出力端子に第１のアンプ及び第２のアンプの出力信号のいずれか一方を所定の時間の経過後に出力し、さらに
（ｃ）積分回路から出力される積分信号を、第１のデューティ比の範囲でパルス幅変調（ＰＷＭ）し２値化デジタル信号を生成するパルス幅変調回路と、
（ｄ）パルス幅変調回路の出力信号を第１のデューティ比の範囲よりも狭い第２のデューティ比の範囲にパルス幅変調信号のデューティ比を調整するデューティ比調整回路と、
（ｅ）デューティ比調整回路の出力信号が入力されるドライバー回路と、
（ｆ）ドライバー回路に接続されるパワートランジスタと、
（ｇ）パワートランジスタに接続されデューティ比が調整されるパルス幅変調信号が出力される信号出力端子とを備える。

上記の構成によれば、信号切換回路は急峻に切換えられるのではなく所定の時間内でゆるやかに切換えられるので、信号切換時に生じやすい異常音、とりわけポップノイズの発生を防止することができる。さらにデューティ比が０％〜１００％の第１の範囲に存在するＰＷＭ信号のデューティ比は、たとえばデューティ比が３％〜９７％の範囲に調整されるので、デューティ比が０％及び１００％の近傍に生じ易い異常音、とりわけポップノイズの発生も併せて防止することができる。

本発明のＤ級電力増幅器は信号切換回路のミュートオン／オフの切換が所定の時間内でゆるやかに行われるので急峻な信号切換時に生じ易い異常音の発生を防止することができる。又、ＰＷＭ回路でアナログ信号を２値化信号にパルス幅変調した後にデューティ比調整回路でデューティ比が０％近傍の際にはデューティ比がそれよりも高くなるように調整し、デューティ比が１００％近傍の際にはデューティ比がそれよりも低くなるよう調整するデューティ比調整回路を設けたので、デューティ比が０％及び１００％の近傍で発生するポップノイズを排除することができる。

本発明の実施の形態１にかかるＤ級電力増幅器のブロック回路図を示す。 本発明の実施の形態１にかかる図１の要部の信号波形図である。 本発明の実施の形態１にかかるミュートオンからミュートオフにモードを切り換えたときのスピーカ及びカップリングキャパシタに表れる遷移電圧波形を示す図である。 本発明の実施の形態１にかかるミュートオフからミュートオンにモードが切り換えたときのスピーカ及びカップリングキャパシタに表れる遷移電圧波形を示す図である。 本発明の実施の形態１にかかるデューティ比調整回路のブロック回路図である。 本発明の実施の形態１にかかる図４に示したデューティ比調整回路の具体的な回路図である。 本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が５０％近傍時の回路動作を説明するための図である。 本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が０％近傍時の回路動作を説明するための図である。 本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が１００％近傍時の回路動作を説明するための図である。 本発明の実施の形態１にかかる図４，図５に示したデューティ比調整回路において、デューティ比が調整される基本概念を説明するための図である。 本発明の実施の形態１にかかる図５に示したデューティ比調整回路の要部のタイミングチャートである。 本発明にかかるデューティ比調整回路によって生成される最小パルス幅の大きさとＶＣＯクロック信号ＣＫｖｃｏの周波数との関係を表す図である。 本発明の実施の形態１にかかるデューティ比調整回路によって調整されるデューティ比の範囲を表す図である。 本発明の実施の形態２にかかるＤ級電力増幅器のブロック回路図を示す。 本発明の実施の形態２にかかる図１１の要部の信号波形図である。 従来のＤ級電力増幅器のブロック回路図である。 図１３に示した従来のＤ級電力増幅器のスピーカ及びカップリングキャパシタに生じる信号波形図である。 従来のミュートオフからミュートオンにモードが遷移するときにノイズが発生する状態を説明するための信号波形図である。

[実施の形態１]
図１は本発明の実施の形態１にかかるＤ級電力増幅器のブロック回路図を示す。とりわけ、１つの信号出力端子に１つのスピーカを接続するいわゆるシングルエンド形式のＤ級電力増幅器を示す。Ｄ級電力増幅器１００は、アナログ入力信号Ｓｉｎ１が入力される信号入力端子１２０、アナログ信号が処理されるアナログ信号処理部１３０、積分回路１４０、ＰＷＭ回路１５０、ＶＣＯ１６０、デューティ比調整回路２００、第１のドライバー１７０、第２のドライバー１８０、パワートランジスタＴＲ１，ＴＲ２及び信号出力端子１９０を有する。さらに信号出力端子１９０にはインダクタＬ１、キャパシタＣ１、カップリングキャパシタＣ０及びスピーカＲＬが接続されている。インダクタＬ１及びキャパシタＣ１はローパスフィルタを構成し、カップリングキャパシタＣ０は直流成分を阻止するために設けられている。インダクタＬ１のインダクタンスのオーダーは数十μＨ、キャパシタＣ１の容量値は１μＦ前後、カップリングキャパシタＣ０の容量は数百μＦから数千μＦに選ばれている。さらに本発明にかかるＤ級電力増幅器１００は、切換制御信号発生回路１３７を有する。

アナログ信号処理部１３０は、アンプ１３２，１３４，１３６及び信号切換回路１３５を有する。これらの３つのアンプには同じ大きさの電源電圧Ｅ１が供給されている。アナログ入力信号Ｓｉｎ１が信号入力端子１２０に入力されると、アナログ入力信号Ｓｉｎ１は抵抗１３１を介してアンプ１３２の反転入力端子（−）に入力される。アンプ１３２の非反転入力端子（＋）には電源電圧Ｅ１の1／２の大きさであるＥ１／２の直流電圧が供給されている。アンプ１３２は、抵抗１３１と１３３とによって増幅度が定まる負帰還形式の反転増幅回路を構成する。アンプ１３２の出力端子は信号切換回路１３５の第１端子１３５ａに接続されている。これにより、アナログ信号は信号切換回路１３５のオン又はオフの作動状態に関わらず常に第１端子１３５ａに供給されることになる。アナログ信号が音声信号である場合、その周波数はほぼ２０Ｈｚから２０ＫＨｚである。

アンプ１３４は信号切換回路１３５のオン又はオフの作動状態に関わらずボルテージフォロワとして作動し、アンプ１３４の出力端子は信号切換回路１３５の第２端子１３５ｂに接続されている。これにより、信号切換回路１３５の第２端子１３５ｂには信号切換回路１３５のオン又はオフの作動状態に関わらず、直流電圧である基準電圧Ｅ１ｒが常時供給されることになる。基準電圧Ｅ１ｒは電源電圧Ｅ１に等しく、すなわちＥ１ｒ＝Ｅ１に選ばれている。すなわち、アンプ１３４から第２端子１３５ｂに供給される電圧の大きさはアンプ１３４，１３２の電源電圧Ｅ１と同じ大きさに選ばれている。

信号切換回路１３５の制御端子１３５ｃには切換制御信号発生回路１３７から信号導出線１３８を介して切換制御信号Ｓｍ１２，Ｓｍ３４が印加される。切換制御信号Ｓｍ１２，Ｓｍ３４は、ミュートオンからミュートオフに、ミュートオフからミュートオンにそれぞれ回路動作を切換える信号である。出力端子１３５ｄは第１端子１３５ａに供給されるアナログ信号又は第２端子１３５ｂに供給される直流電圧Ｅ１ｒのいずれかを出力する。すなわち、出力端子１３５ｄが第１端子１３５ａを選択しているときにはアンプ１３６の出力端子に表れるアナログ信号Ｓｉｎ２はアンプ１３６を介して後段のスピーカＲＬまで伝達される。一方、出力端子１３５ｄが第２端子１３５ｂを選択しているときにはアナログ入力信号Ｓｉｎ１はアンプ１３６にも供給されることはない。したがって後段のスピーカＲＬまでの信号伝達が遮断される。このときがミュートオンの動作モードに入っているときである。

信号切換回路１３５の出力端子１３５ｄが第１端子１３５ａから第２端子１３５ｂに切換えられると、ミュートオフからミュートオンの動作モードに切換る。逆に、第２端子１３５ｂから第１端子１３５ａに切換えられたときには、ミュートオンからミュートオフの動作モードに切換る。

信号切換回路１３５を制御するのは切換制御信号発生回路１３７から印加される切換制御信号Ｓｍ１２，Ｓｍ３４である。制御端子１３５ｃには切換制御信号発生回路１３７より信号導出線１３８を介して切換制御信号Ｓｍ１２及びＳｍ３４が所定の時間印加される。切換制御信号Ｓｍ１２，Ｓｍ３４はミュートオンからミュートオフに、ミュートオフからミュートオンにそれぞれ回路動作を切換える。又、ミュートオンからミュートオフ及びミュートオフからミュートオンにそれぞれ移行するときのモード切換は急峻に行うのではなく設定された所定の時間でゆるやかに行うようにしている。この所定の時間がモード切換時間ｔｍ１２，ｔｍ３４に相当する。モード切換時間ｔｍ１２，ｔｍ３４は通常数十ｍｓ〜数百ｍｓの時間に設定されている。モード切換時間ｔｍ１２，ｔｍ３４に所定の長さをもたせることによって、モード切換時、たとえばミュートオン／オフの切換時に生じ易いとされる異常音、すなわちポップノイズの発生を防止することができる。

信号切換回路１３５の出力端子１３５ｄに出力されるアナログ信号又は直流電圧は、アンプ１３６に伝達される。上述から明らかなように、アナログ信号がアンプ１３６に伝達されている状態がミュートオフの動作モードであり、直流電圧Ｅ１ｒ（＝Ｅ１）がアンプ１３６に伝達されている状態がミュートオンの動作モードである。なお、アンプ１３６の電源電圧Ｅ１はアンプ１３２，１３４に供給される電源電圧Ｅ１と等しく設定されている。アンプ１３６は前段の信号切換回路１３５と後段の積分回路１４０との間のバッファとしての機能も有する。

ミュートオフの動作モードの場合、アンプ１３６から出力されるアナログ信号は積分回路１４０を構成する抵抗１４４の一端に入力される。抵抗１４４の他端はアンプ１４２の反転入力端子（−）に接続される。抵抗１４４とキャパシタ１４６はアナログ信号を積分するために用意され、これらの定数の積によって積分時定数が決定される。アンプ１４２の非反転入力端子（＋）には信号出力端子１９０の直流電圧がＶｃｃ／２の大きさになるよう調整された電圧を印加する。これによって、信号出力端子１９０の直流電圧はＶｃｃ／２になるように保持される。

積分回路１４０の出力、すなわちアンプ１４２から出力される積分信号Ｓ５０はＰＷＭ回路１５０に入力される。ＰＷＭ回路１５０はいわゆる他励発振型ＰＷＭ方式で構成されている。他励発振型ＰＷＭ方式に用いるＰＷＭ回路には三角波信号が必要であるため三角波信号Ｐｓを生成するＶＣＯ１６０を用意する。本来、ＰＷＭ回路１５０には矩形波信号は必ずしも必要とはしないが、本発明においては後述のデューティ比調整回路２００に供給するためにＶＣＯ１６０では三角波信号Ｐｓの他に矩形波信号であるＶＣＯクロック信号ＣＫｖｃｏも生成している。ＶＣＯクロック信号ＣＫｖｃｏの立上りエッジ及び立下りエッジは三角波信号Ｐｓのそれぞれ最大値と最小値に同期し、かつ、デューティ比はほぼ５０％の矩形波信号である。

ＰＷＭ回路１５０には２つの信号が入力され１つの信号が出力される。１つは積分回路１４０側から入力される積分信号Ｓ５０であり、もう１つは三角波信号Ｐｓである。これら両者の信号レベルが、ＰＷＭ回路１５０に設けた図示しないコンパレータにおいて、比較され、その比較結果が２値化信号にパルス幅変調されＰＷＭ信号Ｐ５０として出力される。

ＰＷＭ回路１５０から出力されるＰＷＭ信号Ｐ５０はデューティ比調整回路２００の入力端子２０２に入力される。デューティ比調整回路２００は本発明にかかる特徴の１つであり、２つの信号が入力され、１つの信号が出力される回路構成を成す。

デューティ比調整回路２００の入力端子２０２にはＰＷＭ回路１５０の出力信号、すなわちＰＷＭ信号Ｐ５０が入力され、もう一方の入力端子２５２にはＶＣＯ１６０で生成されるＶＣＯクロック信号ＣＫｖｃｏが入力される。ＶＣＯクロック信号ＣＫｖｃｏは三角波信号Ｐｓに同期した矩形波状の信号である。デューティ比調整回路２００の出力信号は出力端子２９０から取り出される。出力端子２９０から取り出される出力信号は入力端子２０２に入力されるＰＷＭ信号Ｐ５０とほぼ同じではあるが、デューティ比が０％及び１００％の近傍である場合、ＰＷＭ信号Ｐ５０は所定のデューティの大きさに調整される。ＰＷＭ信号Ｐ５０のデューティ比がたとえば３％以下すなわち、０％〜３％のＰＷＭ信号Ｐ５０は一様にデューティ比がほぼ３％のＰＷＭ信号に補正される。同様に、デューティ比が９７％以上、すなわちデューティ比が９７％〜１００％のＰＷＭ信号Ｐ５０は一様にデューティ比がほぼ９７％のＰＷＭ信号に補正される。しかし、デューティ比がたとえば３％〜９７％のＰＷＭ信号Ｐ５０に対してはデューティ比の調整は実行されない。なお、デューティ比が０％及び１００％のＰＷＭ信号Ｐ５０のデューティ比はそれぞれ、３％及び９７％に調整される。

デューティ比調整回路２００がＰＷＭ信号のデューティ比を調整する範囲は０％〜１００％の全範囲ではなく所定の範囲であることは前述のとおりである。又、デューティ比の調整が実行されるのはミュートがオフの動作モードのときである。したがって、デューティ比調整回路２００は前に述べたアンプ１３４及び信号切換回路１３５を設けない、すなわち、第１端子１３５ａと出力端子１３６とを短絡された回路構成下にも適用することができる。すなわちミュートオン／オフ機能をもたないＤ級電力増幅器にも適用することが可能である。なお、ミュートオン時及びミュートの切り換え時は、デューティ比調整回路２００は作動している。ミュートオン時は、デューティ比は３％に調整されるが第１のドライバー１７０及び第２のドライバー１８０でパワートランジスタＴＲ１，ＴＲ２の動作は遮断される。ミュートの切り換え時は、ＰＷＭ信号Ｐ５０のデューティ比は３％から５０％に、又、５０％から３％にそれぞれ調整される。

デューティ比調整回路２００がＰＷＭ信号のデューティ比を調整する範囲は入力端子２５２に入力するＶＣＯクロック信号ＣＫｖｃｏの信号処理及び論理処理によって調整することができる。詳細は後述の図４，図５の説明によって明らかになろう。

デューティ比調整回路２００の出力端子２９０から出力されデューティ比が調整されたＰＷＭ信号は第１のドライバー１７０及び第２のドライバー１８０に入力される。出力端子２９０と第２のドライバー１８０の信号経路にはインバータ１５２を設け第１のドライバー１７０に入力されるＰＷＭ信号とは極性が反転されたＰＷＭ信号が入力される。

第１のドライバー１７０及び第２のドライバー１８０は本発明の技術的思想には直接的に関与しないので説明の便宜上極めて簡易に示している。当業者には第１のドライバー１７０には図示しない、デッドタイム生成回路、レベルシフト回路、ハイサイドゲートドライバーが含まれていることは容易に類推することができる。同様に第２のドライバー１８０にはデッドタイム生成回路、ローサイドゲートドライバーが含まれていることも比較的容易に類推することができる。いずれにしても本発明の実施の形態１においては、この種のドライバーは従前よく知られたものを採用することができる。

第１のドライバー１７０及び第２のドライバー１８０から出力されるＰＷＭ信号はパワートランジスタＴＲ１，ＴＲ２に各別に入力される。パワートランジスタＴＲ１のたとえばドレイン電極には電源電圧Ｖｃｃが供給され、そのソース電極はパワートランジスタＴＲ２のたとえばドレイン電極に接続され、そのソース電極は接地電位（ＧＮＤ）に接続されている。両者のパワートランジスタは縦続接続すなわち直列接続されそれらの共通接続点は信号出力端子１９０に接続される。

信号出力端子１９０にはパルス幅変調されたＰＷＭ出力信号Ｐ１９０が出力される。このＰＷＭ出力信号Ｐ１９０は帰還抵抗１８２を介してＰＷＭ回路１５０の入力側に帰還される。Ｄ級電力増幅器の出力側から入力側に負帰還を施すことでＤ級電力増幅器全体の歪の低減化が図れる。

信号出力端子１９０と接地電位ＧＮＤとの間には、ローパスフィルタ、スピーカ及びカップリングキャパシタが直列に接続されている。ローパスフィルタを構成するインダクタＬ１及びキャパシタＣ１が接続されている。ローパスフィルタは信号出力端子１９０に出力されるＰＷＭ信号を元のアナログ信号すなわち変調される前の状態の信号に復調するために用意されている。インダクタＬ１のインダクタンスはたとえば数十μＨであり、キャパシタＣ１の容量値は１μＦ前後である。スピーカＲＬのインピーダンスはたとえば４Ω，６Ω，８Ω及び１６Ωの１つを選ぶことができる。又、直流成分を阻止するためのカップリングキャパシタＣ０の容量値は数百μＦ〜数千μＦに選ばれている。インダクタＬ１及びキャパシタＣ１の共通接続点にはスピーカＲＬの一端が接続され、その他端はカップリングキャパシタＣ０の一端に接続され、その他端は接地電位（ＧＮＤ）に接続されている。

信号出力端子１９０にはＰＷＭ出力信号Ｐ１９０が生じ、スピーカＲＬの一端すなわち信号導出線１９４にはアナログ信号ＳＲＬが、その他端すなわちカップリングキャパシタＣ０の一端（信号導出線１９６）には信号ＳＣ０がそれぞれ生じる。

図２は本発明の実施の形態１にかかる図１の要部の信号波形図である。とりわけＤ級電力増幅器１００のアナログ信号処理部１３０，積分回路１４０及びＶＣＯ１６０の一部の各ノードに生じる信号の経時変化を模式的に示す。図２（ａ）は、ミュートオンからミュートオフに移行し、さらにミュートオフ、すなわち通常の動作状態から再びミュートオンに移行したときにアナログ信号処理部１３０の出力端子すなわちアンプ１３６の出力端子に生じるアナログ信号Ｓｉｎ２の変化を示す。

時刻ｔ０からｔ１まではミュートオンの状態を示す。この期間にアンプ１３６の出力端子に生じるアナログ信号Ｓｉｎ２は直流電圧のみとなり電源電圧Ｅ１にほぼ等しくなる。時刻ｔ１からｔ２はミュートオンを解除するための移行期間である。この期間はミュートオンの働きは徐々に弱くなるためにソフトミュートの期間ともいえる。この期間においてミュートの働きは徐々に解除されるため、アナログ信号Ｓｉｎ２には直流電圧に交流成分の信号が重畳された信号が徐々に表れる。このとき、直流電圧は電源電圧Ｅ１の大きさからその１／２の大きさまで徐々に減少していく。時刻ｔ２に達するとミュートは完全に解除され通常の受信状態に移行する。時刻ｔ２からｔ３までの期間ミュートは完全に解除され通常の受信状態に入っている。この期間に表れるアナログ信号Ｓｉｎ２は、直流電圧がＥ１／２となり、そのＥ１／２の直流電圧に交流成分の信号が重畳されたものとなる。時刻ｔ３からｔ４の期間はミュートオフ、すなわち通常の受信状態から再びミュートオンに入るための移行期間である。時刻ｔ３からｔ４までの期間は先の時刻ｔ１からｔ２までの期間とほぼ同じ時間に設定される。この期間、アナログ信号Ｓｉｎ２の交流成分の振幅値は徐々に減少し、時刻ｔ４に達すると再び時刻ｔ０からｔ１までに表れた同じ直流電圧Ｅ１が表れる。時刻ｔ４以降はミュートオンの継続期間である。なお、時刻ｔ１からｔ２までの期間及び時刻ｔ３からｔ４までのいわゆるソフトミュートの時間は切換制御信号発生回路１３７で設定される。

ミュートのオン／オフを制御する切換制御信号１３８は切換制御信号発生回路１３７で生成される。切換制御信号発生回路１３７はたとえばラダー抵抗とカウンターを組み合わせて構成してもよく又、チャージポンプ回路を用いて切換制御信号１３８を生成することもできる。又、のこぎり波状や三角波状の切換制御信号はキャパシタを充放電するかあるいはオペアンプを用いたミラー積分回路によって比較的容易に生成することができる。

図２（ｂ）は、積分回路１４０の出力に生じる積分信号Ｓ５０とＶＣＯ１６０から出力される三角波信号Ｐｓの経時変化を模式的に示す。なお、図２（ｂ）に示す積分信号Ｓ５０は必ずしも実体の積分信号を示すものではない。説明の便宜上デューティ比が５０％のＰＷＭ信号の平均電圧を模式的に表している。

図２（ｂ）に示す三角波信号Ｐｓはアナログ信号処理部１３０及び積分回路１４０とは電気的には分離されたＶＣＯ１６０で生成されるので、ミュートオン及びミュートオフの影響を直接受けない。このため、時間ｔの経時変化に依存することがなく、常に一定の三角波信号Ｐｓを連続的に発生する。一方、積分信号Ｓ５０は、ミュートのオン／オフに依存するアナログ信号処理部１３０及び積分回路１４０の回路動作状態に左右されるので、ミュートオンからミュートオフに遷移するときには、積分信号Ｓ５０はローレベルから時刻ｔ１から徐々に増加し続け、時刻ｔ２でほぼ所定のレベルに達する。積分信号Ｓ５０が所定のレベルに達すると、ＰＷＭ回路１５０は正常作動期間に入る。こうした回路構成と回路動作によって、時刻ｔ１からｔ２のいわゆるソフトミュート期間を設けない回路構成のものに比べてデューティ比を０％からゆるやかに５０％に到達させることができるので、ミュートオンからミュートオフの動作モード切換時に発生し易いポップノイズの発生を排除することができる。

また、ミュートオフ、すなわち通常の受信状態からミュートオンに動作モードを切換るときにも同様である。すなわち、ミュートオフからミュートオンに動作モードを切換える時刻ｔ３からｔ４において、積分信号Ｓ５０はゆるやかに減少し最終的にはローレベルに収束するので、ＰＷＭ信号のデューティ比を５０％からゆるやかに０％に変化させることができる。これによってミュートオン／オフ時に生じ易いとされるポップノイズの発生を排除することができる。

以上説明したように本発明において、ミュートオンからミュートオフ及びこの逆の動作モード切換えにおいてはこれらの動作を急峻に行うのではなくゆるやかに所定の動作に移行させるので急峻な切換時に生じ易いとされるポップノイズの発生を排除することができる。

図３Ａ，図３Ｂもミュートオン／オフの回路動作を説明するために用意した図面である。特にミュートオン／オフ時に、スピーカＲＬの両端に生じる信号波形を模式的に示す。図３Ａは、図１においてミュートオンからミュートオフに、図３Ｂはミュートオフからミュートオンにそれぞれ動作モードが切換えられたときの信号波形図を示す。

図３Ａ（ａ）は、切換制御信号発生回路１３７より信号導出線１３８を介して信号切換回路１３５の制御端子１３５ｃに印加される切換制御信号Ｓｍ１２を、図３Ａ（ｂ）はスピーカＲＬの両端に生じる信号をそれぞれ模式的に示す。ミュートオンの動作モードにおいては当然のことではあるが、スピーカＲＬの一端に生じる信号ＳＲＬ及びスピーカＲＬの他端すなわちカップリングキャパシタＣ０の一端に生じる信号ＳＣ０はいずれもローレベルである。前述のとおりミュートオンからミュートオフに動作モードを切換えるときには、信号切換回路１３５を急峻に切換えずに所定の時間すなわちモード切換時間ｔｍ１２の期間でゆるやかに切換えるようにしている。モード切換時間ｔｍ１２は図２に示した時刻ｔ１からｔ２の期間に相当する。又、モード切換時間ｔｍ１２は数十ｍｓから数百ｍｓの範囲で設定する。この時間をあまり短くするとポップノイズの発生を完全に排除することができなくなる。又、ミュートオン／オフの動作切換時間が長くなると回路動作全体に対し不自然さを感じるようになるので好ましくない。本発明の実施の形態１ではモード切換時間ｔｍ１２は５０ｍｓ〜１５０ｍｓであり、さらに好ましくは９０ｍｓ程度であることを知見した。

モード切換時間ｔｍ１２は前に述べたように５０ｍｓ〜１５０ｍｓとし、かつ、この時間内でたとえば２の１１乗、すなわち２０４８ステップにレベルが遷移する信号を信号切換回路１３５に印加させるという回路構成を採用してみた。切換制御信号Ｓｍ１２の信号形状はモード切換時間ｔｍ１２の期間で信号レベルがゆるやかに変化させるものとした。

図３Ａ（ａ）に示すような切換制御信号Ｓｍ１２を信号切換回路１３５に印加すると、スピーカＲＬの両端には図３Ａ（ｂ）に示す信号が生じることが確認できた。図３Ａ（ｂ）において、スピーカＲＬの一端すなわち信号導出線１９４には信号ＳＲＬが、スピーカＲＬの他端であり信号導出線１９６でもあるカップリングキャパシタＣ０の一端には信号ＳＣ０が生じていることも確認することができた。特にカップリングキャパシタＣ０の一端に生じる信号ＳＣ０はモード切換時間ｔｍ１２の期間においてゆるやかに増加するので、カップリングキャパシタＣ０の急峻な電位変動によって生じるポップノイズの発生が大幅に減少することを知見した。

図３Ｂはミュートオフからミュートオンに動作モードを切換えたときのスピーカＲＬの両端に生じる信号波形を示す。図３Ｂに示す信号波形は本質的には図３Ａに示したものと同じことが言える。すなわち、信号ＳＲＬ，ＳＣ０は切換制御信号Ｓｍ３４の切換とともにモード切換時間ｔｍ３４においてゆるやかに信号を減少させ、最終的にはローレベルに収束するようにしている。なお、モード切換時間ｔｍ３４は図２に示した時刻ｔ３からｔ４の期間に相当する。こうしたことによってミュートオン／オフ時に発生し易いとされるポップノイズの発生を抑制することができる。又、こうした回路動作はミュートオン／オフ時だけではなく電源電圧のソフトスターティング動作も奏することにもなるので、電源電圧投入及び遮断時に発生し易いポップノイズも排除することができる。なお、モード切換時間ｔｍ３４は図３Ａ（ａ）に示したモード切換時間ｔｍ１２と同じで５０ｍｓ〜１５０ｍｓの大きさに設定するとよい。

上述がミュートオン／オフ時に発生し易いとされるポップノイズを排除する回路機能に関する説明である。次に、本発明者が知見したＰＷＭ信号のデューティ比が０％及び１００％の近傍で発生するポップノイズを排除する回路機能について説明する。

図４は本発明にかかるデューティ比調整回路２００のブロック回路図を示す。デューティ比調整回路２００は信号成分が異なる２種類の信号が各別に入力され、１つの信号が出力される回路構成を成す。２つの入力信号の１つは入力端子２０２に入力されデューティ比が０％〜１００％のＰＷＭ信号Ｐ５０である。ＰＷＭ信号Ｐ５０はデューティ比の調整対象となるＰＷＭ信号及びデューティ比の調整対象外のＰＷＭ信号を含むＰＷＭ信号の全信号である。もう１つの入力信号はＶＣＯクロック信号入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏである。１つの出力信号は出力端子２９０から出力される。出力端子２９０から出力されるＰＷＭ信号Ｐ２９０は、アナログ信号がパルス幅変調された２値化信号ではあるがデューティ比が０％の近傍ではたとえば３％程度に、デューティ比が１００％の近傍ではたとえば９７％程度にそれぞれデューティ比が調整されたＰＷＭ信号である。又、ＰＷＭ信号Ｐ５０のデューティ比がたとえば３％〜９７％の範囲のＰＷＭ信号Ｐ５０はそのまま出力端子２９０に出力される。したがって、たとえばデューティ比が５０％のＰＷＭ信号はデューティ比の調整を受けずに入力端子２０２に入力された状態のＰＷＭ信号Ｐ５０が出力端子２９０にそのまま出力される。なお、前にも述べたように、デューティ比が０％及び１００％のＰＷＭ信号Ｐ５０のデューティ比は３％及び９７％にそれぞれ調整される。

入力端子２０２に入力されるＰＷＭ信号Ｐ５０はラッチ回路２１０に入力される。ラッチ回路２１０はＰＷＭ信号Ｐ５０を一時的に記憶する回路機能を有する。ラッチ回路２１０の回路動作は第１のスイッチ制御信号Ｃｓｗ及び第２のスイッチ制御信号ＸＣｓｗによって、オン／オフが制御される。ラッチ回路２１０は第１のスイッチ制御信号Ｃｓｗがたとえばローレベルからハイレベルに遷移するときにオンし、この逆のタイミングでオフするよう構成されている。ラッチ回路２１０はトランスファーゲートを用いる回路方式や、ＮＡＮＤ回路やＮＯＲ回路を、たすきがけで構成する回路方式などを用いることができる。こうしたいくつかの方式のラッチ回路は当業者には公知である。たとえば、ラッチ回路２１０をＭＯＳＦＥＴから成る１つのトランスファーゲートと、データ（ＰＷＭ信号）を一時的に記憶するキャパシタを用いて構成することができる。又、２つのトランスファーゲートと２つのインバータを用いてラッチ回路を構成することもできる。本発明の実施の形態１においては後者のラッチ回路を採用してみた。詳細な回路動作は後述で明らかになろう。

ラッチ回路２１０から取り出されるラッチ出力信号はインバータ２１５に入力され信号極性が反転される。否定論理積（ＮＡＮＤ）回路２１６の第１の入力端子にはラッチ出力信号の反転信号が入力される。否定論理積（ＮＡＮＤ）回路２１６の第２の入力端子には、入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏがインバータ２５４で極性が反転されたすなわち反転信号が入力される。否定論理積（ＮＡＮＤ）回路２１６の出力には、入力端子２０２に入力されるＰＷＭ信号Ｐ５０と入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏとの論理積出力が取り出され、取り出された論理積出力信号はＲＳフリップフロップ２２０のセット端子Ｓに入力される。なお、否定論理積（ＮＡＮＤ）回路２１６，２２６は論理積（ＡＮＤ）回路とインバータで構成することもできる。また、否定論理積（ＮＡＮＤ）回路２１６，２２６の前段又は後段に数段のインバータを設けてもよい。

ラッチ回路２１０から取り出されるラッチ出力信号はインバータ２１５の他には否定論理積（ＮＡＮＤ）回路２２６の第１の入力端子に入力される。すなわち、否定論理積（ＮＡＮＤ）回路２２６の第１の入力端子にはラッチ出力信号と同じ極性である、いわゆる正転信号が入力される。否定論理積（ＮＡＮＤ）回路２２６の第２の入力端子は入力端子２５２に接続されているので、ＶＣＯクロック信号ＣＫｖｃｏと同極性、すなわち正転信号が入力される。したがって、否定論理積（ＮＡＮＤ）回路２２６の出力には、ラッチ回路２１０から出力されるＰＷＭ信号とＶＣＯクロック信号ＣＫｖｃｏとの否定論理積出力信号が出力される。否定論理積（ＮＡＮＤ）回路２２６の出力信号はＲＳフリップフロップ２２０のリセット端子Ｒに入力される。

前述のように否定論理積（ＮＡＮＤ）回路２１６，２２６の出力信号はＲＳフリップフロップ２２０のそれぞれセット端子Ｓ及びリセット端子Ｒに各別に入力される。すなわち、否定論理積（ＮＡＮＤ）回路２１６，２２６は、ＲＳフリップフロップ２２０を駆動するために用意されたものである。こうした回路構成によって、ＲＳフリップフロップ２２０の出力にはラッチ回路２１０から出力されたＰＷＭ出力信号をＶＣＯクロック信号ＣＫｖｃｏに同期させて出力することができる。

入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏは図１に示すＶＣＯ１６０で生成され三角波信号Ｐｓに同期している。ＶＣＯクロック信号ＣＫｖｃｏを元にして三角波信号Ｐｓを生成すること、又、この逆の波形整形を行い、三角波信号Ｐｓを元にして波形整形を行いＶＣＯクロック信号ＣＫｖｃｏを生成することは当業者には自明である。ＶＣＯクロック信号ＣＫｖｃｏをＰＷＭ回路１５０に用いるために用意した三角波信号Ｐｓを元にして生成する場合には、ＶＣＯクロック信号ＣＫｖｃｏの周波数は一義的に決定される。ここで「一義的」なる意味はＶＣＯクロック信号ＣＫｖｃｏの周波数は三角波信号Ｐｓのそれと別の大きさには設定できないと言うことである。これらの周波数は一般的に数百ＫＨｚから数ＭＨｚの範囲に選ばれており、本発明の実施の形態１では周波数ｆはｆ＝５００ＫＨｚのときに、その周期Ｔ１はＴ１＝２μｓであり、デューティ比は５０％である。

入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏはインバータ２５４に入力される。インバータ２５４はＶＣＯクロック信号ＣＫｖｃｏの信号極性を反転させるとともに次段との回路接続のバッファとしての機能を有する。なお、デューティ比調整回路２００にはインバータ２５４の他にもいくつかのインバータを採用しているが、これらのインバータは上述の目的で用意され、又、信号を所定の時間遅延させるためにも用意されている。インバータ２５４の出力信号は第１の最小パルス幅信号生成回路２６０に入力される。なお、インバータ２５４は単独ではなく複数のインバータを直列接続して構成してもよい。

第１の最小パルス幅信号生成回路２６０は入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１との関係において所定の調整率に保持された最小パルス幅の信号を生成する。所定の調整率とは数パーセントのオーダーであり、たとえば０％〜５％の範囲である。所定の調整率に保持されたパルス幅を有する信号すなわち第１の最小パルス幅信号は、ＰＷＭ信号のデューティ比を調整し又制御するために生成される。所定の調整率をたとえば３％に設定する場合には、ＶＣＯクロック信号ＣＫｖｃｏの周期の３％に相当するパルス幅の信号を生成することになる。たとえば、ＶＣＯクロック信号ＣＫｖｃｏの周波数を５００ＫＨｚとしたときにはその周期Ｔ１はＴ１＝２μｓとなり、その３％は、２μｓ×３％＝６０ｎｓとなる。したがって、パルス幅が６０ｎｓの信号を生成することが所定の調整率に保持されたパルス幅の信号を生成することになる。最小パルス幅の大きさは、とりもなおさず、デューティ比の調整率を決定する。いま、デューティ比の調整率を仮に３％とすると、デューティ比が０％〜３％及び９７％〜１００％のＰＷＭ信号Ｐ５０が調整の対象になる。言い換えると、３％〜９７％のデューティ比をもったＰＷＭ信号Ｐ５０は調整の対象外となる。

否定論理積（ＮＡＮＤ）回路２７２の第１の入力端子及び第２の入力端子には第１の最小パルス幅信号生成回路２６０の出力信号及びＶＣＯクロック信号ＣＫｖｃｏが各別に入力され、これら両者の信号の否定論理積信号が否定論理積（ＮＡＮＤ）回路２７２の出力端子から出力される。否定論理積（ＮＡＮＤ）回路２７２の出力信号はインバータ２７３に入力され、インバータ２７３の出力信号は否定論理和（ＮＯＲ）回路２２８の第２の入力端子に入力される。又、インバータ２７３の出力信号は否定論理和（ＮＯＲ）回路２７４の第１の入力端子にも入力される。

第２の最小パルス幅信号生成回路２８０の入力端子には入力端子２５２に入力されたＶＣＯクロック信号ＣＫｖｃｏが入力される。第２の最小パルス幅信号生成回路２８０は第１の最小パルス幅信号生成回路２６０とほぼ同じ回路構成に設定されている。第２の最小パルス幅信号生成回路２８０の入力にはＶＣＯクロック信号ＣＫｖｃｏが直接入力されるのに対し、第１の最小パルス幅信号生成回路２６０にはインバータ２５４を介して入力されていることで両者は互いに相違する。第１，第２の最小パルス幅信号生成回路２６０，２８０のいずれか一方がＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒに同期して最小パルス幅の信号を生成するとき、他方はその立下りエッジｔｆに同期して最小パルス幅の信号を生成するよう回路構成が成されている。

第１，第２の最小パルス幅信号生成回路２６０，２８０は、抵抗とキャパシタによる積分回路とシュミットトリガ回路の組み合わせで構成することができる。又、単安定マルチバイブレータを用いて所定の最小パルス幅の信号を生成することもできる。

否定論理積（ＮＡＮＤ）回路２９２の第１，第２の入力端子には第２の最小パルス幅信号生成回路２８０で生成される信号及びＶＣＯクロック信号ＣＫｖｃｏがインバータ２５４によって極性が反転された信号が各別に入力される。こうした回路構成によって、否定論理積（ＮＡＮＤ）回路２９２にはこれら両者の信号の否定論理積信号が出力される。実質的には第２の最小パルス幅信号生成回路２８０で生成される信号と同じ信号が出力される。否定論理積（ＮＡＮＤ）回路２９２の出力信号はインバータ２９３によって信号極性が反転されたのち、否定論理和（ＮＯＲ）回路２７４の第２の入力端子に入力される。又、否定論理積（ＮＡＮＤ）回路２９２の出力信号は否定論理積（ＮＡＮＤ）回路２９５の第２の入力端子にも入力される。

否定論理和（ＮＯＲ）回路２７４の第１，第２の入力端子に第１，第２の最小パルス幅信号生成回路２６０，２８０で各別に生成された信号が入力されると、否定論理和（ＮＯＲ）回路２７４の出力端子には両者の信号が合成された信号が出力される。この信号はラッチ回路２１０のオン／オフを制御する第１のスイッチ制御信号Ｃｓｗとして生成される。また、第１のスイッチ制御信号Ｃｓｗはインバータ２７５で信号の極性が反転され第２のスイッチ制御信号ＸＣｓｗが生成される。すなわち、第２のスイッチ制御信号ＸＣｓｗは第１のスイッチ制御信号Ｃｓｗの極性が反転された相補関係を有し、第１のスイッチ制御信号Ｃｓｗと同様にラッチ回路２１０のオン／オフを制御する信号として用いられる。なお、当業者には自明なことではあるが否定論理和（ＮＯＲ）回路２７４の回路機能は論理和（ＯＲ）回路とインバータの組み合わせで構成することもできる。

第１，第２のスイッチ制御信号Ｃｓｗ，ＸＣｓｗはラッチ回路２１０を制御するために用意され、その信号成分はともに入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏの信号成分のみを有し、それぞれのパルス幅はＶＣＯクロック信号ＣＫｖｃｏの数パーセントのオーダーに設定される。第１，第２のスイッチ制御信号Ｃｓｗ，ＸＣｓｗのパルス幅Ｗｓｗ１，Ｗｓｗ２はデューティ比調整回路２００においてデューティ比の調整率を決定する。なお、パルス幅Ｗｓｗ１，Ｗｓｗ２は第１，第２の最小パルス幅信号生成回路２６０，２８０で設定されたものである。

否定論理和（ＮＯＲ）回路２２８の第１及び第２の入力端子にはＲＳフリップフロップ２２０のＱ出力信号及び第１の最小パルス幅信号生成回路２６０で生成される信号が否定論理積（ＮＡＮＤ）回路２７２及びインバータ２７３を介して各別に入力される。これによって否定論理和（ＮＯＲ）回路２２８の出力には両者の信号の否定論理和信号が出力される。ＲＳフリップフロップ２２０から出力されるＱ出力信号は、ＰＷＭ信号Ｐ５０とＶＣＯクロック信号ＣＫｖｃｏの２つの信号の論理処理される信号である。一方、第１の最小パルス幅信号生成回路２６０で生成される信号はＶＣＯクロック信号ＣＫｖｃｏの信号成分のみを有する。したがって、否定論理和（ＮＯＲ）回路２２８の出力にはＰＷＭ信号Ｐ５０がＶＣＯクロック信号ＣＫｖｃｏに同期したタイミングで出力されることになる。

否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子及び第２の入力端子には、否定論理和（ＮＯＲ）回路２２８の出力信号及び否定論理積（ＮＡＮＤ）回路２９２の出力信号が各別に入力される。否定論理和（ＮＯＲ）回路２２８の出力信号は前に述べたようにＰＷＭ信号Ｐ５０とＶＣＯクロック信号ＣＫｖｃｏの２つの信号が論理処理された、いわゆる２つの信号が互いに反映された信号である。一方、否定論理積（ＮＡＮＤ）回路２９２の出力信号は、ＶＣＯクロック信号ＣＫｖｃｏの信号成分を有するだけで、ＰＷＭ信号Ｐ５０の信号成分は含んでいない。否定論理積（ＮＡＮＤ）回路２９５においては、ＰＷＭ信号Ｐ５０と第２の最小パルス幅信号生成回路２８０で生成される信号の論理積処理が施され、出力端子２９０に出力される。なお、否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子には否定論理和（ＮＯＲ）回路２２８の出力信号が入力され、その出力信号は、第１の最小パルス幅信号生成回路２６０で生成された信号が反転されたものであるから、出力端子２９０に出力されるＰＷＭ信号Ｐ２９０はＰＷＭ信号Ｐ５０の信号はもちろんのこと、第１，第２の最小パルス幅信号生成回路２６０，２８０で合成された、いわゆる最小パルス幅に調整された、すなわち、所定のデューティ比に調整されるＶＣＯクロック信号ＣＫｖｃｏの信号が反映されたものとなる。出力端子２９０から出力されるＰＷＭ信号Ｐ２９０は図１に示す第１のドライバー１７０及び第２のドライバー１８０に供給される。

図４に示すデューティ比調整回路２００には２つの最小パルス幅信号生成回路を設けたが１つだけでもよい。たとえば、第２の最小パルス幅信号生成回路２８０は用意しなくともよい。第２の最小パルス幅信号生成回路２８０を用意しない場合には否定論理積（ＮＡＮＤ）回路２９２には第１の最小パルス幅信号生成回路２６０で生成した信号の反転信号及びＶＣＯクロック信号のＣＫｖｃｏの反転信号を入力するとよい。しかし、本発明の実施の形態１では、２つの最小パルス幅信号生成回路を設けた。この理由は回路動作の安定性を確保するためである。

図５は本発明にかかるデューティ比調整回路２００の具体的な回路図を示す。すなわち、図４に示したデューティ比調整回路２００をさらに具体的に示したものである。本発明にかかるデューティ比調整回路２００はラッチ回路２１０を有する。ラッチ回路２１０は、入力端子２０２に入力されるＰＷＭ信号Ｐ５０を反転させるインバータ２０４と、インバータ２０４の出力信号が入力され第１のスイッチ制御信号Ｃｓｗ及び第２のスイッチ制御信号ＸＣｓｗでオン／オフが制御される第１のトランスファーゲート２０６と、第１のトランスファーゲート２０６の出力信号を保持するために直列に接続されたインバータ２１１，２１２と、インバータ２１２の出力信号が入力され出力端子がインバータ２１１の入力端子に接続されるとともに第１及び第２のスイッチ制御信号Ｃｓｗ，ＸＣｓｗでオン／オフが制御される第２のトランスファーゲート２０８を有する。

入力端子２０２には図１に示すＰＷＭ回路１５０から出力されるＰＷＭ信号Ｐ５０が入力される。ＰＷＭ信号Ｐ５０はアナログ信号が時間とともにパルス幅が変化し、かつハイレベル及びローレベルの２つのレベルを有する２値化信号であり、ＰＷＭ信号Ｐ５０のデューティ比は０％〜１００％の範囲である。

ラッチ回路２１０は入力端子２０２に接続され、入力端子２０２に入力されるＰＷＭ信号Ｐ５０はインバータ２０４でＰＷＭ信号Ｐｎ１に信号極性が反転され第１のトランスファーゲート２０６に入力される。なお、インバータ２０４はその前段のＰＷＭ回路１５０とその後段のトランスファーゲート２０６との間のバッファとしての回路機能も併せ有する。第１のトランスファーゲート２０６は入力端子，出力端子及び制御端子を有し、それぞれの端子はノードＮ１，Ｎ２及びＮ３ａ，Ｎ３ｂに各別に接続される。ノードＮ３ａ，Ｎ３ｂには第１のスイッチ制御信号Ｃｓｗ及び第２のスイッチ制御信号ＸＣｓｗが各別に入力される。第１のトランスファーゲート２０６の回路動作は第１のスイッチ制御信号Ｃｓｗ及び第２のスイッチ制御信号ＸＣｓｗでオン／オフが制御される。第１のスイッチ制御信号Ｃｓｗと第２のスイッチ制御信号ＸＣｓｗは互いに信号極性が反転されたいわゆる相補の関係を有する。

第１のトランスファーゲート２０６はたとえば第１のスイッチ制御信号Ｃｓｗがローレベルからハイレベルに遷移するときにオンするよう回路が構成されている。第１のスイッチ制御信号Ｃｓｗがハイレベルのとき、入力端子２０２に入力されるＰＷＭ信号Ｐ５０はノードＮ１，Ｎ２を介してノードＮ４に伝達され、ノードＮ４にＰＷＭ信号Ｐ５０が書き込まれる。このとき、第２のトランスファーゲート２０８はオフ状態である。第２のトランスファーゲート２０８は第１のトランスファーゲート２０６と同様に入力端子，出力端子及び制御端子を有し、それぞれの端子はノードＮ５，Ｎ２及びＮ６ａ，Ｎ６ｂに各別に接続される。第２のトランスファーゲート２０８は第１のスイッチ制御信号Ｃｓｗがハイレベルからローレベルに遷移するときにオンするよう回路構成が成されている。すなわち、第２のトランスファーゲート２０８は第１のトランスファーゲート２０６のオン／オフとは相補の関係に置かれている。したがって、第１のトランスファーゲート２０６がオンの時にラッチ回路２１０の出力端子であるノードＮ４に生じるラッチ出力信号Ｐｎ４はノードＮ２まで帰還されることはない。

第１のトランスファーゲート２０６は、第１のスイッチ制御信号Ｃｓｗがローレベルになるとオフする。このとき、第２のトランスファーゲート２０８がオンするのでノードＮ４に書き込まれたラッチ出力信号Ｐｎ４はノードＮ５を介してノードＮ２に帰還され、ＰＷＭ信号が保持される。このようにして、ラッチ回路２１０は第１のスイッチ制御信号Ｃｓｗ及び第２のスイッチ制御信号ＸＣｓｗによってＰＷＭ信号Ｐ５０を伝達（書き込み）するか保持するかを決定する。

ラッチ回路２１０の出力端子はインバータ２１１とインバータ２１２との共通接続点すなわちノードＮ４に接続される。ラッチ回路２１０でラッチされるＰＷＭ信号がノードＮ４に出力されると、インバータ２１３，２１４及び２１５を介して否定論理積（ＮＡＮＤ）回路２１６の第１の入力端子に入力される。インバータ２１３はノードＮ４に出力されるラッチ出力信号Ｐｎ４を反転させるとともにラッチ回路２１０の外部に導出するためのいわゆるバッファとしての機能を有する。インバータ２１３の出力端子はノードＮ７に接続される。インバータ２１４，２１５は直列に接続され、それらの共通接続点すなわちノードＮ８は否定論理積（ＮＡＮＤ）回路２２６の第２の入力端子に接続される。

否定論理積（ＮＡＮＤ）回路２１６の第１の入力端子には入力端子２０２に入力されるＰＷＭ信号Ｐ５０がラッチ回路２１０、インバータ２１３〜２１５を介して入力される。否定論理積（ＮＡＮＤ）回路２１６の第２の入力端子には入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏがインバータ２５４，２１７及び２１８を介して入力される。すなわち、否定論理積（ＮＡＮＤ）回路２１６の第１の入力端子にはラッチ回路２１０の出力端子に相当するノードＮ４に生じるラッチ出力信号Ｐｎ４の信号極性が反転されたＰＷＭ信号が入力され、その第２の入力端子にはＶＣＯクロック信号ＣＫｖｃｏが反転された信号が入力される。これにより否定論理積（ＮＡＮＤ）回路２１６の出力端子すなわちノードＮ９にはＰＷＭ信号とＶＣＯクロック信号ＣＫｖｃｏとの論理積された信号が出力される。

否定論理積（ＮＡＮＤ）回路２２６は否定論理積（ＮＡＮＤ）回路２１６とほぼ同じ目的で設けられ、ほぼ同様の回路構成を有する。すなわち、否定論理積（ＮＡＮＤ）回路２２６もラッチ出力信号Ｐｎ４とＶＣＯクロック信号ＣＫｖｃｏとの論理積処理を施すために用意されている。２つの否定論理積（ＮＡＮＤ）回路は、これらの入力端子に入力される入力信号が、互いに極性が反転されていることで相違する。すなわち、否定論理積（ＮＡＮＤ）回路２２６の第１の入力端子にはラッチ回路２１０の出力端子に相当するノードＮ４に生じるラッチ出力信号Ｐｎ４と同極性すなわち正転信号が入力され、その第２の入力端子にはＶＣＯクロック信号ＣＫｖｃｏと同じ極性である、すなわち正転信号が入力されている。いずれにしても否定論理積（ＮＡＮＤ）回路２１６，２２６は後段のＲＳフリップフロップ２２０のセットパルス及びリセットパルスを生成するために用意される。又、否定論理積（ＮＡＮＤ）回路２１６，２２６はラッチ出力信号Ｐｎ４及びＶＣＯクロック信号ＣＫｖｃｏの２つの信号を論理処理するために用意されている。したがって、否定論理積（ＮＡＮＤ）回路２１６，２２６の出力、すなわちノードＮ９，Ｎ１０には両者の信号が所定の論理処理されたのち各別に出力される。

ＲＳフリップフロップ２２０のセット端子Ｓ及びリセット端子ＲのそれぞれはノードＮ９及びノードＮ１０に接続される。ＲＳフリップフロップ２２０はノードＮ９及びノードＮ１０に出力される信号の立下りエッジに同期して作動する。ＲＳフリップフロップ２２０の出力、すなわちノードＮ１１には、ノードＮ４に出力されるラッチ出力信号Ｐｎ４とほぼ同じＰＷＭ信号Ｐｎ１１が出力される。

ＲＳフリップフロップ２２０の出力、すなわちノードＮ１１に出力されるＰＷＭ信号Ｐｎ１１は、論理和回路２２８の第１の入力端子に入力される。論理和回路２２８の出力端子はインバータ２３２の入力端子に接続され、インバータ２３２の出力端子はノードＮ１２に接続される。ここで、ノードＮ１１から出力端子２９０までの信号の流れに関する説明は一時中断し、入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏの信号経路について説明する。

入力端子２５２に入力されるＶＣＯクロック信号ＣＫｖｃｏは、インバータ２５４に入力される。インバータ２５４はＶＣＯクロック信号の極性を反転させるとともに次段の回路接続のバッファとしての回路機能も有する。インバータ２５４の出力端子はノードＮ２１に接続される。インバータ２５４の出力信号はインバータ２５６，２５８を介して第１の最小パルス幅信号生成回路２６０に入力される。ノードＮ２１にはインバータ２１７，２１８の直列接続体が接続され、インバータ２１８の出力信号は否定論理積（ＮＡＮＤ）回路２１６の第２の入力端子に入力される。

第１の最小パルス幅信号生成回路２６０の入力端子はノードＮ２２に接続される。ノードＮ２２には抵抗２６２及びキャパシタ２６４で構成された積分回路が接続されている。この積分回路は次段のシュミットトリガ回路２６８で第１の最小パルス幅を有する所定の信号を生成するために設けられている。すなわち、抵抗２６２とキャパシタ２６４による積分回路によって所定の立上り，立下り時間に設定された三角波状又はのこぎり波状の信号を生成する。シュミットトリガ回路２６８はノードＮ２３とノードＮ２４の間に接続され、抵抗２６２及びキャパシタ２６４によって生成される積分信号を所定のパルス幅を有する矩形波信号に生成する。ここで、所定のパルス幅に設定される矩形波信号は本書において「第１の最小幅パルス」と定義され、この信号を生成する回路部を「第１の最小パルス幅信号生成回路」として定義している。第１の最小パルス幅信号生成回路２６０及び後述の第２の最小パルス幅信号生成回路２８０で生成される第２の最初幅パルスは本発明のデューティ比調整回路２００のデューティ比の調整率を一義的に決定する。第１の最小パルス幅信号生成回路２６０は本発明の実施の形態１では積分回路とシュミット回路との組み合わせで構成したが、単安定マルチバイブレータを用いて、所定のパルス幅を有する信号を生成してもよい。

否定論理積（ＮＡＮＤ）回路２７２の第１の入力端子はノードＮ２４に接続される。ノードＮ２４にはシュミット回路２６８の出力端子が接続されているので第１の最小パルス幅信号生成回路２６０で生成される比較的パルス幅の小さな第１の最小幅パルスが生じる。ノードＮ２４に生じる第１の最小幅パルスのパルス幅はＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１に比例するが、概括的な大きさは数十ｎｓ〜数百ｎｓであり、その周波数はＶＣＯクロック信号ＣＫｖｃｏのそれと同じである。否定論理積（ＮＡＮＤ）回路２７２の第２の入力端子は、インバータ２５６とインバータ２５８の共通接続点に接続される。これらの共通接続点に生じる信号はＶＣＯクロック信号ＣＫｖｃｏと実質的に同じ信号である。否定論理積（ＮＡＮＤ）回路２７２の出力端子はノードＮ２５に接続され、ノードＮ２５には第１の最小パルス幅信号生成回路２６０の出力信号とＶＣＯクロック信号ＣＫｖｃｏとの論理積された信号が出力される。否定論理積（ＮＡＮＤ）回路２７２の出力信号はインバータ２７３に入力され、インバータ２７３の出力端子はノードＮ２６に接続される。ノードＮ２６に生じる信号は、第１の最小パルス幅信号生成回路２６０の出力信号にほぼ等しい。ノードＮ２６に生じる信号は否定論理和（ＮＯＲ）回路２７４の第１の入力端子に入力される。

第２の最小パルス幅信号生成回路２８０の入力端子はノードＮ２７に接続される。入力端子２５２とノードＮ２７との間にはインバータ２５４，２８６の直列接続体が接続される。したがって、第２の最小パルス幅信号生成回路２８０の入力端子、すなわちノードＮ２７にはＶＣＯクロック信号ＣＫｖｃｏと実質的に同じ信号が入力される。ノードＮ２７には抵抗２８２及びキャパシタ２８４で構成された積分回路が接続される。この積分回路は次段のシュミットトリガ回路２８８で第２の最小パルス幅を有する所定の信号を生成するために用意されている。すなわち、抵抗２８２とキャパシタ２８４による積分回路によって所定の立上り，立下り時間に設定された三角波状又はのこぎり波状の信号を生成する。すなわち抵抗２８２とキャパシタ２８４のＣＲ時定数の設定によって所定のパルス幅を有する信号を生成する。シュミットトリガ回路２８８の入力端子はノードＮ２８に接続される。シュミットトリガ回路２８８の出力端子はノードＮ２９に接続される。第２の最小パルス幅信号生成回路２８０で生成される信号はデューティ比調整回路２００のデューティ比の調整率を一義的に決定する。第２の最小パルス幅信号生成回路２８０は本発明の実施の形態１では積分回路とシュミット回路との組み合わせで構成したが、単安定マルチバイブレータを用いて、所定のパルス幅を有する信号を生成することもできる。

否定論理積（ＮＡＮＤ）回路２９２の第２の入力端子はノードＮ２９に接続される。ノードＮ２９はシュミット回路２８８の出力端子に接続されているので第２の最小パルス幅信号生成回路２８０で生成される比較的パルス幅の小さな信号が生じる。ノードＮ２９に生じる信号のパルス幅はＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１に比例するが、概括的な大きさは数十ｎｓ〜数百ｎｓであり、その周波数はＶＣＯクロック信号ＣＫｖｃｏのそれと同じである。否定論理積（ＮＡＮＤ）回路２９２の第１の入力端子は、インバータ２５４とインバータ２５６の共通接続点に接続される。これらの共通接続点にはノードＮ２１に接続され、ノードＮ２１に生じる信号はＶＣＯクロック信号ＣＫｖｃｏの反転信号と実質的に同じである。

否定論理積（ＮＡＮＤ）回路２９２の出力端子はノードＮ３０に接続される。ノードＮ３０には第２の最小パルス幅信号生成回路２８０の出力信号とＶＣＯクロック信号ＣＫｖｃｏとの論理積される信号が出力される。否定論理積（ＮＡＮＤ）回路２９２の出力信号はインバータ２９３に入力され、インバータ２９３の出力端子はインバータ２９４の入力端子及びノードＮ３１に接続される。ノードＮ３１に生じる信号は、第２の最小パルス幅信号生成回路２８０の出力信号にほぼ等しい。

否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子はノードＮ１２に接続される。第２の入力端子はノードＮ３２に接続される。ノードＮ３２には否定論理積（ＮＡＮＤ）回路２９２から出力される信号が入力されているので、ノードＮ３２にはインバータ２９３，２９４で極性が反転された、すなわち、ノードＮ３０に生じる信号とほぼ等しい信号が表れることになる。

否定論理積（ＮＡＮＤ）回路２９５の出力端子はノードＮ３３に接続される。ノードＮ３３に生じる信号はインバータ２９６，２９７を介して出力端子２９０に導出される。

否定論理和（ＮＯＲ）回路２７４の第１の入力端子すなわちノードＮ２６には第１の最小パルス幅信号生成回路２６０で生成される信号が入力される。第２の入力端子すなわちノードＮ３１には第２の最小パルス幅信号生成回路２８０で生成される信号が入力される。こうした回路構成によって、否定論理和（ＮＯＲ）回路２７４の出力端子が接続されるノードＮ３４には両者の最小パルス幅信号生成回路で生成される２つの信号が合成され第１のスイッチ制御信号Ｃｓｗが出力される。第１のスイッチ制御信号Ｃｓｗはインバータ２７５で極性が反転されて第２のスイッチ制御信号ＸＣｓｗと成し、第１，第２のトランスファーゲート２０６，２０８の第１のスイッチ制御信号として印加される。インバータ２７５の出力端子はノードＮ３５に接続される。ノードＮ３５に生じる第２のスイッチ制御信号ＸＣｓｗはラッチ回路２１０のノードＮ３ｂ，Ｎ６ｂに、ノードＮ３４に生じる第１のスイッチ制御信号ＣｓｗはノードＮ３ａ，Ｎ６ａに各別に供給される。

ここでＲＳフリップフロップ２２０の出力端子に接続されるノードＮ１１から出力端子２９０までの信号の流れについて説明する。

否定論理和（ＮＯＲ）回路２２８の第１の入力端子はノードＮ１１に接続される。ノードＮ１１にはＲＳフリップフロップ２２０の出力信号が取り出される。ノードＮ１１に取り出されるＰＷＭ信号Ｐｎ１１はラッチ回路２１０の出力端子であるノードＮ４に生じるラッチ出力信号Ｐｎ４とほぼ同じである。ラッチ出力信号Ｐｎ４はパルス幅がすでに調整された、すなわちデューティ比が調整された第１，第２のスイッチ制御信号Ｃｓｗ，ＸＣｓｗによって書き込まれているために、ノードＮ１１にはデューティ比が調整されたＰＷＭ信号が生じる。

否定論理和（ＮＯＲ）回路２２８の第２の入力端子はノードＮ２６に接続される。否定論理和（ＮＯＲ）回路２２８の第１及び第２の入力端子にはＲＳフリップフロップ２２０の出力信号及び第１の最小パルス幅信号生成回路２６０で生成される信号が各別に入力される。これによって否定論理和（ＮＯＲ）回路２２８の出力端子には両者の信号の否定論理和信号が出力される。ＲＳフリップフロップ２２０の出力信号は、ラッチ出力信号Ｐｎ４とＶＣＯクロック信号ＣＫｖｃｏの２つの信号が論理処理された信号である。一方、最小パルス幅信号生成回路２６０で生成される信号はＶＣＯクロック信号ＣＫｖｃｏのみの信号成分のみを有する。したがって、否定論理和（ＮＯＲ）回路２２８の出力にはラッチ出力信号Ｐｎ４がＶＣＯクロック信号ＣＫｖｃｏに同期されて出力される。

否定論理和（ＮＯＲ）回路２２８の出力信号はインバータ２３２を介して否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子に入力される。インバータ２３２の出力端子はノードＮ１２に接続される。否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子及び第２の入力端子には、否定論理和（ＮＯＲ）回路２２８の出力信号及び否定論理積（ＮＡＮＤ）回路２９２の出力信号が各別に入力される。否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子，第２の入力端子及び出力端子はノードＮ１２，ノードＮ３２及びノードＮ３３に各別に接続される。又、否定論理和（ＮＯＲ）回路２２８の出力信号は前に述べたようにＰＷＭ信号Ｐ５０とＶＣＯクロック信号ＣＫｖｃｏの２つの信号が論理処理された信号である。一方、否定論理積（ＮＡＮＤ）回路２９２の出力信号は、ＶＣＯクロック信号ＣＫｖｃｏの信号を有するだけで、ＰＷＭ信号Ｐ５０の信号は反映されていない。否定論理積（ＮＡＮＤ）回路２９５においては、ＰＷＭ信号Ｐ５０と第２の最小パルス幅信号生成回路２８０で生成される信号の論理積処理が実行され、インバータ２９６，２９７を介して出力端子２９０に出力される。なお、否定論理積（ＮＡＮＤ）回路２９５の第１の入力端子には第１の否定論理和（ＮＯＲ）回路２２８の出力信号が入力され、その出力信号には、第１の最小パルス幅信号生成回路２６０で生成される信号が反映されているので、出力端子２９０に出力されるＰＷＭ信号Ｐ２９０はＰＷＭ信号Ｐ５０の信号はもちろんのこと、第１，第２の最小パルス幅信号生成回路２６０，２８０で生成された、いわゆる最小パルス幅に調整された、すなわち、所定のデューティ比に調整されたＶＣＯクロック信号ＣＫｖｃｏの信号が反映されたものである。出力端子２９０から出力されるＰＷＭ信号Ｐ２９０は図１に示す第１のドライバー１７０及び第２のドライバー１８０に供給される。出力端子２９０から出力されるＰＷＭ信号２９０はラッチ回路２１０の出力端子すなわちノードＮ４に出力されるラッチ出力信号Ｐｎ４とほぼ等価である。

なお、デューティ比調整回路２００には否定論理積（ＮＡＮＤ）回路２１６,２２６,２７２,２９２,２９５及び否定論理和（ＮＯＲ）回路２２８,２７４を用いた。しかしこれらは１つの実施の形態であってこれらのものに限定されるものではない。たとえば否定論理積（ＮＡＮＤ）回路は、論理積（ＡＮＤ）回路とインバータの組み合わせで構成してもよい。又、否定論理和（ＮＯＲ）回路は、論理和（ＯＲ）回路とインバータの組み合わせで構成してもよい。いずれにしても論理積（ＡＮＤ）回路，否定論理積（ＡＮＤ）回路,論理和（ＯＲ）回路,
否定論理和（ＮＯＲ）回路を総称して「論理回路」と定義するならば当業者にはこれらの論理回路の組み合わせによって本発明に開示した技術的思想を比較的容易に実現することができる。

図６Ａは、ＰＷＭ信号のデューティ比が５０％近傍時においてＰＷＭ回路１５０及びその周辺の回路部に表れる信号波形を示す。図６Ａの上段には図１のＶＣＯ１６０で生成され、矩形波信号であるＶＣＯクロック信号ＣＫｖｃｏを示す。ＶＣＯクロック信号ＣＫｖｃｏは立上りエッジｔｒ及び立下りエッジｔｆを有し、その周期は参照符号Ｔ１で表されている。

図６Ａの中段にはＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び立下りエッジｔｆに三角波信号Ｐｓの最小値ＰｓＬ及び最大値ＰｓＨがそれぞれ同期している状態及び積分信号Ｓ５０を示す。三角波信号ＰｓはＶＣＯクロク信号ＣＫｖｃｏと同様にＶＣＯ１６０で生成される。積分信号Ｓ５０は図１に示した積分回路１４０の出力信号であると同時にＰＷＭ回路１５０の入力信号でもある。積分信号Ｓ５０と三角波信号ＰｓはＰＷＭ回路１５０に内蔵されたコンパレータでそのレベル同士が比較される。図６Ａの下段にはＰＷＭ回路１５０の出力端子及び入力端子２０２に出力されるＰＷＭ信号Ｐ２０２を示す。ＰＷＭ信号Ｐ２０２は積分信号Ｓ５０と三角波信号Ｐｓとの交わったタイミングで生成されるので、三角波信号Ｐｓが積分信号Ｓ５０よりもたとえば高いレベルでハイレベルとなり、低いレベルでローレベルとなる極性で出力される。

図６Ｂは、ＰＷＭ信号のデューティ比が０％近傍時においてＰＷＭ回路１５０及びその周辺の回路部に表れる信号波形を示す。図６Ｂの上段には図１のＶＣＯ１６０で生成され、矩形波信号であるＶＣＯクロク信号ＣＫｖｃｏを示す。すなわち、図６Ａの上段に示したＶＣＯクロック信号ＣＫｖｃｏとまったく同じものを示している。図６Ｂの中段にはＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び立下りエッジｔｆに三角波信号Ｐｓの最大値ＰｓＨ及び最小値ＰｓＬがそれぞれ同期している状態及び積分信号Ｓ０を示す。三角波信号ＰｓはＶＣＯクロク信号ＣＫｖｃｏと同様にＶＣＯ１６０で生成される。積分信号Ｓ０は図１に示した積分回路１４０の出力信号であると同時にＰＷＭ回路１５０の入力信号でもある。積分信号Ｓ０と三角波信号ＰｓはＰＷＭ回路１５０に内蔵されたコンパレータでそのレベル同士が比較される。図６Ｂの下段にはＰＷＭ回路１５０の出力端子及び入力端子２０２に出力されるＰＷＭ信号Ｐ２０２を示す。ＰＷＭ信号Ｐ２０２は、三角波信号Ｐｓが積分信号Ｓ０よりも高いレベルでハイレベルとなり、低いレベルでローレベルとなる極性で出力される。

図６Ｂの中段に示すようにＰＷＭ信号Ｐ０のデューティ比が０％の近傍時においては、積分信号Ｓ０の最大値Ｓ０Ｈと三角波信号Ｐｓの最大値ＰｓＨとは極めて接近したレベルに置かれ両者の差分電圧が極めて小さいことを示している。この差分電圧が小さくなればなるほど、ＰＷＭ回路１５０に内蔵されるコンパレータの回路機能は低下する。すなわち、コンパレータのオン／オフ動作の境界が不明確となってＰＷＭ信号が周期的に出力されなくなりポップノイズの発生が出易くなることを知見した。

図６Ｂの下段にはデューティ比が０％近傍時のときにＰＷＭ回路１５０の出力端子及び入力端子２０２に出力されるＰＷＭ信号Ｐ０を模式的に示す。ＰＷＭ信号Ｐ０は積分信号Ｓ０と三角波信号Ｐｓと交わったタイミングで生成されるので、三角波信号Ｐｓが積分信号Ｓ０よりもたとえば高いレベルでハイレベルとなり、低いレベルでローレベルとなる信号極性で出力される。

図６Ｃは、ＰＷＭ信号のデューティ比が１００％近傍時においてＰＷＭ回路１５０及びその周辺の回路部に表れる信号波形を示す。図６Ｃの上段には図１のＶＣＯ１６０で生成され、矩形波信号であるＶＣＯクロク信号ＣＫｖｃｏを示す。すなわち、図６Ａ，図６Ｂの各上段に示したＶＣＯクロック信号ＣＫｖｃｏとまったく同じものを示している。図６Ｃの中段にはＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び立下りエッジｔｆに三角波信号Ｐｓの最大値ＰｓＨ及び最小値ＰｓＬがそれぞれ同期している状態及び積分信号Ｓ１００を示す。三角波信号ＰｓはＶＣＯクロク信号ＣＫｖｃｏと同様にＶＣＯ１６０で生成される。積分信号Ｓ１００は図１に示す積分回路１４０の出力信号であると同時にＰＷＭ回路１５０の入力信号でもある。積分信号Ｓ１００と三角波信号ＰｓはＰＷＭ回路１５０に内蔵されたコンパレータでそのレベル同士が比較される。図６Ｂの下段にはＰＷＭ回路１５０の出力端子及び入力端子２０２に出力されるＰＷＭ信号Ｐ２０２を示す。ＰＷＭ信号Ｐ２０２は、三角波信号Ｐｓが積分信号Ｓ５０よりも高いレベルでハイレベルとなり、低いレベルでローレベルとなる極性で出力される。

図６Ｃの中段に示すようにＰＷＭ信号のデューティ比が１００％近傍時においては、積分信号Ｓ１００の最小値Ｓ１００Ｌと三角波信号Ｐｓの最小値ＰｓＬとは極めて接近したレベルに置かれ両者の差分電圧が極めて小さいことを示す。この差分電圧が小さくなればなるほど、ＰＷＭ回路１５０に内蔵されるコンパレータの回路機能が低下すると言う不具合が生じ得る。こうした不具合はデューティ比が０％の場合と同じである。

図６Ｃの下段にはデューティ比が１００％近傍時のときにＰＷＭ回路１５０の出力端子及び入力端子２０２に出力されるＰＷＭ信号Ｐ２０２を模式的に示す。

図７は、図４，図５に示すデューティ比調整回路２００の回路動作の基本概念を説明するために用意した図面である。すなわち、入力端子２０２及び出力端子２９０にそれぞれ入力及び出力されるＰＷＭ信号のタイミングと信号波形をデューティ比が５０％、０％及び１００％の近傍を例に取り上げそれぞれ図示したものである。

図７（ａ）に示す三角波信号Ｐｓは、図６Ａ〜図６Ｃの各中段に示す三角波信号Ｐｓと同じものを示す。すなわち、三角波信号Ｐｓは図１においてＶＣＯ１６０で生成され、その大きさは最大値ＰｓＨ及び最小値ＰｓＬを有する。

図７（ｂ）に示すＶＣＯクロック信号ＣＫｖｃｏは、図６Ａ〜図６Ｃの各上段に示すＶＣＯクロック信号ＣＫｖｃｏのものと同じであり、立上りエッジｔｒ，立下りエッジｔｆ及び周期Ｔ１を有する。ＶＣＯクロック信号ＣＫｖｃｏも三角波信号Ｐｓと同様にＶＣＯ１６０で生成される。ＶＣＯクロック信号ＣＫｖｃｏの周波数は数百ＫＨｚから数ＭＨｚに設定され、実施の形態１ではＶＣＯクロック信号ＣＫｖｃｏの周波数はたとえば５００ＫＨｚである。周波数がたとえば５００ＫＨｚであるならばその周期Ｔ１の大きさは２μｓとなる。

図７（ｃ）は、第１の最小幅パルスＰｍ１を示す。第１の最小幅パルスＰｍ１は、図５示のデューティ比調整回路２００のノードＮ２６に取り出され、ＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び三角波信号Ｐｓの最小値ＰｓＬに同期し、かつＶＣＯクロック信号ＣＫｖｃｏとの間で所定の調整率に設定されたパルス幅Ｗｐｍ１を有する。ここで所定の調整率とはＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１のたとえば０％〜５％の範囲であり、さらに好ましくは周期Ｔ１の３％の大きさである。ＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１＝２μｓとし、パルス幅の調整率を仮に３％とすると、Ｗｐｍ１＝２μｓ×０．０３＝６０ｎｓとなる。本発明において、第１の最小幅パルスＰｍ１は後述の第２の最小幅パルスＰｍ２ととともにデューティ比の調整率を一義的に決定する。ここで、「一義的」なる意味合いは、本発明の実施の形態１においては、第１，第２の最小幅パルスＰｍ１，Ｐｍ２を所定の大きさに設定すると、その大きさに基づきデューティ比の調整率が必然的に決定されるということである。言い換えればデューティ比の調整は第１，第２の最小幅パルスＰｍ１，Ｐｍ２によって決定するものであって他の回路部によっては決定していないということである。なお、第１の最小幅パルスＰｍ１は最終的にはノードＮ２６から取り出されるが、元々は第１の最小幅信号生成回路２６０で生成されるものである。

図７（ｄ）は、第２の最小幅パルスＰｍ２を示す。第２の最小幅パルスＰｍ２は、図５示のデューティ比調整回路２００のノードＮ３１に取り出され、ＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆ及び三角波信号Ｐｓの最大値ＰｓＨに同期し、かつＶＣＯクロック信号ＣＫｖｃｏとの間で所定の調整率に設定されるパルス幅Ｗｐｍ２を有する。ここで所定の調整率は第１の最小幅パルスＰｍ１に適用したものと同じである。すなわち、所定の調整率はＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１のたとえば０％〜５％の範囲であり、さらに好ましくは周期Ｔ１の３％の大きさである。ＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１＝２μｓとし、パルス幅の調整率を仮に３％とすると、Ｗｐｍ２＝２μｓ×０．０３＝６０ｎｓとなる。本発明において、第２の最小幅パルスＰｍ２のパルス幅Ｗｐｍ２は、第１の最小幅パルスＰｍ１のパルス幅Ｗｐｍ１と同様にデューティ比の調整率を一義的に決定する。第２の最小幅パルスＰｍ２は最終的にはノードＮ３１から取り出されるが、元々は第２の最小幅信号生成回路２８０で生成されたものである。通常、第２の最小幅パルスＰｍ２は第１の最小幅パルスＰｍ１とほぼ同じ回路で生成するようにしているのでこれらのパルス幅にはＷｐｍ２＝Ｗｐｍ１＝Ｗｐｍの関係が成立する。

図７（ｅ）は第１のスイッチ制御信号Ｃｓｗを示す。第１のスイッチ制御信号Ｃｓｗは、図５示のデューティ比調整回路２００のノードＮ３４に取り出される。ノードＮ３４は否定論理和（ＮＯＲ）回路２７４の出力端子に接続されている。否定論理和（ＮＯＲ）回路２７４の２つの入力端子はノードＮ２６，Ｎ３１に接続され、それらのノードには図７（ｃ），（ｄ）示す第１，第２の最小幅パルスＰｍ１，Ｐｍ２が各別に入力されているので、これらの２つのパルスを否定論理和（ＮＯＲ）処理した信号がノードＮ３４に導出される。したがって、ノードＮ３４に導出される第１のスイッチ制御信号Ｃｓｗは図７（ｃ），（ｄ）に示す信号波形を合成し、その合成した波形を反転させた信号に等しくなるので、図７（ｅ）に示すような信号波形となる。又、第１のスイッチ制御信号Ｃｓｗのパルス幅ＷｓｗはＷｐｍにほぼ等しい。すなわち、Ｗｓｗ＝Ｗｐｍ＝Ｗｐｍ１＝Ｗｐｍ２の関係を有する。なお、第１のスイッチ制御信号Ｃｓｗの周期Ｔ２はＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１の１／２の大きさ、すなわち、Ｔ２＝Ｔ１／２の大きさである。

第１のスイッチ制御信号Ｃｓｗはトランスファーゲート２０６，２０８の制御端子であるノードＮ３ａ，Ｎ６ａに入力される。なお、トランスファーゲート２０６，２０８の制御端子Ｎ３ｂ，Ｎ６ｂには第２のスイッチ制御信号ＸＣｓｗが入力される。第２のスイッチ制御信号ＸＣｓｗは第１のスイッチ制御信号Ｃｓｗの極性が反転されたものであるので図７には示していないことを理解されたい。

図７（ｆ）は、入力端子２０２に入力されるデューティ比が５０％の近傍のＰＷＭ信号Ｐ５０を模式的に示す。デューティ比が５０％の場合は、図７（ｂ）に示すＶＣＯクロック信号ＣＫｖｃｏとほぼ同じ信号波形を示すことになる。

図７（ｇ）は、入力端子２０２にデューティ比が５０％の近傍のＰＷＭ信号Ｐ５０が入力されたとき、出力端子２９０に出力されるＰＷＭ信号Ｐ２９０を示す。すなわち、出力端子２９０に出力されるＰＷＭ信号Ｐ２９０はデューティ比調整回路２００で信号処理される最終的なＰＷＭ信号であるが、デューティ比が５０％の近傍のＰＷＭ信号Ｐ５０の場合には入力端子２０２に入力されるＰＷＭ信号Ｐ５０とほぼ同じＰＷＭ信号Ｐ２９０が出力される。

図７（ｈ）は、入力端子２０２に入力されるデューティ比が０％の近傍のＰＷＭ信号Ｐ０を模式的に示す。デューティ比が０％の近傍の場合、ＰＷＭ信号Ｐ０は図７（ａ）に示す三角波信号Ｐｓの最大値ＰｓＨ及び図７（ｂ）に示すＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆに同期したタイミングで表れる。このとき、立上りエッジｔｒ０及び立下りエッジｔｆ０は互いに極めて近接した状態に置かれる。

図７（ｉ）は、入力端子２０２にデューティ比が０％の近傍のＰＷＭ信号Ｐ０が入力されたときに出力端子２９０に出力されるＰＷＭ信号Ｐ２９０を模式的に示す。図７（ｉ）に示すＰＷＭ信号Ｐ２９０は、図７（ｈ）に示すものとは異なり、パルス幅Ｗｐｍ０がパルス幅Ｗｐ０よりも大きくなっていることが分かる。すなわち、パルス幅Ｗｐｍ０は図７（ｄ）に示す第２の最小幅パルスＰｍ２のパルス幅Ｗｐｍ２の大きさまで拡張される。正確にはＰＷＭ信号Ｐ２９０のパルス幅Ｗｐｍ０は第２の最小幅パルスＰｍ２のパルス幅Ｗｐｍ２よりも少し大きくなる。なぜならば、ＰＷＭ信号Ｐ０のパルス幅Ｗｐ０の１／２の大きさの分だけ広くなるからである。なお、広がる幅の大きさはＰＷＭ回路１５０及びデューティ比調整回路２００の能力にも依存する。いずれにしてもこの広がるパルス幅の差分を考慮してデューティ比の調整範囲を決めるとよい。

図７（ｊ）は入力端子２０２に入力されるデューティ比が１００％の近傍のＰＷＭ信号Ｐ１００を模式的に示す。デューティ比が１００％の近傍の場合、ＰＷＭ信号Ｐ１００は図７（ａ）に示す三角波信号Ｐｓの最小値ＰｓＬ及び図７（ｂ）に示すＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒに同期したタイミングで表れる。このとき、立上りエッジｔｆ１００及び立下りエッジｔｆ１００は互いに近接した状態に置かれる。こうした状態は図７（ｈ）に示すデューティ比が０％の近傍の場合とほぼ同じである。

図７（ｋ）は入力端子２０２にデューティ比が１００％の近傍のＰＷＭ信号Ｐ１００が入力されたときに、出力端子２９０に出力されるＰＷＭ信号Ｐ２９０を模式的に示す。図７（ｋ）に示すＰＷＭ信号Ｐ２９０は図７（ｊ）に示すものとは異なり、パルス幅Ｗｐｍ１００がパルス幅Ｗｐ１００に比べて小さくなっていることが分かる。このことは入力端子２０２に入力されるＰＷＭ信号Ｐ１００のデューティ比が出力端子２９０から出力されるときには小さくなっていることを意味する。両者のパルス幅の差、すなわち、（Ｗｐ１００−Ｗｐｍ１００）の大きさは図７（ｃ）に示す第１の最小幅パルスＰｍ１のパルス幅Ｗｐｍ１にほぼ等しい。両者のパルス幅の差、（Ｗｐ１００−Ｗｐｍ１００）がデューティ比が調整された大きさに相当する
図８は、図５に示すデューティ比調整回路２００のタイミングチャートを示す。図８に示す各ノードの信号は図７に示したものと一部重複する。図７はデューティ比が５０％，０％及び１００％の近傍を取り上げデューティ比が調整される回路動作の基本概念を説明するものであった。図８はデューティ比が１００％の近傍だけを取り上げて説明するものではあるが、先の図７の説明を参照すれば、デューティ比が５０％，０％の近傍の回路動作も当業者には容易に推察できるものと思料する。なお、デューティ比調整回路２００に供給する電源電圧はたとえば５Ｖである。したがって、各種の信号、矩形波信号及び各種のパルス信号の振幅値は三角波信号Ｐｓを除いてほぼ５Ｖである。

図８（ａ）は三角波信号Ｐｓを示し、図１示のＶＣＯ１６０において生成される。三角波信号Ｐｓの周波数は他励発振型ＰＷＭ方式では一般的に数百ＫＨｚから数ＭＨｚに選ばれる。本発明の実施の形態１においては周波数は５００ＫＨｚである。三角波信号Ｐｓの最大値ＰｓＨと最小値ＰｓＬとの振幅の差、すなわち三角波信号Ｐｓの振幅値はたとえば３Ｖ前後に選ばれている。

図８（ｂ）は、ＶＣＯクロック信号ＣＫｖｃｏを示す。ＶＣＯクロック信号ＣＫｖｃｏは三角波信号Ｐｓと同様にＶＣＯ１６０で生成される。ＶＣＯクロック信号ＣＫｖｃｏはデューティ比調整回路２００の各種信号を生成するための基本信号となり、また、各論理回路の入力信号として用いられる。ＶＣＯクロック信号ＣＫｖｃｏの周波数は、三角波信号Ｐｓのそれと同じ大きさに選ばれ、たとえば周波数ｆ，周期Ｔ１はそれぞれｆ＝５００ＫＨｚ，Ｔ１＝２μｓである。ＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び立下りエッジｔｆは図８（ａ）に示した三角波信号Ｐｓの最小値ＰｓＬ及び最大値ＰｓＨにそれぞれ同期している。

図８（ｃ）は、第１の最小幅パルスＰｍ１を示す。第１の最小幅パルスＰｍ１は図４，図５に示した第１の最小パルス幅信号生成回路２６０において、ＶＣＯクロック信号ＣＫｖｃｏを元にして生成される。第１の最小幅パルスＰｍ１の立上りエッジｔｒＰｍ１はＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒ及び三角波信号Ｐｓの最小値ＰｓＬに同期している。

ＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒは図７（ｊ）で説明したように、デューティ比が１００％の近傍に関与している。したがって、ＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒに同期させて第１の最小幅パルスＰｍ１を生成すればデューティ比が１００％の近傍のＰＷＭ信号を制御し調整することができる。第１の最小幅パルスＰｍ１は図５に示す抵抗２６２及びキャパシタ２６４によってＶＣＯクロック信号ＣＫｖｃｏをたとえば三角波状の信号に波形整形し、その後、波形整形した信号を後段のシュミットトリガ回路２６８で生成される。第１の最小パルス幅Ｗｐｍ１の具体的な大きさはＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１の大きさの数パーセントであり、好ましくは０％〜５％であって、さらに好ましくは３％である。第１の最小パルス幅Ｗｐｍ１の大きさによって本発明にかかるデューティ比の調整率が一義的に決定される。

デューティ比の調整率を上限値及び下限値に対してそれぞれ３％に設定する場合、すなわち、デューティ比の調整範囲を０％〜３％及び９７％〜１００％に設定する場合であって、ＶＣＯクロック信号ＣＫｖｃｏの周波数ｆ，周期Ｔ１をそれぞれｆ＝５００ＫＨｚ，Ｔ１＝２μｓに設定した場合には、第１の最小幅パルスＰｍ１の最小パルス幅Ｗｐｍ１は、Ｗｐｍ１＝Ｔ１×３％＝２μｓ×０．０３＝６０ｎｓに設定されることになる。

図８（ｄ）は、第２の最小幅パルスＰｍ２を示す。第２の最小幅パルスＰｍ２は図４，図５に示した第２の最小パルス幅信号生成回路２８０で、ＶＣＯクロック信号ＣＫｖｃｏを元にして生成される。第２の最小幅パルスＰｍ２の立上りエッジｔｒＰｍ２はＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆ及び三角波信号Ｐｓの最大値ＰｓＨに同期している。第２の最小幅パルスＰｍ２は図５に示す抵抗２８２及びキャパシタ２８４によってＶＣＯクロック信号ＣＫｖｃｏをたとえば三角波状の信号に波形整形し、その後、波形整形した信号を後段のシュミットトリガ回路２８８で生成される。第２の最小幅パルスＰｍ２の最小パルス幅Ｗｐｍ２は抵抗２８２及びキャパシタ２８４のいわゆるＣＲ時定数の大きさによって決定される。最小パルス幅Ｗｐｍ２の大きさによって本発明にかかるデューティ比の調整率及び調整範囲が一義的に決定される。

ＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆの近傍は、図７（ｈ）で説明したように、デューティ比が０％の近傍のＰＷＭ信号に関与している。したがって、ＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆに同期して生成される第２の最小幅パルスＰｍ２はデューティ比が０％の近傍のＰＷＭ信号を制御し調整するために生成されるものである。第２の最小幅パルスＰｍ２は図５に示す抵抗２８２及びキャパシタ２８４によってＶＣＯクロック信号ＣＫｖｃｏを三角波状の信号に波形整形し、その後、波形整形された信号を後段のシュミットトリガ回路２８８で生成される。第２の最小パルス幅Ｗｐｍ２の具体的な大きさは最小パルス幅Ｗｐｍ１と同じであるので説明は割愛する。いずれにしても第２の最小パルス幅Ｗｐｍ２も第１の最小パルス幅Ｗｐｍ１と同様にその大きさによって本発明にかかるデューティ比の調整率及び調整範囲を一義的に決定することになる。なお、第１の最小パルス幅のＷｐｍ１と第２の最小パルス幅Ｗｐｍ２を同じ大きさＷｐｍに設定し、ＶＣＯクロック信号ＣＫｖｃｏの周期をＴ１とするとデューティ比の調整率Ｄｃｏｎｔはほぼ、Ｄｃｏｎｔ＝（Ｗｐｍ／Ｔ１）×１００％で表すことができる。このとき、デューティ比の調整範囲Ｄrange１，Ｄrange２は、それぞれ、Ｄrange１＝（０〜Ｄｃｏｎｔ）％、Ｄrange２＝（（１００−Ｄｃｏｎｔ）〜１００）％で表せれる。たとえば、調整率Ｄｃｏｎｔ＝３％に設定した場合、調整範囲Ｄrange１は０％〜３％となり、調整範囲Ｄrange２は９７％〜１００％となる。すなわち、デューティ比が０％〜３％及び９７％〜１００％の範囲のＰＷＭ信号がデューティ比の調整対象となる。

図８（ｅ）は、ラッチ回路２１０を駆動する第１のスイッチ制御信号Ｃｓｗを示す。第１のスイッチ制御信号Ｃｓｗは図５に示すノードＮ３４すなわち否定論理和（ＮＯＲ）回路２７４の出力端子から取り出される。第１のスイッチ制御信号Ｃｓｗは図８（ｃ），（ｄ）に示す第１の最小幅パルスＰｍ１と第２の最小幅パルスＰｍ２を否定論理和処理することによって生成される。第１のスイッチ制御信号Ｃｓｗのパルス幅Ｗｓｗは第１の最小幅パルスのパルス幅Ｗｐｍ１にほぼ等しい。第１のスイッチ制御信号Ｃｓｗがローレベルからハイレベルに遷移するときにラッチ回路２１０はデータすなわちＰＷＭ信号を書き込み、ハイレベルからロレベルに遷移するときにＰＷＭ信号を保持するよう回路構成が成されている。もちろん、この逆の遷移でラッチ回路２１０を駆動させてもよい。

図８（ｆ）は、ラッチ回路２１０を駆動する第２のスイッチ制御信号ＸＣｓｗを示す。第２のスイッチ制御信号ＸＣｓｗは図５に示すノードＮ３４すなわち否定論理和（ＮＯＲ）回路２７４の出力端子から取り出される。第２のスイッチ制御信号ＸＣｓｗのパルス幅Ｗｓｗ２は第２の最小幅パルスのパルス幅Ｗｐｍ２にほぼ等しい。第２のスイッチ制御信号ＸＣｓｗは図８（ｅ）に示す第１のスイッチ制御信号Ｃｓｗとは極性が反転されており、これら両者は互い相補の関係を有する。第２のスイッチ制御信号ＸＣｓｗがハイレベルからローレベルに遷移するときにラッチ回路２１０はデータすなわちＰＷＭ信号を書き込み、ハイレベルからローレベルに遷移するときにＰＷＭ信号を保持する。なお、第１，第２のスイッチ制御信号Ｃｓｗ，ＸＣｓｗのどのタイミングでラッチ回路２１０を制御するかについては当業者には設計的事項の１つである。

図８（ｇ）は、図５に示すデューティ比調整回路２００の入力端子２０２に入力されるＰＷＭ信号Ｐ１００を模式的に示す。説明及び作図の便宜上、図８（ｇ）に示したＰＷＭ信号Ｐ１００はデューティ比が１００％の近傍のＰＷＭ信号であるとして模式的に示している。ＰＷＭ信号Ｐ１００はＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒに同期している。

図８（ｈ）は図５において、入力端子２０２に接続されるインバータ２０４の出力、すなわちノードＮ１に生じるＰＷＭ信号Ｐｎ１を示す。すなわち、図８（ｇ）に示したすなわちデューティ比が１００％の近傍のＰＷＭ信号の極性が反転されたものを示している。図８（ｈ）に示される信号波形はパルス幅が極めて小さいので一見するとデューティ比が０％の近傍ではないかと思われるかも知れないが、実体は図８（ｇ）に示した、すなわちデューティ比が１００％の近傍のＰＷＭ信号の極性を反転したものであることを理解されたい。

図８（ｉ）は、ラッチ回路２１０の出力信号であるラッチ出力信号Ｐｎ４を示す。図８（ｈ）にパルス幅をＷｐｍ１として示すように比較的パルス幅の小さなＰＷＭ信号Ｐｎ１がラッチ回路２１０の出力端子に相当するノードＮ４に取り出されるときには図８（ｉ）に示すようにパルス幅Ｗｐｎ４まで拡張されて出力される状態を示している。拡張されたパルス幅、すなわち、（Ｗｐｎ４−Ｗｐｎ１）の大きさは、ほぼ第１，第２の最小幅パルスの最小パルス幅Ｗｐｍ１，Ｗｐｍ２に等しい。言い換えれば、最小パルス幅Ｗｐｍ１，Ｗｐｍ２よりも小さなデューティ比を有するＰＷＭ信号は最小パルス幅Ｗｐｍ１，Ｗｐｍ２の大きさまで拡張されることを示している。図８（ｉ）に示すラッチ出力信号Ｐｎ４は前述のとおりデューティ比が１００％の近傍のＰＷＭ信号である。したがって、パルス幅Ｗｐｎ４の大きさが大きくなればなるほどデューティ比は小さくなるのだが、図８（ｈ），（ｉ）の両者を比較して明らかなようにパルス幅ＷＰｎ４はパルス幅ＷＰｎ１よりも大きくなっていることが分かる。このことは当初１００％の近傍であったデューティ比が調整されて小さくなったことを意味する。そして、小さくなったパルス幅の大きさは最小パルス幅Ｗｐｍ１，Ｗｐｍ２にほぼ等しい。前述のとおり第１，第２の最小パルス幅Ｗｐｍ１，Ｗｐｍ２の大きさが、ＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１の大きさのたとえば３％に設定されるとすれば、１００％近傍のデューティ比をもったＰＷＭ信号はデューティ比が３％程度減じられる結果デューティ比が９７％程度まで調整されることになる
図８（ｇ），（ｈ）及び（ｉ）はＰＷＭ信号のデューティ比が１００％の近傍を模式的示したものであることは前述のとおりである。これらの信号波形は、図８（ｂ）に示したＶＣＯクロック信号ＣＫｖｃｏの立上りエッジｔｒに関与している。

ＰＷＭ信号のデューティ比が０％の近傍についてもデューティ比が１００％の近傍のときと同じことが言える。すなわち、デューティ比が０％の近傍の場合は、図８（ｈ），（ｉ）の信号波形を図８（ｂ）に示すＶＣＯクロック信号ＣＫｖｃｏの立下りエッジｔｆに同期するようシフトさせることによってデューティ比が１００％の場合と同様に考えることができる。この場合、デューティ比が０％〜３％までのＰＷＭ信号は一義的にデューティ比が３％のＰＷＭ信号に調整されることになる。

図８（ｊ）に示すＶＣＯクロック信号ＸＣＫｖｃｏは、図８（ｂ）に示したＶＣＯクロック信号ＣＫｖｃｏの極性が反転された信号である。ＶＣＯクロック信号ＸＣＫｖｃｏは、図５において、ＶＣＯクロック信号ＣＫｖｃｏが入力される入力端子２５２に接続されたインバータ２５４の出力すなわちノードＮ２１に生じる信号とほぼ等しくて、かつ、否定論理積（ＮＡＮＤ）回路２１６の第２の入力端子に入力される信号と等しい。ＶＣＯクロック信号ＸＣＫｖｃｏは、ＲＳフリップフロップ２２０のセットパルスＰｓｅｔ及びリセットパルスＰｒｅｓｅｔを生成するために用意されている。

図８（ｋ）に示すセットパルスＰｓｅｔはＲＳフリップフロップ２２０の回路動作をセットするために用意される。セットパルスＰｓｅｔは、否定論理積（ＮＡＮＤ）回路２１６において、図８（ｉ）及び（ｊ）に示したラッチ出力信号Ｐｎ４及びＶＣＯクロック信号ＸＣＫｖｃｏの両者を否定論理積処理することで生成される。セットパルスＰｓｅｔの立上りエッジｔｆｎ９に同期してＲＳフリップフロップ２２０が作動する。

図８（ｌ）に示すリセットパルスＰｒｅｓｅｔはＲＳフリップフロップ２２０の回路動作をリセットするために用意される。リセットパルスＰｒｅｓｅｔは、否定論理積（ＮＡＮＤ）回路２２６において、図８（ｉ）及び（ｊ）に示すラッチ出力信号Ｐｎ４及びＶＣＯクロック信号ＸＣＫｖｃｏの両者の反転信号同士を否定論理積処理することで生成される。実質的にラッチ出力信号Ｐｎ４及びＶＣＯクロック信号ＸＣＫｖｃｏを論理和（ＯＲ）処理したものに等しいので図８（ｌ）に示すような信号となる。リセットパルスＰｒｅｓｅｔの立下りエッジｔｆｎ１０に同期してＲＳフリップフロップ２２０が作動する。

図８（ｍ）に示すＰＷＭ信号Ｐｎ１１は、図５に示すＲＳフリップフロップ２２０の出力、すなわち、ノードＮ１１に出力されるＰＷＭ信号である。ＲＳフリップフロップ２２０に出力されるＰＷＭ信号Ｐｎ１１は図８（ｋ）及び（ｌ）に示したセットパルスＰｓｅｔ及びリセットパルスＰｒｅｓｅｔでそれぞれセット及びリセットされることによって生成されるために図８（ｍ）に示すＰＷＭ信号が取り出される。なお、図８（ｎ）に示すＰＷＭ信号Ｐｎ１１は信号の極性は反転されているが図８（ｉ）に示すラッチ出力信号Ｐｎ４とほぼ同じである。

図８（ｎ）に示す第２の最小幅パルス信号Ｐｎ３２はノードＮ３２に生じる信号を示し、この信号は図８（ｄ）に示す第２の最小幅パルスＰｍ２の極性が反転されたものにほぼ等しい。

図８（ｏ）に示すＰＷＭ信号Ｐｎ１２はノードＮ１２すなわちインバータ２３２の出力端子に出力される信号であり、ＰＷＭ信号Ｐｎ１２はＲＳフリップフロップ２２０の出力端子すなわちノードＮ１１に取り出され図８（ｍ）に示すＰＷＭ信号Ｐｎ１１とほぼ等しい。

図８（ｐ）に示すＰＷＭ信号Ｐ２９０は、出力端子２９０に出力されるデューティ比調整回路２００の出力信号である。出力端子２９０にはデューティ比が調整されたＰＷＭ信号及び調整されなかったＰＷＭ信号のすべてが出力されることになる。

図８（ｐ）に示すＰＷＭ信号Ｐ２９０のデューティ比がどの程度調整されたかについては、図８（ｇ）と比較すれば容易に理解することができる。すなわち、図８（ｇ）に示すＰＷＭ信号Ｐ１００はデューティ比が１００％の近傍のものを模式的に示すものであり、その信号のパルス幅はＷｐ１００で示されるものであった。このＰＷＭ信号Ｐ１００はデューティ比が調整された後は図９（ｐ）に示すようにパルス幅Ｗｐｍ１００で示すようにデューティ比が調整される前のパルス幅Ｗｐ１００よりも小さく（狭く）なっていることが分かる。このことはデューティ比が調整されたことを意味する。小さくなった差分パルス幅ΔＷｐはΔＷｐ＝（Ｗｐ１００−Ｗｐｍ１００）となる。そして差分パルス幅ΔＷｐは、図８（ｃ）に示す第１の最小幅パルスＰ１の最小パルス幅Ｗｐｍ１に等しい。ここで、第１の最小幅パルスＰ１の最小パルス幅Ｗｐｍ１はＶＣＯクロック信号ＣＫｖｃｏの周期Ｔ１の０％〜５％の範囲であり好ましくは３％程度である、したがって、デューティ比の調整率は３％となり、デューティ比の調整範囲は９７％〜１００％となるのである。

前述のとおり図８はデューティ比が１００％の近傍のものを例示したものであったが、デューティ比が０％の近傍の場合も同様に考えることができる。すなわち、デューティ比が０％の近傍のＰＷＭ信号のデューティ比の調整範囲は０％〜３％となる。なお、デューティ比が第１，第２の最小幅パルスＷｐｍ１，Ｗｐｍ２を超えるＰＷＭ信号の場合はデューティ比の調整は実行されずに入力端子２０２に入力された元来のデューティ比のＰＷＭ信号がそのまま出力端子２９０に出力されることになる。

以上説明したように、ＰＷＭ回路１５０が０％〜１００％の第１のデューティ比の範囲のＰＷＭ信号を処理するのに対してデューティ比調整回路２００は第１のデューティ比の範囲よりも狭いたとえば、３％（又は５％）〜９７％（又は９５％）の範囲でデューティ比を調整する。

図９はデューティ比調整回路によって生成される最小パルス幅の大きさとＶＣＯクロック信号ＣＫｖｃｏの周波数との関係を表した図である。すなわち、デューティ比調整回路２００に設けた第１の最小パルス幅信号生成回路２６０及び第２の最小パルス幅信号生成回路２８０で生成される第１の最小パルス幅Ｗｐｍ１及び第２の最小パルス幅Ｗｐｍ２の大きさを、ＶＣＯクロック信号ＣＫｖｃｏの周波数ｆの大きさに応じてどの程度の大きさに調整すべきかを表す図である。特にデューティ比の調整率が３％及び５％のときを表している。第１の最小パルス幅Ｗｐｍ１及び第２の最小パルス幅Ｗｐｍ２は、ＶＣＯクロック信号ＣＫｖｃｏの周波数をｆ、周期をＴ１とすると、第１，第２の最小幅Ｗｐ１，Ｗｐ２は、Ｗｐ１＝Ｗｐ２＝Ｔ１×デューティ比の調整率＝（１／ｆ）×デューティ比の調整率、で決定される。したがって、ＶＣＯクロック信号ＣＫｖｃｏの周波数ｆがｆ＝５００ＫＨｚのときにデューティ比の調整率をそれぞれ３％，５％とすると、第１，第２の最小幅Ｗｐ１，Ｗｐ２は６０ｎｓ，１００ｎｓとなる。又、ＶＣＯクロック信号ＣＫｖｃｏの周波数ｆが１ＭＨｚ（１０００ＫＨｚ）のときの第１，第２の最小幅Ｗｐ１，Ｗｐ２はそれぞれ３０ｎｓ，５０ｎｓとなる。

図１０はデューティ比調整回路２００によって調整されるデューティ比の範囲を示す。図１０はデューティ比の１００％の近傍の範囲を９５％〜１００％、０％の近傍の範囲を０％〜５％と看做した場合を示す。横軸はＰＷＭ回路１５０の出力信号、すなわち、デューティ比調整回路２００の入力端子２０２に入力されるＰＷＭ信号を示し、縦軸の左側にはデューティ比調整回路２００の出力端子２９０に出力される、いわゆるデューティ比が調整された後のＰＷＭ信号Ｐ２９０を表す。デューティ比の調整率が３％の場合には参照符号Ｃ１で示すようにＰＷＭ信号のデューティ比が０％〜３％のＰＷＭ信号は一様にデューティ比が３％のＰＷＭ信号に調整され、又、デューティ比が９７％〜１００％のＰＷＭ信号は一様にデューティ比が９７％のＰＷＭ信号Ｐ２９０に調整される状態を示している。同様にデューティ比の調整率が５％の場合には参照符号Ｃ２で示すようにＰＷＭ信号のデューティ比が０％〜５％のＰＷＭ信号は一様にデューティ比が５％のＰＷＭ信号に調整され、又、デューティ比が９５％〜１００％のＰＷＭ信号は一様にデューティ比が９５％のＰＷＭ信号に調整される状態を模式的に示している。

又、図１０の縦軸の右側には、デューティ比の調整によってＤ級電力増幅器１００全体のダイナミックレンジが変化することを模式的に示す。すなわち、デューティ比の調整がまったく施されない場合のダイナミックレンジＤｙ０はデューティ比調整回路２００を設けないときと等価であるのでダイナミックレンジはＤｙ０＝１００％となる。デューティ比の調整率を大きくするにつれてダイナミックレンジは狭くなっていく。デューティ比の調整率が３％のときのダイナミックレンジＤｙ３は調整率が０％のそれに比べて狭まくなり、さらにデューティ比の調整率が５％のときのダイナミックレンジＤｙ５は調整率３％のそれよりもさらに狭くなる状態を模式的に示している。端的に言えば、調整率が０％のときの最大出力信号が仮に１０Ｖｐｐであるとき、デューティ比調整率５％に設定すると最大出力信号は１０％程度少なくなり最大出力信号の振幅値は９Ｖｐｐとなる。デューティ比の調整率が３％の場合には最大出力信号は６％程度少なくなり最大出力信号の振幅は９．４Ｖｐｐまで減衰することになる。したがって、本発明にかかるデューティ比調整回路２００を採用する場合にはＤ級電力増幅器１００の用途及び出力すべき最大出力を考慮してデューティ比の調整率を決定することになる。

[実施の形態２]
図１１は、本願発明の実施の形態２によるＤ級電力増幅器１０１の構成を示す回路ブロック図であって、図１と対比される図である。また、図１２（ａ）〜（ｄ）は、Ｄ級電力増幅器１０１の動作を示す信号波形図である。図１１を参照して、このＤ級電力増幅器１０１が図１のＤ級電力増幅器１００と異なる点は、アナログ信号処理部１３０がアナログ信号処理部１０２で置換され、電流源１０３，１０４およびキャパシタ１０５が追加され、デューティ比調整回路２００がデューティ比調整回路１０６で置換されている点である。

アナログ信号処理部１０２は、アナログ信号処理部１３０からアンプ１３４を除去したものである。信号切換回路１３５の第２端子１３５ｂには、電源電圧Ｅ１の１／２の直流電圧Ｅ１／２が印加される。信号切換回路１３５は、たとえば可変分圧回路で構成される。図１２（ａ）（ｄ）に示すように、制御信号ＭＵがローレベルの場合は（時刻ｔ０〜ｔ３）、信号切換回路１３５の分圧比は０に設定され、直流電圧Ｅ１／２が信号切換回路１３５を介してアンプ１３６に直接与えられ、アンプ１３６の出力電圧Ｓｉｎ２は直流電圧Ｅ１／２に固定される。

制御信号ＭＵは、ミュートオン時にローレベルにされ、ミュートオフ時にハイレベルにされる信号である。制御信号ＭＵがローレベルからハイレベルに立ち上げられると（時刻ｔ３）、信号Ｓｍ１２によって信号切換回路１３５の分圧比が０から１まで所定時間ＴＡをかけて徐々に増大される（時刻ｔ３〜ｔ４）。これにより、アンプ１３６の出力電圧Ｓｉｎ２は、直流電圧Ｅ１／２から、直流電圧Ｅ１／２にアナログ信号Ｓｉｎ１が重畳した波形に徐々に変化する。ミュートオフ時は、信号切換回路１３５の分圧比は１に固定される。

制御信号ＭＵがハイレベルからローレベルに立ち下げられると（時刻ｔ５）、信号Ｓｍ３４によって信号切換回路１３５の分圧比が１から０まで所定時間ＴＡをかけて徐々に減少される（時刻ｔ５〜ｔ６）。これにより、アンプ１３６の出力電圧Ｓｉｎ２は、直流電圧Ｅ１／２にアナログ信号Ｓｉｎ１が重畳した波形から、直流電圧Ｅ１／２に徐々に変化する。ミュートオン時は、信号切換回路１３５の分圧比は０に固定される。

また、電流源１０３は、直流電圧Ｅ１／２のノードとアンプ１４２の非反転入力端子（＋）との間に接続され、制御信号ＳＤがハイレベルの場合は所定値の電流を流し、制御信号ＳＤがローレベルの場合は電流を遮断する。電流源１０４は、アンプ１４２の非反転入力端子（＋）と接地電位ＧＮＤ（０Ｖ）のノードとの間に接続され、制御信号ＳＤがハイレベルの場合は電流を遮断し、制御信号ＳＤがローレベルの場合は所定値の電流を流す。キャパシタ１０５は、アンプ１４２の非反転入力端子（＋）と接地電位ＧＮＤ（０Ｖ）のノードとの間に接続される。

制御信号ＳＤは、ミュートオン時はローレベルにされ、ミュートオンからミュートオフに切換える場合は、制御信号ＭＵがハイレベルに立ち上げられる時刻（たとえばｔ３）よりも所定時間（ＴＢ＋ＴＣ）だけ早い時刻（たとえばｔ１）にハイレベルに立ち上げられる信号である。また、制御信号ＳＤは、ミュートオフ時はハイレベルにされ、ミュートオフからミュートオンに切換える場合は、制御信号ＭＵがローレベルに立ち下げられた時刻（たとえばｔ５）よりも所定時間（ＴＡ＋ＴＣ）だけ遅い時刻（たとえばｔ７）にローレベルに立ち下げられる信号である。

ミュートオン時は（時刻ｔ０〜ｔ１）、制御信号ＳＤがローレベルにされ、電流源１０３が電流を遮断し、電流源１０４が電流を流し、キャパシタ１０５の端子間電圧Ｖ１０５は０Ｖになっている。次に、制御信号ＳＤがローレベルからハイレベルに立ち上げられると（時刻ｔ１）、電流源１０３が電流を流し、電流源１０４が電流を遮断し、キャパシタ１０５の端子間電圧Ｖ１０５は徐々に上昇し、所定時間ＴＢの経過後に直流電圧Ｅ１／２に到達する。ミュートオフ時は、キャパシタ１０５の端子間電圧Ｖ１０５は直流電圧Ｅ１／２に維持される。ミュートオフからミュートオンに切換えられてから所定時間（ＴＡ＋ＴＣ）の経過後に（時刻ｔ７）、制御信号ＳＤがローレベルに立ち下げられる。これにより、電流源１０３が電流を遮断し、電流源１０４が電流を流し、キャパシタ１０５の端子間電圧Ｖ１０５は徐々に下降し、所定時間ＴＢの経過後に０Ｖに到達する（時刻ｔ８）。

なお、アンプ１４２の非反転入力端子（＋）と反転入力端子（−）は同じ電圧に維持されるので、スピーカＲＬに与えられるアナログ信号ＳＲＬの直流成分はキャパシタ１０５の端子間電圧Ｖ１０５と同じになる。

デューティ比調整回路１０６は、常時、デューティ比を１．５％以上に維持する。たとえば、ＰＷＭ回路１５０から出力されるＰＷＭ信号Ｐ５０の１周期を２μsecとすると、ＰＷＭ信号Ｐ５０の各パルスのパルス幅はデューティ比調整回路１０６によって少なくとも３０ｎsecに調整される。なお、デューティ比調整回路１０６がない場合は、回路遅延があった場合、キャパシタ１０５の端子間電圧Ｖ１０５を０Ｖから直流電圧Ｅ１／２に徐々に上昇させている期間（時刻ｔ１〜ｔ２）において、ＰＷＭ信号Ｐ５０のパルスが周期的に出力されなくなり、ポップノイズが発生する。また、ミュートオフ時においては、デューティ比調整回路１０６がデューティ比調整回路２００と同じ機能を有していてもよい。

次に、このＤ級電力増幅器１０１の動作について説明する。ミュートオン時は、制御信号ＳＤ，ＭＵがともにローレベルに固定され、アンプ１３６の出力電圧Ｓｉｎ２は直流電圧Ｅ１／２に固定され、キャパシタ１０５の端子間電圧Ｖ１０５は０Ｖに固定されている。この期間（時刻ｔ０〜ｔ１）では、アナログ信号ＳＲＬは０Ｖに固定され、スピーカＲＬで音声は発生しない。

Ｄ級電力増幅器１０１のユーザによってミュートオフが指示されると、まず制御信号ＳＤがローレベルからハイレベルに立ち上げられる（時刻ｔ１）。制御信号ＳＤがハイレベルにされると、電流源１０３が電流を流し、電流源１０４が電流を遮断し、キャパシタ１０５の端子間電圧Ｖ１０５が０Ｖから直流電圧Ｅ１／２まで所定時間ＴＢをかけて徐々に上昇する。このとき、アナログ信号ＳＲＬは電圧Ｖ１０５に従って徐々に上昇するので、スピーカＲＬでポップノイズは発生しない。

電圧Ｖ１０５が一定電圧Ｅ１／２に到達してから所定時間ＴＣ経過後に（時刻ｔ３）、制御信号ＭＵがローレベルからハイレベルに立ち上げられる。制御信号ＭＵがハイレベルにされると、信号切換回路１３５の分圧比が０から１まで所定時間ＴＡをかけて徐々に増大し、アンプ１３６の出力電圧Ｓｉｎ２の交流成分が徐々に増大する。電圧Ｓｉｎ２は、ＰＷＭ信号に変換されて出力端子１９０に出力され、さらに、インダクタＬ１およびキャパシタＣ１からなるローパスフィルタによってアナログ信号ＳＲＬに変換される。ミュートオフ時は、アナログ信号ＳＲＬの波形は、アンプ１３６の出力電圧Ｓｉｎ２の波形と同じになる。このとき、アンプ１３６の出力電圧Ｓｉｎ２の直流成分は固定されているので、交流成分の波形は歪まず、音声は劣化しない。

Ｄ級電力増幅器１０１のユーザによってミュートオンが指示されると、まず制御信号ＭＵがハイレベルからローレベルに立ち下げられる（時刻ｔ５）。制御信号ＭＵがローレベルにされると、信号切換回路１３５の分圧比が１から０まで所定時間ＴＡをかけて徐々に減少し、アンプ１３６の出力電圧Ｓｉｎ２の交流成分が徐々に減衰し、電圧Ｓｉｎ２は一定の電圧Ｅ１／２となる（時刻ｔ６）。このとき、アンプ１３６の出力電圧Ｓｉｎ２の直流成分は固定されているので、交流成分の波形は歪まず、音声は劣化しない。

電圧Ｓｉｎ２が直流電圧Ｅ１／２になってから所定時間ＴＣ経過後に、制御信号ＳＤがハイレベルからローレベルに立ち下げられる（時刻ｔ７）。制御信号ＳＤがローレベルにされると、電流源１０３が電流を遮断し、電流源１０４が電流を流し、キャパシタ１０５の端子間電圧Ｖ１０５が直流電圧Ｅ１／２から０Ｖまで所定時間ＴＢをかけて徐々に下降する。このとき、アナログ信号ＳＲＬは電圧Ｖ１０５に従って徐々に下降するので、スピーカＲＬでポップノイズは発生しない。

また、デューティ比調整回路１０６によって、ＰＷＭ信号のデューティ比が１．５％以上に維持されるので、ＰＷＭ回路１５０からＰＷＭ信号Ｐ５０のパルスが周期的に出力されなくなることに起因してポップノイズが発生することもない。

この実施の形態２では、実施の形態１と同じ効果が得られるほか、アナログ電圧Ｓｉｎ２の波形の歪みを小さくすることができ、音声の劣化を低減することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ミュートオン／オフの切換時及びＰＷＭ信号のデューティ比が０％，１００％の近傍で発生し易いポップノイズを排除することができるＤ級電力増幅器を提供することができるのでその産業上の利用可能性は高い。

１００，１０１，３００ Ｄ級電力増幅器、１０３，１０４ 電流源、１２０，３２０ 信号入力端子、１０２，１３０ アナログ信号処理部、１３１，１３３，１４４，２６２，２８２ 抵抗、１３２，１３４，１３６，１４２ アンプ、１３５ 信号切換回路、１３５ａ 第１端子、１３５ｂ 第２端子、１３５ｃ 制御端子、１３５ｄ 出力端子、１３７ 切換制御信号発生回路、１４０ 積分回路、１３８，１９４，１９６，３４２，３４４ 信号導出線、１０５，１４６，２６４，２８４，Ｃ１ キャパシタ、１５０，３５０ ＰＷＭ回路、１５２，２０４，２１１，２１２，２１３，２１４，２１５，２１７，２１８，２３２，２５４，２５６，２５８，２７３，２７５，２８６，２９３，２９４，２９６，２９７ インバータ、１６０ ＶＣＯ、１７０，３７０ 第１のドライバー、１８０，３８０ 第２のドライバー、１８２ 帰還抵抗、１９０，３９０ 信号出力端子、１０６，２００ デューティ比調整回路、２０２，２５２ 入力端子、２０６，２０８ トランスファーゲート、２１６，２２２，２２４，２２６，２７２，２９２，２９５ 否定論理積（ＮＡＮＤ）回路、２２０ ＲＳフリップフロップ、２２８，２７４ 否定論理和（ＮＯＲ）回路、２６０ 第１の最小パルス幅信号生成回路、２６８，２８８ シュミットトリガ回路、２８０ 第２の最小パルス幅信号生成回路、２９０ 出力端子、３１０ 集積回路部、３３０ プリアンプ、Ｃ０ カップリングキャパシタ、Ｌ１ インダクタ、 Ｎ１，Ｎ２，Ｎ３ａ，Ｎ３ｂ，Ｎ４，Ｎ５，Ｎ６ａ，Ｎ６ｂ，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ２５，Ｎ２６，Ｎ２７，Ｎ２８，Ｎ２９，Ｎ３０，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ３４，Ｎ３５ ノード、ＲＬ スピーカ、ＴＲ１，ＴＲ２ パワートランジスタ。

Claims (22)

1. アナログ入力信号が入力される信号入力端子と、前記信号入力端子に接続され前記アナログ信号を処理するアナログ信号処理部と、前記アナログ信号処理部から出力されるアナログ信号を積分する積分回路と、前記積分回路から出力される積分信号をパルス幅変調（ＰＷＭ）しＰＷＭ信号を生成するＰＷＭ回路と、前記ＰＷＭ回路で生成されるパルス幅変調信号が出力される信号出力端子とを備え、前記アナログ信号処理部は前記信号入力端子に接続され前記アナログ入力信号を増幅する第１のアンプと、出力信号として直流電圧を出力する第２のアンプと、前記第１のアンプ及び前記第２のアンプの出力信号が第１の端子及び第２の端子に各別に入力され所定の時間を有する切換制御信号が印加される信号切換回路と、入力端子及び出力端子が前記信号切換回路の出力端子及び前記積分回路に各別に接続される第３のアンプとを有し、前記切換制御信号によって前記第３のアンプの前記出力端子に、前記第１のアンプ及び前記第２のアンプの出力信号のいずれか一方を出力するＤ級電力増幅器。
2. 前記切換制御信号は、階段波状，のこぎり波状又は三角波状の信号のいずれか１つである請求の範囲第１項に記載のＤ級電力増幅器。
3. 前記切換制御信号の前記所定の時間は、５０ｍｓ〜１５０ｍｓである請求の範囲第２項に記載のＤ級電力増幅器。
4. 前記信号切換回路にはミュートオン及びミュートオフのいずれか一方の動作モードに切換える切換制御信号が印加される請求の範囲第１項に記載のＤ級電力増幅器。
5. ミュートオンの動作モードのとき、前記切換制御信号は前記信号切換回路を前記第２のアンプの出力信号が前記第３のアンプに伝達されるよう制御する請求の範囲第４項に記載のＤ級電力増幅器。
6. ミュートオフの動作モードのとき、前記切換制御信号は前記信号切換回路を前記第１のアンプの出力信号が前記第３のアンプに伝達されるよう制御する請求の範囲第４項に記載のＤ級電力増幅器。
7. アナログ入力信号が入力される信号入力端子と、前記信号入力端子に接続され前記アナログ入力信号を処理するアナログ信号処理部と、前記アナログ信号処理部から出力されるアナログ信号を積分する積分回路と、前記積分回路から出力される積分信号を第１のデューティ比の範囲でパルス幅変調してパルス幅変調（ＰＷＭ）信号を生成するＰＷＭ回路と、前記ＰＷＭ回路に三角波信号を供給するとともに前記三角波信号に同期したＶＣＯクロック信号を生成するＶＣＯ回路と、前記ＰＷＭ回路の出力端子に出力されるＰＷＭ信号を前記第１のデューティ比の範囲よりも狭い第２のデューティ比の範囲に前記ＰＷＭ信号のデューティ比を調整するデューティ比調整回路と、前記デューティ比調整回路の出力信号が出力される出力端子と、前記出力端子に接続されるドライバー回路と、前記ドライバー回路に接続されるパワートランジスタと、前記パワートランジスタに接続され前記デューティ比が調整されるＰＷＭ出力信号が出力される信号出力端子とを備えるＤ級電力増幅器。
8. 前記第１のデューティ比の範囲は０％〜１００％であり、前記第２のデューティ比の範囲は３％〜９７％である請求の範囲第７項に記載のＤ級電力増幅器。
9. 前記デューティ比調整回路はＰＷＭ信号を一時的に記憶するラッチ回路を有し前記ラッチ回路はトランスファーゲート，ＮＡＮＤ回路及びＯＲ回路のいずれか１つを用いて構成される請求の範囲第７項に記載のＤ級電力増幅器。
10. 前記ラッチ回路は前記トランスファーゲートで構成され前記トランスファーゲートは、入力端子，出力端子及び制御端子を有し、前記トランスファーゲートの前記入力端子には前記ＰＷＭ信号が入力され、前記制御端子には前記ＶＣＯクロック信号との間で所定の調整率を有するとともに前記ＶＣＯクロック信号の周期の大きさよりも小さなパルス幅を有し、さらに前記ＶＣＯクロック信号の立上りエッジ及び立下りエッジに同期したスイッチ制御信号が印加され前記出力端子から前記ラッチ回路のラッチ出力信号を取り出す請求の範囲第９項に記載のＤ級電力増幅器。
11. 前記ラッチ回路は第１のトランスファーゲート，第２のトランスファーゲート，第１のインバータ及び第２のインバータを有し、前記第１，第２のトランスファーゲートはそれぞれ入力端子，出力端子及び制御端子を有し、前記第１，第２のインバータはそれぞれ入力端子，出力端子を有するとともに、前記２つのインバータは直列接続され、前記第１のトランスファーゲートの入力端子及び出力端子は各別に前記ＰＷＭ回路の出力端子及び第１のインバータの入力端子に接続され、前記第１のインバータの出力端子は前記第２のインバータの入力端子に接続され、前記第２のトランスファーゲートの入力端子及び出力端子は各別に前記第２のインバータの出力端子及び前記第１のトランスファーゲートの出力端子に接続され、前記第１，第２のトランスファーゲートの前記制御端子には前記スイッチ制御信号が印加され、前記第１のインバータ及び前記第２のインバータの共通接続点からラッチ出力信号を出力する請求の範囲第１０項に記載のＤ級電力増幅器。
12. 前記スイッチ制御信号の周期Ｔ２の大きさは前記ＶＣＯクロック信号の周期Ｔ１の１／２である請求の範囲第１１項に記載のＤ級電力増幅器。
13. 前記デューティ比調整回路は前記ＰＷＭ信号を一時的に記憶するラッチ回路と、前記ラッチ回路のラッチ出力信号及び前記ＶＣＯクロック信号が各別に入力される第１の論理回路と、前記ラッチ回路の前記ラッチ出力信号及び前記ＶＣＯクロック信号が各別に入力される第２の論理回路と、前記第１及び第２の論理回路の各出力信号が各別にセット信号及びリセット信号として入力されるＲＳフリップフロップと、前記ＶＣＯクロック信号を元にして前記ＶＣＯクロック信号の周期に対して所定の調整率に設定される最小パルス幅信号生成回路と、前記ＲＳフリップフロップの出力信号と前記最小パルス幅信号生成回路の出力信号が各別に入力される第３の論理回路と、前記第３の論理回路の出力信号及び前記最小パルス幅信号生成回路で生成した最小幅パルスが各別に入力される第４の論理回路を有する請求の範囲第７項に記載のＤ級電力増幅器。
14. 前記第１，第２及び第４の論理回路は否定論理積（ＮＡＮＤ）回路であり、前記第３の論理回路は否定論理和（ＮＯＲ）回路である請求の範囲第１３項に記載のＤ級電力増幅器。
15. 前記所定の調整率は０％〜５％である請求の範囲第１０項及び請求の範囲第１３項のいずれか１項に記載のＤ級電力増幅器。
16. 前記所定の調整率は３％である請求の範囲第１５項に記載のＤ級電力増幅器。
17. 前記最小パルス幅信号生成回路は第１及び第２の最小幅パルスを各別に生成する第1及び第２の最小パルス幅信号生成回路を有する請求の範囲第１３項に記載のＤ級電力増幅器。
18. 前記第１，第２の最小幅パルスを合成して前記スイッチ制御信号を生成する請求の範囲第１０項に記載のＤ級電力増幅器。
19. 前記第１，第２の最小パルス幅生成回路は、それぞれ抵抗とキャパシタで構成された積分回路と、前記積分回路の出力信号が入力されるシュミットトリガ回路で構成されている請求の範囲第１７項に記載のＤ級電力増幅器。
20. アナログ入力信号が入力される信号入力端子と、前記信号入力端子に接続され前記アナログ入力信号を処理するアナログ信号処理部を有し、前記アナログ信号処理部は前記信号入力端子に接続されアナログ信号を増幅する第１のアンプと、所定の直流電圧を出力する第２のアンプと、前記第１のアンプ及び前記第２のアンプの出力信号が第１端子及び第２入力端子に各別に入力され所定の時間に設定された切換制御信号が印加される信号切換回路と、入力端子及び出力端子が前記信号切換回路の出力端子及び前記アナログ信号を積分する積分回路に各別に接続される第３のアンプを有し、前記切換制御信号によって前記第３のアンプの前記出力端子に前記第１のアンプ及び前記第２のアンプの出力信号のいずれか一方を前記所定の時間の経過後に出力し、さらに前記積分回路から出力される積分信号を、第１のデューティ比の範囲でパルス幅変調（ＰＷＭ）しＰＷＭ信号を生成するＰＷＭ回路と、前記ＰＷＭ回路の出力信号を前記第１のデューティ比の範囲よりも狭い第２のデューティ比の範囲に前記ＰＷＭ信号のデューティ比を調整するデューティ比調整回路と、前記デューティ比調整回路の出力信号が入力されるドライバー回路と、前記ドライバー回路に接続されるパワートランジスタと、前記パワートランジスタに接続され前記デューティ比が調整されたＰＷＭ出力信号が出力される信号出力端子とを備えるＤ級電力増幅器。
21. 前記第１，第２，第３のアンプ及び前記積分回路に供給される電源電圧は相等しく、前記第２のアンプの非反転入力端子には前記電源電圧と等しい電圧が入力され前記第２のアンプの反転入力端子と出力端子は共通接続されて前記信号切換回路の前記第２の入力端子に接続され、前記第３のアンプの非反転入力端子は前記信号切換回路の前記出力端子に接続され、前記第３のアンプの反転入力端子と出力端子は共通接続され積分用の抵抗を介して前記積分回路の反転入力端子に接続され、前記積分回路の非反転入力端子にはあらかじめ決められた直流電圧が入力され、前記積分回路の出力端子は前記ＰＷＭ回路に接続される請求の範囲第２０項に記載のＤ級電力増幅器。
22. 前記信号出力端子には前記ＰＷＭ出力信号をアナログ信号に復調するローパスフィルタ，スピーカ及びカップリングキャパシタが直列に接続される請求の範囲第１項、第７項、及び第２０項のいずれか１項に記載のＤ級電力増幅器。

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