JP2006093764A - ディジタルパワーアンプ - Google Patents

Abstract

【課題】パンピング現象やポップ音の発生が無いシングルエンド出力のディジタルパワーアンプを安価な構成で実現すること。
【解決手段】Ｄ級電力増幅器１ｂは、直流バイアス電圧源１０から無変化の直流電圧信号が入力するので、常時、１／２電源電圧を出力する。これに対して、Ｄ級電力増幅器１ａでは、入力するアナログ信号Ｓ１のゼロクロス点のタイミングでは、１／２電源電圧を出力するので、Ｄ級電力増幅器１ａ，１ｂの出力間で電位差は生じない。したがって、Ｄ級電力増幅器１ａの出力端を、容量・耐圧の大きい高価なカップリングコンデンサを使用せずに直接スピーカ１４の一方の駆動端に接続することができ、スピーカの他方の駆動端には高価なスイッチング電源と同等の機能を持つＤ級電力増幅器１ｂから１／２電源電圧を供給すれば、簡単にパンピング現象やポップ音の発生をなくすことができる。
【選択図】 図１

Description

この発明は、Ｄ級電力増幅器で構成されるシングルエンド出力のディジタルパワーアンプに関するものである。

ＴＶ等の一般民生機器での音響回路では、部品点数の削減や単一電源の使用などの要請を満たすため、Ｄ級電力増幅器で構成されるシングルエンド出力のディジタルパワーアンプが使用されている。図４は、従来のディジタルパワーアンプの構成例を示す回路図である。図４に示す従来のディジタルパワーアンプ（Ｄ級電力増幅器）は、アナログ信号Ｓ１が入力されるＰＷＭ電力増幅部４１と、ＰＷＭ電力増幅部４１の出力を受けるローパスフィルタ（ＬＰＦ）４２とを備え、ローパスフィルタ（ＬＰＦ）４２の出力端Ｆに、カップリングコンデンサ５３を介してスピーカ５４の一方の駆動信号入力端が接続されている。スピーカ５４の他方の駆動信号入力端は接地（ＧＮＤ）に接続されている。

ＰＷＭ電力増幅部４１は、入力端子４３からアナログ信号Ｓ１を受けるＰＷＭ変調器４４と、ＰＷＭ変調器４４の出力を受けるスイッチング部４５と、スイッチング部４５の出力端ＥとＰＷＭ変調器４４の入力端との間に設けられるフィードバック回路（ＦＢ）４９と、ＰＷＭ変調器４４にキャリア信号Ｓ２を与えるキャリア信号発生器（Ｃａｒｒｉｅｒ ＯＳＣ）５０とを備えている。

キャリア信号発生器５０は、一定の繰り返し周期ｔを持つキャリア信号（三角波信号）Ｓ２を発生し、ＰＷＭ変調器４４に与える。ＰＷＭ変調器４４は、このキャリア信号Ｓ２に基づきアナログ信号Ｓ１をパルス幅変調したＰＷＭ信号に変換し、互いに逆極性の２系統の駆動信号をスイッチング部４５に与える。

スイッチング部４５は、ＰＷＭ変調器４４の一方の出力を受けるＮＭＯＳトランジスタ４６と、ＰＷＭ変調器４４の他方の出力を受けるＮＭＯＳトランジスタ４７とで構成されている。ＮＭＯＳトランジスタ４６のソース電極は電源４８に接続され、ＮＭＯＳトランジスタ４７のソース電極は接地（ＧＮＤ）に接続され、互いのドレイン電極は共通に接続され、出力端Ｅを構成している。この出力端Ｅには、図２（２）に示すようなスイッチング信号が出力される。この出力端Ｅに出力されるスイッチング信号がフィードバック回路４９によってＰＷＭ変調器４４の入力端にフィードバックされる。

ローパスフィルタ４２は、ＰＷＭ電力増幅部４１の出力端Ｅに一端が接続されるチョークコイル５１と、チョークコイル５１の他端Ｆと接地（ＧＮＤ）との間に設けられるコンデンサ５２とで構成されている。このローパスフィルタ４２では、出力端Ｅに出力されるスイッチング信号からキャリア信号などの高域周波数成分を遮断し、アナログ信号Ｓ１の周波数成分信号を当該ローパスフィルタ４２の出力端を構成するチョークコイル５１の他端Ｆに取り出す。カップリングコンデンサ５３は、当該ローパスフィルタ４２の出力端Ｆに取り出されたアナログ信号Ｓ１の周波数成分信号に含まれる直流成分をカットしてスピーカ５４に与える。

次に、まず、図２を参照して、ＰＷＭ電力増幅部４１の動作について説明する。図２は入力するアナログ信号とＰＷＭ電力増幅部の出力波形との関係を説明する図である。図２では、アナログ信号Ｓ１が正極側に増大する途中のポイントＰ１での出力波形と、アナログ信号Ｓ１のゼロクロス点Ｐ２での出力波形と、アナログ信号Ｓ１が負極側に増大する途中のポイントＰ３での出力波形とが示されている。

ＰＷＭ電力増幅部４１のＰＷＭ変調器４４では、キャリア信号Ｓ２とアナログ信号Ｓ１との振幅レベル関係から、周期ｔを二分する前期間ｔ１と後期間ｔ２との時間幅を変化させたＰＷＭ信号を生成し、例えば、前期間ｔ１では正極側のＮＭＯＳトランジスタ４６がオン動作し負極側のＮＭＯＳトランジスタ４７がオフ動作するように制御し、後期間ｔ２では正極側のＮＭＯＳトランジスタ４６がオフ動作し負極側のＮＭＯＳトランジスタ４７がオン動作するように制御する。出力端Ｅのレベルは、ＮＭＯＳトランジスタ４６がオン動作すると高レベル（電源電圧レベル）となり、ＮＭＯＳトランジスタ４７がオン動作すると低レベル（接地電位レベル）となる。

すなわち、図２に示すように、アナログ信号Ｓ１のゼロクロス点Ｐ２では、ｔ１＝ｔ２となるように、正極側のＮＭＯＳトランジスタ４６と負極側のＮＭＯＳトランジスタ４７がスイッチング動作を行い、出力端Ｅには、ＰＷＭ比率（デューティ）が５０％の状態に変調されたＰＷＭ信号が出力される。

そして、アナログ信号Ｓ１が正極側に増大する場合には、ポイントＰ１での出力波形（ｔ１＞ｔ２）に示すように、その正極側への増大に比例して、前期間ｔ１が長くなり、後期間ｔ２が短くなるように変調されたＰＷＭ信号が出力される。

一方、アナログ信号Ｓ１が負極側に増大する場合には、ポイントＰ３での出力波形（ｔ１＜ｔ２）に示すように、その負極側への増大に比例して、前期間ｔ１が短くなり、後期間ｔ２が長くなるように変調されたＰＷＭ信号が出力される。

したがって、ローパスフィルタ４２では、アナログ信号Ｓ１が正極側に増大する場合には、その増大に比例して電源４８から流れ込む電力量は増大し、反面、ローパスフィルタ４２から接地側に流れ出す電力量は減少する。逆に、アナログ信号Ｓ１が正極側からゼロクロス点Ｐ２に向かって減少する場合には、その減少に比例して電源４８から流れ込む電力量は減少し、ローパスフィルタ４２から接地側に流れ出す電力量は増大する。

そして、アナログ信号Ｓ１のゼロレベルであるゼロクロス点Ｐ２では、電源４８からローパスフィルタ４２に流れ込む電力量とローパスフィルタ４２から接地側に流れ出す電力量とは等しくなり、ローパスフィルタ４２の出力端Ｆのレベルはゼロレベルになる。すなわち、アナログ信号Ｓ１のゼロクロス点では、ローパスフィルタ４２の出力端Ｆのレベルは、１／２電源電圧となる。そのため、スピーカ５４の駆動入力端の一方側を接地（ＧＮＤ）する構成では、直流成分をカットするためのカップリングコンデンサ５３が必要になる。

特開２００３−２０４５９０号公報 特開２００１−２２３５４５号公報 特開平１１−３４６１２０号公報 特開平１１−２３９０２９号公報

ところで、ＰＷＭ電力増幅部４１では、一般的にオーディオ帯域の数十倍である数百ｋＨｚをＰＷＭ信号の周期に使用して高速スイッチング動作をしているので、その高速スイッチング動作によってローパスフィルタ４２ではチョークコイル５１に転流電流が発生するが、通常、その転流電流のエネルギーは、チョークコイル５１から接続されている部品を介して放出される。

しかしながら、直流〜数十Ｈｚの低周波信号が続くような場合は、この転流電流がカップリングコンデンサ５３に充電され続けるので、十分な放電期間が取れなくなる。その結果、ローパスフィルタ４２の出力端Ｆの電位が徐々に増加する現象が起こる。この現象は一般にパンピング現象と呼ばれているが、このパンピング現象によってカップリングコンデンサ５３が耐圧破壊を起こすことがある。カップリングコンデンサ５３が耐圧破壊を起こすと、スピーカ５４には、常に直流電流が流れるので、スピーカ５４の劣化を加速し、場合によっては破壊に至ることがある。

このパンピング現象の発生を抑えるために、カップリングコンデンサ５３に数千μＦクラスでしかも高耐圧のコンデンサを使用することが行われているが、数千μＦクラスの高耐圧コンデンサは高価であり、コストアップの原因になる。そして、カップリングコンデンサ５３を削除できるようにするために、スピーカ５４の接地側駆動端に１／２電源電圧を供給する安定なスイッチング電源を追加する方法も検討されているが、この場合には、高価になるだけでなく、スイッチング電源の発振周波数とＰＷＭ電力増幅部４１の出力に含まれるキャリア周波数とのビート効果によってスピーカ５４から異音が発生するという問題がある。

また、上記のパンピング現象の発生を抑える対策では、いずれの場合も、電源の投入・切断時に、出力の挙動バランスの崩れによって大きなポップ音が発生するという問題がある。これは、電源の投入・切断時には、ローパスフィルタ４２の出力端Ｆの電位を１／２電源電圧〜接地（ＧＮＤ）電位の間で遷移させる必要があるが、このときにスピーカ５４の両駆動端子間に過渡的な電力を供給してしまうことが原因である。しかし、スピーカ５４の両駆動端子間に過渡的な電力を供給せずに電源の投入・切断を制御することは非常に困難であり、電源の投入・切断時に生ずるポップ音を如何に抑制するかも問題になっている。

この発明は、上記に鑑みてなされたものであり、Ｄ級電力増幅器で構成されるシングルエンド出力のディジタルパワーアンプにおいて、安価な構成でパンピング現象やポップ音の発生をなくことができるディジタルパワーアンプを得ることを目的とする。

上述した目的を達成するために、この発明は、アナログ信号を個別にキャリア信号に基づきパルス幅変調したＰＷＭ信号に変換するＰＷＭ電力増幅部と前記ＰＷＭ電力増幅部が出力する前記ＰＷＭ信号を受けるＬＣフィルタとで構成されるシングルエンド出力用の１以上のＤ級電力増幅器と、固定の直流電圧信号をキャリア信号に基づきパルス幅変調したＰＷＭ信号に変換するＰＷＭ電力増幅部と前記ＰＷＭ電力増幅部が出力する前記ＰＷＭ信号を受けるＬＣフィルタとで構成される基準電源用のＤ級電力増幅器とを備えたことを特徴とする。

この発明によれば、基準電源用のＤ級電力増幅器は、入力信号が固定の直流電圧信号であるので、常時、１／２電源電圧を出力することができる。これに対して、シングルエンド出力用のＤ級電力増幅器では、入力するアナログ信号のゼロレベルであるゼロクロス点のタイミングでは、１／２電源電圧を出力するので、両Ｄ級電力増幅器の出力間で電位差は生じない。したがって、シングルエンド出力用のＤ級電力増幅器の出力端を、容量・耐圧の大きい高価なカップリングコンデンサを使用せずに直接スピーカの一方の駆動端に接続することができ、スピーカの他方の駆動端には高価なスイッチング電源と同等の機能を持つ基準電源用のＤ級電力増幅器から１／２電源電圧を供給すれば、簡単にパンピング現象やポップ音の発生をなくすことができる。

この発明によれば、容量・耐圧の大きいカップリングコンデンサや高価なスイッチング電源を使用せずに、つまり、安価な構成で、パンピング現象やポップ音の発生が無いシングルエンド出力のディジタルパワーアンプを実現することができるという効果を奏する。

以下に図面を参照して、この発明にかかるディジタルパワーアンプの好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるディジタルパワーアンプの構成を示す回路図である。図１に示す実施の形態１によるディジタルパワーアンプは、一部を共有する形でほぼ同様の構成を持つ２つのＤ級電力増幅器１ａ，１ｂで構成されている。

Ｄ級電力増幅器１ａは、アナログ信号Ｓ１が入力されるＰＷＭ電力増幅部２ａと、ＰＷＭ電力増幅部２ａの出力を受けるローパスフィルタ（ＬＰＦ）３ａとを備え、ローパスフィルタ（ＬＰＦ）３ａの出力端Ｂに、直接、スピーカ１４の一方の駆動信号入力端が接続されている。

Ｄ級電力増幅器１ｂは、固定の直流バイアス電圧１０が入力されるＰＷＭ電力増幅部２ｂ、ＰＷＭ電力増幅部２ｂの出力を受けるローパスフィルタ（ＬＰＦ）３ｂとを備え、ローパスフィルタ（ＬＰＦ）３ｂの出力端Ｄに、直接、スピーカ１４の他方の駆動信号入力端が接続されている。

Ｄ級電力増幅器１ａでは、ＰＷＭ電力増幅部２ａは、入力端子１６ａからアナログ信号Ｓ１を受けるＰＷＭ変調器４ａと、ＰＷＭ変調器４ａの出力を受けるスイッチング部５ａと、スイッチング部５ａの出力端ＡとＰＷＭ変調器４ａの入力端との間に設けられるフィードバック回路（ＦＢ）９ａとを備えている。

ＰＷＭ変調器４ａは、共通のキャリア信号発生器（Ｃａｒｒｉｅｒ ＯＳＣ）１１から一定の繰り返し周期ｔを持つキャリア信号（三角波信号）Ｓ２が入力される。ＰＷＭ変調器４ａは、このキャリア信号Ｓ２に基づきアナログ信号Ｓ１をパルス幅変調したＰＷＭ信号に変換し、互いに逆極性の２系統の駆動信号をスイッチング部５ａに与える。

スイッチング部５ａは、ＰＷＭ変調器４ａの一方の出力を受けるＮＭＯＳトランジスタ６ａと、ＰＷＭ変調器４ａの他方の出力を受けるＮＭＯＳトランジスタ７ａとで構成されている。ＮＭＯＳトランジスタ６ａのソース電極は電源８ａに接続され、ＮＭＯＳトランジスタ７ａのソース電極は接地（ＧＮＤ）に接続され、互いのドレイン電極は共通に接続され出力端Ａを構成している。この出力端Ａには、図２（２）に示すようなアナログ信号Ｓ１の変化に対応してＰＷＭ比率（デューティ）が変化するスイッチング信号が出力される。この出力端Ｅに出力されるスイッチング信号がフィードバック回路９ａによってＰＷＭ変調器４ａの入力端にフィードバックされる。

ローパスフィルタ３ａは、ＰＷＭ電力増幅部２ａの出力端Ａに一端が接続されるチョークコイル１２ａと、チョークコイル１２ａの他端Ｂに一端が接続されるコンデンサ１３とで構成されている。このローパスフィルタ３ａでは、出力端Ａに出力されるスイッチング信号からキャリア信号などの高域周波数成分を遮断し、アナログ信号Ｓ１の周波数成分信号を当該ローパスフィルタ３ａの出力端を構成するチョークコイル１２ａの他端Ｂに取り出す。

また、Ｄ級電力増幅器１ｂでは、ＰＷＭ電力増幅部２ｂは、入力端子１６ｂから固定の直流バイアス電圧源１０の直流電圧信号を受けるＰＷＭ変調器４ｂと、ＰＷＭ変調器４ｂの出力を受けるスイッチング部５ｂと、スイッチング部５ｂの出力端ＣとＰＷＭ変調器４ｂの入力端との間に設けられるフィードバック回路（ＦＢ）９ｂとを備えている。

ＰＷＭ変調器４ｂは、共通のキャリア信号発生器（Ｃａｒｒｉｅｒ ＯＳＣ）１１から一定の繰り返し周期ｔを持つキャリア信号（三角波信号）Ｓ２が入力される。ＰＷＭ変調器４ｂは、固定の直流バイアス電圧源１０から無変化の直流電圧信号が入力されるので、このキャリア信号Ｓ２に基づき、直流バイアス電圧源１０による無変化の直流電圧信号を繰り返し周期ｔを二分する前期間ｔ１と後期間ｔ２とが等しいＰＷＭ信号に変換し、互いに逆極性の２系統の駆動信号をスイッチング部５ｂに与える。

スイッチング部５ｂは、ＰＷＭ変調器４ｂの一方の出力を受けるＮＭＯＳトランジスタ６ｂと、ＰＷＭ変調器４ｂの他方の出力を受けるＮＭＯＳトランジスタ７ｂとで構成されている。ＮＭＯＳトランジスタ６ｂのソース電極は電源８ｂに接続され、ＮＭＯＳトランジスタ７ｂのソース電極は接地（ＧＮＤ）に接続され、互いのドレイン電極は共通に接続され、出力端Ｃを構成している。この出力端Ｃには、常に図２（２）に示すゼロクロス時のｔ１＝ｔ２となるＰＷＭ比率（デューティ）５０％のスイッチング信号が出力される。この出力端Ｃに出力されるスイッチング信号がフィードバック回路９ｂによってＰＷＭ変調器４ｂの入力端にフィードバックされる。

ローパスフィルタ３ｂは、ＰＷＭ電力増幅部２ｂの出力端Ｃに一端が接続されるチョークコイル１２ｂと、チョークコイル１２ｂの他端Ｄに他端が接続されるコンデンサ１３とで構成されている。つまり、コンデンサ１３は、ローパスフィルタ３ａ，３ｂにて共有している。このローパスフィルタ３ｂでは、出力端Ｃに出力されるスイッチング信号からキャリア信号などの高域周波数成分を遮断し、ローパスフィルタ３ｂの出力端を構成するチョークコイル１２ｂの他端Ｄに１／２電源電圧を形成する。

次に、以上のように構成される実施の形態１によるディジタルパワーアンプの動作について説明する。まず、図２を参照して、Ｄ級電力増幅器１ａの動作について説明する。図２は入力するアナログ信号とＰＷＭ電力増幅部の出力波形との関係を説明する図である。

ＰＷＭ電力増幅部２ａのＰＷＭ変調器４ａでは、キャリア信号Ｓ２とアナログ信号Ｓ１との振幅レベル関係から、周期ｔを二分する前期間ｔ１と後期間ｔ２との時間幅を変化させたＰＷＭ信号を生成し、例えば、前期間ｔ１では正極側のＮＭＯＳトランジスタ６ａがオン動作し負極側のＮＭＯＳトランジスタ７ａがオフ動作するように制御し、後期間ｔ２では正極側のＮＭＯＳトランジスタ６ａがオフ動作し負極側のＮＭＯＳトランジスタ７ａがオン動作するように制御する。出力端Ａのレベルは、ＮＭＯＳトランジスタ６ａがオン動作すると高レベル（電源電圧レベル）となり、ＮＭＯＳトランジスタ７ａがオン動作すると低レベル（接地電位レベル）となる。

すなわち、図２に示すように、アナログ信号Ｓ１のゼロレベルであるゼロクロス点Ｐ２では、ｔ１＝ｔ２となるように、正極側のＮＭＯＳトランジスタ６ａと負極側のＮＭＯＳトランジスタ７ａがスイッチング動作を行い、出力端Ａには、ＰＷＭ比率（デューティ）が５０％の状態に変調されたＰＷＭ信号が出力される。

そして、アナログ信号Ｓ１が正極側に増大する場合には、ポイントＰ１での出力波形（ｔ１＞ｔ２）に示すように、その正極側への増大に比例して、前期間ｔ１が長くなり、後期間ｔ２が短くなるように変調されたＰＷＭ信号が出力される。

一方、アナログ信号Ｓ１が負極側に増大する場合には、ポイントＰ３での出力波形（ｔ１＜ｔ２）に示すように、その負極側への増大に比例して、前期間ｔ１が短くなり、後期間ｔ２が長くなるように変調されたＰＷＭ信号が出力される。

したがって、ローパスフィルタ３ａでは、アナログ信号Ｓ１が正極側に増大する場合には、その増大に比例して電源８ａから流れ込む電力量は増大し、反面、ローパスフィルタ３ａから接地側に流れ出す電力量は減少する。逆に、アナログ信号Ｓ１が正極側からゼロクロス点Ｐ２に向かって減少する場合には、その減少に比例して電源８ａから流れ込む電力量は減少し、ローパスフィルタ３ａから接地側に流れ出す電力量は増大する。そして、アナログ信号Ｓ１のゼロクロス点Ｐ２では、電源８ａからローパスフィルタ３ａに流れ込む電力量とローパスフィルタ３ａから接地側に流れ出す電力量とは等しくなり、ローパスフィルタ３ａの出力端Ｂのレベルはゼロレベル、つまり１／２電源電圧のレベルとなる。ローパスフィルタ３ａの出力端Ｂからスピーカ１４の一方の駆動信号入力端には、このように変化する信号が直接供給される。

一方、Ｄ級電力増幅器１ｂにおいて、ＰＷＭ電力増幅部２ｂのＰＷＭ変調器４ｂでは、キャリア信号Ｓ２と固定の直流バイアス電圧源１０による無変化の直流電圧信号との振幅レベル関係から、周期ｔを二分する前期間ｔ１と後期間ｔ２との時間幅を等しくｔ１＝ｔ２としたＰＷＭ信号を生成し、例えば、前期間ｔ１では正極側のＮＭＯＳトランジスタ６ｂがオン動作し負極側のＮＭＯＳトランジスタ７ｂがオフ動作するように制御し、後期間ｔ２では正極側のＮＭＯＳトランジスタ６ｂがオフ動作し負極側のＮＭＯＳトランジスタ７ｂがオン動作するように制御する。出力端Ｃのレベルは、ＮＭＯＳトランジスタ６ｂがオン動作すると高レベル（電源電圧）となり、ＮＭＯＳトランジスタ７ｂがオン動作すると低レベル（接地電位レベル）となる。

ここでは、ｔ１＝ｔ２であるので、出力端Ｃには、常に図２（２）に示すゼロクロス時のｔ１＝ｔ２となるＰＷＭ比率（デューティ）５０％のスイッチング信号が出力される。したがって、ローパスフィルタ３ｂでは、電源８ｂからローパスフィルタ３ｂに流れ込む電力量とローパスフィルタ３ｂから接地側に流れ出す電力量とは等しくなり、ローパスフィルタ３ｂの出力端Ｄのレベルはゼロレベル、つまり、１／２電源電圧のレベルとなる。スピーカ１４の他方の駆動信号入力端には、この１／２電源電圧が常時供給される。

そうすると、アナログ信号Ｓ１がゼロレベルのときは、ローパスフィルタ３ａの出力端Ｂの出力レベルは１／２電源電圧のレベルであり、ローパスフィルタ３ｂの出力端Ｄも同様に１／２電源のレベルであり、電位差は無いので、スピーカ１４を直接接続して駆動できるようになる。

このように、実施の形態１によるディジタルパワーアンプは、共通のキャリア信号発生器を使用する２つのＤ級電力増幅器の一方を通常のシングルエンド出力用とし、他方を１／２電源電圧を出力する基準電圧源とし、双方のローパスフィルタにおけるコンデンサを共用し、そのコンデンサの両端を直接スピーカに接続できるように構成した。

したがって、数千μＦクラスの高耐圧で高価なカップリングコンデンサを用いることなく、また、スピーカの接地側駆動端に１／２電源電圧を供給する安定なスイッチング電源を追加することなく、つまり安価な構成でパンピング現象の発生を抑えることができる。

また、２つのＤ級電力増幅器はキャリア信号発生器を共有し、双方のローパスフィルタにおけるコンデンサを共用するので、回路レイアウトをシンメトリー（完全対称型）に構成することができ、電源の投入時・遮断時に、出力に現れる挙動がバランスを保って遷移するようになる。そのため、２つのローパスフィルタの出力差も抑圧される効果が得られるので、シングルエンド出力構成の際に問題となる電源の投入時・遮断時にスピーカから発生するポップ音を抑圧することができるようになる。

実施の形態２．
図３は、この発明の実施の形態２によるディジタルパワーアンプの構成を示す回路図である。この実施の形態２では、シングルエンド出力を行う複数のＤ級電力増幅器２１ａ〜２１ｘと、１／２電源電圧を出力する基準電圧源となるＤ級電力増幅器２２とで構成される多チャネルのディジタルパワーアンプの構成例が示されている。

複数のＤ級電力増幅器２１ａ〜２１ｘと基準電圧源となるＤ級電力増幅器２２とは、実施の形態１と同様に共通のキャリア信号発生器２３を使用する。そして、複数のＤ級電力増幅器２１ａ〜２１ｘでは、ローパスフィルタは、それぞれ、チョークコイル２３ａ〜２３ｘとコンデンサ２４ａ〜２４ｘとで構成され、そのコンデンサ２４ａ〜２４ｘと並列にスピーカ２５ａ〜２５ｘが接続されている。

また、基準電圧源となるＤ級電力増幅器２２では、ローパスフィルタは、チョークコイル２６ａ〜２６ｘで構成され、チョークコイル２６ａ〜２６ｘの出力端が、コンデンサ２４ａ〜２４ｘとスピーカ２５ａ〜２５ｘとの接続端に接続されている。

このような多チャネルの構成でも、実施の形態１にて説明したのと同様の動作が行われる。したがって、実施の形態２によれば、多チャネルのシングルエンド出力ディジタルパワーアンプを安価に構成することができる。

以上のように、この発明にかかるディジタルパワーアンプは、パンピング現象やポップ音に無縁の音響システムを安価に構築するのに有用である。

この発明の実施の形態１によるディジタルパワーアンプの構成を示す回路図である。 入力するアナログ信号とＰＷＭ電力増幅部の出力波形との関係を説明する図である。 この発明の実施の形態２によるディジタルパワーアンプの構成を示す回路図である。 従来のディジタルパワーアンプの構成例を示す回路図である。

符号の説明

１ａ，２１ａ〜２１ｘ シングルエンド出力用のＤ級電力増幅器
１ｂ，２２ 基準電源用のＤ級電力増幅器
２ａ，２ｂ ＰＷＭ電力増幅器
３ａ，３ｂ ローパスフィルタ
４ａ，４ｂ ＰＷＭ変調器
５ａ，５ｂ スイッチング部
６ａ，６ｂ，７ａ，７ｂ ＮＭＯＳトランジスタ
８ａ，８ｂ 電源
９ａ，９ｂ フィードバック回路（ＦＢ）
１０ 固定の直流バイアス電圧源
１１ キャリア信号発生器（Ｃａｒｒｉｅｒ ＯＳＣ）
１２ａ，１２ｂ チョークコイル
１３ コンデンサ
１４，２５ａ〜２５ｘ スピーカ
１６ａ，１６ｂ 入力端子

Claims (5)

1. アナログ信号をキャリア信号に基づきパルス幅変調したＰＷＭ信号に変換するＰＷＭ電力増幅部と前記ＰＷＭ電力増幅部が出力する前記ＰＷＭ信号を受けるＬＣフィルタとで構成されるシングルエンド出力用の１以上のＤ級電力増幅器と、
   固定の直流電圧信号をキャリア信号に基づきパルス幅変調したＰＷＭ信号に変換するＰＷＭ電力増幅部と前記ＰＷＭ電力増幅部が出力する前記ＰＷＭ信号を受けるＬＣフィルタとで構成される基準電源用のＤ級電力増幅器と、
   を備えたことを特徴とするディジタルパワーアンプ。
2. 前記１以上のＤ級電力増幅器におけるＬＣフィルタの出力端は１以上のスピーカのうち対応するスピーカの一方の駆動端に直接接続され、前記基準電源用のＤ級電力増幅器におけるＬＣフィルタの出力端は前記１以上のスピーカの他方の駆動端に直接接続されていることを特徴とする請求項１に記載のディジタルパワーアンプ。
3. 前記１以上のＤ級電力増幅器におけるＰＷＭ電力増幅部と前記基準電源用のＤ級電力増幅器におけるＰＷＭ電力増幅部とは、それぞれ、共通のキャリア信号発生器から一定周期の前記キャリア信号が供給されていることを特徴とする請求項１または２に記載のディジタルパワーアンプ。
4. 前記１以上のＤ級電力増幅器におけるＰＷＭ電力増幅部と前記基準電源用のＤ級電力増幅器におけるＰＷＭ電力増幅部とは、それぞれ、出力するＰＷＭ信号を入力端に帰還するフィードバック回路を備えていることを特徴とする請求項１または２に記載のディジタルパワーアンプ。
5. 前記１以上のＤ級電力増幅器が単数であるときは、当該Ｄ級電力増幅器におけるＬＣフィルタと、前記基準電源用のＤ級電力増幅器におけるＬＣフィルタとは、共通のコンデンサを用いて構成されていることを特徴とする請求項１または２に記載のディジタルパワーアンプ。

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