JPWO2009096333A1 - チップ型半導体セラミック電子部品 - Google Patents

Abstract

半導体セラミックスからなるセラミック素体と、セラミック素体の両端面に形成された第１の外部電極と、第１の外部電極の表面及びセラミック素体の側面の一部を覆うように延出された第２の外部電極とを有するチップ型半導体セラミック電子部品であって、抵抗値のばらつきが小さく、熱衝撃の抵抗変化が小さく、基板実装の良好なチップ型半導体セラミック電子部品を提供する。セラミック素体のコーナー部の曲率半径をＲ（μｍ）とし、第１の外部電極層のうち、セラミック素体と接触する層のセラミック素体の端面からの最大厚みをｙ（μｍ）とし、第２の外部電極のうち、セラミック素体の側面に接触する層の前記セラミック素体のコーナー部の頂点からの最小厚みをｘ（μｍ）とする時、２０≦Ｒ≦５０を満たし、かつ、０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、１．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４を満たすことを特徴とする。

Description

本発明は、ＰＴＣサーミスタ、ＮＴＣサーミスタ及びバリスタ等のセラミック素体が半導体セラミックスからなるチップ型半導体セラミック電子部品に関する。

近年、電子機器の分野において、小型化及び表面実装化が進んでおり、例えば、ＰＴＣサーミスタ、ＮＴＣサーミスタ及びバリスタ等のチップ型半導体セラミック電子部品においてもチップ化が進んでいる。このようなチップ化された半導体電子部品として、例えば、特許文献１のようなチップ型半導体セラミック電子部品が知られている。図６は特許文献１に示されるような、従来のチップ型半導体セラミック電子部品１１の概略断面図である。このチップ型半導体セラミック電子部品１１は、図６に示されるように、セラミック素体１２の両端部に、セラミック素体１２とオーミック性を有する、例えばＮｉ等の第１の外部電極層１３ａ及び１３ｂが形成されている。そして、第１外部電極層１３ａ及び１３ｂの上面には、基板との実装性を高め、かつ、はんだ付け性に優れたＡｇからなる第２の外部電極層１４ａ及び１４ｂが形成されている。

このチップ型半導体セラミック電子部品１１は、まず、セラミック素体１２となるマザー基板の表面に、無電解めっきなどの方法により、セラミック素体１２とオーミック性を有するＮｉ等の第１の外部電極１３ａ及び１３ｂを形成した後、マザー基板の側面及び端面にのみ第１の外部電極１３ａ及び１３ｂが形成されるように、マザー基板の両主面を研磨することにより、両主面上に形成された第１の外部電極１３ａ及び１３ｂを除去する。そして、このマザー基板をカットして、セラミック素体１２の両端面にのみ第１の外部電極１３ａ及び１３ｂが形成されるように、セラミック素体１２を切り出す。その後、セラミック素体１２の両端面をＡｇ浴に浸漬することにより、第１の外部電極層１３ａ及び１３ｂの上部に第２の外部電極１４ａ及び１４ｂが形成される。その結果、第２の外部電極１４ａ及び１４ｂは、セラミック素体１２の側面の一部に延びる構成とされている。

しかしながら、特許文献１のように、第２の外部電極１４ａ及び１４ｂを形成するために、第１の外部電極１３ａ及び１３ｂが両端面に形成されたセラミック素体１２の端面をＡｇ浴に浸漬して形成する場合、一般的に、Ａｇ浴に浸漬した後に６００〜８００℃程度の熱を加えることで、第２の外部電極１４ａ及び１４ｂがセラミック素体１２と第１の外部電極１３ａ及び１３ｂに焼き付けられる。その際、第２の外部電極１４ａ及び１４ｂを焼き付けるための熱が、前記第１の外部電極１３ａ及び１３ｂにも伝わる。よって、熱処理条件によっては、図７に示されるように、セラミック素体１２とオーミック性を有する第１の外部電極１３ａ及び１３ｂがセラミック素体１２の側面にまで伸びる場合がある。

このような場合、個々のチップ型半導体セラミック電子部品１１間で抵抗値にばらつきが生じることがわかった。特に、セラミック素体１２の内部に内部電極を有さないチップ型半導体セラミック電子部品１の場合は、その抵抗値には、第１の外部電極１３ａ及び１３ｂの各面積と第１の外部電極１３ａ及び１３ｂ間の距離とが関与するが、特に、第１の外部電極１３ａ及び１３ｂ間の距離がチップ型半導体セラミック電子部品１の抵抗値のばらつきに大きく影響する。例えば、第１の外部電極１３ａ及び１３ｂの拡散が、セラミック素体１２の側面にまで拡散し、第１の外部電極１３ａ及び１３ｂが部分的に側面にまで延びてしまうと、側面まで延びた外周縁間での抵抗が、チップ型半導体セラミック電子部品１１の抵抗値にも影響を与える。その結果、個々のチップ型半導体セラミック電子部品１１の第１の外部電極１３ａ及び１３ｂ間の距離がばらつくので、抵抗値のばらつきは大きな問題となる。

これに対して、図８には特許文献２のＰＴＣセラミック電子部品が開示されている。特許文献２には、セラミック素体２２のコーナーにかからないように、Ｃｒ膜からなる第１の外部電極２３ａ及び２３ｂが形成され、第２の外部電極２４ａ及び２４ｂがセラミック素体２２の側面に延びるように形成されたＰＴＣセラミック電子部品２１が開示されている。また、第１の外部電極２３ａ及び２３ｂはスパッタリング等で形成され、第２の外部電極２４ａ及び２４ｂは外部電極用ペーストを焼き付けて形成することが開示されている。
特開平５−２９１１５号公報 ＷＯ２００７／１１８４７２号公報

しかしながら、特許文献２のような構造に形成されていたとしても、第１の外部電極を形成した後に、第２の外部電極として、外部電極ペーストを形成する場合、外部電極ペーストを塗布し、熱処理により焼き付けるため、第１の外部電極に熱が加わる。

このため、第１の外部電極が、熱により第２の外部電極中に拡散し、条件によっては、第２の外部電極のうちセラミック素体の側面に延びる部分にまで拡散することがあり、第２の外部電極にオーミック性が付与されて抵抗値のばらつきを十分に防ぐことができない恐れがある。

また、第１の外部電極が、セラミック素体の端面側に存在する第２の外部電極中に拡散してしまうことにより、セラミック素体と第１の外部電極との密着強度が低下する。このため、第１の外部電極とセラミック素体とのオーミック接触が十分に得られない部分が生じ、抵抗値のばらつきが生じたり、例えば高低温を加えることによる温度サイクル試験（以下、熱衝撃という）において、抵抗変化が大きくなる。このため、十分な信頼性が得られない場合がある。

そこで、本発明の目的は、セラミック素体の両端面に、薄膜からなる第１の外部電極と、厚膜からなる第２の外部電極とが形成されたチップ型半導体セラミック電子部品であって、第２の外部電極が熱処理を用いる電極形成方法で形成されたチップ型半導体セラミック電子部品であっても、個々の抵抗値のばらつきが小さく、熱衝撃による抵抗変化が小さいチップ型半導体セラミック電子部品を提供することにある。

半導体セラミックスからなるセラミック素体と、セラミック素体の両端面に形成された第１の外部電極と、前記第１の外部電極の表面及び前記セラミック素体の側面の一部を覆うように延出された第２の外部電極とを有するチップ型半導体セラミック電子部品であって、前記セラミック素体の側面と端面とで構成されるコーナー部が曲面を有し、前記セラミック素体のコーナー部の曲率半径をＲ（μｍ）とし、前記第１の外部電極は前記セラミック素体とオーミック性を有する材料からなり、前記第１の外部電極層のうち、前記セラミック素体と接触する層の前記セラミック素体の端面からの最大厚みをｙ（μｍ）とし、前記第２の外部電極は、前記セラミック素体とオーミック性を有しない材料からなり、前記第２の外部電極のうち、前記セラミック素体の側面に接触する層の前記セラミック素体のコーナー部の頂点からの最小厚みをｘ（μｍ）とする時、２０≦Ｒ≦５０を満たし、かつ、０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、１．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４であることを満たすことを特徴とする。

また、本願第２の発明のチップ型半導体セラミック電子部品は、第１の外部電極の外周縁が曲面の頂点よりも端面の中央側に形成されることが好ましい。

また、本願第３の発明のチップ型半導体セラミック電子部品は、第１の外部電極が薄膜電極からなり、第２の外部電極が厚膜電極からなることが好ましい。

また、本願第４の発明のチップ型半導体セラミック電子部品は、第１の外部電極は複数層形成され、第１の外部電極のうち、セラミック素体と接触する層はＣｒ層であり、第２の外部電極は複数層形成され、第２の外部電極のうち、セラミック素体の側面に接触する層がＡｇ層であることが好ましい。

本願第１の発明のように、セラミック素体に対してオーミック性を有する第１の外部電極の外周縁を、前記セラミック素体の端面の外周縁よりも内側に形成するだけでなく、前記セラミック素体の側面と端面とで構成されるコーナー部の曲率半径Ｒと、第１の外部電極層のうち、セラミック素体と接触する層のセラミック素体の端面からの最大厚みｙと、第２の外部電極のうち、セラミック素体の側面に接触する層のセラミック素体のコーナー部の頂点からの最小厚みｘとを本願発明の数値範囲とすることにより、例えば第２の外部電極を焼き付け電極等、熱処理が行われる電極形成方法で形成したとしても、第１の外部電極自体がセラミック素体の側面にまで拡散することを防ぐだけでなく、第２の外部電極中に拡散することを防ぐことができる。このような構成にすることで、セラミック素体に対してオーミック性を有しない材料で構成されており、セラミック素体の抵抗温度特性に影響する実質的な抵抗値には寄与しない第２の外部電極の機能を確実にすることができる。すなわち、第２の外部電極に意図しないオーミック性が生じることを防ぐことができ、セラミック素体の両端面に形成された第１の外部電極間で実質的な抵抗値を得ることができる。また、本願発明の数値範囲とすることにより、第１の外部電極とセラミック素体とのオーミック性を十分に保つことができることにより抵抗値のばらつきを小さくできると共に、熱衝撃による抵抗変化を小さくすることができる。よって、上記のような基板との接続面積を大きくし、実装を安定化させるため、第２の外部電極がセラミック素体の側面の一部を覆うように延出されるように形成されたとしても、第１の外部電極のセラミック素体の側面及び第２の外部電極中への拡散等で生じていた抵抗値のばらつきを抑制することができ、さらに、基板実装をする際に、基板との接続が良好なチップ型半導体セラミック電子部品を得ることができる。

また、本願第２の発明のように、セラミック素体の側面と端面とで構成されるコーナー部が曲面を有し、第１の外部電極の外周縁が前記曲面の頂点よりも端面の中央側に形成されているので、第１の外部電極がセラミック素体の側面へ拡散するのをより防ぐことができ、第１の外部電極間の距離は、実質的にチップ型半導体セラミック電子部品の両端面間の距離と略同一となる。このため、チップ型半導体セラミック電子部品の抵抗値は、第１の外部電極間のみを考慮すればよく、チップ型半導体セラミック電子部品のサイズによりほぼ抵抗値が決まる。その結果、個々のチップ型半導体セラミック電子部品間の抵抗値のばらつきをより確実に抑制することができる。

また、本願第３の発明のように、第１の外部電極層を薄膜で形成し、第２の外部電極を厚膜で形成すると、第１の外部電極層を薄膜で形成しているため、第２の外部電極の形成時に焼き付け等の熱処理が行われたとしても、第１の外部電極の拡散量を少なくすることができる。これにより、第１の外部電極がセラミック素体の側面にまで延びる影響を、より小さくすることができる。

また、本願第４の発明のように、第１の外部電極は複数層形成され、第１の外部電極のうち、セラミック素体と接触する層はＣｒであり、第２の外部電極は複数層形成され、第２の外部電極のうち、セラミック素体の側面に接触する層がＡｇである場合、確実に、第１の外部電極間の距離による抵抗値のばらつき、及び熱衝撃による抵抗変化を小さくでき、電気的接続に優れたチップ型半導体セラミック電子部品を得ることができる。

以下、本発明のチップ型半導体セラミック電子部品の一実施形態を図面に基づき詳細に説明する。

本発明のチップ型半導体セラミック電子部品の一実施形態の概略側面断面図である。 図１のコーナー部の部分拡大断面図である。 本発明のチップ型半導体セラミック電子部品の端面側の、第１の外部電極３ａ及び３ｂが形成された状態の側面図である。 図３のコーナー部の部分拡大図である。 第１の外部電極と第２の外部電極の厚みの関係を示した図である。 従来のチップ型半導体セラミック電子部品の断面図である。 図６に示される従来のチップ型半導体セラミック電子部品の別の断面図である。 他の従来のチップ型半導体セラミック電子部品の断面図である。

符号の説明

１ チップ型半導体セラミック電子部品
２ セラミック素体
３ａ、３ｂ 第１の外部電極
４ａ、４ｂ 第２の外部電極

図１は、本願発明のチップ型半導体セラミック電子部品１の一実施形態を示す概略断面図である。図２は、本願発明のチップ型半導体セラミック電子部品１のコーナー部の部分拡大断面図である。図３は、本願発明のチップ型半導体セラミック電子部品１の端面側からみた、第１の外部電極３ａ及び３ｂが形成された状態の側面図である。図４は、図３のコーナー部の部分拡大図である。

図１に示される本願発明のチップ型半導体セラミック電子部品１は、半導体セラミックスからなるセラミック素体２の両端面に、第１の外部電極３ａ、３ｂが形成されており、第１の外部電極３ａ及び３ｂの表面には、第２の外部電極４ａ及び４ｂが形成されている。

この第１の外部電極３ａ及び３ｂは少なくともセラミック素体と接触する部分がセラミック素体２に対してオーミック性を有する材料からなり、図３のチップ型半導体セラミック電子部品の端面側からみた側面図で示されるように、第１の外部電極３ａ及び３ｂの外周縁は、セラミック素体２の端面の外周縁よりも内側に位置するように構成されている。この上に、セラミック素体に対してオーミック性を有しない材料からなる第２の外部電極４ａ及び４ｂが、セラミック素体の側面の一部に被るように延出された構造を有している。

このように、第１の外部電極３ａ及び３ｂは少なくともセラミック素体と接触する部分がセラミック素体２に対してオーミック性を有する材料からなり、第１の外部電極３ａ及び３ｂの外周縁は、セラミック素体２の端面の外周縁よりも内側に位置するように構成した場合、例えば、第２の外部電極４ａ及び４ｂを焼き付け電極等の熱処理が行われる電極形成方法で形成したとしても、第１の外部電極３ａ及び３ｂがセラミック素体２の側面まで拡散することを防ぐことができる。さらに、上記第２の外部電極４ａ及び４ｂはセラミック素体２に対してオーミック性を有しない材料からなるので、基板実装時の基板とチップ型半導体セラミック電子部品１との接続性を確保するために、第２の外部電極４ａ及び４ｂはセラミック素体２の側面の一部に被るように延出されるように構成しても、チップ型半導体セラミック電子部品１の実質的な抵抗値は第１の外部電極３ａ及び３ｂ間で得られる程度にしかならない。すなわち、第１の外部電極３ａ及び３ｂがセラミック素体２の側面にまで拡散しないので、第１の外部電極３ａ及び３ｂがセラミック素体２の側面にまで延びた部分間には抵抗値が発生せず、実質的に、セラミック素体２の両端面間に位置する第１の外部電極３ａ及び３ｂ間のみで抵抗値を決めることができる。これにより、抵抗値のばらつきが小さいチップ型半導体セラミック電子部品１が得られる。

特に、セラミック素体２の側面と端面とで構成されるコーナー部が曲面を有しており、第１の外部電極３ａ及び３ｂの外周縁が曲面の頂点Ａよりも端面側に形成されていることが好ましい。ここでいう曲面の頂点とは、図２で示されるように、チップ型半導体セラミック電子部品１の側面断面図において、セラミック素体２の側面又は端面と、コーナー部の曲率円の中心Ｏからの法線とが垂直に交わる点を点Ｂ及び点Ｃとしたとき、点Ｂ及び点Ｃ間において法線Ｏ−Ｂ又は法線Ｏ−Ｃから略４５°となる位置を頂点Ａとしている。この曲面の頂点Ａよりも、第１の外部電極３ａ及び３ｂの外周縁がセラミック素体２の端面の中央側に形成されると、第２の外部電極４ａ及び４ｂが焼き付け等の熱処理が行われる電極形成方法で形成されたとしても、コーナー部の頂点Ａから点Ｂまでの距離を十分に長くすることができ、また、点Ａから点Ｂまでへのセラミック素体２の表面に伝わる拡散を効果的に抑制することができる。これにより、第１の外部電極３ａ及び３ｂがセラミック素体２の側面まで拡散することを防ぐことができ、実質的に第１の外部電極３ａ及び３ｂ間、すなわち、セラミック素体２の両端面間でチップ型半導体セラミック電子部品１の抵抗温度特性に寄与する抵抗値を実現できるので、抵抗値のばらつきをより小さくすることができる。

また、第１の外部電極３ａ及び３ｂは、少なくともセラミック素体と接触する部分がセラミック素体２に対してオーミック性を有する電極材料からなり、第２の外部電極４ａ及び４ｂはセラミック素体２に対して抵抗特性に寄与しないオーミック性を有しない電極材料から構成される。これは、チップ型半導体セラミック電子部品１のセラミック素体２が半導体セラミックからなるため、セラミック素体２と接続される第１の外部電極３ａ及び３ｂの材料によって特性発現の有無が決まる。ここで、チップ型半導体セラミック電子部品１のセラミック素体２が例えば正の抵抗温度特性を有するＮ型半導体の場合は、第１の外部電極３ａ及び３ｂとしてＣｒ、ＮｉＣｒ、Ｔｉ等の等の卑金属を用い、第２の外部電極４ａ及び４ｂとしてオーミック性を有しないＡｇ、ＡｇＰｄ等の貴金属を用いることが好ましい。また、セラミック素体２が例えば負の抵抗温度特性を有するＰ型半導体の場合は、第１の外部電極３ａ、３ｂとしてＡｇ、ＡｇＰｄ等の貴金属を用い、第２の外部電極４ａ及び４ｂとしてＣｒ、ＣｕＮｉ、Ｔｉ等の卑金属を用いることが好ましい。各セラミック素体２の半導体特性に応じて、オーミック性を有する材料及び有しない材料は種々選択することができる。なお、第１の外部電極３ａ及び３ｂ、及び第２の外部電極４ａ及び４ｂはそれぞれ１層づつ設けられることに限定されるものではなく、それぞれの外部電極が複数層形成されていてもよい。また、第１の外部電極３ａ及び３ｂが例えば複数層で形成される場合、少なくとも第１の外部電極３ａ及び３ｂのセラミック素体２と接触する層がオーミック性を有していればよく、第１の外部電極３ａ及び３ｂと第２の外部電極４ａ及び４ｂとが接触する部分はオーミック性を有していないものでもよい。

上記のような構造である程度の抵抗値のばらつきは小さくすることができるが、本願発明は、上記セラミック素体のコーナー部の曲率半径をＲ（μｍ）とし、第１の外部電極のうち、前記セラミック素体と接触する層の前記セラミック素体の端面からの最大厚みをｙ（μｍ）とし、第２の外部電極のうち、セラミック素体の側面に接触する層の前記セラミック素体のコーナー部の頂点Ａからの最小厚みをｘ（μｍ）とする時、２０≦Ｒ≦５０を満たし、かつ、０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、１．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４であることを特徴としている。

上記のような数値範囲とすることによって、第１の外部電極が第２の外部電極中に拡散することを防げる。このため、第２の外部電極にオーミック性が付与されることはなく、より確実に、抵抗値のばらつきを抑制することができる。さらに、第１の外部電極とセラミック素体とのオーミック接触も十分に得られ、熱衝撃による抵抗変化を小さくすることができる。

なお、上記の数値範囲は、チップ型半導体セラミック電子部品のサイズのＬ寸（チップ型半導体セラミックの側面の長手方向の長さ）が２ｍｍ以下である場合に特に有効である。

以下に、それぞれの数値範囲の根拠について説明する。

まず、コーナー部の曲率半径Ｒ（μｍ）は２０≦Ｒ≦５０を満たすように構成する。２０μｍよりも小さい場合、例えば、チップ型半導体セラミック電子部品１の側面と端面との距離が近くならざるを得ないため、第１の外部電極３ａ及び３ｂの拡散が幾分影響し、抵抗値のばらつきが生じることがある。また、５０μｍよりも大きい場合、チップ型半導体セラミック電子部品１を実装する際に、はんだの張力によりチップ型半導体セラミック電子部品１の端面側が基板に引っ張られ、チップ型半導体セラミック電子部品１が立ち上がって実装されてしまうツームストーン現象が生じるおそれがある。

また、第１の外部電極のうち、前記セラミック素体と接触する層の前記セラミック素体の端面からの最大厚みをｙ（μｍ）とし、第２の外部電極のうち、セラミック素体の側面に接触する層の前記セラミック素体のコーナー部の頂点Ａからの最小厚みをｘ（μｍ）とする時、０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、１．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４を満たすように構成する。ここで、第１の外部電極のうち、セラミック素体と接触する層の厚みｙとは、セラミック素体の端面からの最大厚みである。また、第２の外部電極は導電性ペーストを塗布して焼き付けて形成した場合に、一般的に、セラミック素体のコーナー部分で、厚みが最も薄くなる（図２参照）。そこで、第２の外部電極のうち、セラミック素体の側面に直接接触する層の厚みｘとは、セラミック素体のコーナー部分の頂点Ａからの延長上に存在する厚みが薄い部分までの距離、すなわち、セラミック素体のコーナー部分の頂点Ａからの最小厚みと考えてよい。

図５は上記の第１の外部電極と第２の外部電極の厚みの関係を示した図であり、上記数値範囲は図５において、太線で囲まれている範囲に相当する。これからわかるように、第１の外部電極のうち前記セラミック素体と接触する層が薄いほど、第２の外部電極の最小厚みを厚くする必要があることがわかる。これは、第１の外部電極層が薄い場合、第２の外部電極層を塗布して焼き付ける際に、第１の外部電極が酸化してしまう。この酸化が、第１の外部電極の第２の外部電極中へ拡散に寄与してしまうことがわかった。これに対し、第２の外部電極を敢えて厚く形成すると、第２の外部電極となる導電性ペースト中に存在する有機材料成分が相対的に多くなるため、第１の外部電極が酸化されにくくなる。その結果、第１の外部電極の酸化を防止することになり、第１の外部電極が、端面側に存在する第２の外部電極中に拡散することを防ぐことができる。一方、第１の外部電極のうちセラミック素体と接触する層が比較的厚い場合、第２の外部電極の最小厚みが薄くてもよい。これは、第１の外部電極が十分に厚いため、第１の外部電極が薄い場合に比べてその表面が酸化されにくく、第２の外部電極側へは拡散しにくいためである。また、第１の外部電極が十分に厚いため、多少の拡散が生じたとしても、第１の外部電極とセラミック素体とのオーミック接触が十分に得られる。

上記は新たな知見であり、この知見から実験的に得られた数値範囲として、０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、１．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４の関係を見出したのである。

なお、ｘの下限が０．５μｍ未満の場合、第２の外部電極が薄いため、第１の外部電極の酸化を抑制しきれず、抵抗値が大きくなり、抵抗値のばらつきが大きくなるという問題がある。ｘの上限が９．０μｍよりも大きい場合、必然的にコーナー部の大きさが５０μｍを超えてしまい、ツームストーン現象が生じるおそれがある。

また、ｙの下限が上記の関係式未満の場合、たとえ第２の外部電極の厚みが十分厚くても、第１の外部電極が薄すぎるため、表面が酸化されてしまったりセラミック素体と第１の外部電極との接合性が十分に得られず、オーミック接触が十分に得られないため、抵抗値が大きくなり、抵抗値のばらつきが大きくなる。また、ｙの上限が０．４μｍよりも大きい場合、第１の外部電極の厚みが厚くなることにより、セラミック素体の側面に伸びやすくなり抵抗値のばらつきが生じる。

また、本願発明の第１の外部電極３ａ及び３ｂは薄膜電極からなり、第２の外部電極４ａ及び４ｂは厚膜電極からなることが好ましい。第１の外部電極３ａ及び３ｂの形成方法としては、スパッタリング、蒸着等の種々の薄膜形成方法を用いることができる。また、第２の外部電極４ａ及び４ｂの形成方法としては、第２の外部電極材料からなるペーストを塗布して所定の温度の熱処理を加えて焼き付けたり、第２の外部電極材料からなる溶液に浸漬して、熱処理を加えて焼き付ける等の種々の方法を用いることができる。第２の外部電極材料に含まれる有機成分の含有割合は、外部電極導電性ペーストを１００ｗｔ％とした場合、１５ｗｔ％〜３０ｗｔ％程度が好ましい。

また、図示していないが、本願発明の第２の外部電極４ａ及び４ｂの表面にはＮｉ、Ｓｎ、はんだ等のめっきによる電極を形成してもよい。これにより、基板実装の際に、基板との接続性がより良好になる。また、セラミック素体２の表面に、樹脂層またはガラス層等の絶縁層（図示せず）を形成してもよい。このような絶縁層を形成することで、さらに、外部環境の影響を受けにくく温度・湿度等による特性の劣化を小さくすることができる。

また、本願発明のセラミック素体２は、その内部に内部電極を有する積層型のチップ型半導体セラミック電子部品においても用いることができるが、その内部に内部電極を有しないチップ型半導体セラミック電子部品に特に効果的である。これは、内部電極を有しないセラミック素体２の場合、チップ型半導体セラミック電子部品１としての抵抗値が、第１の外部電極３ａ及び３ｂ間によって実質的に決められるため、第１の外部電極の形状及び拡散状態の微小なずれが、チップ型半導体セラミック電子部品単体の特性に与える影響が大きいためである。

次に、本願発明のチップ型半導体セラミック電子部品１の製造工程を一実施例を用いて説明する。

まず、セラミック原料としてＢａＣＯ₃、ＴｉＯ₂、Ｅｒ₂Ｏ₃等の半導体化剤を所定量秤量し、それぞれの秤量物を部分安定化ジルコニア等の粉砕媒体（以下、ＰＳＺボールと言う）と共にボールミルに投入して十分に湿式混合粉砕し、その後、所定温度（例えば、１０００〜１２００℃）で仮焼成し、セラミック粉末を準備する。

次に、得られたセラミック粉末に有機バインダを加えて造粒して成形し、未焼成のマザー基板を作製する。これらに脱バインダ処理を行い、その後に、大気中雰囲気で所定の温度（１２００〜１４００℃）で焼成してマザー基板を得る。

続いて、マザー基板にスパッタリング、蒸着等の薄膜形成法でセラミック素体に対してオーミック性を有する材料からなる第１の外部電極３ａ及び３ｂを形成する。続いて、マザー基板を個々のサーミスタ素子の形状となるようにカットする。そして、第１の外部電極３ａ及び３ｂが形成されたセラミック素体を、玉石及び研磨粉等を添加して所定の時間研磨することによって、セラミック素体の表面及びコーナー部に曲面を形成する。

ここで、本願発明のように、第１の外部電極３ａ及び３ｂの外周縁がセラミック素体の端面の外周縁よりも内側に形成されるには、マザー基板に第１の外部電極を形成した後に、サーミスタ素子の形状にカットし、そして、前記セラミック素体の端面の一辺よりも大きな直径を有する玉石と、研磨粉とを用いて、所定の時間（例えば、１〜３時間）研磨することにより、効果的に形成される。

上記のようにして第１の外部電極３ａ及び３ｂが形成され、コーナー部に曲面が形成され、第１の外部電極３ａ及び３ｂの外周縁がセラミック素体の端面の外周縁よりも内側に形成されたセラミック素体を形成する。続いて、第２の外部電極４ａ及び４ｂをセラミック素体の両端面及び側面にその一部が被るように塗布して、５５０〜７００℃の熱処理を行って焼き付け、第２の外部電極４ａ及び４ｂを形成する。

上記において、第１の外部電極３ａ及び３ｂの外周縁がセラミック素体２の両端面の外周縁よりも内側に形成するための手段として、セラミック素体２の端面の一辺よりも大きな直径を有する玉石と、研磨粉とを用いて、所定の時間研磨を行うことで実現をしたが、これに限られるものではない。例えば、マザー基板の主面で、予めサーミスタ素体２の端面のカット位置よりも内側に、第１の外部電極３ａ及び３ｂの外周縁が形成されるように第１の外部電極３ａ及び３ｂを形成し、その後に、マザー基板をセラミック素体２の形状にカットし、研磨を行うことで、セラミック素体２のコーナー部に曲面を設ける等の種々の方法が用いられることはいうまでもない。

以下、本発明のチップ型半導体セラミック電子部品について、チップ型の正特性サーミスタを一例にさらに具体的に説明する。

まず、出発原料として、ＢａＣＯ₃，ＰｂＯ，ＳｒＣＯ₃，ＣａＣＯ₃，ＴｉＯ₂，半導体化剤としてのＥｒ₂Ｏ₃，特性改善剤としてのＭｎ₂Ｏ₃、焼結助剤としてのＳｉＯ₂を用意し、以下の式に示されるような配合比になるように秤量した表１に示される出発原料を用意した。
（（Ｂａ，Ｐｂ，Ｓｒ，Ｃａ）_0.0096Ｅｒ_0.004）ＴｉＯ₃＋０．０００５ＭｎＯ₂＋０．０２ＳｉＯ₂

続いて、それぞれの秤量された出発原料に純水を加え、ＰＳＺボールとともにボールミルにより混合粉砕し、乾燥後、１１５０℃で２時間仮焼し、再度、ＰＳＺボールとともにボールミルにより粉砕して仮焼粉を得た。次に、得られた仮焼粉に、アクリル酸系の有機バインダ、分散剤、水を加えて、ＰＳＺボールと共に１５時間混合して、造粒し、乾燥して、セラミック原料を得た。

続いて、得られたセラミック原料を用いて未焼成のマザー基板を形成し、脱バインダ後、徐々に温度を上昇させて焼成最高温度が１３６０℃で焼成し、焼結されたマザー基板を得た。続いて、得られたマザー基板をラップ研磨した後、セラミック素体に対してオーミック性を有する電極として、Ｃｒ層をスパッタリングにより形成し、ＣｕＮｉ層、Ａｇ層を順次スパッタリングにより形成し、最終完成品のＣｒ層の厚みが表１に示されるように第１の外部電極を形成した。続いて、これらを、Ｌ寸０．９３ｍｍ×Ｗ寸０．４８ｍｍ×Ｈ寸０．４８ｍｍのチップ型のサーミスタ素子のサイズにダイサーカットした。さらに、直径３ｍｍの玉石と、アルミナ粉と、水を用意し、バレル装置により研磨を行い、サーミスタ素体のコーナー部の曲率半径Ｒが表１の試料１〜２１となるように調整した。なお、この曲率半径Ｒの大きさは研磨時間を１０分〜８時間の間で変えることによって調整しており、研磨時間が長ければ長いほどコーナー部の曲率半径は大きくなっている。また、試料１〜２１はいずれも、第１の外部電極の外周縁がセラミック素体のコーナー部の曲面の頂点よりも端面の中央部側に形成されていることを確認した。

次に第１の外部電極が形成されたセラミック素体を、セラミック素体に対してオーミック性を有しない第２の外部電極となるＡｇを主成分とした導電性ペースト浴に浸漬し、引き上げた後、６００℃で３０分間の焼き付け処理を行った。最後に、第２の外部電極の表面に、電解めっきにより、ＮｉめっきとＳｎめっきとを順次めっき成膜し、これにより、チップ型の正特性サーミスタを得た。なお、得られたチップ型の正特性サーミスタのＣｒ層の厚みはセラミック素体の端面からの最大厚みを示し、Ａｇ層の厚みは、セラミック素体のコーナー部の頂点Ａからの最小厚みである。

上記のようにして得られたチップ型の正特性サーミスタを１００個ずつ用意し、４端子法により室温２５℃における抵抗値を測定した。これらのチップ型の正特性サーミスタの抵抗値の各ばらつき３ＣＶ（％）を式（１）により求めた。

抵抗値３ＣＶ（％）＝標準偏差×３００／各チップ型の正特性サーミスタの抵抗値の平均値・・（１）

また、上記のようにして得られたチップ型の正特性サーミスタに対し、熱衝撃試験を行った。熱衝撃試験の条件は、−５５℃で３０分、１５０℃で３０分を１サイクルとする熱履歴を加え、この熱履歴を１０００サイクル繰り返した。その後、４端子法により室温２５℃における抵抗値を測定した。熱履歴を加える前後での室温２５℃における抵抗値の変化率を算出した。その結果を表１に示す。

表１より、０．５≦ｘ≦９．０、０．１≦ｙ≦０．４、２０≦Ｒ≦５０を満たし、かつ、０．５≦ｘ≦１．１のとき、ｙ≧−０．４ｘ＋０．６であり、１．１≦ｘ≦９．０のとき、ｙ≧−０．００７６ｘ＋０．１６８３６であることを満たす試料４、６、７、９〜１２、１４〜１６、１８〜２０の場合、抵抗値のばらつきが１０％以下と小さく、かつ、熱衝撃における抵抗変化が５％以下と小さいことがわかる。一方、Ａｇ層の厚みが０．５μｍ未満である試料２、３の場合、抵抗値のばらつきが１２．４％、１８．９％と高く、熱衝撃における抵抗変化が５．８％、７．７％大きいことがわかる。これはＡｇ層が薄いため、Ｃｒ層の酸化を抑制しきれないためである。また、Ａｇ層の厚みが９μｍよりも大きい試料２２の場合、実質的にコーナーＲが５０μｍを超える。このため、ツームストーン現象が生じてしまい、抵抗値ばらつき及び熱衝撃を測定することができなかった。また、Ｃｒ層の厚みが０．１μｍよりも小さい試料２１の場合、抵抗値のばらつきが３３．７％と高く、熱衝撃における抵抗変化も２７．８％と高いことがわかる。これはＣｒ層が薄いため、Ａｇ層の厚みを厚くしてもＣｒ層の酸化を抑制できないためである。またＣｒ層の厚みが０．４μｍよりも大きい試料１の場合、熱衝撃における抵抗変化は小さいが、抵抗値のばらつきが１３．８％と大きいことがわかる。これはＣｒ層の厚みが厚いため、セラミック素体の側面方向への伸びを十分抑制できないためである。また、０．５≦ｘ≦１．１のとき、ｙ＜−０．４ｘ＋０．６であり、１．１≦ｘ≦９．０のとき、ｙ＜−０．００７６ｘ＋０．１６８３６の範囲に存在する試料５、８、１３、１７については、抵抗値のばらつきが１０．８〜１３．０％、熱衝撃における抵抗変化が６．５〜１０．３％と大きいことがわかる。また、一般的にコーナー部の曲率半径が大きいほど、コーナー部を覆うように形成される第２の外部電極であるＡｇ層のコーナー部の頂点からの最小厚みは大きくなる。コーナー部の曲率半径が小さい試料１〜３の場合、第１の外部電極が第２の外部電極に拡散しやすいため、抵抗値のばらつき及び熱衝撃における抵抗変化も大きくなることがわかる。また、コーナー部の曲率半径が大きい試料２２に関しては、コーナー部の曲率半径が十分大きいが、ツームストーン現象により、抵抗値ばらつき及び熱衝撃における抵抗変化を測定することができなかった。以上より、コーナー部の曲率半径は２０〜５０μｍであることが好ましいことがわかる。

Claims (4)

1. 半導体セラミックスからなるセラミック素体と、セラミック素体の両端面に形成された第１の外部電極と、前記第１の外部電極の表面及び前記セラミック素体の側面の一部を覆うように延出された第２の外部電極とを有するチップ型半導体セラミック電子部品であって、
   前記セラミック素体の側面と端面とで構成されるコーナー部が曲面を有し、前記セラミック素体のコーナー部の曲率半径をＲ（μｍ）とし、
   前記第１の外部電極は前記セラミック素体とオーミック性を有する材料からなり、前記第１の外部電極層のうち、前記セラミック素体と接触する層の前記セラミック素体の端面からの最大厚みをｙ（μｍ）とし、
   前記第２の外部電極は、前記セラミック素体とオーミック性を有しない材料からなり、前記第２の外部電極のうち、前記セラミック素体の側面に接触する層の前記セラミック素体のコーナー部の頂点からの最小厚みをｘ（μｍ）とする時、
   ２０≦Ｒ≦５０を満たし、かつ、
   ０．５≦ｘ≦１．１のとき、−０．４ｘ＋０．６≦ｙ≦０．４であり、
   １．１≦ｘ≦９．０のとき、−０．００７６ｘ＋０．１６８３６≦ｙ≦０．４であることを満たすことを特徴とするチップ型半導体セラミック電子部品。
2. 前記第１の外部電極の外周縁が前記曲面の頂点よりも前記端面の中央側に形成されることを特徴とする請求項１に記載のチップ型半導体セラミック電子部品。
3. 前記第１の外部電極が薄膜電極からなり、前記第２の外部電極が厚膜電極からなることを特徴とする請求項１または請求項２に記載のチップ型半導体セラミック電子部品。
4. 前記第１の外部電極層は複数層形成され、前記第１の外部電極層のうち、前記セラミック素体と接触する層はＣｒ層であり、
   前記第２の外部電極は複数層形成され、
   前記第２の外部電極のうち、前記セラミック素体の側面に接触する層がＡｇ層であることを特徴とする請求項１〜請求項３のいずれかに記載のチップ型半導体セラミック電子部品。

Images