JP2002203703A - チップ型正特性サーミスタ - Google Patents
チップ型正特性サーミスタInfo
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- JP2002203703A JP2002203703A JP2000398570A JP2000398570A JP2002203703A JP 2002203703 A JP2002203703 A JP 2002203703A JP 2000398570 A JP2000398570 A JP 2000398570A JP 2000398570 A JP2000398570 A JP 2000398570A JP 2002203703 A JP2002203703 A JP 2002203703A
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Abstract
(57)【要約】
【課題】 プリント基板実装時の半田はじきのないチ
ップ型正特性サーミスタを提供する。 【解決手段】 チップ状の正特性サーミスタ素体の両端
部に、ＣｒあるいはＣｒ合金からなる第一電極層と、Ｎ
ｉあるいはＮｉ合金からなる第二電極層と、０．１５μ
ｍ以上３μｍ以下の厚みのＡｇからなる第三電極層と、
からなる多層薄膜電極層と、この多層薄膜電極層の上に
形成されたＳｎあるいはＳｎ合金からなるめっき層とを
有する外部電極を形成する。
ップ型正特性サーミスタを提供する。 【解決手段】 チップ状の正特性サーミスタ素体の両端
部に、ＣｒあるいはＣｒ合金からなる第一電極層と、Ｎ
ｉあるいはＮｉ合金からなる第二電極層と、０．１５μ
ｍ以上３μｍ以下の厚みのＡｇからなる第三電極層と、
からなる多層薄膜電極層と、この多層薄膜電極層の上に
形成されたＳｎあるいはＳｎ合金からなるめっき層とを
有する外部電極を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、表面実装用のチ
ップ型正特性サーミスタに関し、特に、チップ状の正特
性サーミスタ素体の両端部に形成された外部電極構造の
改良に関する。
ップ型正特性サーミスタに関し、特に、チップ状の正特
性サーミスタ素体の両端部に形成された外部電極構造の
改良に関する。
【０００２】
【従来の技術】チップ型正特性サーミスタは、チップ状
の正特性サーミスタ素体の両端部に外部電極が形成され
たものであり、外部電極はオーミック接触性を有する下
側電極層と、半田付け性を有する上側電極層と、前記下
側電極層と前記上側電極層との密着性を向上させるとと
もに半田くわれを抑制する中間電極層と、からなる。
の正特性サーミスタ素体の両端部に外部電極が形成され
たものであり、外部電極はオーミック接触性を有する下
側電極層と、半田付け性を有する上側電極層と、前記下
側電極層と前記上側電極層との密着性を向上させるとと
もに半田くわれを抑制する中間電極層と、からなる。
【０００３】例えば、図３に示すチップ型正特性サーミ
スタ１（特許第３０１９５６７号）は、正特性サーミス
タ素体２の両端部に外部電極３、３が形成されており、
前記外部電極３、３は、スパッタリングにより形成され
たＴｉ第一電極層３ａ、３ａと、スパッタリングにより
形成されたＮｉ第二電極層３ｂ、３ｂと、めっきにより
形成されたＳｎ第三電極層３ｃ、３ｃと、からなる。
スタ１（特許第３０１９５６７号）は、正特性サーミス
タ素体２の両端部に外部電極３、３が形成されており、
前記外部電極３、３は、スパッタリングにより形成され
たＴｉ第一電極層３ａ、３ａと、スパッタリングにより
形成されたＮｉ第二電極層３ｂ、３ｂと、めっきにより
形成されたＳｎ第三電極層３ｃ、３ｃと、からなる。
【０００４】上記チップ型正特性サーミスタ１におい
て、Ｓｎ第三電極層３ｃ、３ｃは、Ｎｉ第二電極層３
ｂ、３ｂの上に、０．１μｍのＡｇ層（図示せず）を形
成した後、部分めっき法によりＳｎを析出させて形成す
る。
て、Ｓｎ第三電極層３ｃ、３ｃは、Ｎｉ第二電極層３
ｂ、３ｂの上に、０．１μｍのＡｇ層（図示せず）を形
成した後、部分めっき法によりＳｎを析出させて形成す
る。
【０００５】
【発明が解決しようとする課題】上記Ｎｉ第二電極層３
ｂ、３ｂの上に形成されるＡｇ層は、スパッタリング後
の正特性サーミスタ素体２を大気中に長時間放置したり
することによって、Ｎｉ第二電極層３ｂ、３ｂが酸化す
るのを防止する役割がある。しかしながら、厚み０．１
μｍではその効果は不十分であり、図４に示すように、
チップ型正特性サーミスタ１をプリント基板４に実装
し、外部電極３、３を半田５、５でプリント配線４ａ、
４ａに接続させた時、半田はじきが発生し、チップ型正
特性サーミスタと基板の固着強度が低下する問題があっ
た。これは、Ｎｉ第二電極層３ｂ、３ｂが酸化している
と、第三電極層３ｃ、３ｃおよびＡｇ層が半田５、５中
に拡散してＮｉ第二電極層３ｂ、３ｂと半田５、５が接
触したとき、半田５、５がつきにくいことによる。
ｂ、３ｂの上に形成されるＡｇ層は、スパッタリング後
の正特性サーミスタ素体２を大気中に長時間放置したり
することによって、Ｎｉ第二電極層３ｂ、３ｂが酸化す
るのを防止する役割がある。しかしながら、厚み０．１
μｍではその効果は不十分であり、図４に示すように、
チップ型正特性サーミスタ１をプリント基板４に実装
し、外部電極３、３を半田５、５でプリント配線４ａ、
４ａに接続させた時、半田はじきが発生し、チップ型正
特性サーミスタと基板の固着強度が低下する問題があっ
た。これは、Ｎｉ第二電極層３ｂ、３ｂが酸化している
と、第三電極層３ｃ、３ｃおよびＡｇ層が半田５、５中
に拡散してＮｉ第二電極層３ｂ、３ｂと半田５、５が接
触したとき、半田５、５がつきにくいことによる。
【０００６】半田はじきが発生すると、チップ型正特性
サーミスタ１をプリント基板４上に確実に実装すること
ができず、あるいは実装し得たとしても、プリント基板
４が撓んだりすると、チップ型正特性サーミスタ１がプ
リント基板４から容易に外れ落ちる恐れがある。
サーミスタ１をプリント基板４上に確実に実装すること
ができず、あるいは実装し得たとしても、プリント基板
４が撓んだりすると、チップ型正特性サーミスタ１がプ
リント基板４から容易に外れ落ちる恐れがある。
【０００７】この発明の目的は、Ｎｉ第二電極層３ｂ、
３ｂとＳｎ第三電極層３ｃ、３ｃとの間に十分な厚みの
Ａｇ層を形成し、Ｎｉ第二電極層３ｂ、３ｂの酸化を防
止し、プリント基板４実装時の半田はじきのないチップ
正特性サーミスタ１を提供することである。
３ｂとＳｎ第三電極層３ｃ、３ｃとの間に十分な厚みの
Ａｇ層を形成し、Ｎｉ第二電極層３ｂ、３ｂの酸化を防
止し、プリント基板４実装時の半田はじきのないチップ
正特性サーミスタ１を提供することである。
【０００８】
【課題を解決するための手段】この発明のチップ型セラ
ミックサーミスタは、チップ状の正特性サーミスタ素体
の両端部に外部電極を備え、前記外部電極は、Ｃｒある
いはＣｒ合金からなる第一電極層と、ＮｉあるいはＮｉ
合金からなる第二電極層と、Ａｇからなる第三電極層
と、からなる多層薄膜電極層と、この多層薄膜電極層の
上に形成されたＳｎあるいはＳｎ合金からなるめっき層
とを有し、前記Ａｇからなる第三電極層の厚みは、０．
１５μｍ以上３μｍ以下であることを特徴とする。
ミックサーミスタは、チップ状の正特性サーミスタ素体
の両端部に外部電極を備え、前記外部電極は、Ｃｒある
いはＣｒ合金からなる第一電極層と、ＮｉあるいはＮｉ
合金からなる第二電極層と、Ａｇからなる第三電極層
と、からなる多層薄膜電極層と、この多層薄膜電極層の
上に形成されたＳｎあるいはＳｎ合金からなるめっき層
とを有し、前記Ａｇからなる第三電極層の厚みは、０．
１５μｍ以上３μｍ以下であることを特徴とする。
【０００９】Ａｇからなる第三電極層の厚みを０．１５
μｍ以上とすることにより、ＮｉあるいはＮｉ合金から
なる第二電極層の酸化防止効果を高め、プリント基板実
装時の半田はじきを防止できる。
μｍ以上とすることにより、ＮｉあるいはＮｉ合金から
なる第二電極層の酸化防止効果を高め、プリント基板実
装時の半田はじきを防止できる。
【００１０】
【発明の実施の形態】この発明の1つの実施の形態につ
いて図１のチップ型正特性サーミスタ１１を参照して説
明する。図１に示すチップ型正特性サーミスタ１１は、
チップ状の正特性サーミスタ素体１２の両端部に外部電
極１３、１３を備えている。外部電極１３、１３は、Ｃ
ｒからなる第一電極層１３ａ、１３ａと、Ｎｉ−Ｃｕか
らなる第二電極層１３ｂ、１３ｂと、Ａｇからなる第三
電極層１３ｃ、１３ｃと、からなる多層薄膜電極層１３
ｄ、１３ｄと、この多層薄膜電極層１３ｄ、１３ｄの上
に形成されたＳｎからなるめっき層１３ｅ、１３ｅと、
を有する。
いて図１のチップ型正特性サーミスタ１１を参照して説
明する。図１に示すチップ型正特性サーミスタ１１は、
チップ状の正特性サーミスタ素体１２の両端部に外部電
極１３、１３を備えている。外部電極１３、１３は、Ｃ
ｒからなる第一電極層１３ａ、１３ａと、Ｎｉ−Ｃｕか
らなる第二電極層１３ｂ、１３ｂと、Ａｇからなる第三
電極層１３ｃ、１３ｃと、からなる多層薄膜電極層１３
ｄ、１３ｄと、この多層薄膜電極層１３ｄ、１３ｄの上
に形成されたＳｎからなるめっき層１３ｅ、１３ｅと、
を有する。
【００１１】このチップ型正特性サーミスタ１１を作製
する場合、まず所定の正特性を有する正特性サーミスタ
素体１２と、この正特性サーミスタ素体１２の寸法に応
じた角孔が形成されたゴムシートを準備し、前記角孔に
正特性サーミスタ素体１２を挿入して、前記正特性サー
ミスタ素体１２の両端部のみを露出させる。
する場合、まず所定の正特性を有する正特性サーミスタ
素体１２と、この正特性サーミスタ素体１２の寸法に応
じた角孔が形成されたゴムシートを準備し、前記角孔に
正特性サーミスタ素体１２を挿入して、前記正特性サー
ミスタ素体１２の両端部のみを露出させる。
【００１２】次に、前記正特性サーミスタ素体１２をス
パッタリング装置に投入し、多層薄膜電極層１３ｄ、１
３ｄを順次連続的に形成する。まず、厚さ０．１μｍの
Ｃｒ薄膜を析出させて第一電極層１３ａ、１３ａを形成
し、引き続いて、第一電極層１３ａ、１３ａの表面に厚
さ０．３μｍのＮｉ−Ｃｕ合金薄膜を析出させて第二電
極層１３ｂ、１３ｂを形成し、さらに引き続いて、第二
電極層層１３ｂ、１３ｂの表面に０．１５μｍのＡｇ薄
膜を析出させて第三電極層層１３ｃ、１３ｃを形成す
る。
パッタリング装置に投入し、多層薄膜電極層１３ｄ、１
３ｄを順次連続的に形成する。まず、厚さ０．１μｍの
Ｃｒ薄膜を析出させて第一電極層１３ａ、１３ａを形成
し、引き続いて、第一電極層１３ａ、１３ａの表面に厚
さ０．３μｍのＮｉ−Ｃｕ合金薄膜を析出させて第二電
極層１３ｂ、１３ｂを形成し、さらに引き続いて、第二
電極層層１３ｂ、１３ｂの表面に０．１５μｍのＡｇ薄
膜を析出させて第三電極層層１３ｃ、１３ｃを形成す
る。
【００１３】さらに、多層薄膜電極層１３ｄ、１３ｄを
形成した正特性サーミスタ素体１２をスパッタリング装
置から取り出し、金属性のダミーボールと共にバレルめ
っき装置に入れ、Ｓｎめっき液に浸漬して電解めっき
し、多層薄膜電極層１３ｄ、１３ｄの上にＳｎを析出さ
せ、Ｓｎからなるめっき層１３ｅ、１３ｅを形成する。
形成した正特性サーミスタ素体１２をスパッタリング装
置から取り出し、金属性のダミーボールと共にバレルめ
っき装置に入れ、Ｓｎめっき液に浸漬して電解めっき
し、多層薄膜電極層１３ｄ、１３ｄの上にＳｎを析出さ
せ、Ｓｎからなるめっき層１３ｅ、１３ｅを形成する。
【００１４】その後、外部電極１３、１３が形成された
正特性サーミスタ素体１２をゴムシートの角孔から外
し、チップ型正特性サーミスタ１１を得る。
正特性サーミスタ素体１２をゴムシートの角孔から外
し、チップ型正特性サーミスタ１１を得る。
【００１５】このチップ型正特性サーミスタ１１を、Ａ
ｇからなる第三電極層１３ｃ、１３ｃの膜厚を変えて作
製し、図２に示すように、それぞれをプリント基板１４
に実装し、外部電極１３、１３を半田１５、１５でプリ
ント配線１４ａ、１４ａに接続させ、半田１５、１５の
はじきの有無を調べた。この結果を表１に示す。なお、
図２は、半田はじきの発生していない状態を表わしてい
る。
ｇからなる第三電極層１３ｃ、１３ｃの膜厚を変えて作
製し、図２に示すように、それぞれをプリント基板１４
に実装し、外部電極１３、１３を半田１５、１５でプリ
ント配線１４ａ、１４ａに接続させ、半田１５、１５の
はじきの有無を調べた。この結果を表１に示す。なお、
図２は、半田はじきの発生していない状態を表わしてい
る。
【００１６】上記チップ型正特性サーミスタは、製造過
程において、スパッタリング装置から取り出した後、ス
チームエージングを２時間実施し、蒸気にさらして、多
層薄膜電極層１３ｄ、１３ｄを積極的に酸化させた。こ
れは、スパッタ蒸着後に長時間大気中に放置することを
想定したものである。
程において、スパッタリング装置から取り出した後、ス
チームエージングを２時間実施し、蒸気にさらして、多
層薄膜電極層１３ｄ、１３ｄを積極的に酸化させた。こ
れは、スパッタ蒸着後に長時間大気中に放置することを
想定したものである。
【表１】
【００１７】表１に明らかなように、Ａｇからなる第三
電極層１３ｃ、１３ｃの膜厚が０．１５μｍ以上で、プ
リント基板１４実装時の半田はじきがなくなっている。
電極層１３ｃ、１３ｃの膜厚が０．１５μｍ以上で、プ
リント基板１４実装時の半田はじきがなくなっている。
【００１８】これは、Ａｇからなる第三電極層１３ｃ、
１３ｃがＮｉからなる第二電極層１３ｂ、１３ｂの酸化
を防止するに十分な厚みを有しており、スチームエージ
ングによっても、Ｎｉからなる第二電極層１３ｂ、１３
ｂが酸化されず、プリント基板１４実装時、上層のＳ
ｎ、Ａｇが半田１５中に拡散して、半田１５、１５がＮ
ｉからなる第二電極層１３ｂ、１３ｂに到達しても、半
田はじきが起こらなかったことを示している。なお、Ａ
ｇからなる第三電極層１３ｃ、１３ｃの表面もスチーム
エージングにより多少酸化するが、Ａｇは半田１５中に
拡散しやすいため、多少表面が酸化しても半田１５をは
じかず、半田１５と良好な接合を形成できる。
１３ｃがＮｉからなる第二電極層１３ｂ、１３ｂの酸化
を防止するに十分な厚みを有しており、スチームエージ
ングによっても、Ｎｉからなる第二電極層１３ｂ、１３
ｂが酸化されず、プリント基板１４実装時、上層のＳ
ｎ、Ａｇが半田１５中に拡散して、半田１５、１５がＮ
ｉからなる第二電極層１３ｂ、１３ｂに到達しても、半
田はじきが起こらなかったことを示している。なお、Ａ
ｇからなる第三電極層１３ｃ、１３ｃの表面もスチーム
エージングにより多少酸化するが、Ａｇは半田１５中に
拡散しやすいため、多少表面が酸化しても半田１５をは
じかず、半田１５と良好な接合を形成できる。
【００１９】Ａｇからなる第三電極層１３ｃ、１３ｃの
膜厚は、厚いほどＮｉからなる第二電極層１３ｂ、１３
ｂの酸化防止効果は高い。しかしながら、厚くするほど
蒸着時間が長くなり、コストアップや生産効率の低下を
招く。したがって、Ａｇからなる第三電極層１３ｃ、１
３ｃの膜厚の上限は３μｍ程度が適当である。
膜厚は、厚いほどＮｉからなる第二電極層１３ｂ、１３
ｂの酸化防止効果は高い。しかしながら、厚くするほど
蒸着時間が長くなり、コストアップや生産効率の低下を
招く。したがって、Ａｇからなる第三電極層１３ｃ、１
３ｃの膜厚の上限は３μｍ程度が適当である。
【００２０】なお、上記実施例において、多層薄膜電極
層１３ｄ、１３ｄをスパッタリング法により形成した
が、これに限らず、酸化されやすいＣｒやＮｉ−Ｃｕ合
金を直接大気に触れさせることがなければ、真空蒸着や
イオンプレーティング法などにより形成してもよい。
層１３ｄ、１３ｄをスパッタリング法により形成した
が、これに限らず、酸化されやすいＣｒやＮｉ−Ｃｕ合
金を直接大気に触れさせることがなければ、真空蒸着や
イオンプレーティング法などにより形成してもよい。
【００２１】また、上記実施例では、第一電極層１３
ａ、１３ａを構成する材料として、Ｃｒを用いた場合に
ついて説明したが、これに限らず、Ｃｒ合金など正特性
サーミスタ素体１２との間にオーミック接触が得られる
材料であればよい。
ａ、１３ａを構成する材料として、Ｃｒを用いた場合に
ついて説明したが、これに限らず、Ｃｒ合金など正特性
サーミスタ素体１２との間にオーミック接触が得られる
材料であればよい。
【００２２】さらに、上記実施例では、第二電極層１３
ｂ、１３ｂを構成する材料として、Ｎｉ−Ｃｕ合金を用
いた場合について説明したが、これに限らず、半田１５
中に拡散しにくく半田くわれを抑制する材料であればよ
い。
ｂ、１３ｂを構成する材料として、Ｎｉ−Ｃｕ合金を用
いた場合について説明したが、これに限らず、半田１５
中に拡散しにくく半田くわれを抑制する材料であればよ
い。
【００２３】さらにまた、上記実施例では、めっき層１
３ｅ、１３ｅを構成する材料として、Ｓｎを用いた場合
について説明したが、これに限らず、Ｓｎ合金を用いて
もよい。
３ｅ、１３ｅを構成する材料として、Ｓｎを用いた場合
について説明したが、これに限らず、Ｓｎ合金を用いて
もよい。
【００２４】さらにまた、上記実施例では、外部電極１
３、１３を四層構造としたが、酸化しやすいＮｉ−Ｃｕ
合金膜の上に十分な膜厚のＡｇ膜が形成されていれば、
さらにこの上に他の金属を形成してから、めっき層１３
ｅ、１３ｅを形成した構造であってもよい。
３、１３を四層構造としたが、酸化しやすいＮｉ−Ｃｕ
合金膜の上に十分な膜厚のＡｇ膜が形成されていれば、
さらにこの上に他の金属を形成してから、めっき層１３
ｅ、１３ｅを形成した構造であってもよい。
【００２５】
【発明の効果】この発明によれば、酸化しやすいＮｉあ
るいはＮｉ合金からなる電極膜の上に、０．１５μｍ以
上の膜厚のＡｇからなる電極膜を形成することにより、
ＮｉあるいはＮｉ合金からなる電極膜の酸化を確実に防
止でき、プリント基板実装時の半田のはじきを防止でき
る。
るいはＮｉ合金からなる電極膜の上に、０．１５μｍ以
上の膜厚のＡｇからなる電極膜を形成することにより、
ＮｉあるいはＮｉ合金からなる電極膜の酸化を確実に防
止でき、プリント基板実装時の半田のはじきを防止でき
る。
【００２６】これにより、チップ型正特性サーミスタを
プリント基板上に確実に実装することができ、チップ型
正特性サーミスタの信頼性が向上する。
プリント基板上に確実に実装することができ、チップ型
正特性サーミスタの信頼性が向上する。
【図１】この発明の実施の形態を示すチップ型正特性サ
ーミスタの断面図である。
ーミスタの断面図である。
【図２】図１のチップ型正特性サーミスタをプリント基
板に実装した状態を示す断面図である。
板に実装した状態を示す断面図である。
【図３】従来例のチップ型正特性サーミスタを示す断面
図である。
図である。
【図４】図３のチップ型正特性サーミスタをプリント基
板に実装した状態を示す断面図である。
板に実装した状態を示す断面図である。
１１ チップ型正特性サーミスタ １２ 正特性サーミスタ素体 １３ 外部電極 １３ａ、１３ａ 第一電極層 １３ｂ、１３ｂ 第二電極層 １３ｃ、１３ｃ 第三電極層 １３ｄ、１３ｄ 多層薄膜電極層 １３ｅ、１３ｅ めっき層
Claims (1)
- 【請求項１】 チップ状の正特性サーミスタ素体の両端
部に外部電極を備え、 前記外部電極は、ＣｒあるいはＣｒ合金からなる第一電
極層と、ＮｉあるいはＮｉ合金からなる第二電極層と、
Ａｇからなる第三電極層と、からなる多層薄膜電極層
と、この多層薄膜電極層の上に形成されたＳｎあるいは
Ｓｎ合金からなるめっき層とを有し、 前記Ａｇからなる第三電極層の厚みは、０．１５μｍ以
上３μｍ以下であることを特徴とするチップ型正特性サ
ーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398570A JP2002203703A (ja) | 2000-12-27 | 2000-12-27 | チップ型正特性サーミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398570A JP2002203703A (ja) | 2000-12-27 | 2000-12-27 | チップ型正特性サーミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203703A true JP2002203703A (ja) | 2002-07-19 |
Family
ID=18863505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398570A Pending JP2002203703A (ja) | 2000-12-27 | 2000-12-27 | チップ型正特性サーミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203703A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6660554B2 (en) * | 2001-01-26 | 2003-12-09 | Gregg J. Lavenuta | Thermistor and method of manufacture |
| WO2009096333A1 (ja) * | 2008-01-29 | 2009-08-06 | Murata Manufacturing Co., Ltd. | チップ型半導体セラミック電子部品 |
| JP2012212931A (ja) * | 2006-04-18 | 2012-11-01 | Epcos Ag | 電気ｐｔｃサーミスタ部品とその製造方法 |
-
2000
- 2000-12-27 JP JP2000398570A patent/JP2002203703A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6660554B2 (en) * | 2001-01-26 | 2003-12-09 | Gregg J. Lavenuta | Thermistor and method of manufacture |
| US8373535B2 (en) | 2001-01-26 | 2013-02-12 | Quality Thermistor, Inc. | Thermistor and method of manufacture |
| JP2012212931A (ja) * | 2006-04-18 | 2012-11-01 | Epcos Ag | 電気ｐｔｃサーミスタ部品とその製造方法 |
| WO2009096333A1 (ja) * | 2008-01-29 | 2009-08-06 | Murata Manufacturing Co., Ltd. | チップ型半導体セラミック電子部品 |
| TWI391960B (zh) * | 2008-01-29 | 2013-04-01 | Murata Manufacturing Co | Wafer type semiconductor ceramic electronic parts |
| JP5344179B2 (ja) * | 2008-01-29 | 2013-11-20 | 株式会社村田製作所 | チップ型ｐｔｃサーミスタ |
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