KR20100105735A - 칩형 반도체 세라믹 전자부품 - Google Patents

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KR20100105735A
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Abstract

반도체 세라믹스로 이루어지는 세라믹 소체와, 세라믹 소체의 양 단면에 형성된 제1의 외부전극과, 제1의 외부전극의 표면 및 세라믹 소체의 측면의 일부를 덮도록 연출된 제2의 외부전극을 가지는 칩형 반도체 세라믹 전자부품으로서, 저항치의 편차가 작고, 열 충격의 저항 변화가 작아, 기판 실장이 양호한 칩형 반도체 세라믹 전자부품을 제공한다.
세라믹 소체의 코너부의 곡률반경을 R(㎛)로 하고, 제1의 외부전극층 중 세라믹 소체와 접촉하는 층의 세라믹 소체의 단면으로부터의 최대 두께를 y(㎛)로 하며, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층의 상기 세라믹 소체의 코너부의 정점으로부터의 최소 두께를 x(㎛)로 할 때, 20≤R≤50을 만족하면서, 0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고, 1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4를 만족하는 것을 특징으로 한다.

Description

칩형 반도체 세라믹 전자부품{CHIP-TYPE SEMICONDUCTOR CERAMIC ELECTRONIC COMPONENT}
본 발명은 PTC 서미스터, NTC 서미스터 및 배리스터 등의 세라믹 소체가 반도체 세라믹스로 이루어지는 칩형 반도체 세라믹 전자부품에 관한 것이다.
최근, 전자기기의 분야에 있어서, 소형화 및 표면 실장화가 진행되고 있으며, 예를 들면 PTC 서미스터, NTC 서미스터 및 배리스터 등의 칩형 반도체 세라믹 전자부품에 있어서도 칩화가 진행되고 있다. 이와 같은 칩화된 반도체 전자부품으로서, 예를 들면 특허문헌 1과 같은 칩형 반도체 세라믹 전자부품이 알려져 있다. 도 6은 특허문헌 1에 나타난 바와 같은, 종래의 칩형 반도체 세라믹 전자부품(11)의 개략 단면도이다. 이 칩형 반도체 세라믹 전자부품(11)은, 도 6에 나타난 바와 같이, 세라믹 소체(12)의 양단부에 세라믹 소체(12)와 오믹성(ohmic property)을 가지는, 예를 들면 Ni 등의 제1의 외부전극층(13a 및 13b)이 형성되어 있다. 그리고, 제1외부전극층(13a 및 13b)의 상면에는, 기판과의 실장성을 높이면서, 솔더링(soldering)성이 뛰어난 Ag로 이루어지는 제2의 외부전극층(14a 및 14b)이 형성되어 있다.
이 칩형 반도체 세라믹 전자부품(11)은, 우선 세라믹 소체(12)가 되는 마더 기판(mother substrate)의 표면에, 무전해 도금 등의 방법에 의해, 세라믹 소체(12)와 오믹성을 가지는 Ni 등의 제1의 외부전극(13a 및 13b)을 형성한 후, 마더 기판의 측면 및 단면에만 제1의 외부전극(13a 및 13b)이 형성되도록, 마더 기판의 양 주면을 연마함으로써, 양 주면상에 형성된 제1의 외부전극(13a 및 13b)을 제거한다. 그리고, 이 마더 기판을 컷팅하고, 세라믹 소체(12)의 양 단면에만 제1의 외부전극(13a 및 13b)이 형성되도록 세라믹 소체(12)를 잘라낸다. 그 후, 세라믹 소체(12)의 양 단면을 Ag 바스(bath)에 침지함으로써, 제1의 외부전극층(13a 및 13b)의 상부에 제2의 외부전극(14a 및 14b)이 형성된다. 그 결과, 제2의 외부전극(14a 및 14b)은 세라믹 소체(12)의 측면의 일부로 연장되는 구성으로 되어 있다.
그러나 특허문헌 1과 같이, 제2의 외부전극(14a 및 14b)을 형성하기 위해, 제1의 외부전극(13a 및 13b)이 양 단면에 형성된 세라믹 소체(12)의 단면을 Ag 바스에 침지하여 형성하는 경우, 일반적으로 Ag 바스에 침지한 후에 600~800℃정도의 열을 가함으로써, 제2의 외부전극(14a 및 14b)이 세라믹 소체(12)와 제1의 외부전극(13a 및 13b)에 베이킹된다. 그때, 제2의 외부전극(14a 및 14b)을 베이킹하기 위한 열이 상기 제1의 외부전극(13a 및 13b)에도 전달된다. 따라서, 열 처리 조건에 따라서는, 도 7에 나타난 바와 같이, 세라믹 소체(12)와 오믹성을 가지는 제1의 외부전극(13a 및 13b)이 세라믹 소체(12)의 측면에까지 연장되는 경우가 있다.
이러한 경우, 개개의 칩형 반도체 세라믹 전자부품(11)간에서 저항치에 편차가 생기는 것을 알 수 있었다. 특히, 세라믹 소체(12)의 내부에 내부전극을 가지지 않는 칩형 반도체 세라믹 전자부품(1)의 경우는, 그 저항치에는, 제1의 외부전극(13a 및 13b)의 각 면적과 제1의 외부전극(13a 및 13b)간의 거리가 관여하는데, 특히 제1의 외부전극(13a 및 13b)간의 거리가 칩형 반도체 세라믹 전자부품(1)의 저항치의 편차에 크게 영향을 준다. 예를 들면, 제1의 외부전극(13a 및 13b)의 확산이, 세라믹 소체(12)의 측면에까지 확산되고, 제1의 외부전극(13a 및 13b)이 부분적으로 측면에까지 연장되어 버리면, 측면까지 연장된 외주(外周) 가장자리간에서의 저항이 칩형 반도체 세라믹 전자부품(11)의 저항치에도 영향을 미친다. 그 결과, 개개의 칩형 반도체 세라믹 전자부품(11)의 제1의 외부전극(13a 및 13b)간의 거리에 편차가 생기므로 저항치의 편차는 큰 문제가 된다.
이에 대하여, 도 8에는 특허문헌 2의 PTC 세라믹 전자부품이 개시되어 있다. 특허문헌 2에는, 세라믹 소체(22)의 코너에 커버링(covering)되지 않도록, Cr막으로 이루어지는 제1의 외부전극(23a 및 23b)이 형성되고, 제2의 외부전극(24a 및 24b)이 세라믹 소체(22)의 측면으로 연장되도록 형성된 PTC 세라믹 전자부품(21)이 개시되어 있다. 또한 제1의 외부전극(23a 및 23b)은 스퍼터링 등으로 형성되고, 제2의 외부전극(24a 및 24b)은 외부전극용 페이스트를 베이킹하여 형성하는 것이 개시되어 있다.
일본국 공개특허공보 평5-29115호 일본국 WO 2007/118472호 공보
그러나 특허문헌 2와 같은 구조로 형성되어 있었다고 해도, 제1의 외부전극을 형성한 후에, 제2의 외부전극으로서 외부전극 페이스트를 형성할 경우, 외부전극 페이스트를 도포하고, 열 처리에 의해 베이킹하기 때문에 제1의 외부전극에 열이 가해진다.
이 때문에, 제1의 외부전극이, 열에 의해 제2의 외부전극 중에 확산되고, 조건에 따라서는, 제2의 외부전극 중 세라믹 소체의 측면으로 연장되는 부분에까지 확산되는 경우가 있어, 제2의 외부전극에 오믹성이 부여되어 저항치의 편차를 충분히 방지할 수 없을 우려가 있다.
또한 제1의 외부전극이, 세라믹 소체의 단면측에 존재하는 제2의 외부전극 중에 확산되어 버림으로써, 세라믹 소체와 제1의 외부전극의 밀착 강도가 저하한다. 이 때문에, 제1의 외부전극과 세라믹 소체의 오믹 접촉이 충분히 얻어지지 않는 부분이 생겨 저항치의 편차가 생기거나, 예를 들면 고저온을 가하는 것에 의한 온도 사이클 시험(이하, 열 충격이라 칭함)에 있어서 저항 변화가 커진다. 이 때문에 충분한 신뢰성이 얻어지지 않는 경우가 있다.
그리하여, 본 발명의 목적은, 세라믹 소체의 양 단면에 박막으로 이루어지는 제1의 외부전극과, 후막(厚膜)으로 이루어지는 제2의 외부전극이 형성된 칩형 반도체 세라믹 전자부품으로서, 제2의 외부전극이 열 처리를 사용하는 전극 형성방법으로 형성된 칩형 반도체 세라믹 전자부품이어도, 개개의 저항치의 편차가 작고, 열 충격에 의한 저항 변화가 작은 칩형 반도체 세라믹 전자부품을 제공하는 것에 있다.
반도체 세라믹스로 이루어지는 세라믹 소체와, 세라믹 소체의 양 단면에 형성된 제1의 외부전극과, 상기 제1의 외부전극의 표면 및 상기 세라믹 소체의 측면의 일부를 덮도록 연출(延出)된 제2의 외부전극을 가지는 칩형 반도체 세라믹 전자부품으로서, 상기 세라믹 소체의 측면과 단면으로 구성되는 코너부가 곡면을 가지고, 상기 세라믹 소체의 코너부의 곡률반경을 R(㎛)로 하며, 상기 제1의 외부전극은 상기 세라믹 소체와 오믹성을 가지는 재료로 이루어지고, 상기 제1의 외부전극층 중 상기 세라믹 소체와 접촉하는 층의 상기 세라믹 소체의 단면으로부터의 최대 두께를 y(㎛)로 하고, 상기 제2의 외부전극은, 상기 세라믹 소체와 오믹성을 가지지 않는 재료로 이루어지고, 상기 제2의 외부전극 중 상기 세라믹 소체의 측면에 접촉하는 층의 상기 세라믹 소체의 코너부의 정점으로부터의 최소 두께를 x(㎛)로 할 때 20≤R≤50을 만족하면서, 0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고, 1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4인 것을 만족하는 것을 특징으로 한다.
또한 본원 제2의 발명의 칩형 반도체 세라믹 전자부품은, 제1의 외부전극의 외주 가장자리가 곡면의 정점보다도 단면의 중앙측에 형성되는 것이 바람직하다.
또한 본원 제3의 발명의 칩형 반도체 세라믹 전자부품은, 제1의 외부전극이 박막 전극으로 이루어지고, 제2의 외부전극이 후막 전극으로 이루어지는 것이 바람직하다.
또한 본원 제4의 발명의 칩형 반도체 세라믹 전자부품은, 제1의 외부전극은 복수층 형성되고, 제1의 외부전극 중 세라믹 소체와 접촉하는 층은 Cr층이며, 제2의 외부전극은 복수층 형성되고, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층이 Ag층인 것이 바람직하다.
본원 제1의 발명과 같이, 세라믹 소체에 대하여 오믹성을 가지는 제1의 외부전극의 외주 가장자리를, 상기 세라믹 소체의 단면의 외주 가장자리보다도 내측에 형성할 뿐 아니라, 상기 세라믹 소체의 측면과 단면으로 구성되는 코너부의 곡률반경(R)과, 제1의 외부전극층 중 세라믹 소체와 접촉하는 층의 세라믹 소체의 단면으로부터의 최대 두께(y)와, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층의 세라믹 소체의 코너부의 정점으로부터의 최소 두께(x)를 본원 발명의 수치 범위로 함으로써, 예를 들면 제2의 외부전극을 베이킹 전극 등, 열 처리가 행해지는 전극 형성방법으로 형성했다고 해도, 제1의 외부전극 자체가 세라믹 소체의 측면에까지 확산되는 것을 방지할 뿐 아니라, 제2의 외부전극 중에 확산되는 것을 방지할 수 있다. 이러한 구성으로 함으로써, 세라믹 소체에 대하여 오믹성을 가지지 않는 재료로 구성되어 있고, 세라믹 소체의 저항 온도 특성에 영향을 주는 실질적인 저항치에는 기여하지 않는 제2의 외부전극의 기능을 확실하게 할 수 있다. 즉, 제2의 외부전극에 의도하지 않는 오믹성이 생기는 것을 방지할 수 있어, 세라믹 소체의 양 단면에 형성된 제1의 외부전극간에서 실질적인 저항치를 얻을 수 있다. 또한 본원 발명의 수치 범위로 함으로써, 제1의 외부전극과 세라믹 소체의 오믹성을 충분히 유지할 수 있음으로써 저항치의 편차를 작게 할 수 있는 동시에, 열 충격에 의한 저항 변화를 작게 할 수 있다. 그러므로, 상기와 같은 기판과의 접속 면적을 크게 하고, 실장을 안정화시키기 위해, 제2의 외부전극이 세라믹 소체의 측면의 일부를 덮게 연출되도록 형성되었다고 해도, 제1의 외부전극의 세라믹 소체의 측면 및 제2의 외부전극 중에의 확산 등으로 발생되어 있었던 저항치의 편차를 억제할 수 있고, 또한 기판 실장을 할 때에, 기판과의 접속이 양호한 칩형 반도체 세라믹 전자부품을 얻을 수 있다.
또한 본원 제2의 발명과 같이, 세라믹 소체의 측면과 단면으로 구성되는 코너부가 곡면을 가지고, 제1의 외부전극의 외주 가장자리가 상기 곡면의 정점보다도 단면의 중앙측에 형성되어 있으므로, 제1의 외부전극이 세라믹 소체의 측면으로 확산되는 것을 보다 방지할 수 있고, 제1의 외부전극간의 거리는, 실질적으로 칩형 반도체 세라믹 전자부품의 양 단면간의 거리와 거의 동일해진다. 이 때문에, 칩형 반도체 세라믹 전자부품의 저항치는, 제1의 외부전극간만을 고려하면 되고, 칩형 반도체 세라믹 전자부품의 사이즈에 의해 거의 저항치가 정해진다. 그 결과, 개개의 칩형 반도체 세라믹 전자부품간의 저항치의 편차를 보다 확실하게 억제할 수 있다.
또한 본원 제3의 발명과 같이, 제1의 외부전극층을 박막으로 형성하고, 제2의 외부전극을 후막으로 형성하면, 제1의 외부전극층을 박막으로 형성하고 있기 때문에, 제2의 외부전극의 형성시에 베이킹 등의 열 처리가 행해졌다고 해도, 제1의 외부전극의 확산량을 적게 할 수 있다. 이것에 의해, 제1의 외부전극이 세라믹 소체의 측면에까지 연장되는 영향을 보다 작게 할 수 있다.
또한 본원 제4의 발명과 같이, 제1의 외부전극은 복수층 형성되고, 제1의 외부전극 중 세라믹 소체와 접촉하는 층은 Cr이며, 제2의 외부전극은 복수층 형성되고, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층이 Ag인 경우, 확실하게 제1의 외부전극간의 거리에 의한 저항치의 편차, 및 열 충격에 의한 저항 변화를 작게 할 수 있어, 전기적 접속이 뛰어난 칩형 반도체 세라믹 전자부품을 얻을 수 있다.
이하, 본 발명의 칩형 반도체 세라믹 전자부품의 한 실시형태를 도면에 근거하여 상세하게 설명한다.
도 1은 본 발명의 칩형 반도체 세라믹 전자부품의 한 실시형태의 개략 측면 단면도이다.
도 2는 도 1의 코너부의 부분 확대 단면도이다.
도 3은 본 발명의 칩형 반도체 세라믹 전자부품의 단면측의 제1의 외부전극(3a 및 3b)이 형성된 상태의 측면도이다.
도 4는 도 3의 코너부의 부분 확대도이다.
도 5는 제1의 외부전극과 제2의 외부전극의 두께의 관계를 나타낸 도면이다.
도 6은 종래의 칩형 반도체 세라믹 전자부품의 단면도이다.
도 7은 도 6에 나타난 종래의 칩형 반도체 세라믹 전자부품의 다른 단면도이다.
도 8은 다른 종래의 칩형 반도체 세라믹 전자부품의 단면도이다.
도 1은 본원 발명의 칩형 반도체 세라믹 전자부품(1)의 한 실시형태를 나타내는 개략 단면도이다. 도 2는 본원 발명의 칩형 반도체 세라믹 전자부품(1)의 코너부의 부분 확대 단면도이다. 도 3은 본원 발명의 칩형 반도체 세라믹 전자부품(1)의 단면측으로부터 본 제1의 외부전극(3a 및 3b)이 형성된 상태의 측면도이다.
도 4는 도 3의 코너부의 부분 확대도이다.
도 1에 나타난 본원 발명의 칩형 반도체 세라믹 전자부품(1)은, 반도체 세라믹스로 이루어지는 세라믹 소체(2)의 양 단면에 제1의 외부전극(3a,3b)이 형성되어 있고, 제1의 외부전극(3a 및 3b)의 표면에는 제2의 외부전극(4a 및 4b)이 형성되어 있다.
이 제1의 외부전극(3a 및 3b)은 적어도 세라믹 소체와 접촉하는 부분이 세라믹 소체(2)에 대하여 오믹성을 가지는 재료로 이루어지고, 도 3의 칩형 반도체 세라믹 전자부품의 단면측으로부터 본 측면도에서 나타난 바와 같이, 제1의 외부전극(3a 및 3b)의 외주 가장자리는 세라믹 소체(2)의 단면의 외주 가장자리보다도 내측에 위치하도록 구성되어 있다. 이 위에, 세라믹 소체에 대하여 오믹성을 가지지 않는 재료로 이루어지는 제2의 외부전극(4a 및 4b)이 세라믹 소체의 측면의 일부에 덮이도록 연출된 구조를 가지고 있다.
이와 같이, 제1의 외부전극(3a 및 3b)은 적어도 세라믹 소체와 접촉하는 부분이 세라믹 소체(2)에 대하여 오믹성을 가지는 재료로 이루어지고, 제1의 외부전극(3a 및 3b)의 외주 가장자리는, 세라믹 소체(2)의 단면의 외주 가장자리보다도 내측에 위치하도록 구성한 경우, 예를 들면 제2의 외부전극(4a 및 4b)을 베이킹 전극 등의 열 처리가 행해지는 전극 형성방법으로 형성했다고 해도, 제1의 외부전극(3a 및 3b)이 세라믹 소체(2)의 측면까지 확산되는 것을 방지할 수 있다. 또한 상기 제2의 외부전극(4a 및 4b)은 세라믹 소체(2)에 대하여 오믹성을 가지지 않는 재료로 이루어지므로, 기판 실장시의 기판과 칩형 반도체 세라믹 전자부품(1)의 접속성을 확보하기 위해, 제2의 외부전극(4a 및 4b)은 세라믹 소체(2)의 측면의 일부에 덮이게 연출되도록 구성해도, 칩형 반도체 세라믹 전자부품(1)의 실질적인 저항치는 제1의 외부전극(3a 및 3b)간에서 얻어지는 정도밖에 되지 않는다. 즉, 제1의 외부전극(3a 및 3b)이 세라믹 소체(2)의 측면에까지 확산되지 않으므로, 제1의 외부전극(3a 및 3b)이 세라믹 소체(2)의 측면에까지 연장된 부분간에는 저항치가 발생하지 않고, 실질적으로 세라믹 소체(2)의 양 단면간에 위치하는 제1의 외부전극(3a 및 3b)간만으로 저항치를 정할 수 있다. 이것에 의해, 저항치의 편차가 작은 칩형 반도체 세라믹 전자부품(1)이 얻어진다.
특히, 세라믹 소체(2)의 측면과 단면으로 구성되는 코너부가 곡면을 가지고 있고, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 곡면의 정점(A)보다도 단면측에 형성되어 있는 것이 바람직하다. 여기서 말하는 곡면의 정점이란, 도 2에서 나타난 바와 같이, 칩형 반도체 세라믹 전자부품(1)의 측면 단면도에 있어서, 세라믹 소체(2)의 측면 또는 단면과, 코너부의 곡률원의 중심(0)으로부터의 법선이 수직으로 교차하는 점을 점 B 및 점 C로 했을 때, 점 B 및 점 C간에 있어서 법선(0-B) 또는 법선(0-C)로부터 거의 45°가 되는 위치를 정점(A)로 하고 있다. 이 곡면의 정점(A)보다도, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 세라믹 소체(2)의 단면의 중앙측에 형성되면, 제2의 외부전극(4a 및 4b)이 베이킹 등의 열 처리가 행해지는 전극 형성방법으로 형성되었다고 해도, 코너부의 정점(A)로부터 점 B까지의 거리를 충분히 길게 할 수 있고, 또한 점 A로부터 점 B까지의 세라믹 소체(2)의 표면에 전달되는 확산을 효과적으로 억제할 수 있다. 이것에 의해, 제1의 외부전극(3a 및 3b)이 세라믹 소체(2)의 측면까지 확산되는 것을 방지할 수 있고, 실질적으로 제1의 외부전극(3a 및 3b)간, 즉 세라믹 소체(2)의 양 단면간에서 칩형 반도체 세라믹 전자부품(1)의 저항 온도 특성에 기여하는 저항치를 실현할 수 있으므로, 저항치의 편차를 보다 작게 할 수 있다.
또한 제1의 외부전극(3a 및 3b)은, 적어도 세라믹 소체와 접촉하는 부분이 세라믹 소체(2)에 대하여 오믹성을 가지는 전극 재료로 이루어지고, 제2의 외부전극(4a 및 4b)은 세라믹 소체(2)에 대하여 저항 특성에 기여하지 않는 오믹성을 가지지 않는 전극 재료로 구성된다. 이것은, 칩형 반도체 세라믹 전자부품(1)의 세라믹 소체(2)가 반도체 세라믹으로 이루어지기 때문에, 세라믹 소체(2)와 접속되는 제1의 외부전극(3a 및 3b)의 재료에 의해 특성 발현의 유무가 정해진다. 여기서, 칩형 반도체 세라믹 전자부품(1)의 세라믹 소체(2)가 예를 들면 양의 저항 온도 특성을 가지는 N형 반도체인 경우는, 제1의 외부전극(3a 및 3b)으로서 Cr, NiCr, Ti 등의 비금속을 사용하고, 제2의 외부전극(4a 및 4b)으로서 오믹성을 가지지 않는 Ag, AgPd 등의 귀금속을 사용하는 것이 바람직하다. 또한 세라믹 소체(2)가 예를 들면 음의 저항 온도 특성을 가지는 P형 반도체인 경우는, 제1의 외부전극(3a,3b)으로서 Ag, AgPd 등의 귀금속을 사용하고, 제2의 외부전극(4a 및 4b)으로서 Cr, CuNi, Ti 등의 비금속을 사용하는 것이 바람직하다. 각 세라믹 소체(2)의 반도체 특성에 따라, 오믹성을 가지는 재료 및 가지지 않는 재료는 다양하게 선택할 수 있다. 또한 제1의 외부전극(3a 및 3b), 및 제2의 외부전극(4a 및 4b)은 각각 1층씩 마련되는 것에 한정되는 것은 아니며, 각각의 외부전극이 복수층 형성되어 있어도 된다. 또한 제1의 외부전극(3a 및 3b)이 예를 들면 복수층으로 형성되는 경우, 적어도 제1의 외부전극(3a 및 3b)의 세라믹 소체(2)와 접촉하는 층이 오믹성을 가지는고 있으면 되고, 제1의 외부전극(3a 및 3b)과 제2의 외부전극(4a 및 4b)이 접촉하는 부분은 오믹성을 가지고 있지 않은 것이어도 된다.
상기와 같은 구조인 정도의 저항치의 편차는 작게 할 수 있는데, 본원 발명은, 상기 세라믹 소체의 코너부의 곡률반경을 R(㎛)로 하고, 제1의 외부전극 중 상기 세라믹 소체와 접촉하는 층의 상기 세라믹 소체의 단면으로부터의 최대 두께를 y(㎛)로 하며, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층의 상기 세라믹 소체의 코너부의 정점(A)로부터의 최소 두께를 x(㎛)로 할 때 20≤R≤50을 만족하면서, 0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고, 1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4인 것을 특징으로 하고 있다.
상기와 같은 수치 범위로 함으로써, 제1의 외부전극이 제2의 외부전극 중에 확산되는 것을 방지할 수 있다. 이 때문에, 제2의 외부전극에 오믹성이 부여되지 않고, 보다 확실하게 저항치의 편차를 억제할 수 있다. 또한 제1의 외부전극과 세라믹 소체의 오믹 접촉도 충분히 얻어져 열 충격에 의한 저항 변화를 작게 할 수 있다.
또한 상기의 수치 범위는, 칩형 반도체 세라믹 전자부품의 사이즈인 L치수(칩형 반도체 세라믹의 측면의 길이방향의 길이)가 2mm이하인 경우에 특히 유효하다.
이하에 각각의 수치 범위의 근거에 대하여 설명한다.
우선, 코너부의 곡률반경 R(㎛)은 20≤R≤50을 만족하도록 구성한다. 20㎛보다도 작은 경우, 예를 들면 칩형 반도체 세라믹 전자부품(1)의 측면과 단면의 거리가 가까워질 수 밖에 없기 때문에, 제1의 외부전극(3a 및 3b)의 확산이 어느 정도 영향을 주어 저항치의 편차가 생기는 경우가 있다. 또한 50㎛보다도 큰 경우, 칩형 반도체 세라믹 전자부품(1)을 실장할 때에, 솔더의 장력에 의해 칩형 반도체 세라믹 전자부품(1)의 단면측이 기판에 인장(引張)되어, 칩형 반도체 세라믹 전자부품(1)이 일어나서 실장되어 버리는 툼스톤(tombstone) 현상이 생길 우려가 있다.
또한 제1의 외부전극 중 상기 세라믹 소체와 접촉하는 층의 상기 세라믹 소체의 단면으로부터의 최대 두께를 y(㎛)로 하고, 제2의 외부전극 중 세라믹 소체의 측면에 접촉하는 층의 상기 세라믹 소체의 코너부의 정점(A)로부터의 최소 두께를 x(㎛)로 할 때, 0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고, 1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4를 만족하도록 구성한다. 여기서, 제1의 외부전극 중 세라믹 소체와 접촉하는 층의 두께(y)는 세라믹 소체의 단면으로부터의 최대 두께이다. 또한 제2의 외부전극은 도전성 페이스트를 도포해서 베이킹하여 형성한 경우에, 일반적으로 세라믹 소체의 코너 부분에서 두께가 가장 얇아진다(도 2 참조). 그리하여, 제2의 외부전극 중 세라믹 소체의 측면에 직접 접촉하는 층의 두께(x)는, 세라믹 소체의 코너 부분의 정점(A)로부터의 연장상에 존재하는 두께가 얇은 부분까지의 거리, 즉 세라믹 소체의 코너 부분의 정점(A)로부터의 최소 두께라고 생각하면 된다.
도 5는 상기의 제1의 외부전극과 제2의 외부전극의 두께의 관계를 나타낸 도면이고, 상기 수치 범위는 도 5에 있어서, 두꺼운 선으로 둘러싸여 있는 범위에 상당한다. 이것으로부터 알 수 있듯이, 제1의 외부전극 중 상기 세라믹 소체와 접촉하는 층이 얇을수록, 제2의 외부전극의 최소 두께를 두껍게 할 필요가 있는 것을 알 수 있다. 이것은, 제1의 외부전극층이 얇은 경우, 제2의 외부전극층을 도포하여 베이킹할 때에 제1의 외부전극이 산화되어 버린다. 이 산화가 제1의 외부전극이 제2의 외부전극 중으로 확산하는데 기여해 버리는 것을 알 수 있었다. 이에 대하여, 제2의 외부전극을 굳이 두껍게 형성하면, 제2의 외부전극이 되는 도전성 페이스트 중에 존재하는 유기 재료 성분이 상대적으로 많아지기 때문에 제1의 외부전극이 산화되기 어려워진다. 그 결과, 제1의 외부전극의 산화를 방지하게 되어, 제1의 외부전극이, 단면측에 존재하는 제2의 외부전극 중에 확산되는 것을 방지할 수 있다. 한편, 제1의 외부전극 중 세라믹 소체와 접촉하는 층이 비교적 두꺼울 경우, 제2의 외부전극의 최소 두께가 얇아도 된다. 이것은, 제1의 외부전극이 충분히 두껍기 때문에, 제1의 외부전극이 얇은 경우에 비해 그 표면이 산화되기 어려워, 제2의 외부전극측으로는 확산되기 어렵기 때문이다. 또한 제1의 외부전극이 충분히 두껍기 때문에, 다소의 확산이 생겼다고 해도 제1의 외부전극과 세라믹 소체의 오믹 접촉이 충분히 얻어진다.
상기는 새로운 지견으로서, 이 지견으로부터 실험적으로 얻어진 수치 범위로서 0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고, 1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4의 관계를 찾아낸 것이다.
또한 x의 하한이 0.5㎛미만인 경우, 제2의 외부전극이 얇기 때문에, 제1의 외부전극의 산화를 완전히 억제할 수 없어, 저항치가 커지고, 저항치의 편차가 커진다는 문제가 있다. x의 상한이 9.0㎛보다도 큰 경우, 필연적으로 코너부의 크기가 50㎛를 넘어 버려 툼스톤 현상이 생길 우려가 있다.
또한 y의 하한이 상기의 관계식 미만인 경우, 설령 제2의 외부전극의 두께가 충분히 두꺼워도, 제1의 외부전극이 지나치게 얇기 때문에, 표면이 산화되어 버리거나 세라믹 소체와 제1의 외부전극의 접합성이 충분히 얻어지지 않고, 오믹 접촉이 충분히 얻어지지 않기 때문에, 저항치가 커지고 저항치의 편차가 커진다. 또한 y의 상한이 0.4㎛보다도 큰 경우, 제1의 외부전극의 두께가 두꺼워짐으로써, 세라믹 소체의 측면으로 연장되기 쉬워져 저항치의 편차가 생긴다.
또한 본원 발명의 제1의 외부전극(3a 및 3b)은 박막 전극으로 이루어지고, 제2의 외부전극(4a 및 4b)은 후막 전극으로 이루어지는 것이 바람직하다. 제1의 외부전극(3a 및 3b)의 형성방법으로서는 스퍼터링, 증착 등의 다양한 박막 형성방법을 사용할 수 있다. 또한 제2의 외부전극(4a 및 4b)의 형성방법으로서는, 제2의 외부전극 재료로 이루어지는 페이스트를 도포하여 소정의 온도의 열 처리를 가해 베이킹하거나, 제2의 외부전극 재료로 이루어지는 용액에 침지하여, 열 처리를 가하여 베이킹하는 등의 다양한 방법을 사용할 수 있다. 제2의 외부전극 재료에 포함되는 유기 성분의 함유 비율은, 외부전극 도전성 페이스트를 100wt%로 한 경우 15wt%~30wt%정도가 바람직하다.
또한 도시하고 있지 않지만, 본원 발명의 제2의 외부전극(4a 및 4b)의 표면에는 Ni, Sn, 솔더 등의 도금에 의한 전극을 형성해도 된다. 이것에 의해, 기판 실장시에 기판과의 접속성이 보다 양호해진다. 또한 세라믹 소체(2)의 표면에, 수지층 또는 유리층 등의 절연층(도시하지 않음)을 형성해도 된다. 이와 같은 절연층을 형성함으로써, 또한 외부환경의 영향을 받기 어려워 온도·습도 등에 의한 특성의 열화를 작게 할 수 있다.
또한 본원 발명의 세라믹 소체(2)는, 그 내부에 내부전극을 가지는 적층형의 칩형 반도체 세라믹 전자부품에 있어서도 사용할 수 있지만, 그 내부에 내부전극을 가지지 않는 칩형 반도체 세라믹 전자부품에 특히 효과적이다. 이것은, 내부전극을 가지지 않는 세라믹 소체(2)의 경우, 칩형 반도체 세라믹 전자부품(1)으로서의 저항치가, 제1의 외부전극(3a 및 3b)간에 의해 실질적으로 정해지기 때문에, 제1의 외부전극의 형상 및 확산 상태의 미소한 어긋남이 칩형 반도체 세라믹 전자부품 단체(單體)의 특성에 미치는 영향이 크기 때문이다.
다음으로, 본원 발명의 칩형 반도체 세라믹 전자부품(1)의 제조공정을 한 실시예를 사용하여 설명한다.
우선, 세라믹 원료로서 BaCO3, TiO2, Er2O3 등의 반도체화제를 소정량 칭량하고, 각각의 칭량물을 부분 안정화 지르코니아 등의 분쇄 매체(이하, PSZ볼이라 칭함)와 함께 볼 밀에 투입하여 충분히 습식 혼합 분쇄하고, 그 후 소정 온도(예를 들면 1000~1200℃)로 하소성(calcine)하여 세라믹 분말을 준비한다.
다음으로, 얻어진 세라믹 분말에 유기 바인더를 첨가하여 조립(造粒)해 성형하여 미소성의 마더 기판을 제작한다. 이들에 탈바인더 처리를 행하고, 그 후에 대기중 분위기에서 소정의 온도(1200~1400℃)로 소성하여 마더 기판을 얻는다.
이어서, 마더 기판에 스퍼터링, 증착 등의 박막 형성법으로 세라믹 소체에 대하여 오믹성을 가지는 재료로 이루어지는 제1의 외부전극(3a 및 3b)을 형성한다. 이어서, 마더 기판을 개개의 서미스터 소자의 형상이 되도록 컷팅한다. 그리고, 제1의 외부전극(3a 및 3b)이 형성된 세라믹 소체를, 옥석 및 연마분 등을 첨가해 소정의 시간 연마함으로써 세라믹 소체의 표면 및 코너부에 곡면을 형성한다.
여기서, 본원 발명과 같이, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 세라믹 소체의 단면의 외주 가장자리보다도 내측에 형성되게 하기 위해서는, 마더 기판에 제1의 외부전극을 형성한 후에, 서미스터 소자의 형상으로 컷팅하고, 그리고 상기 세라믹 소체의 단면의 한 변보다도 큰 지름을 가지는 옥석과, 연마분을 사용하여, 소정의 시간(예를 들면 1~3시간) 연마함으로써 효과적으로 형성된다.
상기와 같이 하여 제1의 외부전극(3a 및 3b)이 형성되고, 코너부에 곡면이 형성되어, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 세라믹 소체의 단면의 외주 가장자리보다도 내측에 형성된 세라믹 소체를 형성한다. 이어서, 제2의 외부전극(4a 및 4b)을 세라믹 소체의 양 단면 및 측면에 그 일부가 덮이도록 도포하고, 550~700℃의 열 처리를 행해 베이킹하여 제2의 외부전극(4a 및 4b)을 형성한다.
상기에 있어서, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 세라믹 소체(2)의 양 단면의 외주 가장자리보다도 내측에 형성하기 위한 수단으로서, 세라믹 소체(2)의 단면의 한 변보다도 큰 지름을 가지는 옥석과, 연마분을 사용하여, 소정의 시간 연마를 행함으로써 실현을 했지만, 이에 한정되는 것은 아니다. 예를 들면 마더 기판의 주면에서, 미리 서미스터 소체(2)의 단면의 컷팅 위치보다도 내측에, 제1의 외부전극(3a 및 3b)의 외주 가장자리가 형성되도록 제1의 외부전극(3a 및 3b)을 형성하고, 그 후에 마더 기판을 세라믹 소체(2)의 형상으로 컷팅하여, 연마를 행함으로써, 세라믹 소체(2)의 코너부에 곡면을 마련하는 등의 다양한 방법이 사용 가능한 것은 물론이다.
이하, 본 발명의 칩형 반도체 세라믹 전자부품에 대하여, 칩형의 양(陽) 특성 서미스터를 일례로 더욱 구체적으로 설명한다.
(실시예 1)
우선, 출발 원료로서 BaCO3, PbO, SrCO3, CaCO3, TiO2, 반도체화제로서의 Er2O3, 특성 개선제로서의 Mn2O3, 소결 조제로서의 SiO2를 준비하여, 이하의 식에 나타난 바와 같은 배합비가 되도록 칭량한 표 1에 나타난 출발 원료를 준비하였다.
((Ba, Pb, Sr, Ca)0.0096Er0 .004)TiO3+0.0005MnO2+0.02SiO2
이어서, 각각의 칭량된 출발 원료에 순수를 첨가하고, PSZ볼과 함께 볼 밀에 의해 혼합 분쇄하고, 건조 후 1150℃로 2시간 하소하고, 다시 PSZ볼과 함께 볼 밀에 의해 분쇄하여 하소분을 얻었다. 다음으로, 얻어진 하소분에 아크릴산계의 유기 바인더, 분산제, 물을 첨가하고, PSZ볼과 함께 15시간 혼합하여, 조립하고, 건조하여 세라믹 원료를 얻었다.
이어서, 얻어진 세라믹 원료를 사용하여 미소성의 마더 기판을 형성하고, 탈바인더 후, 서서히 온도를 상승시켜 소성 최고 온도 1360℃로 소성하여 소결된 마더 기판을 얻었다. 이어서, 얻어진 마더 기판을 랩 연마한 후, 세라믹 소체에 대하여 오믹성을 가지는 전극으로서, Cr층을 스퍼터링에 의해 형성하고, CuNi층, Ag층을 순차 스퍼터링에 의해 형성해, 최종 완성품인 Cr층의 두께가 표 1에 나타내는 바와 같이 제1의 외부전극을 형성하였다. 이어서, 이것들을 L치수 0.93mm×W치수 0.48mm×H치수 0.48mm의 칩형의 서미스터 소자의 사이즈로 다이서(dicer) 컷팅하였다. 또한 지름 3mm의 옥석과 알루미나분과 물을 준비하고, 배럴장치(barrel apparatus)에 의해 연마를 행하고, 서미스터 소체의 코너부의 곡률반경(R)이 표 1의 시료 1~21이 되도록 조정하였다. 또한 이 곡률반경(R)의 크기는 연마 시간을 10분~8시간 사이에서 바꿈으로써 조정하고 있고, 연마 시간이 길면 길수록 코너부의 곡률반경은 커지고 있다. 또한 시료 1~21은 모두 제1의 외부전극의 외주 가장자리가 세라믹 소체의 코너부의 곡면의 정점보다도 단면의 중앙부측에 형성되어 있는 것을 확인하였다.
다음으로 제1의 외부전극이 형성된 세라믹 소체를, 세라믹 소체에 대하여 오믹성을 가지지 않는 제2의 외부전극이 되는 Ag를 주성분으로 한 도전성 페이스트 바스에 침지하고, 끌어 올린 후 600℃로 30분간의 베이킹 처리를 행하였다. 마지막으로, 제2의 외부전극의 표면에, 전해 도금에 의해 Ni 도금과 Sn 도금을 순차 도금 막 형성하고, 이것에 의해 칩형의 양 특성 서미스터를 얻었다. 또한 얻어진 칩형의 양 특성 서미스터의 Cr층의 두께는 세라믹 소체의 단면으로부터의 최대 두께를 나타내고, Ag층의 두께는 세라믹 소체의 코너부의 정점(A)로부터의 최소 두께이다.
상기와 같이 하여 얻어진 칩형의 양 특성 서미스터를 100개씩 준비하고, 4단자법에 의해 실온 25℃에서의 저항치를 측정하였다. 이들의 칩형의 양 특성 서미스터의 저항치의 각 편차 3CV(%)를 식(1)에 의해 구하였다.
저항치 3CV(%)=표준 편차×300/각 칩형의 양 특성 서미스터의 저항치의 평균치…(1)
또한 상기와 같이 하여 얻어진 칩형의 양 특성 서미스터에 대하여, 열 충격시험을 행하였다. 열 충격시험의 조건은 -55℃에서 30분, 150℃에서 30분을 한 사이클로 하는 열 이력을 가하고, 이 열 이력을 1000사이클 반복하였다. 그 후, 4단자법에 의해 실온 25℃에서의 저항치를 측정하였다. 열 이력을 가하는 전후에서의 실온 25℃에서의 저항치의 변화율을 산출하였다. 그 결과를 표 1에 나타낸다.
Figure pct00001
*는 본원 발명의 범위 외
표 1로부터 0.5≤x≤9.0, 0.1≤y≤0.4, 20≤R≤50을 만족하면서, 0.5≤x≤1.1일 때 y≥-0.4x+0.6이고, 1.1≤x≤9.0일 때 y≥-0.0076x+0.16836인 것을 만족하는 시료 4, 6, 7, 9~12, 14~16, 18~20의 경우, 저항치의 편차가 10%이하로 작으면서, 열 충격에서의 저항 변화가 5%이하로 작은 것을 알 수 있다. 한편, Ag층의 두께가 0.5㎛미만인 시료 2, 3의 경우, 저항치의 편차가 12.4%, 18.9%로 높고, 열 충격에서의 저항 변화가 5.8%, 7.7% 큰 것을 알 수 있다. 이것은 Ag층이 얇기 때문에 Cr층의 산화를 완전히 억제할 수 없기 때문이다. 또한 Ag층의 두께가 9㎛보다도 큰 시료 22의 경우 실질적으로 코너(R)이 50㎛를 넘는다. 이 때문에, 툼스톤 현상이 생겨 버려 저항치 편차 및 열 충격을 측정할 수 없었다. 또한 Cr층의 두께가 0.1㎛보다도 작은 시료 21의 경우, 저항치의 편차가 33.7%로 높고, 열 충격에서의 저항 변화도 27.8%로 높은 것을 알 수 있다. 이것은 Cr층이 얇기 때문에 Ag층의 두께를 두껍게 해도 Cr층의 산화를 억제할 수 없기 때문이다. 또한 Cr층의 두께가 0.4㎛보다도 큰 시료 1의 경우, 열 충격에서의 저항 변화는 작지만, 저항치의 편차가 13.8%로 큰 것을 알 수 있다. 이것은 Cr층의 두께가 두껍기 때문에, 세라믹 소체의 측면방향으로의 신장을 충분히 억제할 수 없기 때문이다. 또한 0.5≤x≤1.1일 때 y＜-0.4x+0.6이고, 1.1≤x≤9.0일 때 y＜-0.0076x+0.16836의 범위에 존재하는 시료 5, 8, 13, 17에 대해서는, 저항치의 편차가 10.8~13.0%, 열 충격에서의 저항 변화가 6.5~10.3%로 큰 것을 알 수 있다. 또한 일반적으로 코너부의 곡률반경이 클수록, 코너부를 덮도록 형성되는 제2의 외부전극인 Ag층의 코너부의 정점으로부터의 최소 두께는 커진다. 코너부의 곡률반경이 작은 시료 1~3의 경우, 제1의 외부전극이 제2의 외부전극에 확산되기 쉽기 때문에, 저항치의 편차 및 열 충격에서의 저항 변화도 커지는 것을 알 수 있다. 또한 코너부의 곡률반경이 큰 시료 22에 관해서는, 코너부의 곡률반경이 충분히 크지만, 툼스톤 현상에 의해, 저항치 편차 및 열 충격에서의 저항 변화를 측정할 수 없었다. 이상으로부터, 코너부의 곡률반경은 20~50㎛인 것이 바람직한 것을 알 수 있다.
1: 칩형 반도체 세라믹 전자부품
2: 세라믹 소체
3a, 3b: 제1의 외부전극
4a, 4b: 제2의 외부전극

Claims (4)

  1. 반도체 세라믹스로 이루어지는 세라믹 소체와, 세라믹 소체의 양 단면에 형성된 제1의 외부전극과, 상기 제1의 외부전극의 표면 및 상기 세라믹 소체의 측면의 일부를 덮도록 연출(延出)된 제2의 외부전극을 가지는 칩형 반도체 세라믹 전자부품으로서,
    상기 세라믹 소체의 측면과 단면으로 구성되는 코너부가 곡면을 가지고, 상기 세라믹 소체의 코너부의 곡률반경을 R(㎛)로 하고,
    상기 제1의 외부전극은 상기 세라믹 소체와 오믹성을 가지는 재료로 이루어지고, 상기 제1의 외부전극층 중 상기 세라믹 소체와 접촉하는 층의 상기 세라믹 소체의 단면으로부터의 최대 두께를 y(㎛)로 하며,
    상기 제2의 외부전극은 상기 세라믹 소체와 오믹성을 가지지 않는 재료로 이루어지고, 상기 제2의 외부전극 중 상기 세라믹 소체의 측면에 접촉하는 층의 상기 세라믹 소체의 코너부의 정점으로부터의 최소 두께를 x(㎛)로 할 때,
    20≤R≤50을 만족하면서,
    0.5≤x≤1.1일 때 -0.4x+0.6≤y≤0.4이고,
    1.1≤x≤9.0일 때 -0.0076x+0.16836≤y≤0.4인 것을 만족하는 것을 특징으로 하는 칩형 반도체 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1의 외부전극의 외주 가장자리가 상기 곡면의 정점보다도 상기 단면의 중앙측에 형성되는 것을 특징으로 하는 칩형 반도체 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 외부전극이 박막 전극으로 이루어지고, 상기 제2의 외부전극이 후막(厚膜) 전극으로 이루어지는 것을 특징으로 하는 칩형 반도체 세라믹 전자부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1의 외부전극층은 복수층 형성되고, 상기 제1의 외부전극층 중 상기 세라믹 소체와 접촉하는 층은 Cr층이며,
    상기 제2의 외부전극은 복수층 형성되고,
    상기 제2의 외부전극 중 상기 세라믹 소체의 측면에 접촉하는 층이 Ag층인 것을 특징으로 하는 칩형 반도체 세라믹 전자부품.
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