JPWO2009093352A1 - 表示装置及び表示装置の駆動方法 - Google Patents

Abstract

表示装置は、各行に対応して設けられる複数のシフトレジスタステージ（３１）を備え当該行のスイッチング素子をオンするためのゲート信号を出力するゲートドライバ（３０）と、表示すべき映像に応じたデータ信号を出力するソースドライバとを備える。ゲート信号の走査開始側に位置する最端部の行（第１行目）には、ダミーライン（Ｇ０）が設けられ、ダミーライン（Ｇ０）は、第１行目のシフトレジスタ（ＳＲ１）に入力されるゲートスタートパルス（ＧＳＰ）により駆動される。

Description

本発明は、マトリクス型の表示装置、及びその駆動方法に関するものである。

マトリクス型の表示装置として、ＴＦＴ（薄膜トランジスタ：Thin Film Transistor）が形成されたアクティブマトリクス基板および上記ＴＦＴを駆動するためのドライバＩＣ（Integrated Circuit）を備えた液晶表示装置が広く知られている。

図６に、ＴＦＴアクティブマトリクス方式の液晶表示装置１０１の構成を示す。液晶表示装置１０１には、マトリクスの行駆動回路としてゲートドライバ１０２、列駆動回路としてソースドライバ１０３が設けられている。

透明な基板上には、それぞれ複数本の、ゲートドライバ１０２によって駆動されるゲートラインＧｎ・Ｇｎ＋１・…（総称するときは、以下参照符Ｇで示す）と、ソースドライバ１０３によって駆動されるソースラインＳｎ・Ｓｎ＋１・…（総称するときは、以下参照符Ｓで示す）とが相互に直交するように形成されている。そして、これらの各ゲートラインＧと各ソースラインＳとが交差するそれぞれの箇所に画素ＰＩＸが形成されている。画素ＰＩＸは、ＴＦＴ１０４、液晶１０５、補助容量１０６を備えている。また、ゲートラインＧとソースラインＳとによって区分された領域には、液晶１０５および補助容量１０６の一方の電極となる画素電極１０７（図７）が形成されており、この画素電極１０７はＴＦＴ１０４のドレイン電極に接続されている。第ｎ行、第ｎ列目の画素ＰＩＸでは、前記ＴＦＴ１０４のソース電極は第ｎ列目のソースラインＳｎに接続され、ゲート電極は第ｎ行目のゲートラインＧｎに接続される。

このように各画素ＰＩＸが形成される液晶表示装置１０１において、ゲートラインと画素電極１０７との関係に着目すると、図６の液晶表示装置１０１は、第ｎ行目のゲートラインＧｎが第ｎ行目の画素電極１０７の下側に配置される、いわゆる下ゲート構造の液晶表示装置である。そして、前記画素電極１０７とゲートラインＧｎ，Ｇｎ−１との間には、図７に示すように、それぞれ寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されることになる。ここで、第１行目の画素について考えると、前記第ｎ行目の画素ＰＩＸにおけるゲートラインＧｎ−１に対応するゲートラインＧ０は形成されておらず、前記寄生容量Ｃｇｄ２が形成されないことになる。図６に、第１行目（Ｇ１ライン）の画素と第２行目以降（Ｇｎ（ｎ≠１）の画素とにおいて、これらの寄生容量Ｃｇｄ１・Ｃｇｄ２が形成されている場合の等価回路の相違を示す。

一方、図８に示すように、各ゲートラインＧには振幅がＶｇｐｐのゲート信号が順次印加されるが、このゲート信号によってＴＦＴ１０４のドレインレベルが変動する。すなわち、第ｎ行目の画素ＰＩＸにおいては、寄生容量Ｃｇｄ２を介して、ゲートラインＧｎ−１のゲート信号がＴＦＴ１０４のドレインレベルをΔＶ２だけ変動させ、寄生容量Ｃｇｄ１を介して、ゲートラインＧｎのゲート信号がＴＦＴ１０４のドレインレベルをΔＶ１だけ変動させる。

ここで、画素ＰＩＸの液晶の容量をＣｌｃで示し、補助容量をＣｃｓで示すとき、前記ΔＶ２，ΔＶ１は、
ΔＶ１＝Ｖｇｐｐ×｛Ｃｇｄ１／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
ΔＶ２＝Ｖｇｐｐ×｛Ｃｇｄ２／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ１＋Ｃｇｄ２）｝
と表すことができる。

そして、自段のゲートラインＧｎのゲート信号によって引き起こされるΔＶ１は、ＴＦＴ１０４のドレインレベルの振幅中心Ｖｃｏｍを、ソース信号の振幅中心Ｖｓｃから該ΔＶ１だけ低くするように作用し、前段のゲートラインＧｎ−１のゲート信号によって引き起こされるΔＶ２は、液晶１０５への印加電圧の実効値を増加させるように作用する。

第１行目の画素ＰＩＸでは、前述のように寄生容量Ｃｇｄ２を形成する前段のゲートラインＧ０が存在しないため、前記ΔＶ２は発生せず、該第１行目の画素ＰＩＸのみ、他の行に比べて液晶１０５への印加電圧の実効値が低くなる。この実効値の差が問題であり、該ΔＶ２が大きい場合や、高温または低温状態など、表示装置の駆動条件が悪化すると、該第１行目の画素ＰＩＸのみ、他の画素ＰＩＸに比べて表示の明るさが変わって見えるという問題が生じる。たとえば、ノーマリホワイト液晶である場合には、該第１ラインは輝線化する。

従来、上記課題を解決するための様々な手法が提案されている。例えば、特許文献１には、下ゲート構造のパネルに、第１行目の画素に近接して、表示に寄与しない、該第１行目の画素と他の画素との上記のような非対称性を補償するためのダミーのゲートライン（ダミーラインＧ０）を形成した液晶表示装置が記載されている。図９は、この特許文献１に係る液晶表示装置の構成を示す回路図であり、図１０は、該液晶表示装置のダミーライン及びゲートラインに入力される各信号のタイミングチャートである。

図９に示すように、上記液晶表示装置では、ゲート信号の走査開始側に位置する最端部のゲートライン（図９の例では最上段のゲートライン）Ｇ１の外側に、このゲートラインＧ１に対して平行で、かつ、このゲートラインＧ１に接続されたＴＦＴ５に連なる画素電極６を挟んで対向配置された状態で容量形成用のダミーラインＧ０が形成されている。

この構成によれば、最上段のゲートラインＧ１に接続されたＴＦＴ５に連なる画素電極６は、このゲートラインＧ１とダミーラインＧ０とによって上下に挟まれた状態となる。すなわち、全ての画素が幾何学的に上下の対称性が保たれるようになる。これにより、最上段のゲートラインＧ１で駆動される画素は、他のゲートラインＧ２，Ｇ３，…で駆動される画素と全く同じ条件になる。したがって、従来のように、たとえばノーマリホワイト液晶である場合に、最上段の１ライン分の画素が輝線化等するといった現象を防ぐことができる。

ところが、この従来技術１では、ダミーラインが必要となるため、その分の配線本数が増加し、それに伴い回路面積が増大するという問題がある。これは、昨今の液晶表示装置の低コスト化・軽量化・薄型化の流れに逆行するものである。

一方、特許文献２の液晶表示装置では、データイネーブル信号により表示タイミングが支配される方式において、Ｇ０ダミーライン駆動信号を生成する方法が開示されている。図１１は、この特許文献２に係る液晶表示装置のゲートドライバの概略構成を示す平面図であり、図１２は、タイミングコントロールに関わる各信号のタイミングチャートである。

図１１に示すように、上記液晶表示装置の液晶パネル３には、有効画素に接続された７６８本のゲートラインＧ１・Ｇ２・…・Ｇ７６８が設けられている他、ゲートラインＧ１のさらに上段には、ダミーのゲートラインとなるダミーラインＧ０が設けられている。ゲートドライバ２は、これら７６９本のゲートラインを駆動するために、２５８個の出力端子を有するドライバＩＣを３個カスケード接続された状態で構成されている。

上記の構成において、コントロールＩＣは、ソースドライバが１垂直期間の最初の水平期間の表示データに対応した書き込み信号を出力開始するまでの間に、ゲートドライバ２が最上段のゲート信号の出力端子ＯＧ０にゲート信号を出力するように、データイネーブル信号ＥＮＡＢの入力タイミングを基準として、データイネーブル信号ＥＮＡＢ及びクロック信号ＣＫに基づいて、ゲートスタートパルス信号ＧＳＰ及びゲートクロック信号ＧＣＫを生成してゲートドライバ２に入力する。これにより、データイネーブル方式で表示を行う場合に、最初の水平期間の書き込み信号をソースラインＳに出力する前に、ダミーラインＧ０を駆動することができる。

このように、特許文献２の液晶表示装置では、水平同期信号および垂直同期信号を用いることなく、データイネーブル信号のみで液晶の駆動信号を生成するため、入力信号の配線本数を削減することできる。
日本国公開特許公報「特開平９−２８８２６０号公報（公開日：１９９７年１１月４日）」 日本国公開特許公報「特開２００４−８５８９１号公報（公開日：２００４年３月１８日公開）」 日本国公開特許公報「特開２００２−１８９２０３号公報（公開日：２００２年７月５日）」

しかしながら、上記特許文献２の方式では、データイネーブル信号ＥＮＡＢが入力されてからゲートラインＧ１の駆動パルスを出力するまでの期間にダミーラインＧ０の駆動パルスを生成する。そのため、図１２に示すように、このダミーラインＧ０の駆動パルスのパルス幅が、ゲートラインＧ１以降の駆動パルスのパルス幅よりも短くなる。そのため、ダミーラインＧ０上の画素に十分な充電ができず、ダミーラインとしての効果が十分に得られないという問題がある。

ここで、特許文献３には、ダミーラインＧ０を駆動するためのパルスを生成するダミー信号発生回路の構成が開示されている。図１３は、ダミー信号発生回路の構成を示す回路図であり、図１４は、このダミー信号発生回路の関わる各信号のタイミングチャートである。

このダミー信号発生回路の構成によれば、ダミーラインＧ０を駆動するためのＡ信号が生成されてから１水平期間経過後に、ＧＳＰ信号が生成される。これにより、ダミーラインＧ０に印加される信号のパルス幅を、他のゲートラインに印加される信号のパルス幅と同一にすることができるため、各画素の充電特性を同一にできる。よって、特許文献３の技術によれば、特許文献２におけるパルス幅の影響による問題を解決することができる。

しかし、特許文献３の技術では、ＧＳＰ信号以降のゲートパルスが遅れて出力されるため、それに合わせてデータ信号の出力を遅らせるためのラインメモリが必要となる。そのため、コストの増大化の問題が依然として解消されない。また、消費電流の増大化といった新たな問題も生じる。

近年では、表示品位の向上のみならず、液晶表示装置のコスト削減や消費電力削減が強く要求されている。そのため、特許文献３の技術でも必ずしも十分なものとは言えない。

ここで、液晶表示装置のコスト削減を図る一つの手法として、近年採用されている、ゲートドライバをアモルファスシリコンでパネル上に形成するゲートモノリシック化が挙げられる。図１５は、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタの構成例を示し、図１６は、シフトレジスタを構成するシフトレジスタステージの回路図であり、図１７は、シフトレジスタステージにおける各種信号の波形を示すタイミングチャートである。

このゲートドライバは、複数のシフトレジスタステージ３１が縦続接続されて構成されるシフトレジスタを備え、各シフトレジスタステージ３１の出力端子ｏｕｔは、次段のシフトレジスタステージ３１のセット入力端子ｓｅｔ、および、前段のシフトレジスタステージ３１のリセット入力端子ｒｅｓｅｔに接続されている。すなわち、各シフトレジスタステージ３１の出力端子ｏｕｔから出力された出力信号ＳＲｏｕｔは、次段のシフトレジスタステージ３１のセット信号、および、前段のシフトレジスタステージ３ａのリセット信号となる。なお、各シフトレジスタステージ３１は、例えば、図１６に示すように、複数のトランジスタＴ１〜Ｔ４と、容量Ｃ１とで構成されている。

このようにゲートモノリシックでゲートドライバを構成した場合、通常、シフトレジスタステージ３１では、トランジスタの閾値落ちによる出力信号ＳＲｏｕｔの電位レベルの低下を抑えるために、ノードｎ１の電位の突き上げが行われる。そのため、図１７のタイミングチャートに示すように、出力信号ＳＲｏｕｔが出力される前に、前段のシフトレジスタステージ３１の出力信号ＳＲｏｕｔｎ−１がセット信号として入力される。

このようなゲートドライバにおいて、上述の輝線化の問題を防ぐために、図１８に示すように、ダミーラインＧ０を設けた場合には、ダミーラインＧ０の出力タイミングよりもさらに前のタイミングの信号を生成する必要がある（図１９）。そのため、例えば上記特許文献２の方式を採用すると、ダミーラインＧ０駆動用信号のパルス幅をさらに短くする必要があり、ダミーラインＧ０上の画素への充電がさらに困難となり、ダミーラインＧ０としての効果が得られなくなる。そのため、上記輝線化を確実に抑えることができない。また、ダミーラインＧ０用のシフトレジスタステージ３１におけるノードｎ１の電位を突き上げるための時間も短くなり、十分な突き上げができなくなる。そのため、所望の電位レベルの出力信号を得ることができなくなり、誤動作が生じるおそれもある。

以上のように、従来の技術では、ダミーラインを設けることにより輝線化の影響は低減できるものの、これに伴う様々な問題を招来することとなる。すなわち、従来の技術では、コストアップおよび回路面積の増大といった問題を招くことなく、上記輝線の影響による表示品位の劣化を抑えることは困難である。

本発明は上記従来の問題点に鑑みなされたものであり、その目的は、コストアップおよび回路面積の増大を招くことなく、各画素において生じる寄生容量を均等化することにより、特定部分の画素の輝線化等の影響による表示品位の劣化を抑えることが可能な表示装置および表示装置の駆動方法を提供することにある。

本発明に係る表示装置は、上記課題を解決するために、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を含む表示パネルを備えた表示装置において、前記各行に対応して設けられる複数のシフトレジスタを備え、前記各行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動回路と、表示すべき映像に応じたデータ信号を出力するデータ信号線駆動回路とを備え、前記走査信号の走査開始側に位置する最端部の行には、ダミー走査信号線が設けられ、前記ダミー走査信号線は、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動されることを特徴としている。

なお、表示装置の典型的な配置において、「行」及び「列」、「水平」及び「垂直」は、それぞれ表示パネルの横方向及び縦方向の並びであることが多いが、必ずしもこのとおりである必要はなく、縦横の関係が逆転していてもよい。したがって、本発明における「行」、「列」、「水平」及び「垂直」とは、特に方向を限定するものではない。

上記の構成によれば、走査信号の走査開始側に位置する最端部の行に、ダミー走査信号線が設けられている。これにより、走査開始側に位置する最端部の走査信号線Ｇ１に対応する行の画素は、この走査信号線Ｇ１とダミー走査信号線Ｇ０とにより寄生容量が形成される。そのため、走査信号線Ｇ１で駆動される画素は、他の走査信号線Ｇ２，Ｇ３，…で駆動される画素と同じ条件にすることができるため、各画素において生じる寄生容量の均等化を図ることができる。よって、例えばノーマリホワイトである場合に、最端部の１ライン分の画素が輝線化するといった現象を低減することができる。

また、上記の構成によれば、ダミー走査信号線は、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動される。すなわち、ゲートスタートパルスは、初段のシフトレジスタに入力されるとともに、ダミー走査信号線Ｇ０を駆動する。このように同一の信号を利用することができるため、ダミー走査信号線Ｇ０とゲートスタートパルスラインとを共用することができる。そのため、従来と比較して配線本数を削減することができる。また、ダミー走査信号線Ｇ０に対応するシフトレジスタが不要となるため、コスト削減及び回路面積の縮小化を図ることもできる。

さらに、上記の構成によれば、ゲートスタートパルスを、初段のシフトレジスタ及びダミー走査信号線Ｇ０の駆動信号として共用することができる。そのため、従来のデータイネーブル方式を採用した場合のように、ダミー走査信号線Ｇ０駆動用信号のパルス幅を短くする必要がない。これにより、ダミー走査信号線Ｇ０に対応する画素に十分に充電することができるため、より均一な表示を得ることができる。

以上のように、本発明の構成によれば、コストアップおよび回路面積の増大を招くことなく、各画素において生じる寄生容量を均等化することができる。そのため、特定部分の画素の輝線化等の影響による表示品位の劣化を抑えることができるという効果を奏する。

本発明に係る表示装置は、上記表示装置において、前記ダミー走査信号線は、当該ダミー走査信号線と前記最端部の行における前記走査信号線との間の距離が、他の走査信号線間の距離と同一となるように、前記最端部の行における前記画素電極を挟んで設けられていることが望ましい。

上記の構成によれば、走査開始側に位置する最端部の走査信号線Ｇ１に対応する行の画素は、この走査信号線Ｇ１とダミー走査信号線Ｇ０とにより上下に挟まれた状態となる。すなわち、全ての画素が幾何学的に上下の対称性が保たれるようになる。これにより、走査信号線Ｇ１で駆動される画素は、他の走査信号線Ｇ２，Ｇ３，…で駆動される画素と全く同じ条件にすることができる。よって、各画素において生じる寄生容量を確実に均等化することができるため、表示品位の劣化を確実に抑えることができる。

本発明に係る表示装置は、上記表示装置において、前記ダミー走査信号線を駆動するゲートスタートパルスは、スイッチング素子をオン／オフできる電圧レベルを有していることが望ましい。

なお、前記ダミー走査信号線を駆動するゲートスタートパルスは、バッファにより前記電圧レベルに設定されていることが望ましい。

上記の構成によれば、ダミーラインＧ０を駆動する信号の電圧レベルを、他の走査信号走査信号線Ｇ２，Ｇ３，…を駆動する信号（走査信号）の電圧レベルと同一にすることができるため、走査信号線Ｇ１で駆動される画素と、他の走査信号線Ｇ２，Ｇ３，…で駆動される画素とを同じ条件にすることができる。そのため、輝線化等の現象を防ぎ、表示品位の劣化を抑えることができる。また、前記ゲートスタートパルスをバッファにより生成することができるため、本発明の表示装置を簡易な構成により実現することができる。

本発明に係る表示装置は、上記表示装置において、前記走査信号線駆動回路を駆動するためのクロック、及び、前記ゲートスタートパルスを生成する制御装置をさらに備え、前記制御装置は、前記ゲートスタートパルスを生成するための、前記バッファを備えていることが望ましい。

上記の構成によれば、制御装置内のバッファにより、ダミー走査信号線Ｇ０及び初段のシフトレジスタを駆動するゲートスタートパルスを生成することができる。よって、構成を複雑にすることなく、上述した効果を得ることができる。

また、前記ゲートスタートパルスを外部の制御装置から取り込むことができるため、モノリシック化したゲートドライバに適用することも可能となり、表示装置のコストをさらに削減することができる。

本発明に係る表示装置は、上記表示装置において、前記ダミー走査信号線は、前記制御装置と前記走査信号線駆動回路とを接続する信号線に接続され、前記ゲートスタートパルスは、前記信号線を介して、前記走査信号線駆動回路及び前記ダミー走査信号線に入力されることが望ましい。

これにより、制御装置から出力されるゲートスタートパルスにより直接ダミー走査信号線Ｇ０が駆動するとともに、同一の信号がゲートスタートパルスとして初段のシフトレジスタに入力される。これにより、ダミー走査信号線Ｇ０と、制御装置及び走査信号線駆動回路とを接続する信号線（ゲートスタートパルスライン）とを共用することができるため配線本数を削減することができる。

本発明に係る表示装置は、上記課題を解決するために、走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を含む表示パネルを備えた表示装置を駆動する表示装置の駆動方法において、前記各行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動処理と、表示すべき映像に応じたデータ信号を出力するデータ信号線駆動処理とを含み、前記走査信号の走査開始側に位置する最端部の行に設けられるダミー走査信号線を、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動することを特徴としている。

上記方法では、上記表示装置に関して述べた効果と同じく、輝線化等の影響による表示品位の劣化を抑えることができるという効果を奏する。

本発明に係る表示装置は、以上のように、前記走査信号の走査開始側に位置する最端部の行には、ダミー走査信号線が設けられ、前記ダミー走査信号線は、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動される構成である。

また、本発明に係る表示装置の駆動方法は、前記走査信号の走査開始側に位置する最端部の行に設けられるダミー走査信号線を、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動するものである。

したがって、コストアップおよび回路面積の増大を招くことなく、各画素において生じる寄生容量を均等化することができるため、特定部分の画素の輝線化等の影響による表示品位の劣化を抑えることができるという効果を奏する。

本発明に係る液晶表示装置の全体構成を示すブロック図である。 図１に示す液晶表示装置の画素の電気的構成を示す等価回路図である。 図１に示す液晶表示装置におけるゲートドライバ及び制御装置の構成を示すブロック図である。 図１に示す液晶表示装置の画素の電気的構成を示す等価回路図であり、（ａ）は第１行目の画素の電気的構成を示し、（ｂ）は第２行目以降の画素の電気的構成を示している。 図３に示すゲートドライバに含まれるシフトレジスタを構成するシフトレジスタステージにおける各種信号の波形を示すタイミングチャートである。 従来のＴＦＴアクティブマトリクス方式の液晶表示装置の全体構成を示すブロック図である。 図６に示す液晶表示装置に寄生容量が生じることを説明する画素の平面図である。 図６に示す液晶表示装置に生じた寄生容量による画素電極電位の変動を説明する電圧波形図である。 特許文献１に係る液晶表示装置の構成を示す回路図である。 図９に示す液晶表示装置のダミーライン及びゲートラインに入力される各信号のタイミングチャートである。 特許文献２に係る液晶表示装置のゲートドライバの概略構成を示す平面図である。 図１１に示す液晶表示装置のタイミングコントロールに関わる各信号のタイミングチャートである。 特許文献２に係るダミー信号発生回路の構成を示す回路図である。 図１３に示すダミー信号発生回路の関わる各信号のタイミングチャートである。 従来の、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタの構成例を示す図である。 図１５に示すシフトレジスタを構成するシフトレジスタステージの回路図である。 図１６に示すシフトレジスタステージにおける各種信号の波形を示すタイミングチャートである。 図１５に示すゲートドライバにおいて、ダミーラインを設けた場合の構成例を示す図である。 図１８に示すシフトレジスタステージにおける各種信号の波形を示すタイミングチャートである。

符号の説明

１ 液晶表示装置（表示装置）
１０ 液晶表示パネル（表示パネル）
１１ ＴＦＴ（スイッチング素子）
１２ 画素電極
２０ ソースドライバ（データ信号線駆動回路）
３０ ゲートドライバ（走査信号線駆動回路）
３１ シフトレジスタステージ（シフトレジスタ）
４０ 制御装置
４１ タイミングコントロールＩＣ
４２ レベルシフタ
４３ バッファ
Ｓｎ ソースライン（データ信号線）
Ｇｎ ゲートライン（走査信号線）
Ｇ０ ダミーライン（ダミー走査信号線）
ＧＳＰ ゲートスタートパルス
ＳＲ シフトレジスタ
ＣＫＡ，ＣＫＢ クロック信号

本発明の一実施形態について図１から図５に基づいて説明すると以下の通りである。

まず、図１及び図２に基づいて本発明の表示装置に相当する液晶表示装置１の構成について説明する。なお、図１は液晶表示装置１の全体構成を示すブロック図であり、図２は液晶表示装置１の画素の電気的構成を示す等価回路図である。なお、液晶表示装置の配置において、「行」及び「列」、「水平」及び「垂直」は、それぞれ表示パネルの横方向及び縦方向の並びであることが多いが、必ずしもこのとおりである必要はなく、縦横の関係が逆転していてもよい。したがって、本発明における「行」、「列」、「水平」及び「垂直」とは、特に方向を限定するものではない。

液晶表示装置１は、アクティブマトリクス型の液晶表示パネル（表示パネル）１０、ソースドライバ（データ信号線駆動回路）２０、ゲートドライバ（走査信号線駆動回路）３０、及び制御装置４０を備えている。

液晶表示パネル１０は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐを有している。

そして、液晶表示パネル１０は、アクティブマトリクス基板上に、本発明のデータ信号線、走査信号線、スイッチング素子、及び画素電極にそれぞれ相当するソースラインＳｎ、ゲートラインＧｎ、薄膜トランジスタ（Thin Film Transistor。以下「ＴＦＴ」と称する。）１１、及び画素電極１２を備え、対向基板上に対向電極１３を備えている。また、液晶表示パネル１０は、補助容量１４を形成するためのＣＳライン１５を備えている。

ソースラインＳｎは、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されており、ゲートラインＧｎは行方向（横方向）に互いに平行となるように各行に１本ずつ形成されている。ＴＦＴ１１及び画素電極１２は、ソースバスラインＳｎとゲートラインＧｎとの各交点に対応してそれぞれ形成されており、ＴＦＴ１１のソース電極がソースラインＳｎに、ゲート電極がゲートラインＧｎに、ドレイン電極が画素電極１２にそれぞれ接続されている。また、画素電極１２は、対向電極１３との間に液晶を介して液晶容量１６を形成している。

これにより、ゲートラインＧｎに供給されるゲート信号（走査信号）によってＴＦＴ１１のゲートをオンし、ソースラインＳｎからのソース信号（データ信号）を画素電極１２に書き込んで画素電極１２を上記ソース信号に応じた電位に設定し、対向電極１３との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。

ＣＳライン１５は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、ゲートラインＧｎと対をなすように配置されている。この各ＣＳライン１５は、それぞれ各行に配置された画素電極１２と容量結合されており、各画素電極１２との間で補助容量１４を形成している。

なお、ＴＦＴ１１には、その構造上、ゲート電極とドレイン電極との間に寄生容量（Ｃｇｄ１・Ｃｇｄ２）１８・１９が形成され、画素電極１２の電位はゲートラインＧｎの電位変化による影響（引き込み）を受けることになる。

上記構成の液晶表示パネル１０は、ソースドライバ２０、ゲートドライバ３０、及びこれらを制御する制御装置４０によって駆動される。

本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。

そのために、ゲートドライバ３０は、ＴＦＴ１１をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートラインＧｎに対して順次出力する。ゲートドライバ３０の具体的な構成については後述する。

また、ソースドライバ２０は、各ソースラインＳｎに対してソース信号を出力する。このソース信号は、制御装置４０を介してソースドライバ２０に供給された映像信号を、ソースドライバ２０において各列に割り当て、昇圧等を施した信号である。なお、ソースドライバ２０の構成は、特に限定されるものではなく、従来の一般的な構成を採用することができる。

制御装置４０は、上述したソースドライバ２０、ゲートドライバ３０を制御することにより、これら各回路から所望の信号を出力させるものである。制御装置の具体的な構成については後述する。

このような液晶表示装置においては、「背景技術」欄において説明したとおり、第１行目の画素Ｐでは、寄生容量Ｃｇｄ２を形成する前段のゲートラインＧ０が存在しない（図６）ため、ΔＶ２は発生せず、第１行目の画素Ｐのみ、他の行に比べて液晶への印加電圧の実効値が低くなる。これにより、ΔＶ２が大きい場合や、高温または低温状態など、表示装置の駆動条件が悪化すると、第１行目の画素Ｐのみ、他の画素Ｐに比べて表示の明るさが変わって見えるという問題が生じる。そのため、従来では、ゲートラインＧ０に相当するダミーのゲートライン（ダミーライン、ダミー走査信号線）を設けて、表示品位の劣化を抑える手法がとられている。しかしながら、従来の技術では、ダミーラインを設けることによる様々な問題（例えば、コストアップ、回路面積の増大、ダミーラインとしての機能性の低下など）が生じる。

そこで、本実施形態の液晶表示装置では、上記の様々な問題を解決すべく、図１に示すように、第１行目の画素Ｐに対応するダミーライン（ダミー走査信号線）を設けるとともに、このダミーラインを、制御装置４０から出力されるゲートスタートパルスＧＳＰにより駆動する構成としている。液晶表示装置１のより詳細な構成について、図３を用いて以下に説明する。

図３は、ゲートドライバ３０及び制御装置４０の構成を示すブロック図である。

まず、ゲートドライバ３０の構成について説明する。ゲートドライバ３０は、複数のシフトレジスタ３１を備えている。なお、以下では、説明の便宜上、各シフトレジスタ３１を、シフトレジスタステージ３１とも言う。この場合には、複数のシフトレジスタステージ３１が縦続接続されて構成されたものを、シフトレジスタと総称するものとする。

各シフトレジスタステージ３１は、セット入力端子ｓｅｔ、リセット入力端子ｒｅｓｅｔ、出力端子ｏｕｔ、および、クロック入力端子ｃｋを備えている。ｎ段目（ｎ＝１、２、３、…）のシフトレジスタステージ３１をＳＲｎ、ＳＲｎの出力端子ｏｕｔから出力される出力信号をＳＲｏｕｔｎと称し、ＳＲｎで表されるシフトレジスタステージ３１は出力信号ＳＲｏｕｔｎによって、対応するゲートラインＧｎを駆動する。初段のシフトレジスタステージ３１のセット入力端子ｓｅｔにはゲートスタートパルスＧＳＰが入力される。

各シフトレジスタステージ３１の出力端子ｏｕｔは、次段であるｎ＋１段目のシフトレジスタステージ３１のセット入力端子ｓｅｔ、および、前段であるｎ−１段目のシフトレジスタステージ３１のリセット入力端子ｒｅｓｅｔに接続されている。すなわち、各シフトレジスタステージ３１の出力端子ｏｕｔから出力された出力信号ＳＲｏｕｔは、次段のシフトレジスタステージ３１のセット信号、および、前段のシフトレジスタステージ３１のリセット信号となる。

また、奇数段目のシフトレジスタステージ３１と偶数段目のシフトレジスタステージ３１とのうち、一方にはクロック入力端子ｃｋにクロック信号ＣＫＢが入力され、他方にはクロック入力端子ｃｋにクロック信号ＣＫＡが入力される。クロック信号ＣＫＡとクロック信号ＣＫＢとは、互いに周期が等しく、アクティブな期間であるＨｉｇｈレベル期間が互いに重ならない関係にある。

各ゲートラインＧｎは、対応するシフトレジスタステージ３１にそれぞれ接続されている。初段のゲートラインＧ１の前段には、これと平行にダミーラインＧ０が設けられており、ゲートスタートパルスＧＳＰの信号配線を介して、制御装置４０に接続されている。これにより、初段のゲートラインＧ１は、初段のシフトレジスタステージ３１の出力端子ｏｕｔから出力された出力信号ＳＲｏｕｔ１により駆動し、ダミーラインＧ０は、制御装置４０から出力されたゲートスタートパルスＧＳＰにより駆動する。

次に、制御装置４０の構成について説明する。ここで、制御装置４０から出力されるゲートスタートパルスＧＳＰは、ダミーラインＧ０を駆動できる電圧レベル、具体的には、ＴＦＴをオン／オフできる電圧レベルを有していることが好ましく、また、ゲートラインＧｎに印加される電圧レベルと同一の電圧レベルであることがより好ましい。

そこで、本実施の形態に係る液晶表示装置１の制御装置４０では、クロック及びゲートスタートパルスを生成するタイミングコントロールＩＣ４１と、電源電圧レベルを変換するレベルシフタ４２とを備え、レベルシフタ４２は、その内部に、入力信号に対して増幅信号を出力するバッファ４３を含んで構成されている。タイミングコントロールＩＣ４１から出力されるゲートスタートパルスは、レベルシフタ４２により所望の電圧レベルに変換された後、ダミーラインＧ０及び初段のシフトレジスタステージ３１に入力される。

この構成により、タイミングコントロールＩＣ４１で生成されたＴＴＬレベルのロジック信号ＣＫＡ、ＣＫＢ、ＧＳＰを、レベルシフタ４２により、シフトレジスタ及びゲートラインＧｎを駆動できるＤＣレベル（例えば、Ｈｉｇｈ側：２０Ｖ、Ｌｏｗ側：−１０Ｖ）にレベルシフトし、レベルシフトされたゲートスタートパルスＧＳＰは、ダミーラインＧ０に印加される。レベルシフタ４２の内部には、各ゲートラインＧｎを十分に駆動できる能力のある出力バッファ４３が設けられており、ゲートスタートパルスライン用のバッファ４３は、初段のシフトレジスタ３１とダミーラインＧ０とを駆動できるような能力を有している。これにより、従来では、１ｍＡ程度のピーク値を有する電流が１段目のシフトレジスタに入力されていたのに対して、同時にダミーラインＧ０も駆動する本発明の構成では、例えば、１２インチ程度のサイズのパネルの場合には、３０ｍＡ程度のピーク値を有する電流が、１段目のシフトレジスタステージ３１及びダミーラインＧ０に入力される。

以上のように、本実施の形態の液晶表示装置１では、初段のゲートラインＧ１の前段にダミーラインＧ０が設けられ、ダミーラインＧ０は、制御装置４０から出力され、第１行目のシフトレジスタステージ３１に入力されるゲートスタートパルスＧＳＰにより駆動する構成である。また、このゲートスタートパルスＧＳＰは、バッファ等により、各ゲートラインを駆動できる程度の電圧レベルに設定されている。

また、ダミーラインＧ０は、ダミーラインＧ０とゲートラインＧ１との間の距離が、他のゲートライン間（例えば、ゲートラインＧ１−Ｇ２間）の距離と同一となるように、第１行目の画素電極１２を挟んで設けられていることが望ましい。

この構成によれば、図４に示すように、最上段のゲートラインＧ１に接続されたＴＦＴ１１に連なる画素電極１２は、このゲートラインＧ１とダミーラインＧ０とによって上下に挟まれた状態となる。すなわち、全ての画素Ｐが幾何学的に上下の対称性が保たれるようになる。これにより、最上段のゲートラインＧ１で駆動される画素Ｐ（図４の（ａ））は、他のゲートラインＧ２，Ｇ３，…で駆動される画素Ｐ（図４の（ｂ））と全く同じ条件にすることができる。そのため、例えばノーマリホワイトである場合に、最上段の１ライン分の画素Ｐが輝線化等するといった現象を防ぐことができる。

また、上記の構成によれば、制御装置４０から出力される信号により直接ダミーラインＧ０が駆動するとともに、同一の信号がゲートスタートパルスＧＳＰとして初段のシフトレジスタステージ３１に入力される。これにより、ダミーラインＧ０とゲートスタートパルスラインとを共用することができるため配線本数を削減することができる。また、ダミーラインＧ０に対応するシフトレジスタステージ３１が不要となるため、回路面積を縮小することもできる。

さらに、上記の構成によれば、ゲートスタートパルスＧＳＰと、ダミーラインＧ０用駆動信号とを共用することができるため、従来のデータイネーブル方式を採用した場合のように、ダミーラインＧ０駆動用信号のパルス幅を短くする必要がない。それにより、ダミーラインＧ０に対応する画素に十分に充電することができるため、均一な表示が得られる。

なお、シフトレジスタステージ３１の具体的な構成については、図１６に示した従来周知の構成を採用することができる。

シフトレジスタステージ３１は、例えば、図１６に示すように、ｎチャネル型（もしくは、ｐチャネル型）のＴＦＴからなるトランジスタＴ１〜Ｔ４、および、容量Ｃ１を備えている。

トランジスタＴ１のゲート及びドレインはセット入力端子ｓｅｔに接続されている。トランジスタＴ２は、ゲートがトランジスタＴ１のソースに、ドレインがクロック入力端子ｃｋに、ソースが出力端子ｏｕｔに接続されている。トランジスタＴ３は、ゲートがリセット入力端子ｒｅｓｅｔに、ドレインが出力端子ｏｕｔに、ソースが低電位の電源ＶＳＳに接続されている。トランジスタＴ４は、ゲートがリセット入力端子ｒｅｓｅｔ及びトランジスタＴ３のゲートに、ドレインがトランジスタＴ１のソース及びトランジスタＴ２のゲートに、ソースが低電位の電源ＶＳＳに接続されている。トランジスタＴ１，Ｔ２，Ｔ４の接続点（ノードｎ１）と、出力端子ｏｕｔとの間には、容量Ｃ１が接続されている。

ｎ段目のシフトレジスタステージ３１は、クロックＣＫ、ｎ−１段目のシフトレジスタステージ３１の出力信号ＳＲｏｕｔｎ−１、ｎ＋１段目のシフトレジスタステージ３１の出力信号ＳＲｏｕｔｎ＋１が入力されることにより、ｎ−１段目及びｎ＋１段目のシフトレジスタステージ３１、ゲートラインＧｎに、それぞれ出力信号ＳＲｏｕｔを出力する。

図５は、図３のシフトレジスタステージ３ａにおける各種信号の波形を示すタイミングチャートである。

図５のタイミングチャートからも分かるように、本実施の形態の構成によれば、ゲートスタートパルスＧＳＰを直接ダミーラインＧ０に入力しているため、従来のようにダミーラインＧ０を駆動するよりも前のタイミングの信号（図１９）を作る必要がなくなる。そのため、ダミーラインＧ０駆動用信号（ＧＳＰ）のパルス幅を確保することができるようになる。よって、ダミーラインＧ０に対応する画素に十分に充電できるようになり、液晶表示パネルの表示エリアの最端ラインにおいても均一な表示が得られる。

ここで、本実施の形態の液晶表示装置では、ダミーラインＧ０を駆動するゲートスタートパルスＧＳＰを、ゲートドライバ３０の外部から取り込む構成としているため、特に、ゲートドライバをパネル上にアモルファスシリコンで形成するゲートモノリシックに好適である。モノリシックに形成した液晶表示パネルと、制御装置とは、図１に示すように、ＦＰＣ（フレキシブルプリント基板）を介して接続する構成とすることができる。これにより、液晶表示装置のコスト削減を図ることも可能となる。なお、上記液晶表示装置のゲートドライバ及び制御装置は、モノリシックな構成でない従来一般的な液晶表示装置にも適用することができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、所定の電圧レベルを有するゲートスタートパルスによりダミーラインを駆動する構成であるため、特に、ゲートモノリシック化した表示装置において好適に適用できる。

Claims (7)

1. 走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を含む表示パネルを備えた表示装置において、
   前記各行に対応して設けられる複数のシフトレジスタを備え、前記各行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動回路と、
   表示すべき映像に応じたデータ信号を出力するデータ信号線駆動回路とを備え、
   前記走査信号の走査開始側に位置する最端部の行には、ダミー走査信号線が設けられ、
   前記ダミー走査信号線は、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動されることを特徴とする表示装置。
2. 前記ダミー走査信号線は、当該ダミー走査信号線と前記最端部の行における前記走査信号線との間の距離が、他の走査信号線間の距離と同一となるように、前記最端部の行における前記画素電極を挟んで設けられていることを特徴とする請求項１に記載の表示装置。
3. 前記ダミー走査信号線を駆動するゲートスタートパルスは、スイッチング素子をオン／オフできる電圧レベルを有していることを特徴とする請求項１または２に記載の表示装置。
4. 前記ダミー走査信号線を駆動するゲートスタートパルスは、バッファにより前記電圧レベルに設定されていることを特徴とする請求項３に記載の表示装置。
5. 前記走査信号線駆動回路を駆動するためのクロック、及び、前記ゲートスタートパルスを生成する制御装置をさらに備え、
   前記制御装置は、前記ゲートスタートパルスを生成するための、前記バッファを備えていることを特徴とする請求項４に記載の表示装置。
6. 前記ダミー走査信号線は、前記制御装置と前記走査信号線駆動回路とを接続する信号線に接続され、
   前記ゲートスタートパルスは、前記信号線を介して、前記走査信号線駆動回路及び前記ダミー走査信号線に入力されることを特徴とする請求項５に記載の表示装置。
7. 走査信号線と、この走査信号線によってオン／オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極とを含んで構成される行を複数備えるとともに、前記各行のスイッチング素子の他端に接続されたデータ信号線を含む表示パネルを備えた表示装置を駆動する表示装置の駆動方法において、
   前記各行のスイッチング素子をオンするための走査信号を出力する走査信号線駆動処理と、
   表示すべき映像に応じたデータ信号を出力するデータ信号線駆動処理とを含み、
   前記走査信号の走査開始側に位置する最端部の行に設けられるダミー走査信号線を、前記最端部の行に対応するシフトレジスタに入力されるゲートスタートパルスにより駆動することを特徴とする表示装置の駆動方法。

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