JPWO2007105700A1 - アクティブマトリクス基板およびそれを用いた表示装置 - Google Patents

アクティブマトリクス基板およびそれを用いた表示装置 Download PDF

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Abstract

表示領域が矩形でない異形ディスプレイにおいて、特定部分の画素が輝線化することによって表示品位を損なう等の不都合が生じることを防止する。表示領域に対応する画素電極の分布領域が矩形以外の形状をなす異形ディスプレイの基板として用いられるアクティブマトリクス基板において、走査開始側の最端部に位置する走査配線（Ｇ1）よりも外側に少なくとも１本のダミー走査配線（ダミー走査配線Ｇ0，Ｇ-1）が形成され、走査配線（Ｇ2）およびそれよりも走査終端側の走査配線に接続された最外周画素（ＰＰ）を挟んで、当該最外周画素のＴＦＴ（５）が接続されている走査配線に対向する位置に、上段の走査配線が延設されている。最外周画素（ＰＰ）のそれぞれよりも画面上側にダミー画素（ＤＰ）が設けられていることが好ましい。

Description

本発明は、薄膜トランジスタ等のスイッチング素子をマトリクス状に配置したアクティブマトリクス基板と、それを用いた表示装置に関する。
従来、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等のスイッチング素子をマトリクス状に配置したアクティブマトリクス基板を備えた、いわゆるアクティブマトリクス型の液晶表示装置が知られている。
ここで、図６〜図１０を参照しながら、従来のアクティブマトリクス基板およびこれを備えた液晶表示装置の構成について説明する。図６は、従来のアクティブマトリクス基板の構成を示す等価回路図である。図７は、図６のアクティブマトリクス基板における１画素分の構成を示す平面図である。図８は、図７におけるＡ−Ａ’線矢視断面図である。図９は、図８の液晶表示装置において、１画素における理想状態を示す等価回路図である。図１０は、１画素において実際の状態で生じる容量の等価回路図である。
図８に示すように、従来のアクティブマトリクス型液晶表示装置は、上下一対の透明なガラス基板１ａ，１ｂの間に液晶２が封入された構成である。一般的に、ガラス基板１ａ側がアクティブマトリクス基板と呼ばれ、ガラス基板１ｂ側が対向基板と呼ばれる。図６〜図８に示すように、ガラス基板１ａ上には、透明な導電膜からなる走査配線Ｇ1，Ｇ2，…と信号配線Ｓ1，Ｓ2，…とが、互いに直交するよう配置されている。走査配線Ｇ1，Ｇ2，…と信号配線Ｓ1，Ｓ2，…との各々の交差部近傍には、スイッチング素子である薄膜トランジスタ(以下、ＴＦＴという)５が設けられている。各ＴＦＴ５には透明な画素電極６が接続されている。走査配線Ｇ1，Ｇ2，…には、走査駆動回路Ｋから与えられる走査信号が順次印加される。信号配線Ｓ1，Ｓ2，…には、データ駆動回路Ｌから与えられるデータ信号が順次印加される。なお、図８において、２０はゲート絶縁膜、２２，２３はアモルファスＳiのi層とｎ+層である。
ガラス基板１ｂには、透明な導電膜からなる共通電極７とカラーフィルタ８とが設けられている。共通電極７には、コモン信号が印加される共通配線９が接続されている。カラーフィルタ８は、例えばＲ，Ｇ，Ｂの３原色の各色フィルタが、画素電極６のそれぞれに対応して規則的に配置されている。各ガラス基板１ａ，１ｂの外方には、偏光板(図示せず)が設けられている。なお、図９に示すように、画素電極６と共通電極７とによって、液晶容量ＣLCを確保するためのコンデンサ１２が構成されている。
ＴＦＴ５は、そのゲート電極５ｇが各走査配線Ｇ1，Ｇ2，…に、ソース電極５ｓが信号配線Ｓ1，Ｓ2，…に、ドレイン電極５ｄが画素電極６に、それぞれ接続されている。さらに、図７に示すように、画素電極６の下方には、透明な導電膜からなる付加容量配線１０が形成され、この付加容量配線１０が上記の共通配線９に接続されている。そして、液晶２の保持動作を改善して高画質化を図る観点から、上記の画素電極６と付加容量配線１０とによって付加容量ＣSを確保するためのコンデンサ１３が構成されている。
この構成において、走査駆動回路Ｋによって、本例では走査配線Ｇ1，Ｇ2，…の上から下に向けて順次走査信号が入力されると、この走査信号入力によって１行分の各ＴＦＴ５のゲートが同時にオンし、データ駆動回路Ｌによって信号配線Ｓ1，Ｓ2，…から表示用のデータ信号が１画素ごとに入力される。これにより、データ信号が画素電極６に印加され、この画素電極６と共通電極７との電位差に応じて液晶２の透過率が変化することにより、データ信号に応じた階調表示が実現される。
その場合、液晶２に長時間にわたって直流電圧が印加され続けると、その保持特性が劣化するため、信号配線Ｓ1，Ｓ2，…に入力されるデータ信号の極性を、たとえば１水平期間ごとに反転するなどして、画素電極６には正と負の電圧が交互に加わるように、いわゆる交流駆動が行われる。
ところで、一般に、導電膜を平行に配置したり、導電膜を絶縁膜を介して上下に配置した場合には、その間に寄生容量が発生する。すなわち、１画素について、理想状態では、図９に示すように、画素電極６と共通電極７との間の液晶容量ＣLC、および画素電極６と付加容量配線１０との間の付加容量ＣSが存在するのみである。しかし、例えば２行１列目の一つの画素(上から２段目の走査配線Ｇ2にＴＦＴ５のゲートが、左から１段目の信号配線Ｓ1にＴＦＴ５のソースがそれぞれ接続されている画素)に着目したとき、この画素については、図７から分かるように、画素電極６の周りが上下の走査配線Ｇ1，Ｇ2と左右の信号配線Ｓ1，Ｓ2とによって枠状に囲まれているため、図１０に示すように、画素電極６と各配線Ｇ1，Ｇ2，Ｓ1，Ｓ2間で、寄生容量Ｃsd1，Ｃsd2，Ｃgd1，Ｃgd2がそれぞれ生じる。
この場合の寄生容量比αは、次の式（１）で与えられる。
α＝ΔＣ／(ＣLC＋Ｃs＋ΔＣ)、ただし、ΔＣ＝Ｃgd1＋Ｃgd2 ・・・（１）
上記のように液晶２を交流駆動する場合に、このような寄生容量比αは、画素電極６に印加される電圧の変動分ΔＶに影響し、この電圧変動分ΔＶは直流成分を生じることになって保持特性が劣化するため、従来より、データ信号の各階調ごとに寄生容量比αに応じた最適化を行って、直流成分が生じないようにしている。
ところで、上述の各画素に寄生容量αが発生する場合の説明は、上から２段目の走査配線Ｇ2にＴＦＴ５が接続された一つの画素に関してであったが、次に、走査信号の走査が開始される最上段の走査配線Ｇ1にＴＦＴ５が接続された一つの画素に着目すると、その画素を構成する画素電極６の上方には走査配線Ｇ1，Ｇ2，…が存在しないので、寄生容量Ｃgd2が発生しない。したがって、この場合の寄生容量比α'は、次の式（２）で表される。
α'＝ΔＣ'／(ＣLC＋Ｃs＋ΔＣ')、ただし、ΔＣ'＝Ｃgd1 ・・・（２）
つまり、２段目以降の各走査配線Ｇ2，Ｇ3，…に対応する各画素に関しては、全て上下の対称性があるので式（１）の寄生容量比αとなるが、最上段の走査配線Ｇ1に対応する画素に関しては、上下の対称性がないので、式（２）の寄生容量比α'となる。すなわち、最上段の走査配線に対応する画素と、２段目以降の走査配線に対応する画素とは、寄生容量比α，α'の値が異なっている。
上述のように、２段目以降の各走査配線Ｇ2，Ｇ3，…に対応する各画素に関しては、寄生容量比αの影響を低減するために最適化を行って液晶２に直流成分が加わらないようにしているが、最上段の走査配線Ｇ1に対応する画素に関しては、寄生容量比α'が他の画素部分と異なるために、画素電極６に印加される電圧の変動分ΔＶを解消することができず、そのため、初段の走査配線Ｇ1に対応する画素の液晶２には、特異的に微小な直流成分が加わることになる。
そして、このような直流成分が加わると、時間経過とともに液晶２の保持特性が次第に劣化し、その結果、最上段の走査配線Ｇ1に対応する１ライン分の各画素が、たとえばノーマリホワイト形の液晶２では中間調において輝線化し、ノーマリブラック型の液晶２では中間調において黒線化するなど(以下、これらの現象を総称して輝線化等という)、表示品位を損なうという問題が生じる。この現象は、特に、高温度の下で通電動作をさせた時により顕著に発生する。
この問題を解決するために、図１１に示すように、アクティブマトリクス基板において走査開始側の最端部に位置する走査配線Ｇ1の外側に、容量形成用のダミー走査配線Ｇ0を設けた構成が、特開平９−２８８２６０号公報に開示されている。この構成によれば、容量形成用のダミー走査配線Ｇ0を設けたことにより、最上段の走査配線Ｇ1に対応する画素と、２段目以降の走査配線Ｇ2，Ｇ3，・・・に対応する画素とにおいて生じる寄生容量を均等とし、輝線が防止される。
ところで、近年、薄型ディスプレイの普及に伴い、その用途も益々多様化している。例えば、自動車の計器盤（インストルメントルパネル）等に液晶表示装置が用いられることもある。そのような用途によっては、従来の一般的な表示装置のような矩形の画面ではなく、円形、半円形、楕円形、または三角形、あるいは五角形以上の多角形の画面を有する異形ディスプレイが用いられることもある。なお、本明細書において、「異形ディスプレイ」とは、画面の表示領域の形状が矩形以外であるものを指す。
本発明は、このような異形ディスプレイにおいても、特定部分の画素が輝線化することによって表示品位を損なう等の不都合が生じることを防止し得るアクティブマトリクス基板を提供することを目的とする。また、そのようなアクティブマトリクス基板を用いることにより、高品位な表示が可能なアクティブマトリクス型の表示装置を提供することを目的とする。
上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、走査信号が印加される複数の走査配線と、前記走査配線に直交するよう配置され、データ信号が印加される複数の信号配線と、前記走査配線と信号配線との交差点の近傍において両配線に接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを備え、表示装置の基板として用いられるアクティブマトリクス基板において、前記画素電極のうち前記表示装置における表示領域に対応する画素電極の分布領域が矩形以外の形状をなし、前記分布領域において、前記走査配線の走査開始側の最端部に位置する走査配線よりも外側に、少なくとも１本のダミー走査配線が形成され、前記分布領域の最外周に位置する最外周画素のうち、前記走査配線の走査開始側の最端部の走査配線を１本目としたときにｎ（ｎは２以上の整数）本目の走査配線に接続された最外周画素を挟んで、当該最外周画素のスイッチング素子が接続されている走査配線に対向する位置に（ｎ−１）本目の走査配線が延設されていることを特徴とする。
また、上記の目的を達成するために、本発明にかかる表示装置は、上記の本発明にかかるアクティブマトリクス基板を備えたことを特徴とする。
以上のように、本発明によれば、異形ディスプレイにおいても、特定部分の画素が輝線化することによって表示品位を損なう等の不都合が生じることを防止し得るアクティブマトリクス基板を提供できる。また、そのようなアクティブマトリクス基板を用いることにより、高品位な表示が可能なアクティブマトリクス型の表示装置を提供できる。
図１は、本発明の一実施形態にかかるアクティブマトリクス基板の構成を示す等価回路図である。 図２は、図１のアクティブマトリクス基板を備えた液晶表示装置の外観例を示す平面図である。 図３は、ダミー走査配線に印加される信号の一例を示す波形図である。 図４は、本発明の一実施形態にかかるアクティブマトリクス基板の構成を示す等価回路図である。 図５（ａ）および図５（ｂ）は、本発明の一実施形態にかかる表示装置の表示領域形状の例を示す平面図である。 図６は、従来の液晶表示装置が備えるアクティブマトリクス基板の構成を示す等価回路図である。 図７は、図６のアクティブマトリクス基板における１画素分の構成を示す平面図である。 図８は、従来の液晶表示装置を、図７におけるＡ−Ａ’線で切断した構造を示す矢視断面図である。 図９は、図８の従来の液晶表示装置において、１画素における理想状態を示す等価回路図である。 図１０は、図８の従来の液晶表示装置において１画素において実際の状態で生じる容量の等価回路図である。 図１１は、従来のアクティブマトリクス基板の構成を示す等価回路図である。
上記の目的を達成するために、本発明にかかるアクティブマトリクス基板は、走査信号が印加される複数の走査配線と、前記走査配線に直交するよう配置され、データ信号が印加される複数の信号配線と、前記走査配線と信号配線との交差点の近傍において両配線に接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを備え、表示装置の基板として用いられるアクティブマトリクス基板において、前記画素電極のうち前記表示装置における表示領域に対応する画素電極の分布領域が矩形以外の形状をなし、前記分布領域において、前記走査配線の走査開始側の最端部に位置する走査配線よりも外側に、少なくとも１本のダミー走査配線が形成され、前記分布領域の最外周に位置する最外周画素のうち、前記走査配線の走査開始側の最端部の走査配線を１本目としたときにｎ（ｎは２以上の整数）本目の走査配線に接続された最外周画素を挟んで、当該最外周画素のスイッチング素子が接続されている走査配線に対向する位置に（ｎ−１）本目の走査配線が延設されていることを特徴とする。
上記の構成によれば、ダミー走査配線を設けることで、ダミー走査配線よりも走査終端側の各画素について寄生容量が均等に生じるようになるので、特定部分の画素が輝線化等して表示品位を損なうといった不都合が低減される。また、走査配線の走査開始側の最端部の走査配線を１本目としたときにｎ（ｎは２以上の整数）本目の走査配線に接続された最外周画素を挟んで、当該最外周画素のスイッチング素子が接続されている走査配線に対向する位置に（ｎ−１）本目の走査配線が延設されていることにより、表示領域に対応する画素電極の分布領域が矩形以外の形状をなす、いわゆる異形ディスプレイにおいても、最外周画素が輝線化等して表示品位を損なうことを防止できる。
上記のアクティブマトリクス基板において、前記ダミー走査配線よりも外側に、前記ダミー走査配線に接続されたスイッチング素子と前記スイッチング素子に接続された画素電極とを少なくとも備えたダミー画素が設けられていることが好ましい。
上記のアクティブマトリクス基板において、前記ダミー画素よりもさらに外側に、ダミー走査配線をさらに備えたことが好ましい。
また、本発明にかかる表示装置は、上記のアクティブマトリクス基板を備えたことを特徴とする。これにより、表示領域に対応する画素電極の分布領域が矩形以外の形状をなす、いわゆる異形ディスプレイにおいても、最外周画素が輝線化等して表示品位を損なうことを防止できる。
上記の表示装置において、前記走査配線および前記ダミー走査配線に対して信号を入力する走査線駆動回路を備えたことが好ましい。
また、上記の表示装置において、前記走査線駆動回路により前記ダミー走査配線に入力される信号は、前記複数の走査配線のそれぞれに印加される信号とは異なる信号であることが好ましい。さらに、前記走査線駆動回路により前記ダミー走査配線に入力される信号は、スイッチング素子をオンしない程度の電圧レベルを持つことが好ましい。あるいは、前記走査線駆動回路により前記ダミー走査配線に入力される信号は、前記複数の走査配線のそれぞれに印加される走査信号と同じ電圧レベルを持ち、前記走査配線の走査開始側の最端部に位置する走査配線へ印加される走査信号よりも所定の時間だけ早く当該ダミー走査配線に印加されることも好ましい。
あるいは、上記の表示装置において、前記ダミー走査配線が、前記複数の走査配線のいずれかに接続された構成であっても良い。さらに、前記ダミー走査配線が、前記複数の走査配線のうち、走査開始側の最端部に位置する走査配線または走査終端側の最端部に位置する走査配線に接続されたことが好ましい。
あるいは、上記の表示装置において、前記アクティブマトリクス基板に対向し、共通電極を備えた対向基板をさらに備え、前記ダミー走査配線が、前記共通電極へコモン信号を印加する共通配線に接続された構成としても良い。
以下、図面を参照しながら、本発明の一実施形態にかかるアクティブマトリクス基板およびこれを備えた表示装置について、より具体的に説明する。
図１は、本発明の一実施形態にかかるアクティブマトリクス基板の構成を示す等価回路図である。図２は、図１のアクティブマトリクス基板を備えた液晶表示装置の外観を示す平面図である。なお、図６〜図１１において示した従来の構成と同様の構成については、同じ参照符号を用いて、その詳しい説明は省略する。
なお、図示の便宜上、図１では、実際よりも１画素の大きさを拡大して示している。すなわち、実際の液晶表示装置では、水平方向および垂直方向の画素数は、図１に示した画素数よりも遙かに多い。
図２に示すように、本実施形態にかかるアクティブマトリクス型の液晶表示装置は、円形の画面（表示領域）１０１を有する異形ディスプレイである。この液晶表示装置は、図８に示したとおり、上下一対の透明なガラス基板１ａ，１ｂの間に液晶２が封入された構成である。
図１に示すように、本実施形態のアクティブマトリクス基板では、ガラス基板１ａ上に、透明な導電膜からなる走査配線Ｇ1，Ｇ2，…と信号配線Ｓ1，Ｓ2，…とが、互いに直交するよう配置されている。走査配線Ｇ1，Ｇ2，…と信号配線Ｓ1，Ｓ2，…との各々の交差部近傍には、スイッチング素子であるＴＦＴ５が設けられている。各ＴＦＴ５には透明な画素電極６が接続されている。走査配線Ｇ1，Ｇ2，…には、走査駆動回路Ｋから与えられる走査信号が順次印加される。信号配線Ｓ1，Ｓ2，…には、データ駆動回路Ｌから与えられるデータ信号が順次印加される。なお、本実施形態では、走査信号が走査配線Ｇ1，Ｇ2，…に順次印加される例を具体例として示すが、本発明における走査配線Ｇ1，Ｇ2，…に対する走査信号の印加タイミングはこの具体例に限定されず、複数本の走査配線に走査信号が同時に印加される構成であっても良いし、例えば１本おきに走査信号が印加される構成であっても良い。
ＴＦＴ５のゲート電極は各走査配線Ｇ1，Ｇ2，…に、ソース電極は信号配線Ｓ1，Ｓ2，…に、ドレイン電極は画素電極６に、それぞれ接続されている。さらに、図７に示したように、画素電極６の下方には、透明な導電膜からなる付加容量配線１０が形成され、この付加容量配線１０は、図１に示すように共通配線９に接続されている。そして、液晶２の保持動作を改善して高画質化を図る観点から、上記の画素電極６と付加容量配線１０とによって付加容量ＣSを確保するためのコンデンサ１３が構成されている。なお、図１に示すように、付加容量配線１０を対向基板に接続する共通配線９は、表示領域の外形に沿って、階段状に配線されている。
この構成において、走査駆動回路Ｋによって、本例では走査配線Ｇ1，Ｇ2，…の上から下に向けて順次走査信号が入力されると、この走査信号入力によって１行分の各ＴＦＴ５のゲートが同時にオンし、データ駆動回路Ｌによって信号配線Ｓ1，Ｓ2，…から表示用のデータ信号が１画素ごとに入力される。これにより、データ信号が画素電極６に印加され、この画素電極６と共通電極７との電位差に応じて液晶２の透過率が変化することにより、データ信号に応じた階調表示が実現される。
図１に示す表示エリア境界線Ｂは、液晶表示装置のアクティブマトリクス基板における表示領域内と表示領域外との境界を示す。表示エリア境界線Ｂの外側は、ブラックマトリクス（図示せず）で覆われている。なお、図２に示した液晶表示装置は、画面１０１と、駆動回路等を内蔵する額縁部１０３とを有しているが、額縁部１０３の形状および大きさは、図２に示したものに限定されない。
図１に示すように、表示エリア境界線Ｂは、必ずしも画素の境界とは一致しない。画素電極６の少なくとも一部が表示領域に含まれる画素は、表示領域内の画素（以下、「表示領域内画素」）としてデータ信号が与えられる。なお、図１では、表示領域内画素であって、表示領域の最外周に位置する画素（以下、「最外周画素」と称し、図中ではＰＰの参照符号を付す。）に、左下がりのハッチングを付した。
なお、上述したとおり、このアクティブマトリクス基板の走査配線Ｇ1，Ｇ2，Ｇ3，・・・には、走査駆動回路Ｋにより、この順に走査信号が印加される。すなわち、走査配線Ｇ1が、このアクティブマトリクス基板において、走査開始側の最端部に位置する走査配線である。
図１に示すように、本実施形態にかかるアクティブマトリクス基板では、走査開始側の最端部の走査配線(本例では走査配線Ｇ1)のさらに上側に、走査配線Ｇ1に平行に、容量形成用のダミー走査配線Ｇ0，Ｇ-1が形成されている。走査配線Ｇ1とダミー走査配線Ｇ0との間隔、およびダミー走査配線Ｇ0とダミー走査配線Ｇ-1との間隔は、走査配線Ｇ1，Ｇ2，Ｇ3，・・・の間隔と同じである。
また、ダミー走査配線Ｇ0に接続するように、すなわち、ダミー走査配線Ｇ0とダミー走査配線Ｇ-1とに挟まれる領域に、容量形成用のダミー画素ＤＰ1〜ＤＰ7が形成されている。ダミー画素は、表示領域内画素と同様に、ＴＦＴ５、画素電極６、および付加容量配線１０等を備えている。
なお、走査配線Ｇ2およびこれよりも画面下側（走査終端側）の走査配線に接続された最外周画素ＰＰ8〜ＰＰ11については、当該最外周画素の画面上側（走査開始側）に、１段上の走査配線が延設されている。例えば、走査配線Ｇ2に接続された最外周画素ＰＰ8について見ると、この最外周画素ＰＰ8の画面上側に、走査配線Ｇ1が延設されている。また、最外周画素ＰＰ8〜ＰＰ11については、これらの最外周画素のそれぞれに対して画面上側に、容量形成用のダミー画素ＤＰ8〜ＤＰ11が形成されている。また、これらのダミー画素ＤＰ8〜ＤＰ11のそれぞれに対して画面上側には、その上段の走査配線（またはダミー走査配線）が延設されている。例えばダミー画素ＤＰ10に対して画面上側には、走査配線Ｇ2が延設されている。
なお、図１では、最外周画素ＰＰ1〜ＰＰ11のそれぞれに対して画面上側にダミー画素ＤＰ1〜ＤＰ11が１つずつ設けられた構成を例示したが、最外周画素の画面上側にダミー画素を２つ以上設けた構成としても良い。また、図１では、ダミー画素に、右下がりのハッチングを付した。
図１の構成では、最外周画素のそれぞれに対して画面上側に、少なくとも１本のダミー走査配線または走査配線の延設部が存在することとなる。これにより、最外周画素の画素電極６について、画面上側に位置するダミー走査配線または走査配線との間に、寄生容量Ｃgd2が生じる（図１参照）。なお、図１では、ダミー画素についてのみ寄生容量Ｃgd2を記載したが、最外周画素についても、ダミー画素と同様に寄生容量gd2が生じる。この結果、全ての画素に関する寄生容量比は、前記式（１）で与えられる値αと等しくなり、画素間での寄生容量比の差がなくなる。
なお、ダミー走査配線Ｇ0，Ｇ-1は、特に信号を入力することなく所定の電位に維持しても良いが、ダミー走査配線Ｇ0，Ｇ-1に接続されたＴＦＴ５がオンしない程度のレベルを持つ走査信号を印加しても良い。
あるいは、図３に示すように、走査信号φＧ1，φＧ2，φＧ3，…と同じ波形で、かつこれらの走査信号φＧ1，φＧ2，φＧ3，…と同じ時間差ΔＴをもつ信号φＧ0，φＧ-1を作成し、それらの信号を、走査配線Ｇ1に対する走査信号φＧ1の出力タイミングの前にダミー走査配線Ｇ0，Ｇ-1に入力するように、走査駆動回路Ｋを設計することも好ましい。このようにすれば、表示領域内画素の寄生容量比αに合わせて最適化が図られていれば、ダミー画素および最外周画素の全てが、寄生容量において他の表示領域内画素と同条件になる。これにより、例えばノーマリホワイト形の場合に最外周画素が輝線化する、あるいはノーマリブラック形の場合に最外周画素が黒線化するといった現象を防止することができる。
あるいは、ダミー走査配線Ｇ0，Ｇ-1を最下段の走査配線ＧE（図４参照）に接続することにより、最下段の走査配線ＧEに入力される走査信号φＧEがダミー走査配線Ｇ0，Ｇ-1にそのまま入力されるようにしても良い。この構成にすれば、上述のようにダミー走査配線Ｇ0，Ｇ-1に固有の走査信号φＧ0，φＧ-1を生成するように走査駆動回路Ｋを設計しなくても、既存の走査信号φＧEを利用できる。しかも、この走査信号φＧEは、最上段の走査配線Ｇ1に加わる走査信号φＧ1の出力タイミングとのずれが最も小さくなるので、最上段の走査配線Ｇ1で駆動される画素は、他の走査配線Ｇ2，Ｇ3，…で駆動される画素と略同じ条件になり、この１ライン分の画素の輝線化等の現象を十分に抑えることができる。
あるいは、ダミー走査配線Ｇ0，Ｇ-1を、共通配線９に接続した構成としても良い。この構成においては、共通配線９に印加されるコモン信号Ｖcomがダミー走査配線Ｇ0，Ｇ-1にそのまま入力される。すなわち、液晶２を交流駆動するために、共通電極７および付加容量配線１０には、共通配線９を介して１水平期間(１Ｈ)ごとにレベル反転するコモン信号Ｖcomが入力されているが、このコモン信号Ｖcomが同時にダミー走査配線Ｇ0，Ｇ-1に入力されることとなる。この構成によれば、既存のコモン信号Ｖcomを利用できるので、走査駆動回路Ｋに特別な設計変更を加える必要がない。
あるいは、ダミー走査配線Ｇ0，Ｇ-1を、各走査配線Ｇ1，Ｇ2，…の内の一つ（例えば２段目の走査配線Ｇ2）に接続した構成としても良い。この構成によっても、既存の走査信号を利用できるので、走査駆動回路Ｋに特別な設計変更を加える必要がない。
なお、ダミー画素が接続された走査配線またはダミー走査配線に走査信号が印加されているときに、ダミー画素へ印加されるデータ信号は、どのような信号であっても良い。ダミー画素は、ブラックマトリクスで覆われており、表示に影響を与えないからである。
上記の構成では、走査配線Ｇ1に接続された最外周画素ＰＰ1〜ＰＰ7については、当該最外周画素よりも画面上側に２本のダミー走査配線Ｇ0，Ｇ-1が配置されている。また、走査配線Ｇ2に接続された最外周画素ＰＰ8，ＰＰ9については、当該最外周画素よりも画面上側に走査配線Ｇ1とダミー走査配線Ｇ0が配置されている。さらに、走査配線Ｇ4に接続された最外周画素ＰＰ10，ＰＰ11については、当該最外周画素よりも画面上側に走査配線Ｇ2，Ｇ3が配置されている。つまり、最外周画素のそれぞれの画面上側には、走査配線またはダミー走査配線の少なくとも一方の組合せからなる合計２本の配線が配置されている。しかし、最外周画素よりも画面上側に、走査配線またはダミー走査配線が少なくとも１本配置されていれば、その配線と最外周画素との間に寄生容量Ｃgd2が生じるので、輝線化を防止する効果が得られる。
また、上記の説明では、最外周画素ＰＰに対して画面上側に少なくとも１つのダミー画素ＤＰを設ける構成を例示した。しかし、最外周画素に対して画面上側に走査配線またはダミー走査配線が存在すれば、その配線と最外周画素の画素電極との間に寄生容量Ｃgd2が生じるので、ダミー画素は必ずしも設けなくても良い。
また、本実施形態の液晶表示装置において、走査配線Ｇの走査方向を、画面上側から下側、または画面下側から上側の２通りに切り替え可能である場合は、図４に示すように、液晶表示装置の画面下側において、最下段の走査配線ＧEよりも下側にダミー走査配線ＧE+1を設けると共に、最外周画素のそれぞれに対して画面下側に、少なくとも１つのダミー画素を設けた構成とすることが好ましい。この構成によれば、走査配線Ｇの走査方向を画面下側から上側へ向かう方向とした場合にも、特定の画素の輝線化等の現象を抑えることができる。
また、上記の説明は、本発明にかかるアクティブマトリクス基板およびそれを用いた表示装置の一例に過ぎず、発明の技術的範囲は上述の具体例に限定されない。例えば、上記においては、表示装置として液晶表示装置を例示したが、アクティブマトリクス型の表示装置であれば、液晶表示装置以外の任意の表示装置にも本発明を適用可能である。
また、表示装置の外形は、図２に示したような円形に限定されず、半円形や楕円形であっても良い。また、表示領域の外周の全てが曲線で構成されていなくても良く、例えば図５（ａ）および（ｂ）に示すように、画面（表示領域）２０１の外周の一部が直線状に形成された表示装置も、本発明の表示装置の技術的範囲に含まれる。
本発明は、異形ディスプレイにおいても、特定部分の画素が輝線化することによって表示品位を損なう等の不都合が生じることを防止し得るアクティブマトリクス基板として産業上利用可能である。また、そのようなアクティブマトリクス基板を用いることにより、高品位な表示が可能なアクティブマトリクス型の表示装置としても、産業上利用可能である。

Claims (11)

  1. 走査信号が印加される複数の走査配線と、前記走査配線に直交するよう配置され、データ信号が印加される複数の信号配線と、前記走査配線と信号配線との交差点の近傍において両配線に接続されたスイッチング素子と、前記スイッチング素子に接続された画素電極とを備え、表示装置の基板として用いられるアクティブマトリクス基板において、
    前記画素電極のうち前記表示装置における表示領域に対応する画素電極の分布領域が矩形以外の形状をなし、
    前記分布領域において、前記走査配線の走査開始側の最端部に位置する走査配線よりも外側に、少なくとも１本のダミー走査配線が形成され、
    前記分布領域の最外周に位置する最外周画素のうち、前記走査配線の走査開始側の最端部の走査配線を１本目としたときにｎ（ｎは２以上の整数）本目の走査配線に接続された最外周画素を挟んで、当該最外周画素のスイッチング素子が接続されている走査配線に対向する位置に（ｎ−１）本目の走査配線が延設されていることを特徴とするアクティブマトリクス基板。
  2. 前記ダミー走査配線よりも外側に、前記ダミー走査配線に接続されたスイッチング素子と前記スイッチング素子に接続された画素電極とを少なくとも備えたダミー画素が設けられている、請求項１に記載のアクティブマトリクス基板。
  3. 前記ダミー画素よりもさらに外側に、ダミー走査配線をさらに備えた、請求項２に記載のアクティブマトリクス基板。
  4. 請求項１〜３のいずれか一項に記載のアクティブマトリクス基板を備えた表示装置。
  5. 前記走査配線および前記ダミー走査配線に対して信号を入力する走査線駆動回路を備えた、請求項４に記載の表示装置。
  6. 前記走査線駆動回路により前記ダミー走査配線に入力される信号は、前記複数の走査配線のそれぞれに印加される信号とは異なる信号である、請求項５に記載の表示装置。
  7. 前記走査線駆動回路により前記ダミー走査配線に入力される信号は、スイッチング素子をオンしない程度の電圧レベルを持つ、請求項６に記載の表示装置。
  8. 前記走査線駆動回路により前記ダミー走査配線に入力される信号は、前記複数の走査配線のそれぞれに印加される走査信号と同じ電圧レベルを持ち、前記走査配線の走査開始側の最端部に位置する走査配線へ印加される走査信号よりも所定の時間だけ早く当該ダミー走査配線に印加される、請求項６に記載の表示装置。
  9. 前記ダミー走査配線が、前記複数の走査配線のいずれかに接続された、請求項４に記載の表示装置。
  10. 前記ダミー走査配線が、前記複数の走査配線のうち、走査開始側の最端部に位置する走査配線または走査終端側の最端部に位置する走査配線に接続された、請求項９に記載の表示装置。
  11. 前記アクティブマトリクス基板に対向し、共通電極を備えた対向基板をさらに備え、
    前記ダミー走査配線が、前記共通電極へコモン信号を印加する共通配線に接続された、請求項４に記載の表示装置。
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