JPWO2009041294A1 - 積層帯域通過フィルタ - Google Patents

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Abstract

小型・低損失で且つ通過帯域から通過帯域外への減衰が急峻であり、帯域内でのリップルの少ない積層帯域通過フィルタを構成する。接地電極形成層（１０１）の接地電極（１０９）とキャパシタ電極形成層（１０２）のキャパシタ電極（１１１〜１１３）との間にそれぞれ容量を形成し、ビア電極（１３１〜１３６）および線路電極（１１６〜１１８）によって複数のインダクタ電極を構成するとともに、それらのループ面をインダクタ電極の配列方向に見たときにループの面同士が一部で重なるようにする。また、線路電極（１１７）を、第１の線路電極形成層（１０４）に形成する。線路電極（１１６，１１８）を、第２の線路電極形成層（１０５）に形成する。

Description

この発明は、複数の誘電体層と複数の電極層とを積層してなる積層帯域通過フィルタに関するものである。
積層帯域通過フィルタが高周波の帯域通過フィルタとして利用されている。積層帯域通過フィルタは、誘電体層と電極層とを積層した積層体内に複数のＬＣ共振器を設けて構成される。このような構成の積層帯域通過フィルタは、小型・低廉化に適している。
従来の積層帯域通過フィルタが特許文献１〜４に開示されている。
図１は、特許文献１の積層帯域通過フィルタの回路図である。
このフィルタでは、コイルとコンデンサとを並列に接続したＬＣ並列共振回路が複数設けられている。各ＬＣ並列共振回路は、それぞれ隣接する共振器間のコイル同士で磁気的に結合する。
図２は、同積層帯域通過フィルタの断面図である。
第１の層１０−１には、接地電極１１が設けられている。第２の層１０−２および第３の層１０−３には、キャパシタ電極１２とコイルパターン１３とが印刷形成されている。接地電極１１とキャパシタ電極１２との間には容量が構成される。２層にわたるコイルパターン１３は、ブラインドスルーホール１４を介して導通される。これらの接地電極１１とキャパシタ電極１２とコイルパターン１３とブラインドスルーホール１４とによりＬＣ並列共振回路が構成される。ＬＣ並列共振回路は、第４の層１０−４から下の層にもさらに積層される。これにより、複数のＬＣ並列共振回路がコイル間で磁気的に結合される。
特許文献２の積層帯域通過フィルタは、自己共振するコンデンサからなる複数のＬＣ共振器を備える。各ＬＣ共振器は、積層体の厚み方向に積層され、電磁気的に結合される。これにより、バンドパスフィルタの設計上必要とするＬＣ共振器間の物理的距離を確保した状態で部品サイズを小型化できる。
特許文献３の積層帯域通過フィルタは、配線層の一部に互いに平行な一対の線路からなるフィルタ線路を備える。第１のフィルタ線路と第２のフィルタ線路とは、互いに異なる回路層で平行に対向する。厚み方向に対向する線路同士は、一端部で電気的に接続され、誘電体層を介して折り返される。
特許文献４の積層帯域通過フィルタは、共振器を構成する２本のストリップラインが同一層に一定間隔で配置される。
特開平４−６９１１号公報 特開２０００−２０１００１号公報 特開２００３−１９８２２６号公報 国際公開第０２／００９２２５号パンフレット
特許文献１の積層帯域通過フィルタは、各ＬＣ並列共振器が有するコイルが２層のコイルパターンで形成される。したがって、各ＬＣ並列共振器間の磁気的な結合が過度に大きくなる虞がある。また、２層のコイルパターンでコイルが形成される。したがって、コイルのＱ値の劣化により、積層帯域通過フィルタの挿入損失が大きくなる問題がある。以上の問題を解決するためには、各ＬＣ並列共振器間の距離を十分空ける必要がある。しかしながらその場合、積層帯域通過フィルタの厚み寸法が大きくなる問題がある。
特許文献２の積層帯域通過フィルタは、コンデンサが自己共振する。そのため、キャパシタ電極のキャパシタンス成分と、そのキャパシタ電極が有するインダクタンス成分とでＬＣ共振器が構成される。この場合、所望のインダクタンスを持つ共振器を構成することが難しく、低損失な帯域通過フィルタの特性が得られない問題がある。
特許文献３，４の積層帯域通過フィルタは、小型且つ低損失な帯域通過フィルタを得ることができる。しかし、通過帯域からその帯域外への急峻な減衰特性を得るためには、共振器を多段化し、２段のフィルタを積層方向に積み上げて結合させる必要がある。したがって、多段のフィルタを構成する場合に厚み寸法が大きくなる問題がある。
また、従来の積層帯域通過フィルタでは、積層体内にキャパシタ電極およびインダクタ電極によるＬＣ並列共振器を配置して隣接するインダクタ電極間を誘導結合させた場合、通過帯域での通過特性にリップル（偏差）が生じるという問題がある。
そこで、この発明の目的は、上述の問題を解消して、小型・低損失で且つ通過帯域から通過帯域外への減衰が急峻で、帯域内でのリップルの少ない積層帯域通過フィルタを提供することにある。
（１）この発明の積層帯域通過フィルタは、複数の誘電体層と複数の電極層とを積層した積層体で構成される。また、複数のＬＣ並列共振器を備える。各ＬＣ並列共振器は、接地電極およびキャパシタ電極とインダクタ電極とを接続してそれぞれ構成される。接地電極およびキャパシタ電極は、いずれかの電極層に形成される。インダクタ電極は、キャパシタ電極の形成された電極層とは異なる電極層を経由してキャパシタ電極との接続点を始点とし、接地電極との接続点を終点とし、積層体の積層方向に垂直な方向から見てループ状に形成される。複数のＬＣ並列共振器のうちの少なくとも２つは、それぞれのインダクタ電極が経由する電極層が相違する。
（２）それぞれのインダクタ電極が経由する電極層が相違する２つのＬＣ並列共振器は、誘電体層と電極層との積層方向に垂直な配列方向に配列される。また、２つのＬＣ並列共振器それぞれのインダクタ電極は、配列方向から見てループが重なるように形成される。
（３）２つのＬＣ並列共振器は、それぞれのインダクタ電極のループの方向が互いに逆である。
（４）２つのＬＣ並列共振器は、配列方向に隣接して配置される。また、２つのＬＣ並列共振器のうち少なくとも一方は、入力段または出力段の共振器である。
（５）２つのＬＣ並列共振器それぞれのインダクタ電極は、ビア電極と線路電極とを含んで構成される。ビア電極は、誘電体層と電極層との積層方向に延びる。線路電極は、電極層を通る。
（６）２つのＬＣ並列共振器それぞれの線路電極は、積層方向から見てループ状に重なるように形成されている。
（７）２つのＬＣ並列共振器のうち少なくとも一方の線路電極は、ミアンダライン形状またはコの字形状である。
（８）入力段のＬＣ並列共振器に接続された入力電極、および、出力段のＬＣ並列共振器に接続された出力電極、のうち少なくとも一方を、線路電極とキャパシタ電極との間のビア電極に接続した。
（９）飛び結合用のキャパシタ電極を備える。飛び結合用のキャパシタ電極は、２つのＬＣ並列共振器の一方のキャパシタ電極に一端が対向し、２つのＬＣ並列共振器の他方のキャパシタ電極に他端が対向する。
（１０）入力段のＬＣ並列共振器のキャパシタ電極と出力段のＬＣ並列共振器のキャパシタ電極とは、同一の電極層にて隣接する。
（１）２つのＬＣ並列共振器を構成するインダクタ電極が、それぞれ異なる電極層を経由することにより、積層帯域通過フィルタが小型・低背の場合でも、各電極層にてインダクタ電極の専有面積を大きくできる。したがって、各インダクタ電極の電極形状や電極幅、電極長の設計自由度が高まる。具体的には、電極長を長くすることによりインダクタンスを高めることができ、電極幅を広くすることによりインダクタのＱ値を高められる。これにより、所望のインダクタンスを有する共振器を構成して、所望の通過帯域で低挿入損失の積層帯域通過フィルタを実現できる。
（２）２つのＬＣ並列共振器それぞれのループ面が配列方向を向き、積層体を配列方向から見てループが重なるように構成したことにより、これらのＬＣ並列共振器が結合する。この場合では、ループ面の間隔によって、共振器間の誘導結合を任意に調整できる。
（３）２つのＬＣ並列共振器のループの方向が互いに逆方向であることにより、通過帯域での通過特性のリップルが抑えられ、良好な帯域通過特性が得られる。
（４）２つのＬＣ並列共振器が、入出力段の共振器と隣接する共振器とを構成することにより、これらのＬＣ並列共振器のインダクタンスの設定の自由度が高まる。仮に、これらのＬＣ並列共振器のインダクタ電極が同一電極層を経由する場合、電極層の限られた領域内にしかインダクタ電極を形成できない。しかしながら、共振器の経由する電極層を相違させることにより、共振器の経由する電極層における各インダクタ電極を形成可能な領域が極めて広くなる。したがって、これらのＬＣ並列共振器のインダクタンスの設定の自由度が高まる。
（５）線路電極とビア電極とでインダクタ電極が構成されることにより、積層帯域通過フィルタの積層方向の厚みが抑制できる。また、ビア電極の相対位置精度は高いため、積層体のカットズレや、積み重ねズレなどが生じても、インダクタンスやキャパシタンスの変動や、共振周波数のズレを抑制できる。
（６）積層体を積層方向から見て、２つのＬＣ並列共振器の線路電極同士がループ状に重なり合うので、これらＬＣ並列共振器間の結合度（誘導結合）を高められる。したがって、低挿入損失で広帯域化した通過特性の積層帯域通過フィルタを実現できる。
（７）線路電極をミアンダ形状またはコ字形状とすることにより、限られた占有面積内に相対的に長い線路電極を形成できる。そのため、必要なインダクタンスを得るための面積が縮小化でき、積層帯域通過フィルタを全体に小型化できる。また、積層体を積層方向から見て、線路電極同士を重ね合わせることが容易になる。
（８）線路電極とキャパシタ電極との間のビア電極に入出力電極を接続することにより、入出力電極との接続のために余分な電極を引き回す必要が無く、導体損を抑制して高いＱ値の共振器の特性を利用できる。
（９）飛び結合用のキャパシタ電極を備えることにより、飛び結合の調整が容易になる。
（１０）入力段のＬＣ並列共振器のキャパシタ電極と出力段のＬＣ並列共振器のキャパシタ電極とを隣接させることにより、入力側のＬＣ並列共振器のキャパシタ電極と出力側のＬＣ並列共振器のキャパシタ電極と間の飛び容量を他のキャパシタ電極に影響されずに設定することができる。
特許文献１に示されている積層帯域通過フィルタの回路図である。 同フィルタの断面図である。 第１の実施形態に係る積層帯域通過フィルタの外観斜視図である。 同フィルタの分解斜視図である。 同フィルタの等価回路図である。 同フィルタの通過特性図である。
符号の説明
１…積層帯域通過フィルタ
６…接地端子
７，８…入出力端子
１００…積層体
１０１…接地電極形成層
１０２…キャパシタ電極形成層
１０３…入出力電極形成層
１０４，１０５…線路電極形成層
１０６…外層
１０９…接地電極
１１１〜１１３…キャパシタ電極
１１６〜１１８…線路電極
１２１，１２２…入出力電極
１２１Ａ，１２２Ａ…引出電極部
１３１〜１３６…ビア電極
１５１，１５２…接地接続電極
１６０…入出力間キャパシタ電極
以下、第１の実施形態に係る積層帯域通過フィルタについて説明する。ここで示すフィルタは、３段のＬＣ並列共振器が結合する帯域通過（バンドパス）型のフィルタである。
図３は同フィルタの外観斜視図である。
積層帯域通過フィルタ１は、積層体１００を備える。積層体１００は、図中上下方向を積層方向として誘電体層と電極層とを積層したものである。積層体１００の積層方向に垂直な４つの側面のうち、短辺を含む２つの側面には入出力端子７，８が設けられている。長辺を含む残る２つの側面には、接地端子６が設けられている。２つの入出力端子７，８の間に接地端子６が存在するので入出力間の信号の不要な結合を遮断できる。
図４は同フィルタの分解斜視図である。
積層体１００は、接地電極形成層１０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、第１の線路電極形成層１０４、第２の線路電極形成層１０５、および外層１０６を備える。層１０１〜１０６は誘電体層である。また、層１０１〜１０５の上面には、電極層を構成する電極が形成されている。したがって、このフィルタは、６つの誘電体層と５つの電極層とで構成され、積層体の端面に、入出力端子と接地端子とを形成したものである。
層１０１〜１０５は、それぞれ長辺が１．６ｍｍで、短辺が０．８ｍｍ、厚みが０．４ｍｍの矩形板状である。また、層１０１〜１０６は、比誘電率εｒ５３．５の低温焼結セラミック（ＬＴＣＣ）で構成される。ＬＴＣＣは、例えば酸化チタン、酸化バリウム、アルミナ等の成分のうち、少なくとも１つ以上の成分と、ガラス成分とから構成される。なお、線路電極形成層１０４，１０５および外層１０６の比誘電率は６以上８０以下の範囲内で有ると好適である。また、キャパシタ電極形成層１０２の比誘電率は２０以上８０以下の範囲内で有ると好適である。
接地電極形成層１０１は、接地電極１０９と接地接続電極１５１，１５２とが上面に形成されている。接地電極１０９は、層１０１の平面外形から所定間隔へだてた内側の範囲に、矩形状に形成されている。接地接続電極１５１，１５２は、接地電極１０９から層１０１の長辺側の側面にまで延びる線路状に形成されて、積層体の端面で接地端子（不図示）に導通する。
キャパシタ電極形成層１０２は、キャパシタ電極１１１〜１１３が上面に形成されている。キャパシタ電極１１１とキャパシタ電極１１３とは、図中手前側の長辺のなす両角付近にそれぞれ配置されている。キャパシタ電極１１２は、図中奥側の長辺の中央付近の、キャパシタ電極１１１とキャパシタ電極１１３との間に挟まれない位置に配置されている。なお、キャパシタ電極の電極寸法は、ＬＣ並列共振器に必要とされる容量が得られるように設定される。
入出力電極形成層１０３は、入出力電極１２１，１２２と入出力間キャパシタ電極１６０とが上面に形成されている。入出力電極１２１，１２２は、層１０３の短辺側の側面に接する中央付近に矩形状に形成されていて、積層体の端面で入出力端子（不図示）に導通する。また、入出力電極１２１，１２２からは、図中手前方向に引出電極部１２１Ａ，１２２Ａが引き出されている。引出電極部１２１Ａ，１２２Ａは、互いに、所定の間隔だけ離れて対向する。入出力間キャパシタ電極１６０は、引出電極部１２１Ａ，１２２Ａの間の領域に、引出電極部１２１Ａ，１２２Ａと所定間隔へだてて形成されている。入出力キャパシタ電極１６０の両端は、入出力電極形成層１０３を介してキャパシタ電極１１１，１１３に対向する。
第１の線路電極形成層１０４は、線路電極１１７が上面に形成されている。線路電極１１７は、ミアンダライン状に形成されている。
第２の線路電極形成層１０５は、線路電極１１６と線路電極１１８とが上面に形成されている。線路電極１１６と線路電極１１８とは、コの字形状に形成されている。
層１０２〜１０５は、それぞれ積層方向に延びるビア電極１３１〜１３６が内部に形成されている。
ビア電極１３１は線路電極１１６の一端１１６Ａとキャパシタ電極１１１とに導通する。ビア電極１３２は線路電極１１６の他端１１６Ｂと接地電極１０９とに導通する。これらのビア電極１３１と線路電極１１６とビア電極１３２とが第１のインダクタ電極を構成する。ビア電極１３１は入出力電極１２１の引出電極部１２１Ａにも導通する。
ビア電極１３５は線路電極１１８の一端１１８Ａとキャパシタ電極１１３とに導通する。ビア電極１３６は線路電極１１８の他端１１８Ｂと接地電極１０９とに導通する。これらのビア電極１３５と線路電極１１８とビア電極１３６とは第３のインダクタ電極を構成する。ビア電極１３６は入出力電極１２２の引出電極部１２２Ａにも導通する。
ビア電極１３３は線路電極１１７の一端１１７Ａと接地電極１０９とに導通する。ビア電極１３４は線路電極１１７の他端１１７Ｂとキャパシタ電極１１２とに導通する。これらのビア電極１３３と線路電極１１７とビア電極１３４とは第２のインダクタ電極を構成する。なお、ビア電極１３３はビア電極１３１に近接する。また、ビア電極１３４はビア電極１３６に近接する。
以上のように積層帯域通過フィルタ１は構成されている。
第１〜第３のインダクタ電極はそれぞれ、一端がキャパシタ電極１１１〜１１３に、他端が接地電極１０９に接続されている。またキャパシタ電極１１１〜１１３は、接地電極１０９と対向する。したがって、第１〜第３のインダクタ電極とキャパシタ電極１１１〜１１３との組は、それぞれＬＣ並列共振器を構成する。
第１のインダクタ電極を構成するビア電極１３１は入出力電極１２１の引出電極部１２１Ａに導通する。したがって、第１のインダクタ電極とキャパシタ電極１１１とを含んで構成される共振器は入出力段（入力段）のＬＣ並列共振器となる。
また、第３のインダクタ電極を構成するビア電極１３６は入出力電極１２２の引出電極部１２２Ａに導通する。したがって、第３のインダクタ電極とキャパシタ電極１１３とを含んで構成される共振器は入出力段（出力段）のＬＣ並列共振器となる。
線路電極１１７は第１の線路電極形成層１０４に形成され、線路電極１１６と線路電極１１８とは第２の線路電極形成層１０５に形成されている。したがって、各線路電極１１６〜１１８の形成可能な占有領域の面積は、これら全てを同一層に配する場合よりも大きい。
また線路電極１１７はミアンダライン状に形成され、線路電極１１６と線路電極１１８とはコの字形状に形成されている。したがって、限られた占有面積内に相対的に長い線路電極を形成できる。そのため、各線路電極１１６〜１１８の線路長を確保でき、インダクタンスを所望の値にできる。また、各線路電極１１６〜１１８の線路幅も確保して、高いＱ値を実現できる。このため、各線路電極１１６〜１１８の占有面積を縮小化でき、その分全体に小型化できる。
入出力電極１２１，１２２と入力段および出力段のＬＣ並列共振器との結合は、引出電極部１２１Ａ，１２２Ａとビア電極１３１，１３６との接続により行われる。ビア電極１３１，１３６は、それぞれＬＣ並列共振器のインダクタ電極を構成する。したがって、入出力電極１２１，１２２との接続のために余分な電極を引き回す必要が無く、導体損を抑制して高いＱ値の共振器の特性を利用できる。また、入出力電極形成層の厚みを変更することで、インダクタ電極から入出力電極を引き出す位置を任意に変更できる。これにより、所望の入出力インピーダンスを得ることができる。
第１〜第３のインダクタ電極は、インダクタ電極の配列方向から透過して見たとき、それぞれのなすループ面が、少なくとも一部で重なるように配置されている。したがって、隣接するＬＣ並列共振器は、互いに誘導結合する。
また、第１、第２のインダクタ電極は、積層体の積層方向から透過して見たとき、線路電極１１７の一端１１７Ａ付近のコの字形状部分と、コの字形状の線路電極１１６とが、矩形状の領域を囲んで重なるように配置されている。また第２、第３のインダクタ電極は、線路電極１１７の他端１１７Ｂ付近のコの字形状部分と、コの字形状の線路電極１１８とが、矩形状の領域を囲んで重なるように配置されている。したがって、隣接するＬＣ並列共振器間の誘導結合は強められる。
キャパシタ電極１１１とキャパシタ電極１１２とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。また、キャパシタ電極１１３とキャパシタ電極１１２とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。したがって、隣接するＬＣ並列共振器は、互いに容量結合する。
また、キャパシタ電極１１１とキャパシタ電極１１３とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。また、キャパシタ電極１１１とキャパシタ電極１１３とは、それぞれ入出力間キャパシタ電極１６０と対向する。したがって、入力段のＬＣ並列共振器と出力段のＬＣ並列共振器とは、互いに容量結合（飛び結合）する。
また、入出力間キャパシタ電極１６０は引出電極部１２１Ａ，１２２Ａと近接し、引出電極部１２１Ａ，１２２Ａはそれぞれ入力段のＬＣ並列共振器と出力段のＬＣ並列共振器とにつながっている。したがって、入出力間キャパシタ電極１６０と引出電極部１２１Ａ，１２２Ａとの間に生じる容量が、入力段のＬＣ並列共振器と出力段のＬＣ並列共振器との飛び結合を強める。
このように各キャパシタ電極を配置している。したがって、キャパシタ電極１１１と１１２との間に生じる容量、およびキャパシタ電極１１３と１１２との間に生じる容量は、キャパシタ電極１１１と１１３との間に生じる飛び結合の容量に比べて相対的に小さい。また、キャパシタ電極１１１と１１２との間に生じる容量、およびキャパシタ電極１１３と１１２との間に生じる容量とは独立に、キャパシタ電極１１１と１１３との間に生じる飛び結合の容量を最適な値に定めることができる。
これにより、入出力間キャパシタ電極の有無、形状、形成位置を適切に設計したり、各キャパシタ電極の間隔を適切に設計したりすることで、入出力端子間の容量を自由に設定することができ、通過特性における減衰極の周波数の設計が容易となる。
また、第１〜第３のインダクタ電極による誘導結合は、各インダクタ電極のループ方向による影響を受ける。
ここでのビア電極１３１〜１３６と線路電極１１６〜１１８とによる各インダクタ電極およびそれらのループ方向は次のような関係となる。
［表１］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極 ビア電極 線路電極 ループ方向
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
第１ １３１，１３２ １１６ １
第２ １３３，１３４ １１７ ０
第３ １３５，１３６ １１８ １
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
なお、インダクタ電極が形成する「ループ」は、キャパシタ電極とインダクタ電極との接続点を始点とし、接地電極とインダクタ電極との接続点を終点とした、インダクタ電極の経路により形成される。すなわち、キャパシタ電極とビア電極との接続点を始点とし、当該ビア電極、線路電極、別のビア電極との接続経路によりループは形成される。
また、「ループ方向」とは、線路電極の配列方向の一方の方向からループを見たとき、そのループの始点からの回り方向である。例えば、入出力電極１２１側から入出力電極１２２に向かって、各インダクタ電極が形成するループを見たとき、第１のインダクタ電極は、キャパシタ電極１１１とビア電極１３１との接続点（始点）−ビア電極１３１−線路電極１１６−ビア電極１３２との接続経路でループを形成していて、当該第１のインダクタ電極によるループの方向は左回りである。第２のインダクタ電極は、キャパシタ電極１１２とビア電極１３４との接続点（始点）−ビア電極１３４−線路電極１１７−ビア電極１３３との接続経路でループを形成していて、当該第２のインダクタ電極によるループ方向は右回りである。第３のインダクタ電極は、キャパシタ電極１１３とビア電極１３５との接続点（始点）−ビア電極１３５−線路電極１１８−ビア電極１３６との接続経路でループを形成していて、当該第３のインダクタ電極によるループの方向は左回りである。ここで、ループの方向は左回り、右回りの２方向しかないので、一方の方向を「１」，他方を「０」で表している。
表１に示した３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性は、帯域通過フィルタの入力側から出力側にかけて順に表すと、〈１０１〉と表現できる。
このように入力側ＬＣ並列共振器のインダクタ電極（第１のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第２のインダクタ電極）によるループの方向とは互いに逆である。また、出力側ＬＣ並列共振器のインダクタ電極（第３のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第２のインダクタ電極）によるループの方向とは互いに逆である。このように、隣接するＬＣ並列共振器同士でインダクタ電極によるループの方向を逆にすることにより、また、特に入力側または出力側ＬＣ並列共振器のインダクタ電極とそれに結合するＬＣ並列共振器のインダクタ電極によるループの方向を逆にすることにより、通過帯域のリップルを小さくすることができる。
また、線路電極とキャパシタ電極と接地電極とをビア電極にて接続するが、ビア電極の位置精度は高いため、積層体のカットズレや、積み重ねズレなどが生じても、キャパシタンスやインダクタンスの特性変動や、共振周波数のズレを低減できる。
次に、積層帯域通過フィルタ１の回路を説明する。
図５は同フィルタの回路図である。
入力端子ＩＮは、入出力電極１２１が導通する入出力端子７に対応し、出力端子ＯＵＴは入出力電極１２２が導通する入出力端子８に対応する。
インダクタＬ１は線路電極１１６とビア電極１３１，１３２により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ２は線路電極１１７とビア電極１３３，１３４により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ３は線路電極１１８とビア電極１３５，１３６により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。各インダクタ電極のループ方向の組合わせは、〈１０１〉である。
キャパシタＣ１，Ｃ２，Ｃ３はキャパシタ電極１１１、１１２、１１３と接地電極１０９との間に生じる容量を記号化したものである。キャパシタＣ１２はキャパシタ電極１１１と１１２との電極間間隙に生じる容量を記号化したものである。キャパシタＣ２３はキャパシタ電極１１２と１１３との電極間間隙に生じる容量を記号化したものである。キャパシタＣ１３はキャパシタ電極１１１と１１３との電極間間隙に生じる容量、入出力間キャパシタ電極１６０と引出電極部１２１Ａ，１２２Ａとの電極間間隙に生じる容量、および入出力間キャパシタ電極１６０の両端部分とキャパシタ電極１１１，１１３との間に生じる容量の合成容量を記号化したものである。
また、インダクタ電極１１６〜１１８におけるループの重なりによって、インダクタＬ１とＬ２との間に誘導結合Ｍ１、インダクタＬ２とＬ３との間に誘導結合Ｍ２がそれぞれ生じる。また、ビア電極１３３がビア電極１３１に近接し、ビア電極１３４がビア電極１３６に近接することにより、これらの近接するビア電極間での誘導結合Ｍ１，Ｍ２が強められる。
以上の構造により、３段の共振器が、ループ方向〈１０１〉で誘導結合するとともに、容量Ｃ１２，Ｃ２３，Ｃ１３により容量性結合する。したがって、３段のＬＣ並列共振器から成るバンドパスフィルタとして作用する。
ここでは、各線路電極のパターンは第１の線路電極形成層１０４および第２の線路電極形成層１０５でそれぞれの中心に対して点対称に形成している。そのため、等価回路で表した場合の１段目と３段目のＬＣ並列共振器のインダクタＬ１，Ｌ３は等しく、またインダクタＬ１−Ｌ２間の誘導結合Ｍ１と、インダクタＬ２−Ｌ３間の誘導結合Ｍ２とは等しくなっている。
図６は同フィルタの通過特性（ＳパラメータのＳ２１特性）である。
この例では、約２３００〜２７５０ＭＨｚの周波数帯で通過し、それ以外の周波数帯を遮断する帯域通過特性が得られる。また、約１６５０ＭＨｚ付近と約１９５０ＭＨｚ付近には減衰極（ポール）が生じている。
この積層帯域通過フィルタ１では、複数のＬＣ並列共振器を交互に逆極性の誘導結合で結合させるとともに、１段目と３段目の共振器間を大きく容量性結合させることによって、通過帯域より高域側の減衰極を高域側に離し、低域側に２つの減衰極付近の減衰量を大きく確保している。このようにして、通過帯域から低域側への減衰特性を急峻にすることができる。
なお、入出力電極の取り出し方は、上記構成に限らず、どのような構成であっても良い。例えば、入出力電極形成層を設けずに第２の線路電極形成層１０５などから、タップ接続等により直接入出力電極を取り出すようにしても良い。また、隣接するＬＣ並列共振器の段数は、上記構成に限らず、どのような構成であっても良い。例えば、４段や５段に共振器を結合させるようにしてもよい。その際には、共振器間の誘導結合の極性の組み合わせをどのように設定しても良い。
また、この例では線路電極１１６，１１８はコの字形状に形成したが、それぞれをミアンダライン状に形成しても良い。これにより等価回路で表した場合の各段のＬＣ並列共振器のインダクタＬ１，Ｌ３のインダクタンスが大きくできる。
なお、以上に示した各実施形態ではキャパシタ電極をキャパシタ電極形成層に形成することによってＬＣ並列共振器のキャパシタを構成したが、チップコンデンサを誘電体層と電極層との積層体に搭載してもよい。
また、以上に示した各実施形態では、共通の接地電極とキャパシタ電極とで容量を生じさせたが、接地電極の代わりに別のキャパシタ電極を別の電極形成層に形成することで、容量を生じさせてもよい。
この発明は、複数の誘電体層と複数の電極層とを積層してなる積層帯域通過フィルタに関するものである。
積層帯域通過フィルタが高周波の帯域通過フィルタとして利用されている。積層帯域通過フィルタは、誘電体層と電極層とを積層した積層体内に複数のＬＣ共振器を設けて構成される。このような構成の積層帯域通過フィルタは、小型・低廉化に適している。
従来の積層帯域通過フィルタが特許文献１〜４に開示されている。
図１は、特許文献１の積層帯域通過フィルタの回路図である。
このフィルタでは、コイルとコンデンサとを並列に接続したＬＣ並列共振回路が複数設けられている。各ＬＣ並列共振回路は、それぞれ隣接する共振器間のコイル同士で磁気的に結合する。
図２は、同積層帯域通過フィルタの断面図である。
第１の層１０−１には、接地電極１１が設けられている。第２の層１０−２および第３の層１０−３には、キャパシタ電極１２とコイルパターン１３とが印刷形成されている。接地電極１１とキャパシタ電極１２との間には容量が構成される。２層にわたるコイルパターン１３は、ブラインドスルーホール１４を介して導通される。これらの接地電極１１とキャパシタ電極１２とコイルパターン１３とブラインドスルーホール１４とによりＬＣ並列共振回路が構成される。ＬＣ並列共振回路は、第４の層１０−４から下の層にもさらに積層される。これにより、複数のＬＣ並列共振回路がコイル間で磁気的に結合される。
特許文献２の積層帯域通過フィルタは、自己共振するコンデンサからなる複数のＬＣ共振器を備える。各ＬＣ共振器は、積層体の厚み方向に積層され、電磁気的に結合される。これにより、バンドパスフィルタの設計上必要とするＬＣ共振器間の物理的距離を確保した状態で部品サイズを小型化できる。
特許文献３の積層帯域通過フィルタは、配線層の一部に互いに平行な一対の線路からなるフィルタ線路を備える。第１のフィルタ線路と第２のフィルタ線路とは、互いに異なる回路層で平行に対向する。厚み方向に対向する線路同士は、一端部で電気的に接続され、誘電体層を介して折り返される。
特許文献４の積層帯域通過フィルタは、共振器を構成する２本のストリップラインが同一層に一定間隔で配置される。
特開平４−６９１１号公報 特開２０００−２０１００１号公報 特開２００３−１９８２２６号公報 国際公開第０２／００９２２５号パンフレット
特許文献１の積層帯域通過フィルタは、各ＬＣ並列共振器が有するコイルが２層のコイルパターンで形成される。したがって、各ＬＣ並列共振器間の磁気的な結合が過度に大きくなる虞がある。また、２層のコイルパターンでコイルが形成される。したがって、コイルのＱ値の劣化により、積層帯域通過フィルタの挿入損失が大きくなる問題がある。以上の問題を解決するためには、各ＬＣ並列共振器間の距離を十分空ける必要がある。しかしながらその場合、積層帯域通過フィルタの厚み寸法が大きくなる問題がある。
特許文献２の積層帯域通過フィルタは、コンデンサが自己共振する。そのため、キャパシタ電極のキャパシタンス成分と、そのキャパシタ電極が有するインダクタンス成分とでＬＣ共振器が構成される。この場合、所望のインダクタンスを持つ共振器を構成することが難しく、低損失な帯域通過フィルタの特性が得られない問題がある。
特許文献３，４の積層帯域通過フィルタは、小型且つ低損失な帯域通過フィルタを得ることができる。しかし、通過帯域からその帯域外への急峻な減衰特性を得るためには、共振器を多段化し、２段のフィルタを積層方向に積み上げて結合させる必要がある。したがって、多段のフィルタを構成する場合に厚み寸法が大きくなる問題がある。
また、従来の積層帯域通過フィルタでは、積層体内にキャパシタ電極およびインダクタ電極によるＬＣ並列共振器を配置して隣接するインダクタ電極間を誘導結合させた場合、通過帯域での通過特性にリップル（偏差）が生じるという問題がある。
そこで、この発明の目的は、上述の問題を解消して、小型・低損失で且つ通過帯域から通過帯域外への減衰が急峻で、帯域内でのリップルの少ない積層帯域通過フィルタを提供することにある。
（１）この発明の積層帯域通過フィルタは、複数の誘電体層を積層した積層体に構成され、複数のＬＣ並列共振器を備える。各ＬＣ並列共振器は接地電極、キャパシタ電極、およびインダクタ電極を接続してそれぞれ構成される。接地電極は、いずれかの誘電体層上に形成される。キャパシタ電極は、接地電極とは異なる誘電体層上に形成される。インダクタ電極は、線路電極と第１のビア電極と第２のビア電極とを有する。第１のビア電極は、キャパシタ電極と線路電極の第一端とを接続する。第２のビア電極は、接地電極と線路電極の第二端とを接続する。第１のビア電極とキャパシタ電極との接続端をインダクタ電極の始点とし、接地電極と第２のビア電極との接続端をインダクタ電極の終点とする。線路電極が形成される誘電体層は、接地電極が形成された誘電体層ならびにキャパシタ電極が形成された誘電体層とは異なり、かつ、誘電体層の積層方向に接地電極とキャパシタ電極とに挟まれる領域を除く領域のものとする。ここで、複数のＬＣ並列共振器のうちの少なくとも２つは、それぞれのインダクタ電極の線路電極が形成される誘電体層が相違する。
（２）線路電極が形成される誘電体層が相違する２つのＬＣ並列共振器は、誘電体層と電極層との積層方向に垂直な配列方向に配列される。また、２つのＬＣ並列共振器それぞれのインダクタ電極は、配列方向から見るとそれぞれの前記第１のビア電極と前記線路電極と前記第２のビア電極とにより挟まれる領域が互いに少なくとも一部の領域で重なるように、形成される。
（３）２つのＬＣ並列共振器は、配列方向から見るとそれぞれのインダクタ電極の始点から終点まで右回りで巻く、または左回りで巻くループの方向が互いに逆である。
（４）２つのＬＣ並列共振器は、配列方向に隣接して配置される。また、２つのＬＣ並列共振器のうち少なくとも一方は、入力段または出力段の共振器である。
（５）２つのＬＣ並列共振器それぞれの線路電極は、積層方向から見ると矩形状に見える領域を囲んで互いに重なるように形成されている。
（６）２つのＬＣ並列共振器のうち少なくとも一方の線路電極は、積層方向から見るとミアンダライン形状またはコの字形状である。
（７）入力段のＬＣ並列共振器に接続された入力電極、および、出力段のＬＣ並列共振器に接続された出力電極、のうち少なくとも一方を、線路電極とキャパシタ電極との間のビア電極に接続した。
（８）飛び結合用の入出力間キャパシタ電極を備える。飛び結合用のキャパシタ電極は、２つのＬＣ並列共振器の一方のキャパシタ電極に一端が対向し、２つのＬＣ並列共振器の他方のキャパシタ電極に他端が対向するようにキャパシタ電極とは異なる誘電体層上に形成される。
（９）入力段のＬＣ並列共振器のキャパシタ電極と出力段のＬＣ並列共振器のキャパシタ電極とは、同一の誘電体層上にて隣接する。
（１）２つのＬＣ並列共振器を構成するインダクタ電極が、それぞれ異なる電極層を経由することにより、積層帯域通過フィルタが小型・低背の場合でも、各電極層にてインダクタ電極の専有面積を大きくできる。したがって、各インダクタ電極の電極形状や電極幅、電極長の設計自由度が高まる。具体的には、電極長を長くすることによりインダクタンスを高めることができ、電極幅を広くすることによりインダクタのＱ値を高められる。これにより、所望のインダクタンスを有する共振器を構成して、所望の通過帯域で低挿入損失の積層帯域通過フィルタを実現できる。
また、線路電極とビア電極とでインダクタ電極が構成されることにより、積層帯域通過フィルタの積層方向の厚みが抑制できる。また、ビア電極の相対位置精度は高いため、積層体のカットズレや、積み重ねズレなどが生じても、インダクタンスやキャパシタンスの変動や、共振周波数のズレを抑制できる。
（２）２つのＬＣ並列共振器それぞれのループ面が配列方向を向き、積層体を配列方向から見てループが重なるように構成したことにより、これらのＬＣ並列共振器が結合する。この場合では、ループ面の間隔によって、共振器間の誘導結合を任意に調整できる。
（３）２つのＬＣ並列共振器のループの方向が互いに逆方向であることにより、通過帯域での通過特性のリップルが抑えられ、良好な帯域通過特性が得られる。
（４）２つのＬＣ並列共振器が、入出力段の共振器と隣接する共振器とを構成することにより、これらのＬＣ並列共振器のインダクタンスの設定の自由度が高まる。仮に、これらのＬＣ並列共振器のインダクタ電極が同一電極層を経由する場合、電極層の限られた領域内にしかインダクタ電極を形成できない。しかしながら、共振器の経由する電極層を相違させることにより、共振器の経由する電極層における各インダクタ電極を形成可能な領域が極めて広くなる。したがって、これらのＬＣ並列共振器のインダクタンスの設定の自由度が高まる。
（５）積層体を積層方向から見て、２つのＬＣ並列共振器の線路電極同士がループ状に重なり合うので、これらＬＣ並列共振器間の結合度（誘導結合）を高められる。したがって、低挿入損失で広帯域化した通過特性の積層帯域通過フィルタを実現できる。
（６）線路電極をミアンダ形状またはコ字形状とすることにより、限られた占有面積内に相対的に長い線路電極を形成できる。そのため、必要なインダクタンスを得るための面積が縮小化でき、積層帯域通過フィルタを全体に小型化できる。また、積層体を積層方向から見て、線路電極同士を重ね合わせることが容易になる。
（７）線路電極とキャパシタ電極との間のビア電極に入出力電極を接続することにより、入出力電極との接続のために余分な電極を引き回す必要が無く、導体損を抑制して高いＱ値の共振器の特性を利用できる。
（８）飛び結合用の入出力間キャパシタ電極を備えることにより、飛び結合の調整が容易になる。
（９）入力段のＬＣ並列共振器のキャパシタ電極と出力段のＬＣ並列共振器のキャパシタ電極とを隣接させることにより、入力側のＬＣ並列共振器のキャパシタ電極と出力側のＬＣ並列共振器のキャパシタ電極と間の飛び容量を他のキャパシタ電極に影響されずに設定することができる。
特許文献１に示されている積層帯域通過フィルタの回路図である。 同フィルタの断面図である。 第１の実施形態に係る積層帯域通過フィルタの外観斜視図である。 同フィルタの分解斜視図である。 同フィルタの等価回路図である。 同フィルタの通過特性図である。
以下、第１の実施形態に係る積層帯域通過フィルタについて説明する。ここで示すフィルタは、３段のＬＣ並列共振器が結合する帯域通過（バンドパス）型のフィルタである。
図３は同フィルタの外観斜視図である。
積層帯域通過フィルタ１は、積層体１００を備える。積層体１００は、図中上下方向を積層方向として誘電体層と電極層とを積層したものである。積層体１００の積層方向に垂直な４つの側面のうち、短辺を含む２つの側面には入出力端子７，８が設けられている。長辺を含む残る２つの側面には、接地端子６が設けられている。２つの入出力端子７，８の間に接地端子６が存在するので入出力間の信号の不要な結合を遮断できる。
図４は同フィルタの分解斜視図である。
積層体１００は、接地電極形成層１０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、第１の線路電極形成層１０４、第２の線路電極形成層１０５、および外層１０６を備える。層１０１〜１０６は誘電体層である。また、層１０１〜１０５の上面には、電極層を構成する電極が形成されている。したがって、このフィルタは、６つの誘電体層と５つの電極層とで構成され、積層体の端面に、入出力端子と接地端子とを形成したものである。
層１０１〜１０５は、それぞれ長辺が１．６ｍｍで、短辺が０．８ｍｍ、厚みが０．４ｍｍの矩形板状である。また、層１０１〜１０６は、比誘電率εｒ５３．５の低温焼結セラミック（ＬＴＣＣ）で構成される。ＬＴＣＣは、例えば酸化チタン、酸化バリウム、アルミナ等の成分のうち、少なくとも１つ以上の成分と、ガラス成分とから構成される。なお、線路電極形成層１０４，１０５および外層１０６の比誘電率は６以上８０以下の範囲内で有ると好適である。また、キャパシタ電極形成層１０２の比誘電率は２０以上８０以下の範囲内で有ると好適である。
接地電極形成層１０１は、接地電極１０９と接地接続電極１５１，１５２とが上面に形成されている。接地電極１０９は、層１０１の平面外形から所定間隔へだてた内側の範囲に、矩形状に形成されている。接地接続電極１５１，１５２は、接地電極１０９から層１０１の長辺側の側面にまで延びる線路状に形成されて、積層体の端面で接地端子（不図示）に導通する。
キャパシタ電極形成層１０２は、キャパシタ電極１１１〜１１３が上面に形成されている。キャパシタ電極１１１とキャパシタ電極１１３とは、図中手前側の長辺のなす両角付近にそれぞれ配置されている。キャパシタ電極１１２は、図中奥側の長辺の中央付近の、キャパシタ電極１１１とキャパシタ電極１１３との間に挟まれない位置に配置されている。なお、キャパシタ電極の電極寸法は、ＬＣ並列共振器に必要とされる容量が得られるように設定される。
入出力電極形成層１０３は、入出力電極１２１，１２２と入出力間キャパシタ電極１６０とが上面に形成されている。入出力電極１２１，１２２は、層１０３の短辺側の側面に接する中央付近に矩形状に形成されていて、積層体の端面で入出力端子（不図示）に導通する。また、入出力電極１２１，１２２からは、図中手前方向に引出電極部１２１Ａ，１２２Ａが引き出されている。引出電極部１２１Ａ，１２２Ａは、互いに、所定の間隔だけ離れて対向する。入出力間キャパシタ電極１６０は、引出電極部１２１Ａ，１２２Ａの間の領域に、引出電極部１２１Ａ，１２２Ａと所定間隔へだてて形成されている。入出力キャパシタ電極１６０の両端は、入出力電極形成層１０３を介してキャパシタ電極１１１，１１３に対向する。
第１の線路電極形成層１０４は、線路電極１１７が上面に形成されている。線路電極１１７は、ミアンダライン状に形成されている。
第２の線路電極形成層１０５は、線路電極１１６と線路電極１１８とが上面に形成されている。線路電極１１６と線路電極１１８とは、コの字形状に形成されている。
層１０２〜１０５は、それぞれ積層方向に延びるビア電極１３１〜１３６が内部に形成されている。
ビア電極１３１は線路電極１１６の一端１１６Ａとキャパシタ電極１１１とに導通する。ビア電極１３２は線路電極１１６の他端１１６Ｂと接地電極１０９とに導通する。これらのビア電極１３１と線路電極１１６とビア電極１３２とが第１のインダクタ電極を構成する。ビア電極１３１は入出力電極１２１の引出電極部１２１Ａにも導通する。
ビア電極１３５は線路電極１１８の一端１１８Ａとキャパシタ電極１１３とに導通する。ビア電極１３６は線路電極１１８の他端１１８Ｂと接地電極１０９とに導通する。これらのビア電極１３５と線路電極１１８とビア電極１３６とは第３のインダクタ電極を構成する。ビア電極１３６は入出力電極１２２の引出電極部１２２Ａにも導通する。
ビア電極１３３は線路電極１１７の一端１１７Ａと接地電極１０９とに導通する。ビア電極１３４は線路電極１１７の他端１１７Ｂとキャパシタ電極１１２とに導通する。これらのビア電極１３３と線路電極１１７とビア電極１３４とは第２のインダクタ電極を構成する。なお、ビア電極１３３はビア電極１３１に近接する。また、ビア電極１３４はビア電極１３６に近接する。
以上のように積層帯域通過フィルタ１は構成されている。
第１〜第３のインダクタ電極はそれぞれ、一端がキャパシタ電極１１１〜１１３に、他端が接地電極１０９に接続されている。またキャパシタ電極１１１〜１１３は、接地電極１０９と対向する。したがって、第１〜第３のインダクタ電極とキャパシタ電極１１１〜１１３との組は、それぞれＬＣ並列共振器を構成する。
第１のインダクタ電極を構成するビア電極１３１は入出力電極１２１の引出電極部１２１Ａに導通する。したがって、第１のインダクタ電極とキャパシタ電極１１１とを含んで構成される共振器は入出力段（入力段）のＬＣ並列共振器となる。
また、第３のインダクタ電極を構成するビア電極１３６は入出力電極１２２の引出電極部１２２Ａに導通する。したがって、第３のインダクタ電極とキャパシタ電極１１３とを含んで構成される共振器は入出力段（出力段）のＬＣ並列共振器となる。
線路電極１１７は第１の線路電極形成層１０４に形成され、線路電極１１６と線路電極１１８とは第２の線路電極形成層１０５に形成されている。したがって、各線路電極１１６〜１１８の形成可能な占有領域の面積は、これら全てを同一層に配する場合よりも大きい。
また線路電極１１７はミアンダライン状に形成され、線路電極１１６と線路電極１１８とはコの字形状に形成されている。したがって、限られた占有面積内に相対的に長い線路電極を形成できる。そのため、各線路電極１１６〜１１８の線路長を確保でき、インダクタンスを所望の値にできる。また、各線路電極１１６〜１１８の線路幅も確保して、高いＱ値を実現できる。このため、各線路電極１１６〜１１８の占有面積を縮小化でき、その分全体に小型化できる。
入出力電極１２１，１２２と入力段および出力段のＬＣ並列共振器との結合は、引出電極部１２１Ａ，１２２Ａとビア電極１３１，１３６との接続により行われる。ビア電極１３１，１３６は、それぞれＬＣ並列共振器のインダクタ電極を構成する。したがって、入出力電極１２１，１２２との接続のために余分な電極を引き回す必要が無く、導体損を抑制して高いＱ値の共振器の特性を利用できる。また、入出力電極形成層の厚みを変更することで、インダクタ電極から入出力電極を引き出す位置を任意に変更できる。これにより、所望の入出力インピーダンスを得ることができる。
第１〜第３のインダクタ電極は、インダクタ電極の配列方向から透過して見たとき、それぞれのなすループ面が、少なくとも一部で重なるように配置されている。したがって、隣接するＬＣ並列共振器は、互いに誘導結合する。
また、第１、第２のインダクタ電極は、積層体の積層方向から透過して見たとき、線路電極１１７の一端１１７Ａ付近のコの字形状部分と、コの字形状の線路電極１１６とが、矩形状の領域を囲んで重なるように配置されている。また第２、第３のインダクタ電極は、線路電極１１７の他端１１７Ｂ付近のコの字形状部分と、コの字形状の線路電極１１８とが、矩形状の領域を囲んで重なるように配置されている。したがって、隣接するＬＣ並列共振器間の誘導結合は強められる。
キャパシタ電極１１１とキャパシタ電極１１２とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。また、キャパシタ電極１１３とキャパシタ電極１１２とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。したがって、隣接するＬＣ並列共振器は、互いに容量結合する。
また、キャパシタ電極１１１とキャパシタ電極１１３とは、キャパシタ電極形成層１０２にて、いずれも所定間隔だけ隔てて配置されている。また、キャパシタ電極１１１とキャパシタ電極１１３とは、それぞれ入出力間キャパシタ電極１６０と対向する。したがって、入力段のＬＣ並列共振器と出力段のＬＣ並列共振器とは、互いに容量結合（飛び結合）する。
また、入出力間キャパシタ電極１６０は引出電極部１２１Ａ，１２２Ａと近接し、引出電極部１２１Ａ，１２２Ａはそれぞれ入力段のＬＣ並列共振器と出力段のＬＣ並列共振器とにつながっている。したがって、入出力間キャパシタ電極１６０と引出電極部１２１Ａ，１２２Ａとの間に生じる容量が、入力段のＬＣ並列共振器と出力段のＬＣ並列共振器との飛び結合を強める。
このように各キャパシタ電極を配置している。したがって、キャパシタ電極１１１と１１２との間に生じる容量、およびキャパシタ電極１１３と１１２との間に生じる容量は、キャパシタ電極１１１と１１３との間に生じる飛び結合の容量に比べて相対的に小さい。また、キャパシタ電極１１１と１１２との間に生じる容量、およびキャパシタ電極１１３と１１２との間に生じる容量とは独立に、キャパシタ電極１１１と１１３との間に生じる飛び結合の容量を最適な値に定めることができる。
これにより、入出力間キャパシタ電極の有無、形状、形成位置を適切に設計したり、各キャパシタ電極の間隔を適切に設計したりすることで、入出力端子間の容量を自由に設定することができ、通過特性における減衰極の周波数の設計が容易となる。
また、第１〜第３のインダクタ電極による誘導結合は、各インダクタ電極のループ方向による影響を受ける。
ここでのビア電極１３１〜１３６と線路電極１１６〜１１８とによる各インダクタ電極およびそれらのループ方向は次のような関係となる。
［表１］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極 ビア電極 線路電極 ループ方向
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
第１ １３１，１３２ １１６ １
第２ １３３，１３４ １１７ ０
第３ １３５，１３６ １１８ １
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
なお、インダクタ電極が形成する「ループ」は、キャパシタ電極とインダクタ電極との接続点を始点とし、接地電極とインダクタ電極との接続点を終点とした、インダクタ電極の経路により形成される。すなわち、キャパシタ電極とビア電極との接続点を始点とし、当該ビア電極、線路電極、別のビア電極との接続経路によりループは形成される。
また、「ループ方向」とは、線路電極の配列方向の一方の方向からループを見たとき、そのループの始点からの回り方向である。例えば、入出力電極１２１側から入出力電極１２２に向かって、各インダクタ電極が形成するループを見たとき、第１のインダクタ電極は、キャパシタ電極１１１とビア電極１３１との接続点（始点）−ビア電極１３１−線路電極１１６−ビア電極１３２との接続経路でループを形成していて、当該第１のインダクタ電極によるループの方向は左回りである。第２のインダクタ電極は、キャパシタ電極１１２とビア電極１３４との接続点（始点）−ビア電極１３４−線路電極１１７−ビア電極１３３との接続経路でループを形成していて、当該第２のインダクタ電極によるループ方向は右回りである。第３のインダクタ電極は、キャパシタ電極１１３とビア電極１３５との接続点（始点）−ビア電極１３５−線路電極１１８−ビア電極１３６との接続経路でループを形成していて、当該第３のインダクタ電極によるループの方向は左回りである。ここで、ループの方向は左回り、右回りの２方向しかないので、一方の方向を「１」，他方を「０」で表している。
表１に示した３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性は、帯域通過フィルタの入力側から出力側にかけて順に表すと、〈１０１〉と表現できる。
このように入力側ＬＣ並列共振器のインダクタ電極（第１のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第２のインダクタ電極）によるループの方向とは互いに逆である。また、出力側ＬＣ並列共振器のインダクタ電極（第３のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第２のインダクタ電極）によるループの方向とは互いに逆である。このように、隣接するＬＣ並列共振器同士でインダクタ電極によるループの方向を逆にすることにより、また、特に入力側または出力側ＬＣ並列共振器のインダクタ電極とそれに結合するＬＣ並列共振器のインダクタ電極によるループの方向を逆にすることにより、通過帯域のリップルを小さくすることができる。
また、線路電極とキャパシタ電極と接地電極とをビア電極にて接続するが、ビア電極の位置精度は高いため、積層体のカットズレや、積み重ねズレなどが生じても、キャパシタンスやインダクタンスの特性変動や、共振周波数のズレを低減できる。
次に、積層帯域通過フィルタ１の回路を説明する。
図５は同フィルタの回路図である。
入力端子ＩＮは、入出力電極１２１が導通する入出力端子７に対応し、出力端子ＯＵＴは入出力電極１２２が導通する入出力端子８に対応する。
インダクタＬ１は線路電極１１６とビア電極１３１，１３２により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ２は線路電極１１７とビア電極１３３，１３４により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ３は線路電極１１８とビア電極１３５，１３６により構成されるインダクタ電極により生じるインダクタンスを記号化したものである。各インダクタ電極のループ方向の組合わせは、〈１０１〉である。
キャパシタＣ１，Ｃ２，Ｃ３はキャパシタ電極１１１、１１２、１１３と接地電極１０９との間に生じる容量を記号化したものである。キャパシタＣ１２はキャパシタ電極１１１と１１２との電極間間隙に生じる容量を記号化したものである。キャパシタＣ２３はキャパシタ電極１１２と１１３との電極間間隙に生じる容量を記号化したものである。キャパシタＣ１３はキャパシタ電極１１１と１１３との電極間間隙に生じる容量、入出力間キャパシタ電極１６０と引出電極部１２１Ａ，１２２Ａとの電極間間隙に生じる容量、および入出力間キャパシタ電極１６０の両端部分とキャパシタ電極１１１，１１３との間に生じる容量の合成容量を記号化したものである。
また、インダクタ電極１１６〜１１８におけるループの重なりによって、インダクタＬ１とＬ２との間に誘導結合Ｍ１、インダクタＬ２とＬ３との間に誘導結合Ｍ２がそれぞれ生じる。また、ビア電極１３３がビア電極１３１に近接し、ビア電極１３４がビア電極１３６に近接することにより、これらの近接するビア電極間での誘導結合Ｍ１，Ｍ２が強められる。
以上の構造により、３段の共振器が、ループ方向〈１０１〉で誘導結合するとともに、容量Ｃ１２，Ｃ２３，Ｃ１３により容量性結合する。したがって、３段のＬＣ並列共振器から成るバンドパスフィルタとして作用する。
ここでは、各線路電極のパターンは第１の線路電極形成層１０４および第２の線路電極形成層１０５でそれぞれの中心に対して点対称に形成している。そのため、等価回路で表した場合の１段目と３段目のＬＣ並列共振器のインダクタＬ１，Ｌ３は等しく、またインダクタＬ１−Ｌ２間の誘導結合Ｍ１と、インダクタＬ２−Ｌ３間の誘導結合Ｍ２とは等しくなっている。
図６は同フィルタの通過特性（ＳパラメータのＳ２１特性）である。
この例では、約２３００〜２７５０ＭＨｚの周波数帯で通過し、それ以外の周波数帯を遮断する帯域通過特性が得られる。また、約１６５０ＭＨｚ付近と約１９５０ＭＨｚ付近には減衰極（ポール）が生じている。
この積層帯域通過フィルタ１では、複数のＬＣ並列共振器を交互に逆極性の誘導結合で結合させるとともに、１段目と３段目の共振器間を大きく容量性結合させることによって、通過帯域より高域側の減衰極を高域側に離し、低域側に２つの減衰極付近の減衰量を大きく確保している。このようにして、通過帯域から低域側への減衰特性を急峻にすることができる。
なお、入出力電極の取り出し方は、上記構成に限らず、どのような構成であっても良い。例えば、入出力電極形成層を設けずに第２の線路電極形成層１０５などから、タップ接続等により直接入出力電極を取り出すようにしても良い。また、隣接するＬＣ並列共振器の段数は、上記構成に限らず、どのような構成であっても良い。例えば、４段や５段に共振器を結合させるようにしてもよい。その際には、共振器間の誘導結合の極性の組み合わせをどのように設定しても良い。
また、この例では線路電極１１６，１１８はコの字形状に形成したが、それぞれをミアンダライン状に形成しても良い。これにより等価回路で表した場合の各段のＬＣ並列共振器のインダクタＬ１，Ｌ３のインダクタンスが大きくできる。
なお、以上に示した各実施形態ではキャパシタ電極をキャパシタ電極形成層に形成することによってＬＣ並列共振器のキャパシタを構成したが、チップコンデンサを誘電体層と電極層との積層体に搭載してもよい。
また、以上に示した各実施形態では、共通の接地電極とキャパシタ電極とで容量を生じさせたが、接地電極の代わりに別のキャパシタ電極を別の電極形成層に形成することで、容量を生じさせてもよい。
１…積層帯域通過フィルタ
６…接地端子
７，８…入出力端子
１００…積層体
１０１…接地電極形成層
１０２…キャパシタ電極形成層
１０３…入出力電極形成層
１０４，１０５…線路電極形成層
１０６…外層
１０９…接地電極
１１１〜１１３…キャパシタ電極
１１６〜１１８…線路電極
１２１，１２２…入出力電極
１２１Ａ，１２２Ａ…引出電極部
１３１〜１３６…ビア電極
１５１，１５２…接地接続電極
１６０…入出力間キャパシタ電極

Claims (10)

  1. 複数の誘電体層と複数の電極層とを積層した積層体で構成される積層帯域通過フィルタであって、
    いずれかの電極層に形成された接地電極およびキャパシタ電極と、前記キャパシタ電極の形成された電極層とは異なる電極層を経由して前記キャパシタ電極との接続点を始点とし、前記接地電極との接続点を終点として、前記積層体の積層方向に垂直な方向から見てループ状に形成されたインダクタ電極と、を接続してそれぞれ構成される複数のＬＣ並列共振器を備え、
    前記複数のＬＣ並列共振器のうちの少なくとも２つは、それぞれのインダクタ電極が経由する電極層が相違する積層帯域通過フィルタ。
  2. それぞれのインダクタ電極が経由する電極層が相違する２つのＬＣ並列共振器は、前記誘電体層と前記電極層との積層方向に垂直な配列方向に配列され、
    前記２つのＬＣ並列共振器それぞれのインダクタ電極は、前記配列方向から見てループが重なるように形成される請求項１に記載の積層帯域通過フィルタ。
  3. 前記２つのＬＣ並列共振器は、それぞれのインダクタ電極のループの方向が互いに逆である請求項２に記載の積層帯域通過フィルタ。
  4. 前記２つのＬＣ並列共振器は、前記配列方向に隣接して配置され、
    前記２つのＬＣ並列共振器のうち少なくとも一方は、入力段または出力段の共振器である請求項２または３に記載の積層帯域通過フィルタ。
  5. それぞれのインダクタ電極が経由する電極層が相違する２つのＬＣ並列共振器は、それぞれのインダクタ電極が、前記誘電体層と前記電極層との積層方向に延びるビア電極と、前記電極層を通る線路電極と、を含んで構成される、請求項１〜４のいずれかに記載の積層帯域通過フィルタ。
  6. 前記２つのＬＣ並列共振器それぞれの線路電極は、前記積層方向から見て、ループ状に重なるように形成される請求項５に記載の積層帯域通過フィルタ。
  7. 前記２つのＬＣ並列共振器のうち少なくとも一方の線路電極は、ミアンダライン形状またはコの字形状である請求項５または６に記載の積層帯域通過フィルタ。
  8. 前記入力段のＬＣ並列共振器に接続された入力電極、および、前記出力段のＬＣ並列共振器に接続された出力電極、のうち少なくとも一方を、前記線路電極と前記キャパシタ電極との間のビア電極に接続した請求項５〜７のいずれかに記載の積層帯域通過フィルタ。
  9. 前記２つのＬＣ並列共振器の一方のキャパシタ電極に一端が対向し、前記２つのＬＣ並列共振器の他方のキャパシタ電極に他端が対向する、飛び結合用のキャパシタ電極を備える請求項２〜８のいずれかに記載の積層帯域通過フィルタ。
  10. 入力段のＬＣ並列共振器のキャパシタ電極と出力段のＬＣ並列共振器のキャパシタ電極とは、同一の電極層にて隣接する請求項２〜９のいずれかに記載の積層帯域通過フィルタ。
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