JPWO2009014144A1 - 半導体基板の製造方法 - Google Patents

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Abstract

Fe、Ni、Cr、Cu等の重金属やパーティクルの付着を防止し、かつ液汚れの発生を防止することを可能とした半導体基板の製造方法を提供する。半導体基板の全面に酸化膜を形成する工程と、前記半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記半導体基板表面酸化膜を除去する処理と、前記半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板裏面レジスト膜を除去する処理と、前記半導体基板を乾燥させずに該半導体基板に対してSC−1洗浄を行う処理と、前記半導体基板を乾燥する処理と、を有するようにした。

Description

本発明は、Fe、Ni、Cr、Cu等の重金属やパーティクルの付着を防止し、かつ液汚れの発生を防止することを可能とした半導体基板の製造方法に関する。
気相エピタキシャル成長技術は、バイポーラトランジスタやMOSLSI等の集積回路の製造に用いられる単結晶薄膜層を気相成長させる技術であり、清浄な半導体単結晶基板上に基板の結晶方位に合せて均一な単結晶薄膜を成長させたり、ドーパント濃度差が大きい接合の急峻な不純物濃度勾配を形成することができるので、極めて重要な技術である。気相エピタキシャル成長装置としては、縦型(パンケーキ型)、バレル型(シリンダー型)、さらに横型の3種類が一般的である。これらの成長装置の原理は共通している。
エピタキシャル成長のプロセスの一例としては、まず単結晶引上げ法等により成長させたシリコン単結晶からシリコン半導体単結晶基板を切り出し、表面を研磨する。この基板を、気相エピタキシャル成長装置の内のサセプタと呼ばれる載置台の上に載置し、前記基板を所定の反応温度に加熱してSiを含んだ原料ガスの熱分解によってエピタキシャル層を成長させ、シリコンエピタキシャルウェーハを得る。
例えば、各種の回路素子を形成する場合、P型またはN型の半導体基板を用い、その半導体基板の上にP-型またはN-型のエピタキシャル層を形成し、このエピタキシャル層に各種回路素子を形成することが行われている。
ところで、このように半導体基板上にエピタキシャル層を形成する場合、オートドーピングの問題を生じる。このオートドーピング現象は、半導体基板からエピタキシャル層への熱による固相拡散にもよるが、半導体基板における側面部および裏面部の不純物が気相中に一旦放出され、当該不純物がエピタキシャル層表面に搬送されることによって生じる。このようなオートドーピングが生じるとエピタキシャル層の不純物濃度が変化し、エピタキシャル層内において不純物濃度が不均一化してしまう。特に、半導体基板とエピタキシャル層との界面近傍のエピタキシャル層中の不純物濃度が変動してしまい、所望のエピタキシャル層の不純物濃度までに到達するのに相当のエピタキシャル層が無駄になる。
つまり、半導体基板と同じ導電型のエピタキシャル層を形成する場合にあっては、その界面近傍のエピタキシャル層中の不純物濃度が高くなってしまい、一方、半導体基板と逆導電型のエピタキシャル層を形成する場合にあっては、その界面近傍のエピタキシャル層中の不純物濃度が低くなってしまうことから、所望の不純物濃度のエピタキシャル層を得るには該エピタキシャル層を必要以上に厚くしなければならない。
そこで、従来、上記のような不都合を回避するため、エピタキシャル層を形成する前に半導体基板の側面および裏面に酸化膜からなる保護膜を形成し、当該酸化膜によって不純物の気相への放出を抑止し、その状態で半導体基板の表面にエピタキシャル層を形成するようにしていた。このような技術については、例えば、特許文献1や特許文献2に記載されている。
特開昭58−95819 特公平6−80634
従来のエピタキシャルウェーハの製造方法は図11に示す工程順によって行われていた。図11において、まず半導体基板を準備する(図11のステップ100)。次いで、半導体基板の裏面または側面の酸化膜を形成するため、まず半導体基板全面に熱酸化またはCVDで酸化膜を形成する(図11のステップ101)。その後、半導体基板の裏面と側面の酸化膜を保護のためレジストでコートする(図11のステップ102)。
前記裏面及び側面の酸化膜をレジスト膜でコートした半導体基板は第1洗浄工程で洗浄処理される(図11のステップ104A)。この第1洗浄工程は次の複数の処理から構成されている。前記裏面及び側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜をバッファードフッ酸(以下、BHFともいう)によりエッチング除去する(図11のサブステップ300)。前記BHF処理された半導体基板はリンス処理され(図11のサブステップ302)、その後、乾燥処理される(図11のサブステップ304)。この時、ウェーハ表面は撥水面が露出している為、乾燥工程や、その後のウェーハの取り扱い、環境などから、汚染を受けやすい状態にある。
前記乾燥処理された半導体基板は次に第2洗浄工程で洗浄処理される(図11のステップ104B)。この第2洗浄工程は次の複数の処理から構成されている。まず前記乾燥された半導体基板に対して硫酸過酸化水素(以下、SPMともいう)処理を行い、当該半導体基板の裏面及び側面のレジスト膜を除去する(図11のサブステップ400)。
前記SPM処理された半導体基板はリンス処理され(図11のサブステップ402)、その後、SC−1(アンモニア:過酸化水素:水の容積配合比=1:1〜2:5〜7の洗浄液)洗浄処理によって半導体基板の表面のパーティクル等の不純物が取り除かれる(図11のサブステップ404)。SC−1洗浄処理された半導体基板はリンス処理される(図11のサブステップ406)。次いで、必要に応じて、更なる金属レベルを上げる為に、SC−2(塩酸:過酸化水素:水の容積配合比=1:1〜2:5〜7の洗浄液)洗浄を行ってもよい(図11のサブステップ408)。SC−2洗浄処理された半導体基板はリンス処理される(図11のサブステップ410)。そして、このリンスされた半導体基板は乾燥される(図11のサブステップ412)。前記乾燥処理された半導体基板の表面に気相成長法によりエピタキシャル層を成長させる(図11のステップ106)。
上記した従来方法によれば、一般的に言えば、半導体基板におけるSi表面の酸化膜を除去した表面は撥水性を示し、その状態では、Fe、Ni、Cr、Cuなどの重金属が付着しやすい問題があり、またパーティクルが付着する問題、更に撥水面を乾燥することで、洗浄後にウェーハ表面にくもりが発生する「液汚れ」と呼ばれる不良が発生しやすいという問題があった。
本発明は、上記した従来技術の問題点に鑑みなされたもので、Fe、Ni、Cr、Cu等の重金属やパーティクルの付着を防止し、かつ液汚れの発生を防止することを可能とした半導体基板の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体基板の製造方法の第1の態様は、パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対してSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板を乾燥する処理と、を有することを特徴とする。
本発明の半導体基板の製造方法の第2の態様は、パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対してSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板に対してSC−2洗浄を行う処理と、前記SC−2洗浄を行った半導体基板を乾燥する処理と、を有することを特徴とする。
本発明の半導体基板の製造方法の第3の態様は、パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対して第1のSC−1洗浄を行う処理と、界面活性剤を添加したバッファードフッ酸による前記SC−1洗浄を行った半導体基板の全面の処理と、前記界面活性剤を添加したバッファードフッ酸による処理を行った半導体基板に対し第2のSC−1洗浄を行う処理と、を有することを特徴とする。
本発明の半導体基板の製造方法の第4の態様は、パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対して第1のSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板に対してSC−2洗浄を行う処理と、界面活性剤を添加したバッファードフッ酸による前記SC−2洗浄を行った半導体基板の全面の処理と、前記界面活性剤を添加したバッファードフッ酸による処理を行った半導体基板に対し第2のSC−1洗浄を行う処理と、を有することを特徴とする。
前記半導体基板としてはシリコン単結晶基板が好適に用いられる。
そもそも、重金属の付着や、パーティクルの付着は、ウェーハ撥水面が露出した状態で汚染物質に接触することで起こる。例えば、酸化膜や界面活性剤膜で覆われていれば、仮に汚染物質に触れても容易に落とすことができる。そこで、本発明においては、BHF洗浄後に露出するウェーハ撥水面を保護被覆するために、BHFに界面活性剤を添加した。
また、本発明においては、撥水面露出時間を短縮する為に、洗浄工程中に一旦乾燥させることをやめ、連続的にSPM洗浄、SC−1洗浄まで実施したことにより、パーティクル汚染や液汚れという問題が解決した。更に、SC−2(塩酸:過酸化水素:水の容積配合比=1:1〜2:5〜7の洗浄液)洗浄を実施すれば、金属物質も除去できる利点がある。
更に、本発明方法の第1の態様及び第2の態様の構成を1歩進めて、本発明方法の第3及び第4の態様に示したように、第1段の洗浄工程(BHF+界面活性剤→リンス→SPM→リンス→SC−1→リンス→SC−2(任意)→リンス)で処理された半導体基板に対して第2段の洗浄工程(BHF+界面活性剤→リンス→SC−1→リンス→SC−2(任意)→リンス)による処理を行うことで、半導体基板の裏面酸化膜厚さをコントロールすることが可能である。
本発明の半導体基板の製造方法によれば、Fe、Ni、Cr、Cu等の重金属やパーティクルの付着を防止し、かつ液汚れの発生を防止することができるという大きな効果が達成される。
本発明方法の第1の態様の工程順を示すフローチャートである。 本発明方法の第2の態様の工程順を示すフローチャートである。 本発明方法の第3の態様の工程順を示すフローチャートである。 本発明方法の第4の態様の工程順を示すフローチャートである。 実施例1及び比較例1におけるパーティクル(0.2μm)個数推移を示すグラフである。 実施例1及び比較例1におけるパーティクル(0.3μm)個数推移を示すグラフである。 実施例1及び比較例1において作製したエピタキシャルウェーハにおける金属不純物(Fe)レベルを示すグラフである。 実施例1及び比較例1において作製したエピタキシャルウェーハにおける金属不純物(Cu)レベルを示すグラフである。 実施例1及び比較例1において作製したエピタキシャルウェーハにおける金属不純物(Cr)レベルを示すグラフである。 実施例1及び比較例1において作製したエピタキシャルウェーハにおける金属不純物(Ni)レベルを示すグラフである。 従来のエピタキシャルの製造方法の工程順を示すフローチャートである。
以下、本発明の実施の形態について添付図面に基づいて説明するが、図示例は本発明の好ましい実施の形態を示すもので、本発明の技術思想から逸脱しない限り、種々の変形が可能であることはいうまでもない。
図1は本発明方法の第1の態様の工程順を示すフローチャートである。図1において、パターン付き又はパターン無しの半導体基板を準備する(図1のステップ100)。次いで、酸化工程において前記半導体基板の全面に酸化膜を形成する(図1のステップ101)。この酸化工程は横型炉、縦型炉、枚葉炉等の炉を用い、半導体基板の全面に酸化膜を成長する。次に、裏面レジストコート工程において前記酸化膜を全面に形成した半導体基板の裏面及び側面の酸化膜をレジスト膜で塗布(コート)する(図1のステップ102)。このレジストコートは、例えばスピン式裏面レジストコーターを使用できるが、その他の如何なる塗布方法でも採用できる。
前記裏面及び側面の酸化膜をレジスト膜でコートした半導体基板を洗浄工程で洗浄する(図1のステップ104)。この洗浄工程は次の複数の処理から構成されている。前記裏面及び側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を界面活性剤を添加したBHFによりエッチング除去する(図1のサブステップ200)。BHFの濃度は得たいエッチングレートに応じて適宜設定すればよい。BHFに添加する界面活性剤は、ノニオン系、アニオン系、カチオン系何れも使用可能であり、界面活性剤の添加量としては0.1〜10wt%が好適である。このBHF+界面活性剤処理によって、半導体基板の表面酸化膜がエッチングされるが、半導体基板の裏面及び側面はレジスト膜に覆われているのでエッチングされない。
前記BHF+界面活性剤処理された半導体基板はリンス処理され(図1のサブステップ202)、その後、SPM処理によって半導体基板の裏面及び側面のレジスト膜が除去される(図1のサブステップ204)。このSPM処理用の槽は、レジスト膜を十分に落とす為には2槽以上が望ましい。
前記SPM処理された半導体基板はリンス処理され(図1のサブステップ206)、その後、SC−1洗浄処理によって半導体基板の表面のパーティクル等の不純物が取り除かれる(図1のサブステップ208)。このSC−1洗浄処理用の槽は、SPM処理の場合と同様にパーティクルを十分に落とす為には2槽以上が望ましい。SC−1洗浄処理された半導体基板はリンス処理される(図1のサブステップ210)。
各薬液槽間のリンス処理(図1のサブステップ202、206、210)用の槽は、薬液を十分洗い流す為2槽以上必要である。なお、BHF後のウェーハは撥水面の為、リンスについては一気に純水を排出する。また純水シャワーを伴ったQDR(クイックダンプリンス)は、液汚れやパーティクル付着の原因に成りえるので、適切ではなく、オーバーフローリンスが適切である。
前記リンス処理された半導体基板は続いて乾燥処理される(図1のサブステップ214)。乾燥処理はスピン乾燥、IPA乾燥、IR乾燥、真空乾燥等如何なる乾燥方法も採用できる。
次に前記乾燥処理された半導体基板の表面に気相成長法によりエピタキシャル層を成長させる(図1のステップ106)。
図1に示した工程順の例では、SC−1洗浄処理のみを行う場合を示したが、SC−1洗浄処理に続いてSC−2洗浄処理を導入することもできる。SC−2洗浄処理を導入する場合について図2によって説明する。図2は本発明方法の第2の態様の工程順を示すフローチャートである。図2の工程順においては、SC−1洗浄処理(図2のサブステップ208)及びリンス処理(図2のサブステップ210)の後に、SC−2洗浄処理(図2のサブステップ212)及びリンス処理(図2のサブステップ213)が追加されている点が図1の工程順と相違するだけであり、その他の工程は同じであるので再度の説明は省略する。SC−2洗浄処理は金属不純物を落とす為に導入されるものであるが、高い不純物レベルが要求されていない場合には削除することもできる。
前述したように、図1及び図2に示したような、第1段の洗浄工程(BHF+界面活性剤→リンス→SPM→リンス→SC−1→リンス→SC−2(任意)→リンス)で処理された半導体基板に対して第2段の洗浄工程(BHF+界面活性剤→リンス→SC−1→リンス→SC−2(任意)→リンス)による処理を行うことで、半導体基板の裏面酸化膜厚さをコントロールすることが可能である。この半導体基板の裏面酸化膜厚さをコントロールする場合について、図3〜図4を用いて説明する。図3は本発明方法の第3の態様の工程順を示すフローチャートである。図3の工程順において、SC−1洗浄処理(図3のサブステップ208)及びリンス処理(図3のサブステップ210)までは図1の工程順と同じであるので、再度の説明は省略する。前記リンス処理(図3のサブステップ210)の後に、乾燥処理を行うことなく次の複数の処理が行われる。前記リンスされた半導体基板の酸化膜を界面活性剤を添加したBHFによりエッチング除去する(図3のサブステップ200a)。この場合、BHFのエッチングレートは10Å/min〜6000Å/min程度の範囲でコントロールできる為、所望のエッチングレートとなるようにBHFの濃度を調整すればよい。
前記BHF+界面活性剤処理された半導体基板はリンス処理される(図3のサブステップ202a)。
前記リンス処理された半導体基板は、その後、SC−1洗浄処理によって半導体基板の表面のパーティクル等の不純物が取り除かれる(図3のサブステップ208a)。このSC−1洗浄処理された半導体基板はリンス処理される(図3のサブステップ210a)。前記リンス処理された半導体基板は続いて乾燥処理される(図3のサブステップ214)。残りの処理及び工程は図1の場合と同様であるので再度の説明は省略する。
図3に示した工程順の例では、SC−1洗浄処理のみを行う場合を示したが、SC−1洗浄処理に続いてSC−2洗浄処理を導入することもできる。SC−2洗浄処理を導入する場合について図4によって説明する。図4は本発明方法の第4の態様の工程順を示すフローチャートである。図4の工程順においては、SC−1洗浄処理(図4のサブステップ208)及びリンス処理(図4のサブステップ210)の後に、SC−2洗浄処理(図4のサブステップ212)及びリンス処理(図4のサブステップ213)が追加されている点が図3の工程順と相違するだけであり、その他の工程は同じであるので再度の説明は省略する。前述したように、SC−2洗浄処理は金属不純物を落とす為に導入されるものであるが、高い不純物レベルが要求されていない場合には削除することもできる。
図3〜図4の工程順は更に半導体基板の裏面の酸化膜の膜厚をコントロールしたい場合のプロセスを示したものである。第1段の洗浄工程におけるSC−1洗浄処理および場合に応じてSC−2洗浄処理までは、図1又は図2と同様であるが、その後、半導体基板の裏面の酸化膜厚さを任意にエッチングしたい場合は乾燥させずに第2段の洗浄工程において、BHF+界面活性剤処理及びSC−1洗浄処理および場合に応じてSC−2洗浄処理を繰り返して行う。なお、BHFのエッチングレートは10Å/min〜6000Å/min程度の範囲でコントロールできる為、所望のエッチングレートとなるようにBHFの濃度を調整する。
以下に本発明の実施例を挙げてさらに詳細に説明するが、これらの実施例は例示的に示されるもので、限定的に解釈されるべきでないことはいうまでもない。
(実施例1)
図1に示した工程順に従ってシリコンウェーハを処理しエピタキシャルウェーハを作製した。作製した1バッチにつき、金属汚染測定用モニターとして1枚のウェーハを、パーティクル測定用モニターとして2枚のウェーハを抜き取り、検査した。BHF槽について、BHFエッチングレートは600Å/minに設定し、ノニオン系界面活性剤を添加した(濃度は2wt%)。SPM槽は2槽とした。SC−1槽は2槽使用し、温度は75℃とした。乾燥方法はスピン乾燥を採用した。
なお、実験は環境からの汚染を考慮して、クラス100のクリーンルーム内で実施し、洗浄機上部には更なるクリーンユニットを設置した。得られたエピタキシャルウェーハについてパーティクルの測定及び金属不純物濃度の測定を行った。パーティクル測定は、光学式パーティクル測定器を使用して行い、ウェーハ上の金属汚染評価は、化学分析法を用いた。液汚れ評価を含む測定結果の一覧表を表1に示した。パーティクルレベル(ウェーハ1及び2)の測定結果を図5(0.2μm以上)及び図6(0.3μm以上)に示した。金属不純物レベルの測定結果を図7(Fe)、図8(Cu),図9(Cr)及び図10(Ni)に示した。従来工程(比較例1)と比較して本発明工程によれば何れの項目も改善していることが判明した。
Figure 2009014144
(比較例1)
図11に示した工程順に従ってシリコンウェーハを処理しエピタキシャルウェーハを作製し、実施例1と同様にパーティクルレベル及び金属不純物レベルを測定し、図5〜図10に示した。

Claims (5)

  1. パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対してSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板を乾燥する処理と、を有することを特徴とする半導体基板の製造方法。
  2. パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対してSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板に対してSC−2洗浄を行う処理と、前記SC−2洗浄を行った半導体基板を乾燥する処理と、を有することを特徴とする半導体基板の製造方法。
  3. パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対して第1のSC−1洗浄を行う処理と、界面活性剤を添加したバッファードフッ酸による前記SC−1洗浄を行った半導体基板の全面の処理と、前記界面活性剤を添加したバッファードフッ酸による処理を行った半導体基板に対し第2のSC−1洗浄を行う処理と、を有することを特徴とする半導体基板の製造方法。
  4. パターン付き又はパターン無し半導体基板の全面に酸化膜を形成する工程と、前記全面に酸化膜を形成した半導体基板の裏面および側面の酸化膜をレジスト膜でコートする工程と、前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板を洗浄する洗浄工程と、前記洗浄工程を経た半導体基板の表面に気相成長法によりエピタキシャル層を成長させる工程と、を含む半導体基板の製造方法であって、前記洗浄工程が、界面活性剤を添加したバッファードフッ酸により前記裏面および側面の酸化膜をレジスト膜でコートした半導体基板の表面の酸化膜を除去する処理と、前記酸化膜を除去した半導体基板を乾燥させることなく硫酸過酸化水素洗浄により該半導体基板の裏面および側面のレジスト膜を除去する処理と、前記裏面および側面のレジスト膜を除去した半導体基板を乾燥させずに該半導体基板に対して第1のSC−1洗浄を行う処理と、前記SC−1洗浄を行った半導体基板に対してSC−2洗浄を行う処理と、界面活性剤を添加したバッファードフッ酸による前記SC−2洗浄を行った半導体基板の全面の処理と、前記界面活性剤を添加したバッファードフッ酸による処理を行った半導体基板に対し第2のSC−1洗浄を行う処理と、を有することを特徴とする半導体基板の製造方法。
  5. 前記半導体基板がシリコン単結晶基板であることを特徴とする請求項1〜4のいずれか1項記載の半導体基板の製造方法。
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JPH08264500A (ja) * 1995-03-27 1996-10-11 Sony Corp 基板の洗浄方法
JP3528534B2 (ja) * 1997-09-08 2004-05-17 信越半導体株式会社 シリコンウエーハの洗浄方法
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