JPS5895819A - 半導体ウエ−ハ - Google Patents
半導体ウエ−ハInfo
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- JPS5895819A JPS5895819A JP19380181A JP19380181A JPS5895819A JP S5895819 A JPS5895819 A JP S5895819A JP 19380181 A JP19380181 A JP 19380181A JP 19380181 A JP19380181 A JP 19380181A JP S5895819 A JPS5895819 A JP S5895819A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
発明の技術分奸
この発明は、例えばバイポーラＩＣ，ＭＯＳ・ＩＣ，ト
ランジスタなどの各種の半導体装置を形成するための半
導体ウェー八に関する。
ランジスタなどの各種の半導体装置を形成するための半
導体ウェー八に関する。
発明の技術的背景とその間融点
従来より、バイポーラＩ Ｃ，ＭＯＳ ＠ＩＣ，）ラン
ジスタなどの各種の半導体装置を製造する際には、例え
ばシリコンを半導体基板として用いて、その表面にエピ
タキシャル層を形成するものである。すなわち、第１図
（ａ）に示すこのシリモノ書＝よる半導体基板１１（以
下シリコン基板と記す）には、まず高毅度の不純物がド
ープされ、気相成長される表面に鏡面研磨仕上げが施さ
れ鏡ＩＩＪｊが形成される。さらに、第１図（ｂ）に示
すように、シリコン基板１１の鏡［ｆｉＪＪ上にシリコ
ンのエピタキシャル層１３を気相成長させる。このあと
、シリコン醒化護形成工程、写真蝕刻工程および不純物
拡散工程を繰り返して、配線パターニングを行ない、上
記シリコン基板１１および主ビタキシヤル鳩１３を含む
レリコンウエーへ１０をスクライビングして独立したバ
イポーラＩ Ｃ，ＭＯ８＠ＩＣ，）ランジスタなどの半
導体デツプとするものである。
ジスタなどの各種の半導体装置を製造する際には、例え
ばシリコンを半導体基板として用いて、その表面にエピ
タキシャル層を形成するものである。すなわち、第１図
（ａ）に示すこのシリモノ書＝よる半導体基板１１（以
下シリコン基板と記す）には、まず高毅度の不純物がド
ープされ、気相成長される表面に鏡面研磨仕上げが施さ
れ鏡ＩＩＪｊが形成される。さらに、第１図（ｂ）に示
すように、シリコン基板１１の鏡［ｆｉＪＪ上にシリコ
ンのエピタキシャル層１３を気相成長させる。このあと
、シリコン醒化護形成工程、写真蝕刻工程および不純物
拡散工程を繰り返して、配線パターニングを行ない、上
記シリコン基板１１および主ビタキシヤル鳩１３を含む
レリコンウエーへ１０をスクライビングして独立したバ
イポーラＩ Ｃ，ＭＯ８＠ＩＣ，）ランジスタなどの半
導体デツプとするものである。
ここで、第１図（ｂｌに示すシリコン基板１１の表面上
に成長させるエピタキシャル１−１３は、一般にシリコ
ン基板１）よりも不純＠Ｉ１１度Ｖ低く設定されており
、またエピタキシャル層１１を形成するための気相成長
工程は、高温（１２００℃前後）で行なわれるため、こ
の気相成長工程においてシリコン基板１１より低濃度側
のエピタキシャル層１３へ不純物が混入する現象、すな
わちアウトディフュージョン現象が生じる。このアウト
ディフュージョンによる不純物の混入は、ウェーハ全体
に対して不均一なもので、特に、エピタキシャルｗ１１
３の周縁部付近においてはシリコン基板１１の周縁部よ
り集中して不純物が拡散するために、中央部に比べ高い
不純物濃度の高濃度領域１４が形成される。このような
エピタキシャル層１３における不純物の分布状態の不均
一性のために、ウェー八周縁部付近では不良の半導体チ
ップが多く出て歩留りが悪く、また同一のウェーハで製
造されたチップであっても、例えばＭＯＳ・ＩＣの閾値
電圧などにおける特性のばらつきが大きかった。
に成長させるエピタキシャル１−１３は、一般にシリコ
ン基板１）よりも不純＠Ｉ１１度Ｖ低く設定されており
、またエピタキシャル層１１を形成するための気相成長
工程は、高温（１２００℃前後）で行なわれるため、こ
の気相成長工程においてシリコン基板１１より低濃度側
のエピタキシャル層１３へ不純物が混入する現象、すな
わちアウトディフュージョン現象が生じる。このアウト
ディフュージョンによる不純物の混入は、ウェーハ全体
に対して不均一なもので、特に、エピタキシャルｗ１１
３の周縁部付近においてはシリコン基板１１の周縁部よ
り集中して不純物が拡散するために、中央部に比べ高い
不純物濃度の高濃度領域１４が形成される。このような
エピタキシャル層１３における不純物の分布状態の不均
一性のために、ウェー八周縁部付近では不良の半導体チ
ップが多く出て歩留りが悪く、また同一のウェーハで製
造されたチップであっても、例えばＭＯＳ・ＩＣの閾値
電圧などにおける特性のばらつきが大きかった。
一方、シリコン基板の気相成長させない範囲の裏面を含
む外表面に不純物の拡散係数の小さい膜を形成すると、
ｖ９コン基板からの不純物のエピタキシャル層への拡散
が少なくなることが判明した。すなわち、第２図に示す
ようにシリコン基板１ノの気相成長させない範囲の＆面
を含む外表面に、シリコン酸化膜１５（以下８１０、ｉ
ｌｌと記す）あるいはシリコンナイトライド（８１Ｎ）
膜などの不純物の拡散しにくい膜を形成する。具体的に
は、シリコン基板１１の表裏面を含む外表面全体に８１
０．１１４７５を形成した後、気相成長させる基板表面
の８１０．ｌｉｐを除去し、この除去された部分を研着
し、−面１２として、その上にエピタキシャル層ＩＳを
気相成長させるものである。
む外表面に不純物の拡散係数の小さい膜を形成すると、
ｖ９コン基板からの不純物のエピタキシャル層への拡散
が少なくなることが判明した。すなわち、第２図に示す
ようにシリコン基板１ノの気相成長させない範囲の＆面
を含む外表面に、シリコン酸化膜１５（以下８１０、ｉ
ｌｌと記す）あるいはシリコンナイトライド（８１Ｎ）
膜などの不純物の拡散しにくい膜を形成する。具体的に
は、シリコン基板１１の表裏面を含む外表面全体に８１
０．１１４７５を形成した後、気相成長させる基板表面
の８１０．ｌｉｐを除去し、この除去された部分を研着
し、−面１２として、その上にエピタキシャル層ＩＳを
気相成長させるものである。
しかし、このようにすると、気相成長時の結晶方位：二
よる成長速度の違いのために、シリコン基板１１に形成
されたＳＩＯ＊ｒｙ！Ｘ１５とエピタキシャルＷ４１３
との境界部、すなわちエピタキシャル層ＩＳの外側周縁
部において、図に４ｉＩ縁内で示すようにエビタキンヤ
ルｍ１３の厚みがエッヂ効果的に拡大した部分すなわち
クラウン１６が形成される。エピタキシャル層１３にこ
のようなりラウン１６が形成されると、この気相成長工
程から引きつづき行なわれる写真蝕刻工程において均一
の解像度のマスクが得られない。このため、不純物の濃
度の上では均質なエピタキシャル層１３が形成できても
、半導体チップの歩留りや、特性のばらつきの点では間
軸があった。
よる成長速度の違いのために、シリコン基板１１に形成
されたＳＩＯ＊ｒｙ！Ｘ１５とエピタキシャルＷ４１３
との境界部、すなわちエピタキシャル層ＩＳの外側周縁
部において、図に４ｉＩ縁内で示すようにエビタキンヤ
ルｍ１３の厚みがエッヂ効果的に拡大した部分すなわち
クラウン１６が形成される。エピタキシャル層１３にこ
のようなりラウン１６が形成されると、この気相成長工
程から引きつづき行なわれる写真蝕刻工程において均一
の解像度のマスクが得られない。このため、不純物の濃
度の上では均質なエピタキシャル層１３が形成できても
、半導体チップの歩留りや、特性のばらつきの点では間
軸があった。
発明の目的
この発明は上記のような点に鑑みなされたもので、半導
体基板からの不純物混入が減らされ均一な一度分布と膜
厚とを有するエピタキシャル層が半導体基板に形成され
た、均一な特性の半導体チップを歩留り良く得ることの
できる半導体ウェーハを提供しようとするものである。
体基板からの不純物混入が減らされ均一な一度分布と膜
厚とを有するエピタキシャル層が半導体基板に形成され
た、均一な特性の半導体チップを歩留り良く得ることの
できる半導体ウェーハを提供しようとするものである。
発明の概要
すなわちこの発明に係る半導体ウェーハは、半導体基板
の裏山に形成されるＳｔＯ，膜などの不純物の拡散係数
の小さい膜と、半導体基板の表面に形成される鏡面との
間に、不純物拡散係数の小さい膜を形成されない間隔部
を設定した後、上記鏡面上にエピタキシャル層を成長さ
せるよう１ニジたものである。
の裏山に形成されるＳｔＯ，膜などの不純物の拡散係数
の小さい膜と、半導体基板の表面に形成される鏡面との
間に、不純物拡散係数の小さい膜を形成されない間隔部
を設定した後、上記鏡面上にエピタキシャル層を成長さ
せるよう１ニジたものである。
発明の実施例
以下図面を参照してこの発明の一実施例を説明する。第
３図（帽ｂ）は形成過程とともにその構成を説明するも
ので、第３図（１）に示すように尚一度の不純物をドー
プし形成されたシリコン基板１１に対し、エピタキシャ
ル層を形成しない裏ｉ［ｉｌｌ側を含む外表面に８１０
．膜１５を形成し、シリコン基板１１の表面側には鏡面
研磨を施してエピタキシャル層の形成されるべき一面１
２を形成する。
３図（帽ｂ）は形成過程とともにその構成を説明するも
ので、第３図（１）に示すように尚一度の不純物をドー
プし形成されたシリコン基板１１に対し、エピタキシャ
ル層を形成しない裏ｉ［ｉｌｌ側を含む外表面に８１０
．膜１５を形成し、シリコン基板１１の表面側には鏡面
研磨を施してエピタキシャル層の形成されるべき一面１
２を形成する。
この８１０．ｇＩ７５は、図に示すように鏡面１２から
少なくとも５０μ島以上の間１４部１８を設定して形成
するものである。
少なくとも５０μ島以上の間１４部１８を設定して形成
するものである。
このようにして、鏡［ｉ［ｚｘと、８目）、ｌ１１１１
１５と、それらの間に設けられた８１０．膜Ｊ５の形成
されていない間隔部１８とを有したシリコン基板１１に
対し、第３図（ｂ）に示すようにその鏡−１２上にエピ
タキシャル層１３を気相成長させる。この−ｆＪ１２上
に成長形成させるべきエピタキシャル層ＩＳは、実際に
は、ｍ面研磨の施されていない結晶方位の不ぞろいの間
隔部ンやその他盛り上がった部分などは形成されない。
１５と、それらの間に設けられた８１０．膜Ｊ５の形成
されていない間隔部１８とを有したシリコン基板１１に
対し、第３図（ｂ）に示すようにその鏡−１２上にエピ
タキシャル層１３を気相成長させる。この−ｆＪ１２上
に成長形成させるべきエピタキシャル層ＩＳは、実際に
は、ｍ面研磨の施されていない結晶方位の不ぞろいの間
隔部ンやその他盛り上がった部分などは形成されない。
すなわち、このエピタキシャル層１３は、引き続き写真
蝕刻されるべき、−面１２上の面全体にわたり膜厚が均
一となって形成される。
蝕刻されるべき、−面１２上の面全体にわたり膜厚が均
一となって形成される。
また、シリコン基板Ｉノの裏面１１側に形成された８１
０．膜Ｊ５の効果により、高温の気相成長工程を施して
も、シリコン基板１１よりエピタキシャルｌ−１３へ不
純物が拡散混入するアクトデイフユージぢン現象も防が
れている。
０．膜Ｊ５の効果により、高温の気相成長工程を施して
も、シリコン基板１１よりエピタキシャルｌ−１３へ不
純物が拡散混入するアクトデイフユージぢン現象も防が
れている。
第４図に示す実施例は、シリコン基板１１の裏ｒＭ１７
！のみに８直０電膜１５を形成させたものである。この
場合も、上記のアウトディフュージョン現象を抑えるこ
とができ、シリコン基板１１の鏡面１２上に膜厚の一定
なエピタキシャル層１３を成長させることができる。
！のみに８直０電膜１５を形成させたものである。この
場合も、上記のアウトディフュージョン現象を抑えるこ
とができ、シリコン基板１１の鏡面１２上に膜厚の一定
なエピタキシャル層１３を成長させることができる。
また、前記したように、シリコン基板１ノにドープされ
た不純物の拡散が遅くなる膜であれば、シリコンナイト
ライド（ＳＩＮ）ｆｉなどの他の膜を８日り膜１５のか
わりに形成しても８１０、ｌｌを形成した場合と同様の
効果が認められる。
た不純物の拡散が遅くなる膜であれば、シリコンナイト
ライド（ＳＩＮ）ｆｉなどの他の膜を８日り膜１５のか
わりに形成しても８１０、ｌｌを形成した場合と同様の
効果が認められる。
発明の効果
以上のようにこの発明によれば、？ｊ６一度シリコン基
板の鏡面から裏面側へ５０μ島以上の間隔を設定し拡散
係数の小さい膜を上記シリコン基板の裏面側に形成する
ことにより、尚酸度半導体基板からの不純物の混入の減
らされた均一な纜度分布と膜厚とを有するエピタキシャ
ル珈を上記半導体基板における鏡面上に成長形成でき、
均一な特性の半導体チップを歩留り良く得ることのでき
る半導体ウェー八を提供することができる。
板の鏡面から裏面側へ５０μ島以上の間隔を設定し拡散
係数の小さい膜を上記シリコン基板の裏面側に形成する
ことにより、尚酸度半導体基板からの不純物の混入の減
らされた均一な纜度分布と膜厚とを有するエピタキシャ
ル珈を上記半導体基板における鏡面上に成長形成でき、
均一な特性の半導体チップを歩留り良く得ることのでき
る半導体ウェー八を提供することができる。
ｓ１図（Ｍ） ＠ （ｂ）および第２図はそれぞ些従来
の半導体ウェー八を説明する断面図、第３図はこの発明
の一実施例に係る半導体ウェー八を説明する断面図、第
４図はこの発明の他の実施例を説明する断面図である。 １１・・・シリコン基板、１２・・・鏡面、１３・・・
エピタキシャル層、１５・・・Ｖリコン酸化膜、１８・
・・間隔部。 出−人代理人 弁理士 鈴 圧式 彦 第１し、１ （ａ） ２ １ （ｂ） Ｕ 第３ Ｌ− 第２図 第４図
の半導体ウェー八を説明する断面図、第３図はこの発明
の一実施例に係る半導体ウェー八を説明する断面図、第
４図はこの発明の他の実施例を説明する断面図である。 １１・・・シリコン基板、１２・・・鏡面、１３・・・
エピタキシャル層、１５・・・Ｖリコン酸化膜、１８・
・・間隔部。 出−人代理人 弁理士 鈴 圧式 彦 第１し、１ （ａ） ２ １ （ｂ） Ｕ 第３ Ｌ− 第２図 第４図
Claims (1)
- 不純物のドープされた半導体基板と、上記半導体１板の
気相成長されない範囲の裏面を含む外表面に形成された
不純物の拡散係数の小さい膜と、上記半導体基板の鏡面
研鰭された表面に成長形成されたエピタキシャル層とを
具備し、上記拡散係数の小さい膜を上記鏡面研磨された
表面から少なくとも５０μ襲以上の間隔を設定して形成
したことを特徴とする半導体ウェー八。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19380181A JPS5895819A (ja) | 1981-12-02 | 1981-12-02 | 半導体ウエ−ハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19380181A JPS5895819A (ja) | 1981-12-02 | 1981-12-02 | 半導体ウエ−ハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895819A true JPS5895819A (ja) | 1983-06-07 |
Family
ID=16313995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19380181A Pending JPS5895819A (ja) | 1981-12-02 | 1981-12-02 | 半導体ウエ−ハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895819A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128520A (ja) * | 1985-11-29 | 1987-06-10 | Kyushu Denshi Kinzoku Kk | 半導体ウエ−ハ及びその製造方法 |
| EP0798765A2 (en) * | 1996-03-28 | 1997-10-01 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
| WO2009014144A1 (ja) * | 2007-07-24 | 2009-01-29 | Shin-Etsu Handotai Co., Ltd. | 半導体基板の製造方法 |
| JP2011119336A (ja) * | 2009-12-01 | 2011-06-16 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられる半導体基板 |
-
1981
- 1981-12-02 JP JP19380181A patent/JPS5895819A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128520A (ja) * | 1985-11-29 | 1987-06-10 | Kyushu Denshi Kinzoku Kk | 半導体ウエ−ハ及びその製造方法 |
| EP0798765A2 (en) * | 1996-03-28 | 1997-10-01 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
| EP0798765A3 (en) * | 1996-03-28 | 1998-08-05 | Shin-Etsu Handotai Company Limited | Method of manufacturing a semiconductor wafer comprising a dopant evaporation preventive film on one main surface and an epitaxial layer on the other main surface |
| US5834363A (en) * | 1996-03-28 | 1998-11-10 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing semiconductor wafer, semiconductor wafer manufactured by the same, semiconductor epitaxial wafer, and method of manufacturing the semiconductor epitaxial wafer |
| WO2009014144A1 (ja) * | 2007-07-24 | 2009-01-29 | Shin-Etsu Handotai Co., Ltd. | 半導体基板の製造方法 |
| JP4947393B2 (ja) * | 2007-07-24 | 2012-06-06 | 信越半導体株式会社 | 半導体基板の製造方法 |
| JP2011119336A (ja) * | 2009-12-01 | 2011-06-16 | Mitsubishi Electric Corp | 半導体装置の製造方法およびそれに用いられる半導体基板 |
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