JPWO2007074720A1 - 半導体素子実装用基板とそれを用いた半導体装置および半導体素子実装用基板の製造方法 - Google Patents
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Abstract
Description
前記基板本体の接続面は、深さまたは高さが10〜40μm、面方向の差し渡し長さが10μm〜3mmである凹部および凸部のうち少なくとも一方の、前記接続面の単位面積あたりの個数が50個/cm2以下である状態とされていると共に、
前記基板本体の、少なくとも接続面には、半田またはロウ材からなる被覆層が、前記凹部または凸部を埋めて形成されており、
前記被覆層は、接続面のうち凹部または凸部以外の領域での厚みが1〜30μm、表面粗さを示す粗さ曲線の算術平均粗さRaがRa≦2μm、最大高さ粗さRzがRz≦15μmであることを特徴とする半導体素子実装用基板である。
基板本体の接続面を、深さまたは高さが10〜40μm、面方向の差し渡し長さが10μm〜3mmである凹部および凸部のうち少なくとも一方の、前記接続面の単位面積あたりの個数が50個/cm2以下である状態に仕上げる工程と、
前記基板本体の、少なくとも接続面に、半田またはロウ材を厚付けして、前記凹部または凸部を埋める被覆層を形成する工程と、
前記被覆層を、接続面のうち凹部または凸部以外の領域での厚みが1〜30μm、表面粗さを示す粗さ曲線の算術平均粗さRaがRa≦2μm、最大高さ粗さRzがRz≦15μmとなるように仕上げる工程と、
を有することを特徴とする半導体素子実装用基板の製造方法である。
基板本体の接続面を、深さまたは高さが10〜40μm、面方向の差し渡し長さが10μm〜3mmである凹部および凸部のうち少なくとも一方の、前記接続面の単位面積あたりの個数が50個/cm2以下である状態に仕上げる工程と、
前記基板本体の、少なくとも接続面に、半田またはロウ材を厚付けして、前記凹部または凸部を埋める被覆層を形成する工程と、
前記被覆層を、接続面のうち凹部または凸部以外の領域での厚みが1〜30μm、表面粗さを示す粗さ曲線の算術平均粗さRaがRa≦2μm、最大高さ粗さRzがRz≦15μmとなるように仕上げる工程と、
を有することを特徴とするものである。
(基板本体の作製)
平均粒径15μmのダイヤモンド粒子と、Cu粉末とを、ダイヤモンド複合材料の総体積に占めるダイヤモンド粒子の割合が60体積%となるように配合した混合物を、プレス圧2t/cm2の条件で予備成形後、真空中で、モリブデンからなるカプセル中に封止した。次いで、前記カプセルを加圧圧力5GPa、加熱温度1100℃の条件で、5分間、加圧しながら加熱し、次いで圧力を保持した状態で、温度を500℃以下に下げて30分間保持した後、常圧、常温に戻してカプセルを回収した。
前記基板本体の素子搭載面上に、密着層としての、厚み1.5μmのNi層を、電気めっきによって形成し、次いで、拡散防止層としての、厚み0.2μmのPt層を、スパッタリング法によって形成した後、前記拡散防止層の上に、真空蒸着法によって、被覆層としての、厚み15μmのAu−Sn合金層(Au:80.0重量%、Sn:20.0重量%)を形成した。そして、前記被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが1.5μm、最大高さ粗さRzが13μmとなるようにラップ研磨して半導体素子搭載用基板を製造した。
被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが2.9μm、最大高さ粗さRzが21μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ、半分の25個が不良となってしまった。
被覆層の最初の厚みを30μmとすると共に、前記被覆層を、凹部および凸部以外の領域での厚みが15μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ1個であり、残り49個は、発光量の低下を20%以内に抑えることができた。
被覆層の最初の厚みを30μmとすると共に、前記被覆層を、凹部および凸部以外の領域での厚みが18μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ6個であり、残り44個は、発光量の低下を20%以内に抑えることができた。
被覆層の最初の厚みを40μmとすると共に、前記被覆層を、凹部および凸部以外の領域での厚みが35μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ、23個が不良となってしまった。
密着層として、厚み0.1μmのTi層を、スパッタリング法によって形成すると共に、被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
密着層として、厚み0.1μmのTi層を、スパッタリング法によって形成し、かつ拡散防止層として、厚み0.2μmのMo層を、同様にスパッタリング法によって形成すると共に、被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
拡散防止層の上に、真空蒸着法によって、被覆層としての、厚み15μmのAu−Sn合金層(Au:10.0重量%、Sn:90.0重量%)を形成すると共に、前記被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
拡散防止層の上に、真空蒸着法によって、被覆層としての、厚み15μmのIn−Sn合金層(In:52.0重量%、Sn:48.0重量%)を形成すると共に、前記被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
拡散防止層の上に、真空蒸着法によって、被覆層としての、厚み15μmのAu−Ge合金層(Au:88.0重量%、Ge:12.0重量%)を形成すると共に、前記被覆層を、凹部および凸部以外の領域での厚みが3μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨したこと以外は実施例1と同様にして、半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ0個であり、50個全てで、発光量の低下を20%以内に抑えることができた。
実施例1と同様にして拡散防止層を形成した上に、真空蒸着法によって、第1の被覆層としての、厚み7μmのAu−Sn合金層(Au:80.0重量%、Sn:20.0重量%)を形成し、次いで320℃で3分間、加熱して、前記第1の被覆層を溶融させた後、冷却して固化させる処理を行った。そして、固化させた第1の被覆層をラップ研磨して凹部および凸部以外の領域での厚みを1.5μmとした。
実施例1と同様にして拡散防止層を形成した上に、真空蒸着法によって、調整層としての、厚み0.5μmのAu層を形成し、次いで前記調整層の上に、真空蒸着法によって、前駆層としての、厚み7μmのAu−Sn合金層(Au:20.0重量%、Sn:80.0重量%)を形成すると共に、前記両層を320℃で3分間、加熱して互いに溶融させた後、冷却して固化させる処理を行って第1の被覆層を形成した。そして、固化させた第1の被覆層をラップ研磨して凹部および凸部以外の領域での厚みを1.5μmとした。
実施例1と同様にして作製した基板本体の素子搭載面上に、第1の被覆層のもとになる、活性Ag−Cu系ロウ材からなる箔状のプリフォーム〔厚み15μm、Ag:63.0重量%、Cu:34.0重量%、Ti:3重量%〕を積層し、前記積層体の両面を、一対のカーボン板で挟むことによって圧接させた状態で、850℃で5分間、加熱してプリフォームを溶融させた後、冷却して固化させる処理を行った。そして、形成された第1の被覆層上に積層されたカーボン板を研磨して除去した後、前記第1の被覆層を、凹部および凸部以外の領域での厚みが10μmで、かつ表面粗さを示す粗さ曲線の算術平均粗さRaが0.8μm、最大高さ粗さRzが7.5μmとなるようにラップ研磨した。
実施例1で作製した基板本体の素子搭載面上に、厚み13μmのCu層を、電気めっきによって形成し、前記Cu層の上に、密着層としての、厚み1.5μmのNi層を、電気めっきによって形成し、次いで、拡散防止層としての、厚み0.2μmのPt層を、スパッタリング法によって形成した後、さらに、前記拡散防止層の上に、真空蒸着法によって、厚み3μmのAu−Sn合金層(Snが80重量%)を形成して、特許文献4に記載された従来の半導体素子搭載用基板を製造した。そして、前記半導体素子搭載用基板を用いて半導体装置のサンプルを50個製造し、実施例1と同様の測定を行って不良個数を計数したところ、22個が不良になってしまった。比較例3において不良が多発したのは、厚み13μmのCu層を、電気めっきによって形成するだけでは、基板本体の表面の凹凸を、十分に、埋めきることができなかったためと考えられた。以上の結果を、表1にまとめた。
実施例1で作製した、素子搭載面上に各層を形成する前の基板本体それ自体を、参考例1の半導体素子搭載用基板とした。そして、前記参考例1で製造した半導体素子搭載用基板と、先に説明した実施例1、2、6〜8、10、11、比較例3で製造した半導体素子搭載用基板について、光交流法によって、その熱伝導率を測定した。すなわち、前記各実施例、比較例、および参考例で製造した半導体素子搭載用基板をレーザー加工して、素子搭載面が縦10mm×横4mmの矩形状(基板本体の厚みは、先に説明したように0.3mm)となるように切り出して測定用のサンプルを作製した。
λ=CP×α×ρ (1)
〔式中、λは熱伝導率、CPは基板本体の比熱、ρは基板本体密度を示す。〕
によって、各半導体素子搭載用基板の熱伝導率を求めた。結果を表2に示す。
Claims (19)
- 多数のダイヤモンド粒子を、結合材によって結合したダイヤモンド複合材料からなり、他部材との接続面を有する基板本体を備えた半導体素子実装用基板であって、
前記基板本体の接続面は、深さまたは高さが10〜40μm、面方向の差し渡し長さが10μm〜3mmである凹部および凸部のうち少なくとも一方の、前記接続面の単位面積あたりの個数が50個/cm2以下である状態とされていると共に、
前記基板本体の、少なくとも接続面には、半田またはロウ材からなる被覆層が、前記凹部または凸部を埋めて形成されており、
前記被覆層は、接続面のうち凹部または凸部以外の領域での厚みが1〜30μm、表面粗さを示す粗さ曲線の算術平均粗さRaがRa≦2μm、最大高さ粗さRzがRz≦15μmであることを特徴とする半導体素子実装用基板。 - 基板本体を形成する結合材が、Cu、Ag、Si、およびSiCからなる群より選ばれた少なくとも1種であることを特徴とする請求項1に記載の半導体素子実装用基板。
- 基板本体の熱伝導率が200W/m・K以上であることを特徴とする請求項1に記載の半導体素子実装用基板。
- 基板本体の熱膨張係数が10×10-6/K以下であることを特徴とする請求項1に記載の半導体素子実装用基板。
- 被覆層が、In、Sn、Ag、Au、Ge、Si、Cu、Ti、Nb、V、およびAlからなる群より選ばれた少なくとも1種の金属を含む半田またはロウ材によって形成されていることを特徴とする請求項1に記載の半導体素子実装用基板。
- 被覆層が、Au−Sn系、In−Sn系、またはAu−Ge系の半田またはロウ材によって形成されていることを特徴とする請求項5に記載の半導体素子実装用基板。
- 被覆層が、半田またはロウ材からなり、基板本体の接続面に形成された第1の被覆層と、前記第1の被覆層を形成する半田またはロウ材より融点の低い半田またはロウ材からなり、第1の被覆層上に積層された第2の被覆層とを備えていることを特徴とする請求項1に記載の半導体素子実装用基板。
- 第1の被覆層と第2の被覆層とが、同系で、かつ組成配分の異なる半田またはロウ材によって形成されていることを特徴とする請求項7に記載の半導体素子実装用基板。
- 第1および第2の被覆層が、Au−Sn系、In−Sn系、またはAu−Ge系の半田またはロウ材によって形成されていることを特徴とする請求項8に記載の半導体素子実装用基板。
- 基板本体と被覆層との間に、Ni、Au、Ti、およびCrからなる群より選ばれた少なくとも1種の金属、または前記金属を含む化合物からなる密着層が形成されていることを特徴とする請求項1に記載の半導体素子実装用基板。
- 密着層と被覆層との間に、Pt、Mo、およびPdからなる群より選ばれた少なくとも1種の金属からなる、少なくとも1層の拡散防止層が形成されていることを特徴とする請求項10に記載の半導体素子実装用基板。
- 第1の被覆層がAg−Cu系ロウ材によって形成されていると共に、第2の被覆層が、前記Ag−Cu系ロウ材とは別系で、かつ、Ag−Cu系ロウ材より融点の低い半田またはロウ材によって形成されていることを特徴とする請求項7に記載の半導体素子実装用基板。
- 第1の被覆層を形成するAg−Cu系ロウ材が、Cu、Ti、Nb、およびVのうちの少なくとも1種を含む活性Ag−Cu系ロウ材であることを特徴とする請求項12に記載の半導体素子実装用基板。
- 第2の被覆層が、Au−Sn系、In−Sn系、またはAu−Ge系の半田またはロウ材によって形成されていることを特徴とする請求項12に記載の半導体素子実装用基板。
- 第1の被覆層と第2の被覆層との間に、Ni、Au、Ti、およびCrからなる群より選ばれた少なくとも1種の金属、または前記金属を含む化合物からなる密着層が形成されていることを特徴とする請求項12に記載の半導体素子実装用基板。
- 密着層と第2の被覆層との間に、Pt、Mo、およびPdからなる群より選ばれた少なくとも1種の金属からなる、少なくとも1層の拡散防止層が形成されていることを特徴とする請求項15に記載の半導体素子実装用基板。
- 請求項1に記載の半導体素子実装用基板の、被覆層で被覆された接続面に、前記被覆層を介して、半導体素子としての発光素子が接続されていることを特徴とする半導体装置。
- 請求項1に記載の半導体素子実装用基板を製造するための製造方法であって、
基板本体の接続面を、深さまたは高さが10〜40μm、面方向の差し渡し長さが10μm〜3mmである凹部および凸部のうち少なくとも一方の、前記接続面の単位面積あたりの個数が50個/cm2以下である状態に仕上げる工程と、
前記基板本体の、少なくとも接続面に、半田またはロウ材を厚付けして、前記凹部または凸部を埋める被覆層を形成する工程と、
前記被覆層を、接続面のうち凹部または凸部以外の領域での厚みが1〜30μm、表面粗さを示す粗さ曲線の算術平均粗さRaがRa≦2μm、最大高さ粗さRzがRz≦15μmとなるように仕上げる工程と、
を有することを特徴とする半導体素子実装用基板の製造方法。 - 厚付けした被覆層を、一旦、加熱して溶融させた後、冷却して固化させる工程と、前記被覆層を研磨する工程とを含むことを特徴とする請求項18に記載の半導体素子実装用基板の製造方法。
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