JPWO2007007670A1 - 半導体装置および電気機器 - Google Patents

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Abstract

高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供する。本発明の半導体装置（１００）は、第１導電型のワイドバンドギャップ半導体からなる半導体層（３）と、半導体層（３）の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタ１０２が形成されたトランジスタセル（１０１Ｔ）と、半導体層（３）にショットキー電極（９）がショットキー接合されてなるショットキーダイオード（１０３）が形成されたダイオードセル（１０１Ｓ）と、を備え、半導体層３に、平面視において、仮想の境界ライン（３０）に基づいて４角形の複数のサブ領域（１０１Ｔ、１０１Ｓ）が区画され、かつトランジスタセルとしてのサブ領域（１０１Ｔ）と、ダイオードセルとしてのサブ領域（１０１Ｓ）とを有する。

Description

本発明は、半導体装置および電気機器に係り、更に詳しくは、各種の電気機器のインバータ制御に用いるパワー半導体装置の改良技術に関する。
エネルギー損失低減の観点から既存のＳｉパワー電界効果トランジスタ（以下、「Ｓｉ−ＭＩＳＦＥＴ）という。）の限界を打破する半導体材料として、ワイドバンドギャップ半導体（例えば、炭化珪素；ＳｉＣ）が注目されている。
ＳｉＣ半導体からなるパワー電界効果トランジスタ（以下、「ＳｉＣ−ＭＩＳＦＥＴ」という。）のドリフト領域は、高バンドギャップであることから優れた高耐圧性能を有しており、このことが、一定耐圧を確保しつつ半導体装置の単位面積当たりのオン抵抗（Ｒｏｎ）の低下による導通損失の改善に重要な役割を果たすドリフト領域の薄膜化を可能ならしめている。
即ち、ＳｉＣ−ＭＩＳＦＥＴのオン抵抗は、ワイドバンドギャップ半導体を用いていることから、Ｓｉ−ＭＩＳＦＥＴのオン抵抗より遥かに小さく、またこのＳｉ−ＭＩＳＦＥＴのオン抵抗より一桁以上も抵抗値を下げたＳｉ−ＩＧＢＴのオン抵抗より下回ると期待され、これにより、これらの既存のスイッチング素子に比較してＳｉＣ−ＭＩＳＦＥＴは、そのオン動作時の発熱を抑えて導通損失を低く保てる。
また、こうしたＳｉＣ−ＭＩＳＦＥＴのスイッチング性能は、ユニポーラデバイスであるので、バイポーラデバイス（例えば、ＩＧＢＴ）に比べて、高速化に有利である。
しかしながら、ＳｉＣ−ＭＩＳＦＥＴであっても、半導体装置内のＰ型領域とｎ型領域のＰＮ接合から構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状態からＳｉＣ−ＭＩＳＦＥＴのオフ状態への切り替えにおける逆回復時間の遅れを伴う可能性がある。
例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起電力としてのプラス電圧が、ソース電極に印加された場合には、寄生ダイオードを介して少数キャリアとしての正孔がｎ型領域に注入され、寄生ダイオード動作の逆回復時間の遅れをきたすことになる。
そこで、本件発明者等は以前に、ショットキーダイオードの半導体領域およびＭＩＳＦＥＴのドリフト領域をＳｉＣ材料により構成した上で、ショットキーダイオードおよびＭＩＳＦＥＴをワンチップとして組み込んだ半導体装置を開発した（特許文献１参照）。
この特許文献１に記載の半導体装置（以下、「従来の半導体装置」という。）によれば、隣接するＭＩＳＦＥＴのＰ型ウェルの間に存在するｎ型エピタキシャル成長層の表面に、ｎ型エピタキシャル成長層とショットキー接合する金属電極が配置されている。この従来の半導体装置は、ソース電極にプラス電圧が印加され、仮に少数キャリアとしての正孔がｎ型領域に注入される状況を想定しても、ソース電極にマイナス電圧が印加された瞬間にショットキーダイオードが速やかに少数キャリア（正孔）を吸い上げることができて、上記寄生ダイオードによる逆回復時間を短縮できる。
また、この従来の半導体装置では、ショットキーダイオードの順方向の立ち上がり電圧（１Ｖ程度）は、寄生ダイオード（ＰＮ接合）の順方向の立ち上がり電圧（３Ｖ）より低い。これにより、ソース電極にプラス電圧が印加された場合に、ショットキーダイオード（ショットキー電極はソース電極と同電圧）に優先的に順方向電流が流れ、その結果として、寄生ダイオードを介した少数キャリアの注入が発生しにくくなる。
更には、この従来の半導体装置は、ショットキーダイオードおよびＭＩＳＦＥＴをワンチップに集積可能であることから半導体装置の省スペース化も図れる。
特開２００２−２０３９６７号公報（図１、図２）
ところで、上記従来の半導体装置を、具体的なインバータ電源回路（例えば、エアコンディショナーコンプレッサ等の３相モータ用のインバータ電源回路）を構成するスイッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下のような課題が顕在化してきた。
ショットキー接合の金属電極（ショットキー電極）の配置面積は、半導体装置のスイッチング高速化に大きな障害をもたらしはしないが、ＭＩＳＦＥＴ内に存在する寄生ダイオードおよびショットキーダイオードに順電圧が印加され両者に電流を流すような状況を勘案すれば、適切な通電能力確保の観点から重要な考慮すべき内容であると言える。
実際に、３相モータ用のインバータ電源回路に特許文献１に記載された技術を適用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に至る可能性を見出した。
また、特許文献１の図２に示されたショットキー電極は、平面視において電界効果トランジスタ領域を囲むように細配線に結ばれた直交格子状に配置されている。このため、半導体装置の製造途中において細配線の断線が誘発され易く、これが半導体装置の製造歩留の悪化要因となり得る。
本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体装置は、第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタが形成されたトランジスタセルと、前記半導体層にショットキー電極がショットキー接合されてなるショットキーダイオードが形成されたダイオードセルと、を備え、前記半導体層に、平面視において、仮想の境界ラインに基づいて４角形の複数のサブ領域が区画され、かつ前記トランジスタセルとしての前記サブ領域と、前記ダイオードセルとしての前記サブ領域とを有してなる装置である。
なお、前記複数のサブ領域は、互いに直交する２方向にマトリクス状に配列されても良い。
こうして構成された半導体装置によれば、ワイドバンドギャップ半導体からなる電界効果トランジスタ（スイッチング素子）およびワイドバンドギャップ半導体を用いたショットキーダイオード（内蔵ダイオード）を使用していることから、既存のバイポーラデバイス（ＩＧＢＴ）に比べて高速化を実現できる。
また、ワイドバンドギャップ半導体からなる電界効果トランジスタのオン抵抗は、既存のスイッチング素子（Ｓｉ−ＭＩＳＦＥＴやＩＧＢＴ）に比較して充分に小さく、これにより、この電界効果トランジスタのオン動作時の発熱を抑えて導通損失を低く保てる。
更に、ショットキー電極が、トランジスタセルのほぼ全域を幅広に占有可能であることから、例えば、スイッチング素子ターンオフ時における、３相モータのインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキーダイオードの電極に集中する電流に起因した素子の破壊に適切に対応可能である。
ここで、前記電界効果トランジスタは、前記半導体層の表面に設けられた第２導電型のウェルと、前記ウェルの内側に設けられた第１導電型の領域と、前記ウェルおよび前記領域を除いた前記半導体層としてのドリフト領域と、前記領域および前記ウェルに接するように設けられた第１のソース／ドレイン電極と、前記ウェルに絶縁層を介して配設されたゲート電極と、前記ドリフト領域の裏面にオーミックに接続された第２のソース／ドレイン電極と、を有してなるものであっても良い。
なお、この「ソース／ドレイン電極」との表記は、こうした電極をトランジスタのソース電極として機能させることもドレイン電極として機能させることも可能であることを意味するものである。
また、前記ダイオードセルは、前記トランジスタセルに囲まれて配置されても良い。
これにより、全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して占める面積割合が、適正な範囲に保たれるように、ダイオードセルをドリフト領域の表面に適宜配置することができる。
具体的には、全ての前記サブ領域の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が０．５を超え、かつ０．９９以下であっても良い。言い換えると、全ての前記サブ領域の平面視における面積に対する全ての前記ダイオードセルの平面視における面積の割合が０．０１を超え、かつ０．５以下であっても良い。
全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して占める面積割合を、０．０１（１％）および０．５（５０％）に設定した場合であっても、従来のＰＮ接合ダイオードを採用した半導体装置に比較して損失低減を図れることが実証される。一方、この面積割合が０．０１以下の範囲では、ショットキーダイオードを流れる電流値がその許容電流値を超える可能性が高く、０．５を超える範囲では、電界効果トランジスタの面積占有率の減少によるオン抵抗増加の傾向が見られる。
また、第２導電型のウェルの側壁表面に沿って縦にドリフト電流を流すスペース確保の兼ね合いから、前記トランジスタセルに含まれた前記ウェルの平面視における表面積を、前記ダイオードセルに含まれた前記ショットキー電極の平面視における表面積より小さく構成させても良い。
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体装置、例えば、前記半導体装置がアームモジュールとして組み込まれている機器に適用することができる。
このような電気機器によれば、半導体装置の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順電圧に比べてショットキーダイオードの順電圧を低く保てることができることによって、半導体装置の損失が、ＰＮ接合ダイオードを採用した既存の半導体装置に比較して改善する。
更に、半導体装置のオン状態からオフ状態への切り替え速度が速くなり、これにより、スイッチング損失が低減可能である。
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの内蔵寄生ダイオードおよび前記ショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向に立ち上がり電圧よりも大きく、かつ前記内蔵寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器が得られる。
図１は本発明の実施の形態による半導体装置の一構成例を示した平面図である。 図２は図１のＡ−Ａ線に沿った部分の半導体装置の断面図である。 図３は本実施の形態による半導体装置を、３相モータの駆動に適用したインバータモータ駆動系の一構成例を示した図である。 図４は、本実施の形態の仮想の境界ラインの特定例を説明する図である。
符号の説明
２ 半導体基板
３ ＳｉＣ層
４ ｐ型ウェル
４ｃ チャネル領域
５ ソース領域
６ ソース電極
７ ゲート絶縁膜
８ ゲート電極
９ ショットキー電極
１０ ドレイン電極
１１ 第１配線
１２ ゲート配線
２０ 入力端子
２１ 高電圧給電端子
２２ 接地端子
３０ 境界ライン
３０ａ 横境界ライン
３０ｂ 縦境界ライン
１００ 半導体装置
１００Ｈ 上段アームモジュール
１００Ｌ 下段アームモジュール
１０１Ｔ トランジスタセル
１０１Ｓ ダイオードセル
１０２ ＳｉＣ−ＭＩＳＦＥＴ
１０３ ショットキーダイオード
１０５ インバータモータ駆動系
１０６ ３相インバータ電源回路
１０７ ３相モータ
１０８ 相スイッチング回路
１１０ 結線部分
Ｇ ゲート端子
Ｓ ソース端子
Ｄ ドレイン端子
Ｈ１、Ｈ２ コンタクトホール
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態による半導体装置の一構成例を示した平面図である。また、図２は、図１のＡ−Ａ線に沿った部分の半導体装置の断面図である。以下の説明において、「ｎ」または「ｐ」は導電型を示し、これらを記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、「＋」は不純物濃度が高いことを、「−」は不純物濃度が低いことを意味する。
図１および図２に示す如く、半導体装置１００の平面視において、ＳｉＣ層３（半導体層）は、仮想の横境界ライン３０ａおよび縦境界ライン３０ｂからなる複数の境界ライン３０により互いに交差（ここでは直交）する２方向にマトリクス状に均等（等面積）に区画された複数の４角形（ここでは正方形）のサブ領域１０１Ｔ、１０１Ｓを配列して構成されている。
この様な境界ライン３０により分割されたサブ領域１０１Ｔ、１０１Ｓには、ＳｉＣ層３の厚み方向に電子を移動させる縦型の電界効果トランジスタ１０２（図２参照；以下、「ＳｉＣ−ＭＩＳＦＥＴ１０２」という。）が形成されたトランジスタセル１０１Ｔに対応するサブ領域と、ＳｉＣ層３（ドリフト領域３ａ）にショットキー接合するショットキー電極９が形成されたダイオードセル１０１Ｓに対応するサブ領域と、がある。
なお、図１に２点鎖線を付して示した境界ライン３０は、請求の範囲や明細書の内容を説明し易くする趣旨から、隣接する各々のサブ領域１０１Ｔの中心から等距離に、および、隣接するサブ領域１０１Ｔ、１０１Ｓの各々の中心から等距離になるようにして、縦方向または横方向に延びる仮想線であって、本技術を具現化した製品に実在するものでは無い。また、ＳｉＣ−ＭＩＳＦＥＴ１０２やショットキーダイオード１０３の形状に依存して、こうした境界ライン３０の図示も適宜、変更される。
但し、この様な仮想線でサブ領域１０１Ｔ、１０１Ｓが区画されていたとしても、このサブ領域１０１Ｔ、１０１Ｓは、サブ領域１０１Ｔ、１０１Ｓ毎にＳｉＣ−ＭＩＳＦＥＴ１０２またはショットキー電極９が形成されている。このため、図１および後記の図４に関連する説明から容易に理解されるとおり、ゲート電極８やショットキー電極９の形状により、これらの電極８、９の中心を定めれば仮想の境界ライン３０が決まり、その結果として、これらのサブ領域１０１Ｔ、１０１Ｓの外延を特定可能である。
なおここで、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３の実際の配列として、図４に示す如く、各種の配置パターンが想定される。このため、図４の各配置パターンに対応する、上記仮想の境界ライン３０を特定する例を、図４を用いて説明する。
但し、図４の図示および以下の説明を簡略化する目的で、ＳｉＣ−ＭＩＳＦＥＴ１０２を素子「Ｔ」と略記し、ショットキーダイオード１０３を素子「Ｓ」と略記する。また、ここでの説明の便宜上、横境界ライン３０ａの延びる方向を「Ｘ方向」としてこのＸ方向に並んだ各素子（但し１個の場合もある）の配列を行方向配列とし、縦境界ライン３０ｂの延びる方向を「Ｙ方向」としてこのＹ方向に並んだ各素子（但し１個の場合もある）の配列を列方向配列とする。
図４（ａ）には、３行および３列のマトリクス状に配置された正方形の素子Ｔおよび素子Ｓが例示され、このような素子Ｔ、Ｓの配置パターンは、図１および図２に示したＳｉＣ−ＭＩＳＦＥＴ１０２やショットキーダイオード１０３と同じ類の配置パターンである。
図４（ａ）では、正方形の素子Ｓが、中央の２行目×２列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも正方形である必要はなく、それらの中心が適切に定まれば、円形、三角形、または５角形以上の多角形であっても良い。
但し、素子Ｔを正方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
３行および３列からなる各部位に存在する素子Ｔ、Ｓは正方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３、ｊ＝１〜３）は、図４（ａ）に示す如く、当該正方形の対角線の交点として一意に定まる。
ここで、図４（ａ）に示した横境界ライン３０ａは、互いに列方向に隣接する一対の素子Ｔの中心Ｐ１１、Ｐ２１から等距離に、および、互いに列方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ１２、中心Ｐ２２から等距離に、並びに、互いに列方向に隣接する一対の素子Ｔの中心Ｐ１３、中心Ｐ２３から等距離に、なるようにして、Ｘ方向に延びる仮想線である。
図４（ａ）に示した縦境界ライン３０ｂは、互いに行方向に隣接する一対の素子Ｔの中心Ｐ１１、Ｐ１２から等距離に、および、互いに行方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ２１、Ｐ２２から等距離に、並びに、互いに行方向に隣接する一対の素子Ｔの中心Ｐ３１、Ｐ３２から等距離に、なるようにして、Ｙ方向に延びる仮想線である。
なお、図４（ａ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の仮想の境界ライン３０は、上記説明および図４（ａ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｂ）には、千鳥状（ジグザグアライメント）に配置された正方形の素子Ｔおよび素子Ｓが例示されている。すなわち、２行目の配列を構成する素子Ｔまたは素子Ｓは、１行目および３行目の配列を構成する各素子Ｔに対し、１行目および３行目の配列を構成する各素子Ｔのピッチの半分、Ｘ方向に偏倚しており、各素子Ｔ、Ｓの配置パターンは、図４（ｂ）に示す如く、６列になる。その結果、３行および６列からなる各部位のうちの一部（例えば、２行×３列の部位）には、素子Ｔ、Ｓが配置されていない。
図４（ｂ）では、正方形の素子Ｓが、２行目×４列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも正方形ある必要はなく、それらの中心が適切に定まれば、円形、三角形、または５角形以上の多角形であっても良い。
但し、素子Ｔを正方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
３行および６列からなる各部位の適所に存在する素子Ｔ、Ｓは正方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３、ｊ＝１〜６、但し、Ｐ１２、Ｐ１４、Ｐ１６、Ｐ２１、Ｐ２３、Ｐ２５、Ｐ３２、Ｐ３４、Ｐ３６は除く）は、当該正方形の対角線の交点として一意に定まる。
ここで、図４（ｂ）に示した横境界ライン３０ａ（図４（ｂ）では細い二点鎖線で図示）は、互いに行列方向（斜め方向）に隣接する１行×１列目の素子Ｔおよび２行×２列目の素子Ｔの中心Ｐ１１、Ｐ２２間の点線のジグザグライン２００上の中点（図４（ｂ）中に黒丸で図示；以下、同じ）と、互いに行列方向に隣接する２行×２列目の素子および１行×３列目の素子Ｔの中心Ｐ２２、Ｐ１３間のジグザグライン２００上の中点と、互いに行列方向に隣接する１行×３列目の素子Ｔおよび２行×４列目の素子Ｓの中心Ｐ１３、Ｐ２４間のジグザグライン２００上の中点と、互いに行列方向に隣接する２行×４列目の素子Ｓおよび１行×５列目の素子Ｔの中心Ｐ２４、Ｐ１５間のジグザグライン２００上の中点と、互いに行列方向に隣接する１行×５列目の素子Ｔおよび２行×６列目の素子Ｔの中心Ｐ１５、Ｐ２６間のジグザグライン２００上の中点と、を通るようにしてＸ方向に延びる仮想線である。
図４（ｂ）に示した縦境界ライン３０ｂ（図４（ｂ）では太い二点鎖線で図示）は、互いに行方向に隣接する一対の素子Ｔの中心Ｐ１１、Ｐ１３から等距離に、および、互いに行方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ２２、Ｐ２４から等距離に、並びに、互いに行方向に隣接する一対の素子Ｔの中心Ｐ３１、Ｐ３３から等距離に、なるようにして、Ｙ方向に延びる３つのＹ部分３０Ｙと、これらのＹ部分の端同士をつないでＸ方向に延びる２つのＸ部分３０Ｘと、からなる仮想線である。
なお、図４（ｂ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の仮想の境界ライン３０は、上記説明および図４（ｂ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｃ）には、Ｘ方向に４個、並ぶように配置された、長方形の素子Ｔおよび素子Ｓが例示されている。すなわち、各素子Ｔ、Ｓは、Ｙ方向に切れ目無く連なるストライプ状に構成されている。
図４（ｃ）では、長方形の素子Ｓが、３列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも長方形である必要はなく、それらの中心が適切に定まれば、長円形や三角形であっても良い。
但し、素子Ｔを長方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
素子Ｔ、Ｓは長方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１、ｊ＝１〜４）は、当該長方形の対角線の交点として一意に定まる。
ここで、図４（ｃ）に示した縦境界ライン３０ｂは、互いに行方向に隣接する一対の素子Ｔの中心Ｐ１１、Ｐ１２から等距離に、なるようにして、Ｙ方向に延びる仮想線である。
なお、図４（ｃ）では、互いに列方向に隣接する素子Ｔ、Ｓは存在しない。このため、横境界ラインとして、行方向に隣接して並んだ複数（ここでは４個）の各素子Ｔの中心Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４からＹ方向に等距離になるような、一対の仮想線が選ばれる。ここでは、このような仮想線の例として、各素子Ｔ、Ｓの両端面を通る一対の横境界ライン３０ａが示されている。
なお、図４（ｃ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の境界ライン３０は、上記説明および図４（ｃ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｄ）には、マトリクス状に配置された正方形の素子Ｔおよび長方形の素子Ｓが例示されている。図４（ｄ）に示した素子Ｔ、Ｓの配置パターンは、素子Ｓが２個のサブ領域を占めるようにして、横境界ライン３０ａと交差するようＹ方向に延びている構成を除き、図４（ａ）に例示した素子Ｔ、Ｓの配置パターンと同じである。
よってここでは、この素子Ｓと交差する横境界ライン３０ａ以外の境界ライン３０の説明は省く。
図４（ｄ）に示した、素子Ｓと交差する横境界ライン３０ａは、互いに列方向に隣接する一対の素子Ｔの中心Ｐ２１、Ｐ３１から等距離に、および、互いに列方向に隣接する一対の素子Ｔの中心Ｐ２３、Ｐ３３から等距離に、なるようにして、Ｘ方向に延びる仮想線である。つまり、当該横境界ライン３０ａは、素子ＳのＸ方向両側に存在する一対の素子Ｔに基づいて定めれば良い。
ところで、各素子Ｔ、Ｓを具現化した製品レベルでは、各種の外乱により、その配置パターンや形状が設計図面通りに製造されない場合が多い。例えば、素子Ｔ、Ｓの製造工程におけるマスク位置ずれに起因して、各素子Ｔ、Ｓ間の中心から等距離に位置するような、以上に述べた境界ラインの特定が困難な場合もあり得る。
この場合、当該境界ラインは、例えば、製造上の素子Ｔ、Ｓの配置ずれを勘案して、各素子Ｔ、Ｓ間の中心から厳密に等距離に保たれなくても良い。
つまり、以上に述べた境界ラインの特定例は、各素子Ｔ、Ｓが設計通りの理想状態に形成された場合を想定したものであり、素子Ｔ、Ｓを具現化した製品毎に、当該製品に合わせて境界ラインの特定は適宜修正される。
このようにして、互いに交差する２方向に配列された４角形の各サブ領域１０１Ｔ、１０１Ｓの面積が等しくなるように、各サブ領域１０１Ｔ、１０１Ｓが仮想の横境界ライン３０ａおよび縦境界ライン３０ｂにより区画され、その結果として、後記の面積割合が、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める適切に求まる。
そして、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓの各々は、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔに囲まれるように適宜分散配置され、これにより、ダイオードセル１０１Ｓの個数がトランジスタセル１０１Ｔの個数に対して適正に調整されている。
より詳しくは、この半導体装置１００では、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の総個数をＡ個とし、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の総個数をＢ個とした場合、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓの総個数Ａを、サブ領域１０１Ｓ、１０１Ｔの総個数（Ａ＋Ｂ）で除した面積割合の値（Ａ／（Ａ＋Ｂ））は、後程述べる半導体装置１００の導通損失との兼ね合いから「０．０１」を超え、かつ「０．５」以下の数値範囲内に設定されている。
この面積割合（Ａ／（Ａ＋Ｂ））は端的には、全てのサブ領域１０１Ｓ、１０１Ｔの平面視における面積に対する全てのダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の平面視における面積の割合に相当することになる。
また同趣旨から、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔの総個数Ｂを、サブ領域１０１Ｔ、１０１Ｓの総個数（Ａ＋Ｂ）で除した面積割合の値（Ｂ／（Ａ＋Ｂ））は、「０．５」を超え、かつ「０．９９」以下の数値範囲内に設定されている。
この面積割合（Ｂ／（Ａ＋Ｂ））は端的には、全てのサブ領域１０１Ｓ、１０１Ｔの平面視における面積に対する全てのトランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の平面視における面積の割合に相当することになる。
平面型（プレーナ型）のＳｉＣ−ＭＩＳＦＥＴ１０２は、トランジスタセル１０１Ｔの内部において、図１の部分拡大図および図２に示す如く、ＳｉＣ半導体からなるｎ＋型の半導体基板２と、この半導体基板２の表面にエピタキシャル成長法により、所定の厚み（例えば１０μｍ）に形成されたｎ−型のＳｉＣ層３と、このＳｉＣ層３の表面の直下に設けられ、アルミニウムイオン等のアクセプタを注入した、平面視において正方形（図１の部分拡大図参照）のｐ型ウェル４と、ｐ型ウェル４の領域内に、窒素イオン等のドナーを注入した、平面視において正方形かつ環状（図１の部分拡大図参照）のｎ＋型のソース領域５と、ＳｉＣ層３のソース領域５およびｐ型ウェル領域４以外の部分からなるドリフト領域３ａと、ｐ型ウェル４のソース領域５の外周の周囲に位置する部分である、平面視において正方形かつ環状（図１の部分拡大図参照）のチャネル領域４ｃと、チャネル領域４ｃを覆うと共にソース領域５の外周を跨ぎソース領域５の内側に延びるようにしてソース領域５の一部を覆って堆積された、ＳｉＯ２材料からなるゲート絶縁膜７と、このゲート絶縁膜７の表面全域にチャネル領域４ｃに対向するように形成された、アルミニウム（Ａｌ）からなるゲート電極８と、ｐ型ウェル４の中央部分（ソース領域５の中央開口部内に位置する部分）を覆うと共に、ソース領域５の内周を跨ぎソース領域５の内側に延びるようにしてソース領域５の一部を正方形かつ環状に覆い、平面視において正方形（図１の部分拡大図参照）のソース電極６と、ドレイン領域３ａの裏面にオーミックに接続するように半導体基板２の裏面全域に形成されたドレイン電極１０と、を有して構成されている。
ドレイン電極１０およびソース電極６の材料としては、例えばニッケル（Ｎｉ）が用いられる。
なお、図１および図２から容易に理解されるとおり、多数のＳｉＣ−ＭＩＳＦＥＴ１０２が、ドリフト領域３ａおよびドレイン電極１０を共有してワンチップに集積化して並列配置されている。
ここで、ｎ＋型のソース領域５からドレイン電極１０に向かう電子は、図２の点線矢印２０１で示す如く、ｐ型ウェル４の近傍においては横方向（水平方向）に移動する箇所が存在することから、こうした電子の移動スペース確保のため、ｐ型ウェル４の表面積は、トランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の表面積よりも小さく構成されている。
また、ゲート絶縁膜７およびゲート電極８は、コンタクトホールＨ１、Ｈ２を除いてＳｉＣ層３の表面全域に形成される。一方、コンタクトホールＨ１は、トランジスタセル１０１Ｔ内に位置するようにゲート絶縁膜７に形成され、その中にソース電極６が設けられている。
ソース電極６およびドレイン電極１０と半導体（ＳｉＣ層３）との間は各々、ソース領域５およびｐ型ウェル４並びに半導体基板２によってオーミック接続されている。
ここで、ＳｉＣ層３（ＳｉＣのバンドギャップ：３．０２ｅＶ）は、シリコン半導体（バンドギャップ：１．１１ｅＶ）やＧａＡｓ半導体（バンドギャップ：１．４３ｅＶ）のバンドキャップよりも広いワイドバンドキャップ半導体から構成されている。
ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータであるエネルギーバンドギャップがシリコン半導体やＧａＡｓ半導体などのそれに比べて大きい半導体のことであり、本明細書においては例えば２ｅＶ以上のバンドギャップを有する半導体材料のことを総称していうこととする。
ワイドバンドギャップ半導体材料の例としては、ＳｉＣの他に、ＧａＮ（バンドギャップ：３．３９ｅＶ）またはＡｌＮ（バンドギャップ：６．３０ｅＶ）等のＩＩＩ族窒化物、ダイヤモンドが挙げられる。
また、ショットキーダイオード１０３は、図２に示す如く、コンタクトホールＨ２は、ダイオードセル１０１Ｓ内に位置するようにゲート絶縁膜７に形成され、その中に、このダイオードセル１０１ＳのＳｉＣ層３（ドリフト領域３ａ）の表面全域を覆うように、図１に示した平面視において矩形（ここでは正方形）のＮｉからなるショットキー電極９（アノード側）を有して構成されている。なお、矩形のショットキー電極９は、電界集中回避の観点から角を丸めても良い。
ここで、ショットキー電極９からドレイン電極１０に向かう電流は、ダイオードセル１０１Ｓの全域に亘って縦方向（垂直方向）に流れることから、ショットキー電極９の表面積は、ダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の表面積とほぼ等しく構成され、電流を充分に多く流せるようになっている。
なお、上記ドレイン電極１０は、トランジスタセル１０１Ｔからダイオードセル１０１Ｓを跨ぐようにしてダイオードセル１０１Ｓに対向する半導体基板２の裏面に延びて設けられている。このドレイン電極１０を介して、ショットキーダイオード１０３のカソード側の半導体（ＳｉＣ層３）に電圧が印加される。
また、各ソース電極６同士の電気接続およびソース電極６とショットキー電極９との間の電気接続は、第１配線１１（例えば、適宜の層間絶縁層（不図示）と適宜のコンタクトホール（不図示）により構築される配線）を介してなされ、これらのソース電極６およびショットキー電極９には、半導体パッケージ（不図示）の適所に設けたソース端子Ｓを介して電源の接地電位（マイナス電圧）側に結線される。
即ち、ショットキー電極９は、この第１配線１１によりソース電極６と電気接続されている。
また、平面視において、コンタクトホールＨ１、Ｈ２（図２参照）の領域を除いてＳｉＣ層３の表面のほぼ全域に直交格子状に形成されたゲート電極８は、ゲート配線１２（例えば、上記層間絶縁層と適宜のコンタクトホール（不図示）により構築される配線）と半導体パッケージの適所に設けたゲート端子Ｇと、を介して所定の制御信号電圧がソース電極６との間に印加される。
また、ドレイン電極１０は、半導体パッケージの適所に設けたドレイン端子Ｄを介して電源のスイッチング電圧（プラス電圧）側に結線される。
このような半導体装置１００のＳｉＣ−ＭＩＳＦＥＴ１０２においては、ゲート電極８にソース電極６に対してプラス電圧を印加することにより、チャネル領域４ｃに電子が引きつけられてその部分がｎ型に反転して、その結果、チャネルが形成され、これによりＳｉＣ−ＭＩＳＦＥＴ１０２がオンする。ソース領域５からチャネル領域４ｃおよびＳｉＣ層３を経てドレイン電極１０に向かう電子は、主に図２の点線矢印２０１で示した経路を移動することになり、その結果として、ドリフト電流がＳｉＣ層３の内部を縦方向に流れる。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２に存在する寄生ダイオード（ｐ型ウェル４とｎ−型のＳｉＣ層３との間のＰＮ接合に基づくダイオード）およびショットキーダイオード１０３（ソース端子Ｓとドレイン端子Ｄとの間）に、例えば３相モータのインダクタンス負荷による逆起電力に基づく順電圧が印加された場合、ショットキーダイオード１０３の順方向立ち上がり電圧（１Ｖ程度）は、寄生ダイオード（ＰＮ接合）の順方向立ち上がり電圧（３Ｖ）より低いことから、ショットキーダイオード１０３に優先的に順方向電流を流してＳｉＣ層３への少数キャリア（正孔）注入を適切に回避可能になる。
同様の理由により、半導体装置１００にサージ電圧等の瞬間的過電圧が印加された際に、ショットキーダイオード１０３に過電圧によるリーク電流を優先的に流すことでこの過電圧を緩和させることが可能であり、その結果、ＳｉＣ−ＭＩＳＦＥＴ１０２の絶縁破壊を未然に防げる。
更に、サージ電流に関しては、ショットキー電極９とＰ／Ｎ接合ダイオードが並列に接続された構造になっているため、順電圧Ｖｆの低い領域に対応する一定程度の電流を、ショットキーダイオード１０３が高速に流し、さらに、順電圧Ｖｆの高い領域に対応する大電流を、Ｐ／Ｎ接合ダイオードが電流を流すこととなり、ショットキーダイオード１０３の電流集中による破壊も抑制することができる。
つまり、本実施の形態の半導体装置１００は、サージ電圧に対してもサージ電流に対しても耐性の高い素子である。
また、Ｐ／Ｎ接合ダイオードがオンの時に、マイノリティーキャリアがｐ型ウェル４領域、ソース領域５にそれぞれ注入されても、逆バイアスが印可された直後、ショットキー電極９にマイノリティーキャリアが吸い込まれて、すばやくＰ／Ｎ接合ダイオードをオフ状態とすることができる。このため、本実施の形態の半導体装置１００では、従来のＰ／Ｎ接合ダイオードのみを有するＦＥＴにおいて懸念される、すばやくオフ動作を図れないといった所謂ラッチアップの状態になることを抑制できる。
また、ＳｉＣ−ＭＩＳＦＥＴの構造例として、半導体層上に平面状にｐ層とｎ層を形成していくプレーナ型と、細くて深い溝を作り、ゲート電極とゲート絶縁膜を埋め込んだトレンチ型とがあるが、本実施の形態のＳｉＣ−ＭＩＳＦＥＴ１０２は、以下に述べる、ショットキーダイオード１０３との関連性等の各種の理由を考慮して、プレーナ構造を有している。
トレンチ型のＭＩＳＦＥＴおよびショットキーダイオードを一体に作り込んだ構造を示した公知公報として、例えば、特表２００５−５０１４０８号公報（以下、「先行例」という）がある。
この先行例においては、トレンチ（掘られた溝または穴）の底面に、半導体と金属のショットキー接合部分を形成してショットキーダイオードを構成する。トレンチ部分は、本来トランジスタ単位素子部分の間隙を構成する部分であり、トランジスタ単位素子（本実施の形態の仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔ）とは異なる。
これに対し、本実施の形態のショットキーダイオード１０３の部分は、仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔのうちの一部のサブ領域１０１Ｓの略全域を占めており、上記先行例の間隙（のトレンチ部分）にショットキー電極を埋め込む構造とは全く異なる。
更に、本実施の形態のプレーナ構造の半導体装置１００は、仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔに、ＳｉＣ−ＭＩＳＦＥＴ１０２を設置するかショットキーダイオード１０３を設置するかを任意に選択できる構造的な自由度を有し、上記先行例の如くトレンチ構造を採用した半導体装置に対して優位性がある。つまり、このような構造上の自由度により、ＳｉＣ−ＭＩＳＦＥＴ１０２とショットキーダイオード１０３の部分の面積比を任意に設定できるという本実施の形態の設計思想がはじめて具体化され得る。
また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形成し、更に層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要がある。トレンチ壁面に上記のように多層の絶縁／電極／絶縁膜を形成した場合、上記多層膜部分によって覆われてしまうトレンチの底面部分に、大面積のショットキー電極を形成することは困難であり、トレンチ底面の一部しかショットキーダイオードとして機能しない。このため、ダイオードの形成面積が小さく制限され問題である。これに対し、本実施の形態のようなプレーナ構造の半導体装置１００においては、このような面積制約の問題を適切に解消できる。
また、先行例のトレンチ底面にショットキー電極を形成すると、裏面のドレイン電極に近い位置にショットキー電極がある構造となり、ショットキー電極に電界集中が起こり耐圧に不安が残るが、本実施の形態のようなプレーナ構造の半導体装置１００においては、ショットキー電極９は、ＳｉＣ層９の表面に形成されているのに対して、隣のＳｉＣ−ＭＩＳＦＥＴ１０２の部分のＰウェル４は深く形成されており、ショットキー電極９の部分に電界集中が起こらず、耐圧が適切に確保される。
以上に述べたとおり、プレーナ構造を採用した本実施の形態の半導体装置１００は、ＳｉＣ−ＭＩＳＦＥＴ１０２とショットキーダイオード１０３の面積比を任意に設定可能である点、耐圧を適切に確保できる点、および半導体装置１００の形成プロセスを単純化できる点において、先行例に示されたトレンチ構造の半導体装置に対し有益である。
また、以下に述べる、ダイオードの高電流耐性および高電圧耐性の観点から、本実施の形態のショットキーダイオード１０３は、Ｎｉからなるショットキー電極９をアノードとして用い、かつワイドバンドギャップ半導体（ここではその一例としてＳｉＣ層３）をカソードとして用いている。
仮に、Ｎｉをアノードとし、シリコンをカソードとして、ショットキーダイオードを構成した場合には、ショットキーダイオードに大電流を流すことが困難になる。すなわち、このようなショットキーダイオードに大電流を流すと、シリコンとＮｉとの界面にシリサイド層が形成され易く、その結果、両者がオーミックに接続され、ダイオードとしての機能を果たさなくなる場合がある。
そしてそうなれば、ショットキー電極に優先的に過電圧によるリーク電流を流すことにより、ＳｉＣ−ＭＩＳＦＥＴの絶縁破壊を防止できるという本実施の形態の課題解決原理に反する可能性がある。
これに対して、Ｎｉをアノードとし、ワイドバンドギャップ半導体（一例としてＳｉＣ層３）をカソードとして、ショットキーダイオードを構成した場合には、通常使用の通電動作によっては、シリサイド層が形成され難くダイオードの高電流耐性および高電圧耐性の観点から好適である。
つまり本実施の形態においては、ショットキーダイオード１０３のカソードの構成上の差異（シリコンおよびＳｉＣのうちの何れかという差異）は、当業者による単なる設計事項の類ではなく、上記課題解決原理に直結する事項である。
更に、半導体装置１００に高電圧が印加される半導体装置１００の周辺部に、ダイオードを配置する場合、Ｎｉをアノードとし、シリコンをカソードとして採用した、ショットキーダイオードと比較して、ＮｉをアノードとしＳｉＣをカソードとして採用した、ショットキーダイオードの方が耐圧特性に優れ有利である。
なおＰＮ接合ダイオードは、高電流耐性および高電圧耐圧とも優れているが、ＮｉをアノードとしＳｉＣをカソードとして採用したＰＮ接合ダイオードについては、順電圧Ｖｆ上昇分による半導体装置の損失が増える。
次に、本実施の形態による半導体装置１００の製造方法を、図２を参照して説明する。
但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際しては、製造工程途中の各構成部分の参照符号の説明を便宜上、図２に示した完成品の符号により代用する。
まず、窒素濃度が３×１０１８ｃｍ−３となるように窒素がドープされたｎ＋型の４Ｈ−ＳｉＣ（０００１）Ｓｉ面の［１１−２０］方向８度オフカット面を有する半導体基板２が用意される。
次いで、この半導体基板２が洗浄された後に、上記オフカット面に、１．３×１０１６ｃｍ−３濃度に調整された窒素ドープのｎ−型のエピタキシャル成長層としてのＳｉＣ層３が、ＣＶＤ法により厚み１０μｍに調整して成膜される。
そして、ＳｉＣ層３の表面の適所を開口するマスク（図示せず）を配置して、ＳｉＣ層３の表面に向けて３０〜７００ｋｅＶの範囲内の多段のイオンエネルギーを適宜選択して、２×１０１４ｃｍ−２濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。このイオン注入より、ＳｉＣ層３の表層に、深さ０．８μｍ程度のｐ型ウェル４が島状に形成される。
その後、ｐ型ウェル４の表面の適所を開口する別のマスク（図示せず）を用いて、ｐ型ウェル４に対して３０〜１８０ｋｅＶのエネルギーであって、１．４×１０１５ｃｍ−２濃度のドーズ量で窒素イオンが注入され、ｎ＋型のソース領域５が形成される。
続いて、この半導体基板２は、Ａｒ雰囲気に曝して１７００℃の温度に保って熱処理を約１時間に亘って施され、上記イオン注入領域が活性化される。
次に、この半導体基板２は、酸化処理炉内において１１００℃の温度に保って、３時間に亘ってウェット酸化される。この酸化処理により、ＳｉＣ層３の表面全域には、厚み４０ｎｍのシリコン酸化膜（最終的には、この膜は、ゲート絶縁膜７として機能する。）が形成される。
このシリコン酸化膜に、フォトリソグラフィー技術およびエッチング技術を用いてコンタクトホールＨ１、Ｈ２がパターニングして形成される。
そして、コンタクトホールＨ１の内側のＳｉＣ層３の表面に、Ｎｉからなるソース電極６が設けられ、半導体基板２の裏面に、Ｎｉからなるドレイン電極１０が設けられる。なお、このＮｉの層を堆積した後、適宜の熱処理が施され、これにより、上記電極６、１０と半導体（ＳｉＣ層３）との間が、ソース領域５およびｐ型ウェル４並びに半導体基板２を介してオーミック接続される。
また、シリコン酸化膜の表面には、Ａｌからなるゲート電極８およびゲート配線１２が選択的にパターニング形成されている。
更には、コンタクトホールＨ２の底に露出するＳｉＣ層３の表面には、Ｎｉからなるショットキー電極９が選択的にパターニング形成されている。
この様にして、半導体装置１００（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形）において電流値２０Ａ定格）が得られる。
ここで、本実施の形態による半導体装置１００を、電気機器のパワーエレクトロニクス制御装置としてのインバータ電源回路に応用した例を述べる。
図３は、本実施の形態による半導体装置を、エアコンディショナー用コンプレッサの３相モータの駆動に適用したインバータモータ駆動系の一構成例を示した図である。
図３によれば、インバータモータ駆動系１０５は、３相インバータ電源回路１０６と、３相（交流）モータ１０７（交流駆動装置）と、を備えて構成されている。
３相インバータ電源回路１０６は、上記ＳｉＣ−ＭＩＳＦＥＴ１０２と上記ショットキーダイオード１０３とを逆並列に接続してなる回路をワンチップに集積して構成された６個の上段および下段のアームモジュール１００Ｈ、Ｌ（半導体装置）を有してなる。
より詳しくは、この３相インバータ電源回路１０６は、上段アームモジュール１００Ｈのソース端子Ｓ（図２参照）と、下段アームモジュール１００Ｌのドレイン端子Ｄ（図２参照）と、を上下２段に直列接続してなるアームモジュールの対１０８（以下、「相スイッチング回路１０８」という。）を、３個並列に接続して構成されている。
また、相スイッチング回路１０８の各々においては、上段アームモジュール１００Ｈのドレイン端子Ｄが、高電圧給電端子２１に接続され、下段アームモジュール１００Ｌのソース端子Ｓが、接地端子２２に接続されている。
また、上段アームモジュール１００Ｈのソース端子Ｓと下段アームモジュール１００Ｌのドレイン端子Ｄとを結線した結線部分（中点）１１０の各々が、３相モータ１０７の３つの入力端子２０の各々に接続されている。
なお、各上段および下段アームモジュール１００Ｈ、１００Ｌのゲート端子Ｇ（図２参照）は、適宜のインバータ用マイコンを含む制御回路（図示せず）に接続されている。
上記インバータモータ駆動系１０５では、相スイッチング回路１０８の各々に設けられた上段アームモジュール１００Ｈと下段アームモジュール１００Ｌのオンおよびオフのタイミングを調整することにより、相スイッチング回路１０８の各々の中点に相当する結線部分１１０の電圧を変調することが可能になる。
要するに、結線部分１１０の電圧は、下段アームモジュール１００Ｌをオンにして、かつ上段アームモジュール１００Ｈをオフにすれば、接地電位となり、下段アームモジュール１００Ｌをオフにして、かつ上段アームモジュール１００Ｈをオンにすれば、所定の高電圧になる。
こうすれば、上段および下段アームモジュール１００Ｈ、１００Ｌのオンまたはオフのスイッチング周波数に応じて、結線部分１１０を介して３相インバータ電源回路１０６により給電される３相モータ１０７の電源周波数を変えることが可能になり、３相モータ１０７のモータ回転速度が自在かつ連続的、しかも効率良く変えられるようになる。
この様なインバータモータ駆動系１０５によれば、ＳｉＣ−ＭＩＳＦＥＴ１０２（スイッチング素子）およびショットキーダイオード１０３（内蔵ダイオード）を使用していることから、既存のバイポーラデバイス（ＩＧＢＴ）に比べて高速化を実現できる。
よって、上段および下段アームモジュール１００Ｈ、１００Ｌのオンからオフへの切り替えが短時間に実行され、これにより、３相インバータ電源回路１０６の周波数上限値の制約が解消され、３相インバータ電源回路１０６のスイッチング損失が改善される。
具体的なデータの一例として、これらの上段および下段アームモジュール１００Ｈ、１００Ｌ（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形において電流値２０Ａ定格）における１００ｋＨｚ以上の高周波スイッチング動作が確認され、この場合のスイッチング損失は５％以下であった。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗は、既存のスイッチング素子（Ｓｉ−ＭＩＳＦＥＴやＩＧＢＴ）に比較して充分に小さく、これにより、インバータモータ駆動系１０５におけるＳｉＣ−ＭＩＳＦＥＴ１０２のオン動作時の発熱を抑えて導通損失も低く保てる。
更に、上段および下段アームモジュール１００Ｈ、１００Ｌに内蔵するショットキーダイオード１０３では、ショットキー電極９が、ダイオードセル１０１Ｓのほぼ全域を幅広に占有可能であることから、スイッチング素子ターンオフ時における、３相モータ１０７のインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極９に集中する電流に起因した素子の破壊に適切に対応可能である。
次に、全てのダイオードセル１０１Ｓの平面視における面積（Ａ；ダイオードセル１０１Ｓの総個数）の、全てのサブ領域１０１Ｔ、１０１Ｓの平面視における面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））をパラメータにして、インバータモータ駆動系１０５の損失を検証した上段および下段アームモジュール１００Ｈ、１００Ｌの動作例を説明する。
［面積割合（Ａ／（Ａ＋Ｂ））＝０．０１（１％）の場合］
上段および下段アームモジュール１００Ｈ、１００Ｌ（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形において電流値２０Ａ定格）におけるショットキーダイオード１０３の形成領域の単位面積当たりのオン抵抗は、１ｍΩｃｍ２程度である。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２のｐ型ウェル４の真下に位置するＳｉＣ層３は、図２の点線矢印２０１で示す如く、通電領域として充分に機能しない一方、ショットキーダイオード１０３のショットキー電極９の真下に位置するＳｉＣ層３は、その全域に亘って通電領域として機能する。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、ショットキーダイオード１０３のそれよりも約一桁大きい値（１０ｍΩｃｍ２）を示すことになる。
なお、ショットキー電極９とＳｉＣ層３との間の接触抵抗は、ショットキーダイオード１０３の形成領域のオン抵抗に比べて約二桁程度小さく、この値を無視可能である。
以上に述べたＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３の形成領域のオン抵抗からＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３に流せる電流を見積もると、面積割合（Ａ／（Ａ＋Ｂ））＝０．０１（ダイオードセル１０１Ｓの表面積：サブ領域１０１Ｔ、１０１Ｓの表面積≒１：１００）に設定した場合、ショットキーダイオード１０３の順電圧Ｖｆが、ショットキーバリアによる順方向の立ち上がり電圧（約１Ｖ）を含んで約３Ｖ程度（抵抗分電流による順電圧Ｖｆ上昇は２Ｖ）であれば、ショットキーダイオード１０３には素子全体の電流密度換算で約２０Ａ／ｃｍ２の電流を流すことが可能になる。
上記電圧値（３Ｖ）は、ＳｉＣ−ＭＩＳＦＥＴ１０２に内蔵されるＰＮ接合の寄生ダイオードに順方向に電流を流す際の最低の順電圧（即ちＰＮ接合の接合障壁による降下電圧に起因するもの。）に相当する。このため、ショットキーダイオード１０３に順方向に電流を流す際にその順電圧Ｖｆを３Ｖ以下に保てれば、ショットキーダイオード１０３に優先的に電流が流れることになる。
このとき、上段および下段アームモジュール１００Ｈ、１００Ｌの導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順電圧Ｖｆに比べてショットキーダイオード１０３の順電圧Ｖｆを低く保てることにより、ショットキーダイオード１０３を採用した上段および下段アームモジュール１００Ｈ、１００Ｌの損失が、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して改善すると期待される。
より具体的には、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．０１（１％）に設定した場合には、オフスピードが速くなることからスイッチング損失が減少して、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約２％の損失低減が確認され、ショットキーダイオード１０３が僅かな割合（１％）を占めるものであってもインバータモータ駆動系１０５の損失改善効果が発揮された。
このとき、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２である。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２がオンした時の電流密度（以下、「オン電流密度」と略す）は、順電圧Ｖｆ上昇を２Ｖとして、２００Ａ／ｃｍ２と見積もれる。なお、このＳｉＣ−ＭＩＳＦＥＴ１０２がオンした時の電流（以下、「オン電流」と略す）は、上記ショットキーダイオード１０３を流れる電流に対し逆方向に流れる。
つまり、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度の約１／１０の電流密度となる電流を、オン電流と逆方向にショットキーダイオード１０３に流す場合に、面積割合（Ａ／（Ａ＋Ｂ））を０．０１（１％）に設定すれば好適である。
但し、上段および下段アームモジュール１００Ｈ、１００Ｌの連続動作実験中に、上段および下段アームモジュール１００Ｈ、１００Ｌの発熱による上段および下段アームモジュール１００Ｈ、１００Ｌの動作が安定しない場合があった。これは、ショットキーダイオード１０３を流れる電流値が上記許容電流値（２０Ａ／ｃｍ２）を超えたことに起因するものと推定される。
このため、上記割合は、こうした上段および下段アームモジュール１００Ｈ、１００Ｌのショットキーダイオード１０３の形成領域の電流容量限界を配慮して、０．０１を超える値に設定することが望ましい。
［面積割合（Ａ／（Ａ＋Ｂ））＝０．１（１０％）の場合］
上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．１（１０％）に設定した場合には、ショットキーダイオード１０３を流れる電流の許容値は、素子全体の電流密度換算で約２００Ａ／ｃｍ２であり、こうすれば、ショットキーダイオード１０３の電流許容量不足による不具合は解消される。この場合、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約５％の損失低減が確認され、インバータモータ駆動系１０５の充分な損失改善効果が発揮された。
このとき、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ２である。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度は、順電圧Ｖｆ上昇を２Ｖとして、２００Ａ／ｃｍ２と見積もれる。なお、このＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流は、上記ショットキーダイオード１０３を流れる電流に対し逆方向に流れる。
つまり、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度と同じ電流密度となる電流を、オン電流と逆方向にショットキーダイオード１０３に流す場合に、面積割合（Ａ／（Ａ＋Ｂ））を０．１（１０％）に設定すれば好適である。
［面積割合（Ａ／（Ａ＋Ｂ））＝０．５（５０％）の場合］
ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、上述のとおり、１０ｍΩｃｍ２程度であるが、将来、ＳｉＣ−ＭＩＳＦＥＴのチャネル抵抗の低減等の対策により、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗を減少させることができ、その結果として、当該オン抵抗がショットキーダイオード１０３の形成領域のオン抵抗（１ｍΩｃｍ２）に近づく。
そして、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗は、ショットキーダイオード１０３の形成領域のオン抵抗よりも小さくなり得ないが、両者のオン抵抗が同程度の値となる場合がある。この場合、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３のそれぞれに流れるオン電流のオン電流密度が同じとすると（但し、電流の方向は互いに逆向き）、面積割合（Ａ／（Ａ＋Ｂ））＝０．５（５０％）に設定すれば好適である。
ここで、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．５（５０％）に設定した場合には、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約１％の損失低減が確認され、ショットキーダイオード１０３が大きな割合（５０％）を占めるものであってもインバータモータ駆動系１０５の損失改善効果が発揮された。
但し、この面積割合（Ａ／（Ａ＋Ｂ））が、０．５を超えて設定されると、ＳｉＣ−ＭＩＳＦＥＴの形成領域の面積占有率の減少によるオン抵抗の増加が見られ、却って上段および下段アームモジュール１００Ｈ、１００Ｌの損失の増加が懸念されることになる。
更に、素子全体の電流密度換算でショットキー電極９に流れる電流が２００〜６００Ａ／ｃｍ２であれば安定動作が期待されるため、この面積割合（Ａ／（Ａ＋Ｂ））の望ましい範囲は、０．１〜０．３である。
以上に述べたとおり、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３のそれぞれに流れるオン電流のオン電流密度が同じとすると（但し、電流の方向は互いに逆向き）、ショットキーダイオード１０３の形成領域のオン抵抗がＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗の１／１０である場合には、面積割合（Ａ／（Ａ＋Ｂ））＝０．１に設定すれば良く、ショットキーダイオード１０３の形成領域のオン抵抗がＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗の１／３である場合には、面積割合（Ａ／（Ａ＋Ｂ））＝０．３に設定すれば良い。
なお、上記実施形態の説明においては、Ｎチャネル型ＭＩＳＦＥＴを例にしてＳｉＣ−ＭＩＳＦＥＴを説明したが、ソース電極とドレイン電極を逆にしたＰチャネル型ＭＩＳＦＥＴでも本実施の形態による半導体装置１００（アームモジュール）を構築することができる。
また、上記実施形態の説明においては、ゲート電極をアルミニウムにて構成した例について説明したが、これに代えて、ポリシリコンにてゲート電極を構成してもかまわない。ポリシリコンゲート電極にて構成した場合も、上述したものと同様の作用効果が得られる。
また、本実施形態においては、ショットキー電極９、ソース電極６およびドレイン電極１０の材料としてニッケル（Ｎｉ）を用いた例で説明したが、これらの電極６、９、１０の材料はこれに限らず、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびモリブデン（Ｍｏ）等の金属でも構わない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明による半導体装置は、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れており、例えば、電気機器の高速インバータ電源回路の用途に適用可能である。
本発明は、半導体装置および電気機器に係り、更に詳しくは、各種の電気機器のインバータ制御に用いるパワー半導体装置の改良技術に関する。
エネルギー損失低減の観点から既存のＳｉパワー電界効果トランジスタ（以下、「Ｓｉ−ＭＩＳＦＥＴ）という。）の限界を打破する半導体材料として、ワイドバンドギャップ半導体（例えば、炭化珪素；ＳｉＣ）が注目されている。
ＳｉＣ半導体からなるパワー電界効果トランジスタ（以下、「ＳｉＣ−ＭＩＳＦＥＴ」という。）のドリフト領域は、高バンドギャップであることから優れた高耐圧性能を有しており、このことが、一定耐圧を確保しつつ半導体装置の単位面積当たりのオン抵抗（Ｒｏｎ）の低下による導通損失の改善に重要な役割を果たすドリフト領域の薄膜化を可能ならしめている。
即ち、ＳｉＣ−ＭＩＳＦＥＴのオン抵抗は、ワイドバンドギャップ半導体を用いていることから、Ｓｉ−ＭＩＳＦＥＴのオン抵抗より遥かに小さく、またこのＳｉ−ＭＩＳＦＥＴのオン抵抗より一桁以上も抵抗値を下げたＳｉ−ＩＧＢＴのオン抵抗より下回ると期待され、これにより、これらの既存のスイッチング素子に比較してＳｉＣ−ＭＩＳＦＥＴは、そのオン動作時の発熱を抑えて導通損失を低く保てる。
また、こうしたＳｉＣ−ＭＩＳＦＥＴのスイッチング性能は、ユニポーラデバイスであるので、バイポーラデバイス（例えば、ＩＧＢＴ）に比べて、高速化に有利である。
しかしながら、ＳｉＣ−ＭＩＳＦＥＴであっても、半導体装置内のＰ型領域とｎ型領域のＰＮ接合から構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状態からＳｉＣ−ＭＩＳＦＥＴのオフ状態への切り替えにおける逆回復時間の遅れを伴う可能性がある。
例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起電力としてのプラス電圧が、ソース電極に印加された場合には、寄生ダイオードを介して少数キャリアとしての正孔がｎ型領域に注入され、寄生ダイオード動作の逆回復時間の遅れをきたすことになる。
そこで、本件発明者等は以前に、ショットキーダイオードの半導体領域およびＭＩＳＦＥＴのドリフト領域をＳｉＣ材料により構成した上で、ショットキーダイオードおよびＭＩＳＦＥＴをワンチップとして組み込んだ半導体装置を開発した（特許文献１参照）。
この特許文献１に記載の半導体装置（以下、「従来の半導体装置」という。）によれば、隣接するＭＩＳＦＥＴのＰ型ウェルの間に存在するｎ型エピタキシャル成長層の表面に、ｎ型エピタキシャル成長層とショットキー接合する金属電極が配置されている。この従来の半導体装置は、ソース電極にプラス電圧が印加され、仮に少数キャリアとしての正孔がｎ型領域に注入される状況を想定しても、ソース電極にマイナス電圧が印加された瞬間にショットキーダイオードが速やかに少数キャリア（正孔）を吸い上げることができて、上記寄生ダイオードによる逆回復時間を短縮できる。
また、この従来の半導体装置では、ショットキーダイオードの順方向の立ち上がり電圧（１Ｖ程度）は、寄生ダイオード（ＰＮ接合）の順方向の立ち上がり電圧（３Ｖ）より低い。これにより、ソース電極にプラス電圧が印加された場合に、ショットキーダイオード（ショットキー電極はソース電極と同電圧）に優先的に順方向電流が流れ、その結果として、寄生ダイオードを介した少数キャリアの注入が発生しにくくなる。
更には、この従来の半導体装置は、ショットキーダイオードおよびＭＩＳＦＥＴをワンチップに集積可能であることから半導体装置の省スペース化も図れる。
特開２００２−２０３９６７号公報（図１、図２）
ところで、上記従来の半導体装置を、具体的なインバータ電源回路（例えば、エアコンディショナーコンプレッサ等の３相モータ用のインバータ電源回路）を構成するスイッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下のような課題が顕在化してきた。
ショットキー接合の金属電極（ショットキー電極）の配置面積は、半導体装置のスイッチング高速化に大きな障害をもたらしはしないが、ＭＩＳＦＥＴ内に存在する寄生ダイオードおよびショットキーダイオードに順電圧が印加され両者に電流を流すような状況を勘案すれば、適切な通電能力確保の観点から重要な考慮すべき内容であると言える。
実際に、３相モータ用のインバータ電源回路に特許文献１に記載された技術を適用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に至る可能性を見出した。
また、特許文献１の図２に示されたショットキー電極は、平面視において電界効果トランジスタ領域を囲むように細配線に結ばれた直交格子状に配置されている。このため、半導体装置の製造途中において細配線の断線が誘発され易く、これが半導体装置の製造歩留の悪化要因となり得る。
本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体装置は、第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタが形成された複数のトランジスタセルと、前記半導体層にショットキー電極がショットキー接合されてなるショットキーダイオードが形成された複数のダイオードセルと、を備え、前記半導体層に、平面視において、仮想の境界ラインに基づいて４角形の複数のサブ領域が区画され、かつ前記トランジスタセルとしての前記サブ領域と、前記ダイオードセルとしての前記サブ領域とを有してなり、前記トランジスタセルの前記半導体層の表面に設けられたソース電極と、前記ダイオードセルの前記半導体層の表面に設けられたショットキー電極と、が電気的に接続され、複数の前記縦型の電界効果トランジスタと、複数の前記ショットキーダイオードと、が同一チップ内に集積され、かつ、並列に接続されている装置である。
なお、前記複数のサブ領域は、互いに直交する２方向にマトリクス状に配列されても良い。
こうして構成された半導体装置によれば、ワイドバンドギャップ半導体からなる電界効果トランジスタ（スイッチング素子）およびワイドバンドギャップ半導体を用いたショットキーダイオード（内蔵ダイオード）を使用していることから、既存のバイポーラデバイス（ＩＧＢＴ）に比べて高速化を実現できる。
また、ワイドバンドギャップ半導体からなる電界効果トランジスタのオン抵抗は、既存のスイッチング素子（Ｓｉ−ＭＩＳＦＥＴやＩＧＢＴ）に比較して充分に小さく、これにより、この電界効果トランジスタのオン動作時の発熱を抑えて導通損失を低く保てる。
更に、ショットキー電極が、トランジスタセルのほぼ全域を幅広に占有可能であることから、例えば、スイッチング素子ターンオフ時における、３相モータのインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキーダイオードの電極に集中する電流に起因した素子の破壊に適切に対応可能である。
ここで、前記電界効果トランジスタは、前記半導体層の表面に設けられた第２導電型のウェルと、前記ウェルの内側に設けられた第１導電型の領域と、前記ウェルおよび前記領域を除いた前記半導体層としてのドリフト領域と、前記領域および前記ウェルに接するように設けられた第１のソース／ドレイン電極と、前記ウェルに絶縁層を介して配設されたゲート電極と、前記ドリフト領域の裏面にオーミックに接続された第２のソース／ドレイン電極と、を有してなるものであっても良い。
なお、この「ソース／ドレイン電極」との表記は、こうした電極をトランジスタのソース電極として機能させることもドレイン電極として機能させることも可能であることを意味するものである。
また、前記ダイオードセルは、前記トランジスタセルに囲まれて配置されても良い。
これにより、全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して占める面積割合が、適正な範囲に保たれるように、ダイオードセルをドリフト領域の表面に適宜配置することができる。
具体的には、全ての前記サブ領域の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が０．５を超え、かつ０．９９以下であっても良い。言い換えると、全ての前記サブ領域の平面視における面積に対する全ての前記ダイオードセルの平面視における面積の割合が０．０１を超え、かつ０．５以下であっても良い。
全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して占める面積割合を、０．０１（１％）および０．５（５０％）に設定した場合であっても、従来のＰＮ接合ダイオードを採用した半導体装置に比較して損失低減を図れることが実証される。一方、この面積割合が０．０１以下の範囲では、ショットキーダイオードを流れる電流値がその許容電流値を超える可能性が高く、０．５を超える範囲では、電界効果トランジスタの面積占有率の減少によるオン抵抗増加の傾向が見られる。
また、第２導電型のウェルの側壁表面に沿って縦にドリフト電流を流すスペース確保の兼ね合いから、前記トランジスタセルに含まれた前記ウェルの平面視における表面積を、前記ダイオードセルに含まれた前記ショットキー電極の平面視における表面積より小さく構成させても良い。
また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体装置、例えば、前記半導体装置がアームモジュールとして組み込まれている機器に適用することができる。
このような電気機器によれば、半導体装置の導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順電圧に比べてショットキーダイオードの順電圧を低く保てることができることによって、半導体装置の損失が、ＰＮ接合ダイオードを採用した既存の半導体装置に比較して改善する。
更に、半導体装置のオン状態からオフ状態への切り替え速度が速くなり、これにより、スイッチング損失が低減可能である。
前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて、前記電界効果トランジスタの内蔵寄生ダイオードおよび前記ショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向に立ち上がり電圧よりも大きく、かつ前記内蔵寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。
前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モータであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器が得られる。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
図１は、本発明の実施の形態による半導体装置の一構成例を示した平面図である。また、図２は、図１のＡ−Ａ線に沿った部分の半導体装置の断面図である。以下の説明において、「ｎ」または「ｐ」は導電型を示し、これらを記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、「＋」は不純物濃度が高いことを、「−」は不純物濃度が低いことを意味する。
図１および図２に示す如く、半導体装置１００の平面視において、ＳｉＣ層３（半導体層）は、仮想の横境界ライン３０ａおよび縦境界ライン３０ｂからなる複数の境界ライン３０により互いに交差（ここでは直交）する２方向にマトリクス状に均等（等面積）に区画された複数の４角形（ここでは正方形）のサブ領域１０１Ｔ、１０１Ｓを配列して構成されている。
この様な境界ライン３０により分割されたサブ領域１０１Ｔ、１０１Ｓには、ＳｉＣ層３の厚み方向に電子を移動させる縦型の電界効果トランジスタ１０２（図２参照；以下、「ＳｉＣ−ＭＩＳＦＥＴ１０２」という。）が形成されたトランジスタセル１０１Ｔに対応するサブ領域と、ＳｉＣ層３（ドリフト領域３ａ）にショットキー接合するショットキー電極９が形成されたダイオードセル１０１Ｓに対応するサブ領域と、がある。
なお、図１に２点鎖線を付して示した境界ライン３０は、請求の範囲や明細書の内容を説明し易くする趣旨から、隣接する各々のサブ領域１０１Ｔの中心から等距離に、および、隣接するサブ領域１０１Ｔ、１０１Ｓの各々の中心から等距離になるようにして、縦方向または横方向に延びる仮想線であって、本技術を具現化した製品に実在するものでは無い。また、ＳｉＣ−ＭＩＳＦＥＴ１０２やショットキーダイオード１０３の形状に依存して、こうした境界ライン３０の図示も適宜、変更される。
但し、この様な仮想線でサブ領域１０１Ｔ、１０１Ｓが区画されていたとしても、このサブ領域１０１Ｔ、１０１Ｓは、サブ領域１０１Ｔ、１０１Ｓ毎にＳｉＣ−ＭＩＳＦＥＴ１０２またはショットキー電極９が形成されている。このため、図１および後記の図４に関連する説明から容易に理解されるとおり、ゲート電極８やショットキー電極９の形状により、これらの電極８、９の中心を定めれば仮想の境界ライン３０が決まり、その結果として、これらのサブ領域１０１Ｔ、１０１Ｓの外延を特定可能である。
なおここで、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３の実際の配列として、図４に示す如く、各種の配置パターンが想定される。このため、図４の各配置パターンに対応する、上記仮想の境界ライン３０を特定する例を、図４を用いて説明する。
但し、図４の図示および以下の説明を簡略化する目的で、ＳｉＣ−ＭＩＳＦＥＴ１０２を素子「Ｔ」と略記し、ショットキーダイオード１０３を素子「Ｓ」と略記する。また、ここでの説明の便宜上、横境界ライン３０ａの延びる方向を「Ｘ方向」としてこのＸ方向に並んだ各素子（但し１個の場合もある）の配列を行方向配列とし、縦境界ライン３０ｂの延びる方向を「Ｙ方向」としてこのＹ方向に並んだ各素子（但し１個の場合もある）の配列を列方向配列とする。
図４（ａ）には、３行および３列のマトリクス状に配置された正方形の素子Ｔおよび素子Ｓが例示され、このような素子Ｔ、Ｓの配置パターンは、図１および図２に示したＳｉＣ−ＭＩＳＦＥＴ１０２やショットキーダイオード１０３と同じ類の配置パターンである。
図４（ａ）では、正方形の素子Ｓが、中央の２行目×２列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも正方形である必要はなく、それらの中心が適切に定まれば、円形、三角形、または５角形以上の多角形であっても良い。
但し、素子Ｔを正方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
３行および３列からなる各部位に存在する素子Ｔ、Ｓは正方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３、ｊ＝１〜３）は、図４（ａ）に示す如く、当該正方形の対角線の交点として一意に定まる。
ここで、図４（ａ）に示した横境界ライン３０ａは、互いに列方向に隣接する一対の素子Ｔの中心Ｐ11、Ｐ21から等距離に、および、互いに列方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ12、中心Ｐ22から等距離に、並びに、互いに列方向に隣接する一対の素子Ｔの中心Ｐ13、中心Ｐ23から等距離に、なるようにして、Ｘ方向に延びる仮想線である。
図４（ａ）に示した縦境界ライン３０ｂは、互いに行方向に隣接する一対の素子Ｔの中心Ｐ11、Ｐ12から等距離に、および、互いに行方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ21、Ｐ22から等距離に、並びに、互いに行方向に隣接する一対の素子Ｔの中心Ｐ31、Ｐ32から等距離に、なるようにして、Ｙ方向に延びる仮想線である。
なお、図４（ａ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の仮想の境界ライン３０は、上記説明および図４（ａ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｂ）には、千鳥状（ジグザグアライメント）に配置された正方形の素子Ｔおよび素子Ｓが例示されている。すなわち、２行目の配列を構成する素子Ｔまたは素子Ｓは、１行目および３行目の配列を構成する各素子Ｔに対し、１行目および３行目の配列を構成する各素子Ｔのピッチの半分、Ｘ方向に偏倚しており、各素子Ｔ、Ｓの配置パターンは、図４（ｂ）に示す如く、６列になる。その結果、３行および６列からなる各部位のうちの一部（例えば、２行×３列の部位）には、素子Ｔ、Ｓが配置されていない。
図４（ｂ）では、正方形の素子Ｓが、２行目×４列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも正方形ある必要はなく、それらの中心が適切に定まれば、円形、三角形、または５角形以上の多角形であっても良い。
但し、素子Ｔを正方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
３行および６列からなる各部位の適所に存在する素子Ｔ、Ｓは正方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１〜３、ｊ＝１〜６、但し、Ｐ12、Ｐ14、Ｐ16、Ｐ21、Ｐ23、Ｐ25、Ｐ32、Ｐ34、Ｐ36は除く）は、当該正方形の対角線の交点として一意に定まる。
ここで、図４（ｂ）に示した横境界ライン３０ａ（図４（ｂ）では細い二点鎖線で図示）は、互いに行列方向（斜め方向）に隣接する１行×１列目の素子Ｔおよび２行×２列目の素子Ｔの中心Ｐ11、Ｐ22間の点線のジグザグライン２００上の中点（図４（ｂ）中に黒丸で図示；以下、同じ）と、互いに行列方向に隣接する２行×２列目の素子および１行×３列目の素子Ｔの中心Ｐ22、Ｐ13間のジグザグライン２００上の中点と、互いに行列方向に隣接する１行×３列目の素子Ｔおよび２行×４列目の素子Ｓの中心Ｐ13、Ｐ24間のジグザグライン２００上の中点と、互いに行列方向に隣接する２行×４列目の素子Ｓおよび１行×５列目の素子Ｔの中心Ｐ24、Ｐ15間のジグザグライン２００上の中点と、互いに行列方向に隣接する１行×５列目の素子Ｔおよび２行×６列目の素子Ｔの中心Ｐ15、Ｐ26間のジグザグライン２００上の中点と、を通るようにしてＸ方向に延びる仮想線である。
図４（ｂ）に示した縦境界ライン３０ｂ（図４（ｂ）では太い二点鎖線で図示）は、互いに行方向に隣接する一対の素子Ｔの中心Ｐ11、Ｐ13から等距離に、および、互いに行方向に隣接する素子Ｔおよび素子Ｓの中心Ｐ22、Ｐ24から等距離に、並びに、互いに行方向に隣接する一対の素子Ｔの中心Ｐ31、Ｐ33から等距離に、なるようにして、Ｙ方向に延びる３つのＹ部分３０Ｙと、これらのＹ部分の端同士をつないでＸ方向に延びる２つのＸ部分３０Ｘと、からなる仮想線である。
なお、図４（ｂ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の仮想の境界ライン３０は、上記説明および図４（ｂ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｃ）には、Ｘ方向に４個、並ぶように配置された、長方形の素子Ｔおよび素子Ｓが例示されている。すなわち、各素子Ｔ、Ｓは、Ｙ方向に切れ目無く連なるストライプ状に構成されている。
図４（ｃ）では、長方形の素子Ｓが、３列目の部位のみに存在する例が示されているが、このような形状例や配置例は、あくまで、境界ライン３０の特定例を説明する目的で適当に設定されたものに過ぎない。例えば、素子Ｔ、Ｓの具体的な形態は、必ずしも長方形である必要はなく、それらの中心が適切に定まれば、長円形や三角形であっても良い。
但し、素子Ｔを長方形にして、素子Ｓを三角形にするように、素子Ｔ、Ｓの形状が大幅に異なるものを、半導体装置中に混在させる場合には、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める後記の面積割合に対し、適宜の補正係数に基づく修正が必要な場合がある。
素子Ｔ、Ｓは長方形であることから、これらの素子の中心Ｐｉｊ（ｉ＝１、ｊ＝１〜４）は、当該長方形の対角線の交点として一意に定まる。
ここで、図４（ｃ）に示した縦境界ライン３０ｂは、互いに行方向に隣接する一対の素子Ｔの中心Ｐ11、Ｐ12から等距離に、なるようにして、Ｙ方向に延びる仮想線である。
なお、図４（ｃ）では、互いに列方向に隣接する素子Ｔ、Ｓは存在しない。このため、横境界ラインとして、行方向に隣接して並んだ複数（ここでは４個）の各素子Ｔの中心Ｐ11、Ｐ12、Ｐ13、Ｐ14からＹ方向に等距離になるような、一対の仮想線が選ばれる。ここでは、このような仮想線の例として、各素子Ｔ、Ｓの両端面を通る一対の横境界ライン３０ａが示されている。
なお、図４（ｃ）に示した横境界ライン３０ａおよび縦境界ライン３０ｂ以外の境界ライン３０は、上記説明および図４（ｃ）を参照すれば容易に特定可能なため、ここでは、これらの境界ライン３０の詳細な説明を省く。
図４（ｄ）には、マトリクス状に配置された正方形の素子Ｔおよび長方形の素子Ｓが例示されている。図４（ｄ）に示した素子Ｔ、Ｓの配置パターンは、素子Ｓが２個のサブ領域を占めるようにして、横境界ライン３０ａと交差するようＹ方向に延びている構成を除き、図４（ａ）に例示した素子Ｔ、Ｓの配置パターンと同じである。
よってここでは、この素子Ｓと交差する横境界ライン３０ａ以外の境界ライン３０の説明は省く。
図４（ｄ）に示した、素子Ｓと交差する横境界ライン３０ａは、互いに列方向に隣接する一対の素子Ｔの中心Ｐ21、Ｐ31から等距離に、および、互いに列方向に隣接する一対の素子Ｔの中心Ｐ23、Ｐ33から等距離に、なるようにして、Ｘ方向に延びる仮想線である。つまり、当該横境界ライン３０ａは、素子ＳのＸ方向両側に存在する一対の素子Ｔに基づいて定めれば良い。
ところで、各素子Ｔ、Ｓを具現化した製品レベルでは、各種の外乱により、その配置パターンや形状が設計図面通りに製造されない場合が多い。例えば、素子Ｔ、Ｓの製造工程におけるマスク位置ずれに起因して、各素子Ｔ、Ｓ間の中心から等距離に位置するような、以上に述べた境界ラインの特定が困難な場合もあり得る。
この場合、当該境界ラインは、例えば、製造上の素子Ｔ、Ｓの配置ずれを勘案して、各素子Ｔ、Ｓ間の中心から厳密に等距離に保たれなくても良い。
つまり、以上に述べた境界ラインの特定例は、各素子Ｔ、Ｓが設計通りの理想状態に形成された場合を想定したものであり、素子Ｔ、Ｓを具現化した製品毎に、当該製品に合わせて境界ラインの特定は適宜修正される。
このようにして、互いに交差する２方向に配列された４角形の各サブ領域１０１Ｔ、１０１Ｓの面積が等しくなるように、各サブ領域１０１Ｔ、１０１Ｓが仮想の横境界ライン３０ａおよび縦境界ライン３０ｂにより区画され、その結果として、後記の面積割合が、サブ領域１０１Ｔの総個数およびサブ領域１０１Ｓの総個数の割合により求める適切に求まる。
そして、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓの各々は、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔに囲まれるように適宜分散配置され、これにより、ダイオードセル１０１Ｓの個数がトランジスタセル１０１Ｔの個数に対して適正に調整されている。
より詳しくは、この半導体装置１００では、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の総個数をＡ個とし、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の総個数をＢ個とした場合、ショットキーダイオード１０３として機能するダイオードセル１０１Ｓの総個数Ａを、サブ領域１０１Ｓ、１０１Ｔの総個数（Ａ＋Ｂ）で除した面積割合の値（Ａ／（Ａ＋Ｂ））は、後程述べる半導体装置１００の導通損失との兼ね合いから「０．０１」を超え、かつ「０．５」以下の数値範囲内に設定されている。
この面積割合（Ａ／（Ａ＋Ｂ））は端的には、全てのサブ領域１０１Ｓ、１０１Ｔの平面視における面積に対する全てのダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の平面視における面積の割合に相当することになる。
また同趣旨から、ＳｉＣ−ＭＩＳＦＥＴ１０２として機能するトランジスタセル１０１Ｔの総個数Ｂを、サブ領域１０１Ｔ、１０１Ｓの総個数（Ａ＋Ｂ）で除した面積割合の値（Ｂ／（Ａ＋Ｂ））は、「０．５」を超え、かつ「０．９９」以下の数値範囲内に設定されている。
この面積割合（Ｂ／（Ａ＋Ｂ））は端的には、全てのサブ領域１０１Ｓ、１０１Ｔの平面視における面積に対する全てのトランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の平面視における面積の割合に相当することになる。
平面型(プレーナ型)のＳｉＣ−ＭＩＳＦＥＴ１０２は、トランジスタセル１０１Ｔの内部において、図１の部分拡大図および図２に示す如く、ＳｉＣ半導体からなるｎ+型の半導体基板２と、この半導体基板２の表面にエピタキシャル成長法により、所定の厚み（例えば１０μｍ）に形成されたｎ-型のＳｉＣ層３と、このＳｉＣ層３の表面の直下に設けられ、アルミニウムイオン等のアクセプタを注入した、平面視において正方形（図１の部分拡大図参照）のｐ型ウェル４と、ｐ型ウェル４の領域内に、窒素イオン等のドナーを注入した、平面視において正方形かつ環状（図１の部分拡大図参照）のｎ+型のソース領域５と、ＳｉＣ層３のソース領域５およびｐ型ウェル領域４以外の部分からなるドリフト領域３ａと、ｐ型ウェル４のソース領域５の外周の周囲に位置する部分である、平面視において正方形かつ環状（図１の部分拡大図参照）のチャネル領域４ｃと、チャネル領域４ｃを覆うと共にソース領域５の外周を跨ぎソース領域５の内側に延びるようにしてソース領域５の一部を覆って堆積された、ＳｉＯ2材料からなるゲート絶縁膜７と、このゲート絶縁膜７の表面全域にチャネル領域４ｃに対向するように形成された、アルミニウム（Ａｌ）からなるゲート電極８と、ｐ型ウェル４の中央部分（ソース領域５の中央開口部内に位置する部分）を覆うと共に、ソース領域５の内周を跨ぎソース領域５の内側に延びるようにしてソース領域５の一部を正方形かつ環状に覆い、平面視において正方形（図１の部分拡大図参照）のソース電極６と、ドレイン領域３ａの裏面にオーミックに接続するように半導体基板２の裏面全域に形成されたドレイン電極１０と、を有して構成されている。
ドレイン電極１０およびソース電極６の材料としては、例えばニッケル（Ｎｉ）が用いられる。
なお、図１および図２から容易に理解されるとおり、多数のＳｉＣ−ＭＩＳＦＥＴ１０２が、ドリフト領域３ａおよびドレイン電極１０を共有してワンチップに集積化して並列配置されている。
ここで、ｎ+型のソース領域５からドレイン電極１０に向かう電子は、図２の点線矢印２０１で示す如く、ｐ型ウェル４の近傍においては横方向（水平方向）に移動する箇所が存在することから、こうした電子の移動スペース確保のため、ｐ型ウェル４の表面積は、トランジスタセル１０１Ｔ（サブ領域１０１Ｔ）の表面積よりも小さく構成されている。
また、ゲート絶縁膜７およびゲート電極８は、コンタクトホールＨ１、Ｈ２を除いてＳｉＣ層３の表面全域に形成される。一方、コンタクトホールＨ１は、トランジスタセル１０１Ｔ内に位置するようにゲート絶縁膜７に形成され、その中にソース電極６が設けられている。
ソース電極６およびドレイン電極１０と半導体（ＳｉＣ層３）との間は各々、ソース領域５およびｐ型ウェル４並びに半導体基板２によってオーミック接続されている。
ここで、ＳｉＣ層３（ＳｉＣのバンドギャップ：３．０２ｅＶ）は、シリコン半導体（バンドギャップ：１．１１ｅＶ）やＧａＡｓ半導体（バンドギャップ：１．４３ｅＶ）のバンドキャップよりも広いワイドバンドキャップ半導体から構成されている。
ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータであるエネルギーバンドギャップがシリコン半導体やＧａＡｓ半導体などのそれに比べて大きい半導体のことであり、本明細書においては例えば２ｅＶ以上のバンドギャップを有する半導体材料のことを総称していうこととする。
ワイドバンドギャップ半導体材料の例としては、ＳｉＣの他に、ＧａＮ（バンドギャップ：３．３９ｅＶ）またはＡｌＮ（バンドギャップ：６．３０ｅＶ）等のIII族窒化物、ダイヤモンドが挙げられる。
また、ショットキーダイオード１０３は、図２に示す如く、コンタクトホールＨ２は、ダイオードセル１０１Ｓ内に位置するようにゲート絶縁膜７に形成され、その中に、このダイオードセル１０１ＳのＳｉＣ層３（ドリフト領域３ａ）の表面全域を覆うように、図１に示した平面視において矩形（ここでは正方形）のＮｉからなるショットキー電極９（アノード側）を有して構成されている。なお、矩形のショットキー電極９は、電界集中回避の観点から角を丸めても良い。
ここで、ショットキー電極９からドレイン電極１０に向かう電流は、ダイオードセル１０１Ｓの全域に亘って縦方向（垂直方向）に流れることから、ショットキー電極９の表面積は、ダイオードセル１０１Ｓ（サブ領域１０１Ｓ）の表面積とほぼ等しく構成され、電流を充分に多く流せるようになっている。
なお、上記ドレイン電極１０は、トランジスタセル１０１Ｔからダイオードセル１０１Ｓを跨ぐようにしてダイオードセル１０１Ｓに対向する半導体基板２の裏面に延びて設けられている。このドレイン電極１０を介して、ショットキーダイオード１０３のカソード側の半導体（ＳｉＣ層３）に電圧が印加される。
また、各ソース電極６同士の電気接続およびソース電極６とショットキー電極９との間の電気接続は、第１配線１１（例えば、適宜の層間絶縁層（不図示）と適宜のコンタクトホール（不図示）により構築される配線）を介してなされ、これらのソース電極６およびショットキー電極９には、半導体パッケージ（不図示）の適所に設けたソース端子Ｓを介して電源の接地電位（マイナス電圧）側に結線される。
即ち、ショットキー電極９は、この第１配線１１によりソース電極６と電気接続されている。
また、平面視において、コンタクトホールＨ１、Ｈ２（図２参照）の領域を除いてＳｉＣ層３の表面のほぼ全域に直交格子状に形成されたゲート電極８は、ゲート配線１２（例えば、上記層間絶縁層と適宜のコンタクトホール（不図示）により構築される配線）と半導体パッケージの適所に設けたゲート端子Ｇと、を介して所定の制御信号電圧がソース電極６との間に印加される。
また、ドレイン電極１０は、半導体パッケージの適所に設けたドレイン端子Ｄを介して電源のスイッチング電圧（プラス電圧）側に結線される。
このような半導体装置１００のＳｉＣ−ＭＩＳＦＥＴ１０２においては、ゲート電極８にソース電極６に対してプラス電圧を印加することにより、チャネル領域４ｃに電子が引きつけられてその部分がｎ型に反転して、その結果、チャネルが形成され、これによりＳｉＣ−ＭＩＳＦＥＴ１０２がオンする。ソース領域５からチャネル領域４ｃおよびＳｉＣ層３を経てドレイン電極１０に向かう電子は、主に図２の点線矢印２０１で示した経路を移動することになり、その結果として、ドリフト電流がＳｉＣ層３の内部を縦方向に流れる。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２に存在する寄生ダイオード（ｐ型ウェル４とｎ-型のＳｉＣ層３との間のＰＮ接合に基づくダイオード）およびショットキーダイオード１０３（ソース端子Ｓとドレイン端子Ｄとの間）に、例えば３相モータのインダクタンス負荷による逆起電力に基づく順電圧が印加された場合、ショットキーダイオード１０３の順方向立ち上がり電圧（１Ｖ程度）は、寄生ダイオード（ＰＮ接合）の順方向立ち上がり電圧（３Ｖ）より低いことから、ショットキーダイオード１０３に優先的に順方向電流を流してＳｉＣ層３への少数キャリア（正孔）注入を適切に回避可能になる。
同様の理由により、半導体装置１００にサージ電圧等の瞬間的過電圧が印加された際に、ショットキーダイオード１０３に過電圧によるリーク電流を優先的に流すことでこの過電圧を緩和させることが可能であり、その結果、ＳｉＣ−ＭＩＳＦＥＴ１０２の絶縁破壊を未然に防げる。
更に、サージ電流に関しては、ショットキー電極９とＰ／Ｎ接合ダイオードが並列に接続された構造になっているため、順電圧Ｖfの低い領域に対応する一定程度の電流を、ショットキーダイオード１０３が高速に流し、さらに、順電圧Ｖfの高い領域に対応する大電流を、Ｐ／Ｎ接合ダイオードが電流を流すこととなり、ショットキーダイオード１０３の電流集中による破壊も抑制することができる。
つまり、本実施の形態の半導体装置１００は、サージ電圧に対してもサージ電流に対しても耐性の高い素子である。
また、Ｐ／Ｎ接合ダイオードがオンの時に、マイノリティーキャリアがｐ型ウェル４領域、ソース領域５にそれぞれ注入されても、逆バイアスが印可された直後、ショットキー電極９にマイノリティーキャリアが吸い込まれて、すばやくＰ／Ｎ接合ダイオードをオフ状態とすることができる。このため、本実施の形態の半導体装置１００では、従来のＰ／Ｎ接合ダイオードのみを有するＦＥＴにおいて懸念される、すばやくオフ動作を図れないといった所謂ラッチアップの状態になることを抑制できる。
また、ＳｉＣ−ＭＩＳＦＥＴの構造例として、半導体層上に平面状にｐ層とｎ層を形成していくプレーナ型と、細くて深い溝を作り、ゲート電極とゲート絶縁膜を埋め込んだトレンチ型とがあるが、本実施の形態のＳｉＣ−ＭＩＳＦＥＴ１０２は、以下に述べる、ショットキーダイオード１０３との関連性等の各種の理由を考慮して、プレーナ構造を有している。
トレンチ型のＭＩＳＦＥＴおよびショットキーダイオードを一体に作り込んだ構造を示した公知公報として、例えば、特表２００５−５０１４０８号公報（以下、「先行例」という）がある。
この先行例においては、トレンチ（掘られた溝または穴）の底面に、半導体と金属のショットキー接合部分を形成してショットキーダイオードを構成する。トレンチ部分は、本来トランジスタ単位素子部分の間隙を構成する部分であり、トランジスタ単位素子（本実施の形態の仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔ）とは異なる。
これに対し、本実施の形態のショットキーダイオード１０３の部分は、仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔのうちの一部のサブ領域１０１Ｓの略全域を占めており、上記先行例の間隙（のトレンチ部分）にショットキー電極を埋め込む構造とは全く異なる。
更に、本実施の形態のプレーナ構造の半導体装置１００は、仮想の境界ラインに基づいて区画された４角形の複数のサブ領域１０１Ｓ、１０１Ｔに、ＳｉＣ−ＭＩＳＦＥＴ１０２を設置するかショットキーダイオード１０３を設置するかを任意に選択できる構造的な自由度を有し、上記先行例の如くトレンチ構造を採用した半導体装置に対して優位性がある。つまり、このような構造上の自由度により、ＳｉＣ−ＭＩＳＦＥＴ１０２とショットキーダイオード１０３の部分の面積比を任意に設定できるという本実施の形態の設計思想がはじめて具体化され得る。
また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形成し、更に層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要がある。トレンチ壁面に上記のように多層の絶縁/電極/絶縁膜を形成した場合、上記多層膜部分によって覆われてしまうトレンチの底面部分に、大面積のショットキー電極を形成することは困難であり、トレンチ底面の一部しかショットキーダイオードとして機能しない。このため、ダイオードの形成面積が小さく制限され問題である。これに対し、本実施の形態のようなプレーナ構造の半導体装置１００においては、このような面積制約の問題を適切に解消できる。
また、先行例のトレンチ底面にショットキー電極を形成すると、裏面のドレイン電極に近い位置にショットキー電極がある構造となり、ショットキー電極に電界集中が起こり耐圧に不安が残るが、本実施の形態のようなプレーナ構造の半導体装置１００においては、ショットキー電極９は、ＳｉＣ層９の表面に形成されているのに対して、隣のＳｉＣ−ＭＩＳＦＥＴ１０２の部分のＰウェル４は深く形成されており、ショットキー電極９の部分に電界集中が起こらず、耐圧が適切に確保される。
以上に述べたとおり、プレーナ構造を採用した本実施の形態の半導体装置１００は、ＳｉＣ−ＭＩＳＦＥＴ１０２とショットキーダイオード１０３の面積比を任意に設定可能である点、耐圧を適切に確保できる点、および半導体装置１００の形成プロセスを単純化できる点において、先行例に示されたトレンチ構造の半導体装置に対し有益である。
また、以下に述べる、ダイオードの高電流耐性および高電圧耐性の観点から、本実施の形態のショットキーダイオード１０３は、Ｎｉからなるショットキー電極９をアノードとして用い、かつワイドバンドギャップ半導体（ここではその一例としてＳｉＣ層３）をカソードとして用いている。
仮に、Ｎｉをアノードとし、シリコンをカソードとして、ショットキーダイオードを構成した場合には、ショットキーダイオードに大電流を流すことが困難になる。すなわち、このようなショットキーダイオードに大電流を流すと、シリコンとＮｉとの界面にシリサイド層が形成され易く、その結果、両者がオーミックに接続され、ダイオードとしての機能を果たさなくなる場合がある。
そしてそうなれば、ショットキー電極に優先的に過電圧によるリーク電流を流すことにより、ＳｉＣ−ＭＩＳＦＥＴの絶縁破壊を防止できるという本実施の形態の課題解決原理に反する可能性がある。
これに対して、Ｎｉをアノードとし、ワイドバンドギャップ半導体（一例としてＳｉＣ層３）をカソードとして、ショットキーダイオードを構成した場合には、通常使用の通電動作によっては、シリサイド層が形成され難くダイオードの高電流耐性および高電圧耐性の観点から好適である。
つまり本実施の形態においては、ショットキーダイオード１０３のカソードの構成上の差異（シリコンおよびＳｉＣのうちの何れかという差異）は、当業者による単なる設計事項の類ではなく、上記課題解決原理に直結する事項である。
更に、半導体装置１００に高電圧が印加される半導体装置１００の周辺部に、ダイオードを配置する場合、Ｎｉをアノードとし、シリコンをカソードとして採用した、ショットキーダイオードと比較して、ＮｉをアノードとしＳｉＣをカソードとして採用した、ショットキーダイオードの方が耐圧特性に優れ有利である。
なおＰＮ接合ダイオードは、高電流耐性および高電圧耐圧とも優れているが、ＮｉをアノードとしＳｉＣをカソードとして採用したＰＮ接合ダイオードについては、順電圧Ｖf上昇分による半導体装置の損失が増える。
次に、本実施の形態による半導体装置１００の製造方法を、図２を参照して説明する。
但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際しては、製造工程途中の各構成部分の参照符号の説明を便宜上、図２に示した完成品の符号により代用する。
まず、窒素濃度が３×１０18ｃｍ-3となるように窒素がドープされたｎ+型の４Ｈ−ＳｉＣ（０００１）Ｓｉ面の［１１−２０］方向８度オフカット面を有する半導体基板２が用意される。
次いで、この半導体基板２が洗浄された後に、上記オフカット面に、１．３×１０16ｃｍ-3濃度に調整された窒素ドープのｎ-型のエピタキシャル成長層としてのＳｉＣ層３が、ＣＶＤ法により厚み１０μｍに調整して成膜される。
そして、ＳｉＣ層３の表面の適所を開口するマスク（図示せず）を配置して、ＳｉＣ層３の表面に向けて３０〜７００ｋｅＶの範囲内の多段のイオンエネルギーを適宜選択して、２×１０14ｃｍ-2濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。このイオン注入より、ＳｉＣ層３の表層に、深さ０．８μｍ程度のｐ型ウェル４が島状に形成される。
その後、ｐ型ウェル４の表面の適所を開口する別のマスク（図示せず）を用いて、ｐ型ウェル４に対して３０〜１８０ｋｅＶのエネルギーであって、１．４×１０15ｃｍ-2濃度のドーズ量で窒素イオンが注入され、ｎ+型のソース領域５が形成される。
続いて、この半導体基板２は、Ａｒ雰囲気に曝して１７００℃の温度に保って熱処理を約１時間に亘って施され、上記イオン注入領域が活性化される。
次に、この半導体基板２は、酸化処理炉内において１１００℃の温度に保って、３時間に亘ってウェット酸化される。この酸化処理により、ＳｉＣ層３の表面全域には、厚み４０ｎｍのシリコン酸化膜（最終的には、この膜は、ゲート絶縁膜７として機能する。）が形成される。
このシリコン酸化膜に、フォトリソグラフィー技術およびエッチング技術を用いてコンタクトホールＨ１、Ｈ２がパターニングして形成される。
そして、コンタクトホールＨ１の内側のＳｉＣ層３の表面に、Ｎｉからなるソース電極６が設けられ、半導体基板２の裏面に、Ｎｉからなるドレイン電極１０が設けられる。なお、このＮｉの層を堆積した後、適宜の熱処理が施され、これにより、上記電極６、１０と半導体（ＳｉＣ層３）との間が、ソース領域５およびｐ型ウェル４並びに半導体基板２を介してオーミック接続される。
また、シリコン酸化膜の表面には、Ａｌからなるゲート電極８およびゲート配線１２が選択的にパターニング形成されている。
更には、コンタクトホールＨ２の底に露出するＳｉＣ層３の表面には、Ｎｉからなるショットキー電極９が選択的にパターニング形成されている。
この様にして、半導体装置１００（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形）において電流値２０Ａ定格）が得られる。
ここで、本実施の形態による半導体装置１００を、電気機器のパワーエレクトロニクス制御装置としてのインバータ電源回路に応用した例を述べる。
図３は、本実施の形態による半導体装置を、エアコンディショナー用コンプレッサの３相モータの駆動に適用したインバータモータ駆動系の一構成例を示した図である。
図３によれば、インバータモータ駆動系１０５は、３相インバータ電源回路１０６と、３相（交流）モータ１０７（交流駆動装置）と、を備えて構成されている。
３相インバータ電源回路１０６は、上記ＳｉＣ−ＭＩＳＦＥＴ１０２と上記ショットキーダイオード１０３とを逆並列に接続してなる回路をワンチップに集積して構成された６個の上段および下段のアームモジュール１００Ｈ、Ｌ（半導体装置）を有してなる。
より詳しくは、この３相インバータ電源回路１０６は、上段アームモジュール１００Ｈのソース端子Ｓ（図２参照）と、下段アームモジュール１００Ｌのドレイン端子Ｄ（図２参照）と、を上下２段に直列接続してなるアームモジュールの対１０８（以下、「相スイッチング回路１０８」という。）を、３個並列に接続して構成されている。
また、相スイッチング回路１０８の各々においては、上段アームモジュール１００Ｈのドレイン端子Ｄが、高電圧給電端子２１に接続され、下段アームモジュール１００Ｌのソース端子Ｓが、接地端子２２に接続されている。
また、上段アームモジュール１００Ｈのソース端子Ｓと下段アームモジュール１００Ｌのドレイン端子Ｄとを結線した結線部分（中点）１１０の各々が、３相モータ１０７の３つの入力端子２０の各々に接続されている。
なお、各上段および下段アームモジュール１００Ｈ、１００Ｌのゲート端子Ｇ（図２参照）は、適宜のインバータ用マイコンを含む制御回路（図示せず）に接続されている。
上記インバータモータ駆動系１０５では、相スイッチング回路１０８の各々に設けられた上段アームモジュール１００Ｈと下段アームモジュール１００Ｌのオンおよびオフのタイミングを調整することにより、相スイッチング回路１０８の各々の中点に相当する結線部分１１０の電圧を変調することが可能になる。
要するに、結線部分１１０の電圧は、下段アームモジュール１００Ｌをオンにして、かつ上段アームモジュール１００Ｈをオフにすれば、接地電位となり、下段アームモジュール１００Ｌをオフにして、かつ上段アームモジュール１００Ｈをオンにすれば、所定の高電圧になる。
こうすれば、上段および下段アームモジュール１００Ｈ、１００Ｌのオンまたはオフのスイッチング周波数に応じて、結線部分１１０を介して３相インバータ電源回路１０６により給電される３相モータ１０７の電源周波数を変えることが可能になり、３相モータ１０７のモータ回転速度が自在かつ連続的、しかも効率良く変えられるようになる。
この様なインバータモータ駆動系１０５によれば、ＳｉＣ−ＭＩＳＦＥＴ１０２（スイッチング素子）およびショットキーダイオード１０３（内蔵ダイオード）を使用していることから、既存のバイポーラデバイス（ＩＧＢＴ）に比べて高速化を実現できる。
よって、上段および下段アームモジュール１００Ｈ、１００Ｌのオンからオフへの切り替えが短時間に実行され、これにより、３相インバータ電源回路１０６の周波数上限値の制約が解消され、３相インバータ電源回路１０６のスイッチング損失が改善される。
具体的なデータの一例として、これらの上段および下段アームモジュール１００Ｈ、１００Ｌ（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形において電流値２０Ａ定格）における１００ｋＨｚ以上の高周波スイッチング動作が確認され、この場合のスイッチング損失は５％以下であった。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗は、既存のスイッチング素子（Ｓｉ−ＭＩＳＦＥＴやＩＧＢＴ）に比較して充分に小さく、これにより、インバータモータ駆動系１０５におけるＳｉＣ−ＭＩＳＦＥＴ１０２のオン動作時の発熱を抑えて導通損失も低く保てる。
更に、上段および下段アームモジュール１００Ｈ、１００Ｌに内蔵するショットキーダイオード１０３では、ショットキー電極９が、ダイオードセル１０１Ｓのほぼ全域を幅広に占有可能であることから、スイッチング素子ターンオフ時における、３相モータ１０７のインダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極９に集中する電流に起因した素子の破壊に適切に対応可能である。
次に、全てのダイオードセル１０１Ｓの平面視における面積（Ａ；ダイオードセル１０１Ｓの総個数）の、全てのサブ領域１０１Ｔ、１０１Ｓの平面視における面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））をパラメータにして、インバータモータ駆動系１０５の損失を検証した上段および下段アームモジュール１００Ｈ、１００Ｌの動作例を説明する。
[面積割合（Ａ／（Ａ＋Ｂ））＝０．０１（１％）の場合]
上段および下段アームモジュール１００Ｈ、１００Ｌ（６００Ｖ耐圧、３ｍｍ×３ｍｍの四角形において電流値２０Ａ定格）におけるショットキーダイオード１０３の形成領域の単位面積当たりのオン抵抗は、１ｍΩｃｍ2程度である。
また、ＳｉＣ−ＭＩＳＦＥＴ１０２のｐ型ウェル４の真下に位置するＳｉＣ層３は、図２の点線矢印２０１で示す如く、通電領域として充分に機能しない一方、ショットキーダイオード１０３のショットキー電極９の真下に位置するＳｉＣ層３は、その全域に亘って通電領域として機能する。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、ショットキーダイオード１０３のそれよりも約一桁大きい値（１０ｍΩｃｍ2）を示すことになる。
なお、ショットキー電極９とＳｉＣ層３との間の接触抵抗は、ショットキーダイオード１０３の形成領域のオン抵抗に比べて約二桁程度小さく、この値を無視可能である。
以上に述べたＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３の形成領域のオン抵抗からＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３に流せる電流を見積もると、面積割合（Ａ／（Ａ＋Ｂ））＝０．０１（ダイオードセル１０１Ｓの表面積：サブ領域１０１Ｔ、１０１Ｓの表面積≒１：１００）に設定した場合、ショットキーダイオード１０３の順電圧Ｖfが、ショットキーバリアによる順方向の立ち上がり電圧（約１Ｖ）を含んで約３Ｖ程度（抵抗分電流による順電圧Ｖf上昇は２Ｖ）であれば、ショットキーダイオード１０３には素子全体の電流密度換算で約２０Ａ／ｃｍ2の電流を流すことが可能になる。
上記電圧値（３Ｖ）は、ＳｉＣ−ＭＩＳＦＥＴ１０２に内蔵されるＰＮ接合の寄生ダイオードに順方向に電流を流す際の最低の順電圧（即ちＰＮ接合の接合障壁による降下電圧に起因するもの。）に相当する。このため、ショットキーダイオード１０３に順方向に電流を流す際にその順電圧Ｖfを３Ｖ以下に保てれば、ショットキーダイオード１０３に優先的に電流が流れることになる。
このとき、上段および下段アームモジュール１００Ｈ、１００Ｌの導通損失は電流に電圧を乗じた値（電流×電圧）に対応することから、従来のＰＮ接合ダイオードの順電圧Ｖfに比べてショットキーダイオード１０３の順電圧Ｖfを低く保てることにより、ショットキーダイオード１０３を採用した上段および下段アームモジュール１００Ｈ、１００Ｌの損失が、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して改善すると期待される。
より具体的には、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．０１（１％）に設定した場合には、オフスピードが速くなることからスイッチング損失が減少して、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約２％の損失低減が確認され、ショットキーダイオード１０３が僅かな割合（１％）を占めるものであってもインバータモータ駆動系１０５の損失改善効果が発揮された。
このとき、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ2である。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２がオンした時の電流密度（以下、「オン電流密度」と略す）は、順電圧Ｖf上昇を２Ｖとして、２００Ａ／ｃｍ2と見積もれる。なお、このＳｉＣ−ＭＩＳＦＥＴ１０２がオンした時の電流（以下、「オン電流」と略す）は、上記ショットキーダイオード１０３を流れる電流に対し逆方向に流れる。
つまり、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度の約１／１０の電流密度となる電流を、オン電流と逆方向にショットキーダイオード１０３に流す場合に、面積割合（Ａ／（Ａ＋Ｂ））を０．０１（１％）に設定すれば好適である。
但し、上段および下段アームモジュール１００Ｈ、１００Ｌの連続動作実験中に、上段および下段アームモジュール１００Ｈ、１００Ｌの発熱による上段および下段アームモジュール１００Ｈ、１００Ｌの動作が安定しない場合があった。これは、ショットキーダイオード１０３を流れる電流値が上記許容電流値（２０Ａ／ｃｍ2）を超えたことに起因するものと推定される。
このため、上記割合は、こうした上段および下段アームモジュール１００Ｈ、１００Ｌのショットキーダイオード１０３の形成領域の電流容量限界を配慮して、０．０１を超える値に設定することが望ましい。
[面積割合（Ａ／（Ａ＋Ｂ））＝０．１（１０％）の場合]
上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．１（１０％）に設定した場合には、ショットキーダイオード１０３を流れる電流の許容値は、素子全体の電流密度換算で約２００Ａ／ｃｍ2であり、こうすれば、ショットキーダイオード１０３の電流許容量不足による不具合は解消される。この場合、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約５％の損失低減が確認され、インバータモータ駆動系１０５の充分な損失改善効果が発揮された。
このとき、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、１０ｍΩｃｍ2である。このため、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度は、順電圧Ｖf上昇を２Ｖとして、２００Ａ／ｃｍ2と見積もれる。なお、このＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流は、上記ショットキーダイオード１０３を流れる電流に対し逆方向に流れる。
つまり、ＳｉＣ−ＭＩＳＦＥＴ１０２のオン電流密度と同じ電流密度となる電流を、オン電流と逆方向にショットキーダイオード１０３に流す場合に、面積割合（Ａ／（Ａ＋Ｂ））を０．１（１０％）に設定すれば好適である。
[面積割合（Ａ／（Ａ＋Ｂ））＝０．５（５０％）の場合]
ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域の平均化した単位面積換算のオン抵抗は、上述のとおり、１０ｍΩｃｍ2程度であるが、将来、ＳｉＣ−ＭＩＳＦＥＴのチャネル抵抗の低減等の対策により、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗を減少させることができ、その結果として、当該オン抵抗がショットキーダイオード１０３の形成領域のオン抵抗（１ｍΩｃｍ2）に近づく。
そして、ＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗は、ショットキーダイオード１０３の形成領域のオン抵抗よりも小さくなり得ないが、両者のオン抵抗が同程度の値となる場合がある。この場合、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３のそれぞれに流れるオン電流のオン電流密度が同じとすると（但し、電流の方向は互いに逆向き）、面積割合（Ａ／（Ａ＋Ｂ））＝０．５（５０％）に設定すれば好適である。
ここで、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのダイオードセル１０１Ｓの表面積（Ａ）の、上段および下段アームモジュール１００Ｈ、１００Ｌの全てのサブ領域１０１Ｔ、１０１Ｓの表面積（Ａ＋Ｂ）に対して占める面積割合（Ａ／（Ａ＋Ｂ））を０．５（５０％）に設定した場合には、ＰＮ接合ダイオードを採用した既存のアームモジュールに比較して約１％の損失低減が確認され、ショットキーダイオード１０３が大きな割合（５０％）を占めるものであってもインバータモータ駆動系１０５の損失改善効果が発揮された。
但し、この面積割合（Ａ／（Ａ＋Ｂ））が、０．５を超えて設定されると、ＳｉＣ−ＭＩＳＦＥＴの形成領域の面積占有率の減少によるオン抵抗の増加が見られ、却って上段および下段アームモジュール１００Ｈ、１００Ｌの損失の増加が懸念されることになる。
更に、素子全体の電流密度換算でショットキー電極９に流れる電流が２００〜６００Ａ／ｃｍ2であれば安定動作が期待されるため、この面積割合（Ａ／（Ａ＋Ｂ））の望ましい範囲は、０．１〜０．３である。
以上に述べたとおり、ＳｉＣ−ＭＩＳＦＥＴ１０２およびショットキーダイオード１０３のそれぞれに流れるオン電流のオン電流密度が同じとすると（但し、電流の方向は互いに逆向き）、ショットキーダイオード１０３の形成領域のオン抵抗がＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗の１／１０である場合には、面積割合（Ａ／（Ａ＋Ｂ））＝０．１に設定すれば良く、ショットキーダイオード１０３の形成領域のオン抵抗がＳｉＣ−ＭＩＳＦＥＴ１０２の形成領域のオン抵抗の１／３である場合には、面積割合（Ａ／（Ａ＋Ｂ））＝０．３に設定すれば良い。
なお、上記実施形態の説明においては、Ｎチャネル型ＭＩＳＦＥＴを例にしてＳｉＣ−ＭＩＳＦＥＴを説明したが、ソース電極とドレイン電極を逆にしたＰチャネル型ＭＩＳＦＥＴでも本実施の形態による半導体装置１００（アームモジュール）を構築することができる。
また、上記実施形態の説明においては、ゲート電極をアルミニウムにて構成した例について説明したが、これに代えて、ポリシリコンにてゲート電極を構成してもかまわない。ポリシリコンゲート電極にて構成した場合も、上述したものと同様の作用効果が得られる。
また、本実施形態においては、ショットキー電極９、ソース電極６およびドレイン電極１０の材料としてニッケル（Ｎｉ）を用いた例で説明したが、これらの電極６、９、１０の材料はこれに限らず、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびモリブデン（Ｍｏ）等の金属でも構わない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明による半導体装置は、高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れており、例えば、電気機器の高速インバータ電源回路の用途に適用可能である。
本発明の実施の形態による半導体装置の一構成例を示した平面図である。 図１のＡ−Ａ線に沿った部分の半導体装置の断面図である。 本実施の形態による半導体装置を、３相モータの駆動に適用したインバータモータ駆動系の一構成例を示した図である。 本実施の形態の仮想の境界ラインの特定例を説明する図である。
符号の説明
２ 半導体基板
３ ＳｉＣ層
４ ｐ型ウェル
４ｃ チャネル領域
５ ソース領域
６ ソース電極
７ ゲート絶縁膜
８ ゲート電極
９ ショットキー電極
１０ ドレイン電極
１１ 第１配線
１２ ゲート配線
２０ 入力端子
２１ 高電圧給電端子
２２ 接地端子
３０ 境界ライン
３０ａ 横境界ライン
３０ｂ 縦境界ライン
１００ 半導体装置
１００Ｈ 上段アームモジュール
１００Ｌ 下段アームモジュール
１０１Ｔ トランジスタセル
１０１Ｓ ダイオードセル
１０２ ＳｉＣ−ＭＩＳＦＥＴ
１０３ ショットキーダイオード
１０５ インバータモータ駆動系
１０６ ３相インバータ電源回路
１０７ ３相モータ
１０８ 相スイッチング回路
１１０ 結線部分
Ｇ ゲート端子
Ｓ ソース端子
Ｄ ドレイン端子
Ｈ１、Ｈ２ コンタクトホール

Claims (10)

  1. 第１導電型のワイドバンドギャップ半導体からなる半導体層と、
    前記半導体層の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタが形成されたトランジスタセルと、
    前記半導体層にショットキー電極がショットキー接合されてなるショットキーダイオードが形成されたダイオードセルと、を備え、
    前記半導体層に、平面視において、仮想の境界ラインに基づいて４角形の複数のサブ領域が区画され、かつ前記トランジスタセルとしての前記サブ領域と、前記ダイオードセルとしての前記サブ領域とを有してなる半導体装置。
  2. 前記複数のサブ領域は、互いに直交する２方向にマトリクス状に配列されている請求項１記載の半導体装置。
  3. 前記電界効果トランジスタは、前記半導体層の表面に設けられた第２導電型のウェルと、前記ウェルの内側に設けられた第１導電型の領域と、前記ウェルおよび前記領域を除いた前記半導体層としてのドリフト領域と、前記領域および前記ウェルに接するように設けられた第１のソース／ドレイン電極と、前記ウェルに絶縁層を介して配設されたゲート電極と、前記ドリフト領域の裏面にオーミックに接続された第２のソース／ドレイン電極と、を有してなる請求項１記載の半導体装置。
  4. 前記ダイオードセルは、前記トランジスタセルに囲まれて配置されている請求項１記載の半導体装置。
  5. 全ての前記サブ領域の平面視における面積に対する全ての前記トランジスタセルの平面視における面積の割合が０．５を超え、かつ０．９９以下である請求項１記載の半導体装置。
  6. 全ての前記サブ領域の平面視における面積に対する全ての前記ダイオードセルの平面視における面積の割合が０．０１を超え、かつ０．５以下である請求項１記載の半導体装置。
  7. 前記トランジスタセルに含まれた前記ウェルの平面視における表面積を、前記ダイオードセルに含まれた前記ショットキー電極の平面視における表面積より小さくしてなる請求項３記載の半導体装置。
  8. 交流駆動装置と、前記交流駆動装置のインバータ電源回路を構成する請求項１乃至７の何れかに記載の半導体装置と、を備え、
    前記半導体装置がアームモジュールとして組み込まれている電気機器。
  9. 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づいて前記電界効果トランジスタの内蔵寄生ダイオードおよび前記ショットキーダイオードに印加される電圧は、前記ショットキーダイオードの順方向に立ち上がり電圧より大きく、かつ前記内蔵寄生ダイオードの順方向の立ち上がり電圧より小さくして構成される請求項８記載の電気機器。
  10. 前記交流駆動装置は、前記インバータ電源回路により駆動される交流モータである請求項８記載の電気機器。
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