JPWO2004064161A1 - 半導体集積回路の製造方法および半導体集積回路 - Google Patents
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Abstract
複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域（Ａ１，Ａ２）において、第１導電型のコレクタ層（２）の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層（４）の表面側に、ベース層（４）よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層（６）が形成されていることにより複数のバイポーラトランジスタが構成されており、複数のトランジスタ作製領域（Ａ１，Ａ２）間において、エミッタ層（６、６１）に含まれる不純物の濃度が異なっており、これによって、少なくとも２つのトランジスタ作製領域（Ａ１，Ａ２）がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路である。この半導体集積回路によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能になる。
Description
本発明は、複数のバイポーラトランジスタを備えた半導体集積回路の製造方法および半導体集積回路に関する。
近年の携帯電話や無線ＬＡＮに代表される高周波アナログ回路には、例えば、ＳｉＧｅベース層を有するＳｉＧｅ−ＨＢＴ（ヘテロバイポーラトランジスタ）が複数利用されており、その製造にはＳｉＧｅ−ＢｉＣＭＯＳプロセス技術などが用いられている。バイポーラトランジスタに関しては、特開２００１−６８４８０号公報、特開２００１−１６８１０５号公報、特開２００１−２２３２２２号公報などに開示があり、高速化や低消費電力化が主な課題となっている。例えば、特開２００１−２２３２２２号公報には、トランジスタをオン動作させたときのエミッタ／コレクタ間の電圧降下を小さくすることにより電力損失を低減することを目的として、エミッタ層のドープ濃度を高めることが提案されている。
複数のバイポーラトランジスタを用いた半導体集積回路において、低消費電力化を図るためには、各バイポーラトランジスタのオン電圧（トランジスタをオン状態にするのに必要なベース電圧）を、回路特性などに応じて個別に設定可能であることが好ましい。例えば、半導体集積回路における出力側のトランジスタについては、電流が流れやすいようにオン電圧を低く設定する一方、入力側のトランジスタについては、電流が流れにくいようにオン電圧を高く設定することにより、消費電力の抑制を図ることができる。ところが、各トランジスタの特性を劣化させることなくオン電圧を所望の値に個別に設定することは、従来困難であった。
複数のバイポーラトランジスタを用いた半導体集積回路において、低消費電力化を図るためには、各バイポーラトランジスタのオン電圧（トランジスタをオン状態にするのに必要なベース電圧）を、回路特性などに応じて個別に設定可能であることが好ましい。例えば、半導体集積回路における出力側のトランジスタについては、電流が流れやすいようにオン電圧を低く設定する一方、入力側のトランジスタについては、電流が流れにくいようにオン電圧を高く設定することにより、消費電力の抑制を図ることができる。ところが、各トランジスタの特性を劣化させることなくオン電圧を所望の値に個別に設定することは、従来困難であった。
本発明は、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能な半導体集積回路の製造方法および半導体集積回路の提供を目的とする。
本発明の前記目的は、複数のバイポーラトランジスタを備え、少なくとも２つの前記バイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路の製造方法であって、複数のトランジスタ作製領域において、第１導電型の不純物を含むコレクタ層の表面側に形成されていると共にゲルマニウムを含む第２導電型の不純物を含むベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなると共に第１導電型の不純物を含むエミッタ層を形成するエミッタ層形成工程と、一部の前記トランジスタ作製領域における前記エミッタ層をレジスト膜で覆うリソグラフィ工程と、残部の前記トランジスタ作製領域における露出した前記エミッタ層に、第１導電型の不純物を注入する不純物注入工程と、少なくとも前記エミッタ層を熱処理することにより、前記エミッタ層に含まれる第１導電型の不純物を前記ベース層に向けて拡散させる熱処理工程とを備える半導体集積回路の製造方法により達成される。
また、本発明の前記目的は、複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域において、第１導電型のコレクタ層の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層が形成されていることにより前記複数のバイポーラトランジスタが構成されており、前記複数のトランジスタ作製領域間において、前記エミッタ層に含まれる不純物の濃度が異なっており、これによって、少なくとも２つの前記トランジスタ作製領域がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、前記複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる、半導体集積回路により達成される。
本発明の前記目的は、複数のバイポーラトランジスタを備え、少なくとも２つの前記バイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路の製造方法であって、複数のトランジスタ作製領域において、第１導電型の不純物を含むコレクタ層の表面側に形成されていると共にゲルマニウムを含む第２導電型の不純物を含むベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなると共に第１導電型の不純物を含むエミッタ層を形成するエミッタ層形成工程と、一部の前記トランジスタ作製領域における前記エミッタ層をレジスト膜で覆うリソグラフィ工程と、残部の前記トランジスタ作製領域における露出した前記エミッタ層に、第１導電型の不純物を注入する不純物注入工程と、少なくとも前記エミッタ層を熱処理することにより、前記エミッタ層に含まれる第１導電型の不純物を前記ベース層に向けて拡散させる熱処理工程とを備える半導体集積回路の製造方法により達成される。
また、本発明の前記目的は、複数のバイポーラトランジスタを備えた半導体集積回路であって、複数のトランジスタ作製領域において、第１導電型のコレクタ層の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層が形成されていることにより前記複数のバイポーラトランジスタが構成されており、前記複数のトランジスタ作製領域間において、前記エミッタ層に含まれる不純物の濃度が異なっており、これによって、少なくとも２つの前記トランジスタ作製領域がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、前記複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる、半導体集積回路により達成される。
図１（ａ）〜（ｃ）は、本発明の原理を説明するための半導体装置の製造方法を示す工程断面図である。
図２は、トランジスタ作製領域における不純物濃度及びＧｅ濃度の分布を示す図である。
図３は、ベース−エミッタの接合界面におけるＧｅ濃度とＩ−Ｖ特性との関係を示す図である。
図４は、エネルギーバンド模式図である。
図５（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体集積回路の製造方法において、エミッタ層形成工程を説明するための工程断面図である。
図６（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体集積回路の製造方法において、（ａ）リソグラフィ工程、（ｂ）イオン注入工程、および（ｃ）エッチング工程を説明するための工程断面図である。
図７は、本発明の一実施形態に係る半導体集積回路を示す断面図である。
図８（ａ）及び（ｂ）は、本発明に係る第１及び第２のトランジスタ作製領域Ａ１，Ａ２における不純物の濃度分布を示す図である。
図２は、トランジスタ作製領域における不純物濃度及びＧｅ濃度の分布を示す図である。
図３は、ベース−エミッタの接合界面におけるＧｅ濃度とＩ−Ｖ特性との関係を示す図である。
図４は、エネルギーバンド模式図である。
図５（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体集積回路の製造方法において、エミッタ層形成工程を説明するための工程断面図である。
図６（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体集積回路の製造方法において、（ａ）リソグラフィ工程、（ｂ）イオン注入工程、および（ｃ）エッチング工程を説明するための工程断面図である。
図７は、本発明の一実施形態に係る半導体集積回路を示す断面図である。
図８（ａ）及び（ｂ）は、本発明に係る第１及び第２のトランジスタ作製領域Ａ１，Ａ２における不純物の濃度分布を示す図である。
以下、本発明の実施の形態について図面を参照しながら説明する。
（本発明の原理）
図１は、本発明の原理を説明するための半導体装置の製造方法を示す工程断面図である。
まず、図１（ａ）に示すように、シリコン基板１上に、リソグラフィ工程により素子分離領域（図示せず）を形成した後、トランジスタ作製領域Ａにイオン注入を行うことにより、ｎ型のコレクタ層２を形成する。本実施形態においては、素子分離領域の形成後にコレクタ層２を形成しているが、先にコレクタ層２を形成した後に、素子分離領域を形成するようにしてもよい。
ついで、図１（ｂ）に示すように、エピタキシャル技術を用いて、コレクタ層２の表面に、ＳｉＧｅからなるバッファ層３、ＳｉＧｅからなるベース層４、およびＳｉからなるキャップ層５をこの順で積層する。具体的には、Ｓｉ系ガス（例えば、Ｓｉ２Ｈ６、ＳｉＨ４）とＧｅ系ガス（例えば、ＧｅＨ４）との混合ガスをプロセスガスとして用い、バッファ層３の形成時においては、Ｓｉ系ガスに対するＧｅ系ガスの割合を一定に維持して、ＳｉＧｅをエピタキシャル成長させる。そして、ベース層４の形成時においては、Ｓｉ系ガスに対するＧｅ系ガスの割合を徐々に低下させ、最終的にはＧｅの濃度が０％となるように、エピタキシャル成長させる。キャップ層５の形成時においては、Ｓｉ系ガスのみを供給して、Ｓｉをエピタキシャル成長させる。この結果、ベース層４におけるＧｅの濃度は、バッファ層３（コレクタ層２側）からキャップ層５（エミッタ層６側）に向けて直線状に減少する（図２参照）。ベース層４におけるＧｅ濃度の最大値は、例えば約１５％であり、バッファ層３、ベース層４、およびキャップ層５の厚みは、それぞれ２０ｎｍ、３０ｎｍ、および２０ｎｍを例示することができる。
また、ベース層４の形成においては、Ｂ２Ｈ６などの反応ガスを用いて、１×１０１８〜１×１０２０ｃｍ−３程度の濃度のボロンをｉｎ ｓｉｔｕドープする。
次に、図１（ｃ）に示すように、キャップ層５の表面に、ポリシリコンからなるエミッタ層６をＣＶＤ技術により形成する。このとき、エミッタ層６には、リンがイオン注入またはｉｎ ｓｉｔｕによりドープされる。この後、８００〜１０５０℃程度で１〜３０秒程度の短時間の熱処理を行うことにより、ドーパントの拡散及び活性化を行う。この後は、エミッタ層６の一部をエッチング等により除去してキャップ層５を露出させ、エミッタ電極、ベース電極及びコレクタ電極（いずれも図示せず）を形成することにより、バイポーラトランジスタを完成させる。
エミッタ層６中のリンは、濃度が高いほどより深くまで拡散するため、ベース−エミッタの接合界面（エミッタ層６中のリン濃度と、ベース層４に導入されたボロン濃度が一致する面）の位置は、エミッタ層６中のリン濃度が高いほどより深い位置になる。すなわち、図２に示すように、リン濃度が低濃度の場合には、ベース−エミッタの接合界面Ｓ１は、Ｇｅが存在しないキャップ層５内に位置するのに対し、リン濃度が中濃度または高濃度になると、ベース−エミッタの接合界面Ｓ２，Ｓ３は、Ｇｅが含まれるベース層４内に位置する。この結果、エミッタ領域は、接合界面がＳ１の場合は、エミッタ層６に加えてキャップ層５の一部により構成され、接合界面がＳ２，Ｓ３の場合は、エミッタ層６およびキャップ層５に加えてベース層４の一部により構成される。
上述したように、ベース層４におけるＧｅの濃度は、エミッタ層６側からみて深くなるにつれて増加するので、リン濃度が中濃度の場合の接合界面Ｓ２におけるＧｅ濃度に比べて、リン濃度が高濃度の場合の接合界面Ｓ３におけるＧｅ濃度が高くなる。エミッタ層６中のリン濃度の一例を挙げると、低濃度が２×１０１８ｃｍ−３程度、中濃度が５×１０１８ｃｍ−３程度、高濃度が２×１０１９ｃｍ−３程度である。
このように、エミッタ層６中のリンの濃度によって、熱処理後のベース−エミッタの接合界面におけるＧｅ濃度は変化する。ベース−エミッタの接合界面におけるＧｅ濃度と、トランジスタのＩ−Ｖ特性との関係を調べたところ、図３に示す結果になった。すなわち、接合界面におけるＧｅ濃度が低濃度の場合（図２の接合界面Ｓ１に対応）にはオン電圧はＶｂｅ１であるのに対し、Ｇｅ濃度が中濃度の場合（図２の接合界面Ｓ２に対応）にはオン電圧はＶｂｅ２となり、さらに、Ｇｅ濃度が高濃度の場合（図２の接合界面Ｓ３に対応）にはオン電圧はＶｂｅ３となり、これらは、Ｖｂｅ１＞Ｖｂｅ２＞Ｖｂｅ３の関係になる。ここで、オン電圧とは、トランジスタをオン動作させるのに必要な電圧であり、本実施形態においては、コレクタ電流Ｉｃが所定値以上となるベース−エミッタ間の電圧である。
この現象は、エネルギーバンド図を用いて以下のように説明される。図４に示すように、伝導帯の下端Ｅｃは、エミッタ領域からベース領域にかけて山を形成し、電子がエミッタからコレクタへ走行する際の障壁になる。この障壁高さは、ベース−エミッタの接合界面におけるエネルギーバンドギャップに依存し、バンドギャップが狭いほど障壁高さも低くなる。ＳｉＧｅはＳｉに比べてバンドギャップが小さく、また、Ｇｅの濃度が高いほどバンドギャップがより小さくなるので、接合界面におけるＧｅ濃度が高くなると、障壁を越えるのに必要なエネルギーが低くなる結果、オン電圧が低くなる。
本発明は、上述した知見に基づいてなされたものである。すなわち、本発明は、ベース層４にＧｅを含ませると共にエミッタ層６に導入するリンの濃度を調節し、その後の熱処理を一定条件下で行うことにより、ベース−エミッタの接合界面の深さを制御することができることを利用して、同一基板上に複数のトランジスタを有する半導体集積回路における各トランジスタのオン電圧を所望の値に設定するものである。これにより、トランジスタの性能を良好に維持しつつ、回路特性などに応じて最適なオン電圧にすることができ、消費電力の低減を図ることができる。
（半導体集積回路の製造方法）
図５から図７は、本発明の一実施形態に係る半導体集積回路の製造方法を説明するための工程断面図である。
まず、以下に示すようにエミッタ形成工程を行う。図５（ａ）に示すように、シリコン基板１上に、リソグラフィ法により素子分離領域（図示せず）を形成した後、第１及び第２のトランジスタ作製領域Ａ１，Ａ２にイオン注入を行うことにより、ｎ型のコレクタ層２を形成する。本実施形態においては、素子分離領域の形成後にコレクタ層２を形成しているが、先にコレクタ層２を形成した後に、素子分離領域を形成するようにしてもよい。
ついで、図５（ｂ）に示すように、エピタキシャル技術を用いて、コレクタ層２の表面に、ＳｉＧｅからなるバッファ層３、ＳｉＧｅからなるベース層４、およびＳｉからなるキャップ層５をこの順で積層する。具体的な形成方法は、前述した方法と同様であり、ベース層４におけるＧｅの濃度は、バッファ層３（コレクタ側）からキャップ層５（エミッタ側）に向けて直線的に減少するように設定する。バッファ層３、ベース層４、およびキャップ層５は、第１及び第２のトランジスタ作製領域Ａ１，Ａ２の双方に対して同一工程で形成することができる。
次に、図５（ｃ）に示すように、キャップ層５の表面に、ポリシリコンからなるエミッタ層６をＣＶＤ技術により形成する。このとき、エミッタ層６には、例えば２×１０１８ｃｍ−３程度の濃度のリンをｉｎ ｓｉｔｕドープする。この工程も、第１及び第２のトランジスタ作製領域Ａ１，Ａ２の双方に対して同一工程で行うことができる。
こうしてエミッタ層形成工程を行った後、図６（ａ）に示すように、フォトリソグラフィ工程により、第１のトランジスタ作製領域Ａ１についてはエミッタ層６をフォトレジストＲで覆い、第２のトランジスタ作製領域Ａ２については、フォトレジストＲを開口してエミッタ層６を露出させる。そして、フォトレジストＲの開口を介して、第２のトランジスタ作製領域Ａ２におけるエミッタ層６に、例えば２×１０１９ｃｍ−３程度の濃度になるようにリンをイオン注入する。このようなイオン注入工程により、図６（ｂ）に示すように、第２のトランジスタ作製領域Ａ２におけるエミッタ層６はリン濃度が増加して、第１のトランジスタ作製領域Ａ１におけるエミッタ層６のリン濃度に比べて高濃度の高濃度エミッタ層６１になる。この第２のトランジスタ作製領域Ａ２におけるエミッタ層６のリン濃度と、第１のトランジスタ作製領域Ａ１におけるエミッタ層６のリン濃度との比は、２以上１０００以下であることが好ましい。２未満であるとオン電圧の差が有意差とならない傾向があり、１０００を超えると、後述するエミッタ層６に対する熱処理により、コレクタ層２にまでエミッタ層６からリンが移動し、ベース層４の全域がボロンおよびリンを有することになり、バイポーラトランジスタとして機能しなくなる場合があるからである。
この後、フォトレジストＲを全て除去し、例えば８００〜１０５０℃程度で１〜３０秒程度の条件下で熱処理工程を行うことにより、ドーパントの拡散及び活性化を行う。エミッタ層６に注入されたリンは、濃度が高いほどより深くまで拡散するため、第１及び第２のトランジスタ作製領域Ａ１，Ａ２における不純物の濃度分布は、それぞれ図８（ａ）及び（ｂ）に示す状態になる。すなわち、ベース−エミッタの接合界面は、第１のトランジスタ作製領域Ａ１に比べて第２のトランジスタ作製領域Ａ２の方が深い位置になり、Ｇｅ濃度がより高くなる。
次に、図６（ｃ）に示すように、従来と同様のエッチング工程により、エミッタ層６および高濃度エミッタ層６１を加工して、第１及び第２のトランジスタ作製領域Ａ１，Ａ２のそれぞれにおいてキャップ層５を露出させると共に、バッファ層３、ベース層４、およびキャップ層５を加工する。
そして、図７に示すように、表面全体に層間絶縁膜１０を形成し、この層間絶縁膜１０にリソグラフィ法により開孔部を形成した後、層間絶縁膜１０の表面にスパッタリングなどにより形成した金属膜をパターニングすることにより、金属プラグ１２および金属配線１４を形成する。こうして、第１及び第２のトランジスタ作製領域Ａ１，Ａ２にそれぞれバイポーラトランジスタが形成され、第１のトランジスタ作製領域Ａ１のバイポーラトランジスタに比べて、第２のトランジスタ作製領域Ａ２のバイポーラトランジスタの方がオン電圧が低い半導体集積回路が得られる。
本実施形態に係る半導体集積回路の製造方法によれば、エミッタ層６を形成した後、リソグラフィ工程及びイオン注入工程を行うだけで、エミッタ層６のリン濃度が異なる複数のバイポーラトランジスタを得ることができる。したがって、回路特性などに応じて種々のオン電圧を有するバイポーラトランジスタを備えた半導体集積回路を、容易、迅速かつ安価に製造することができる。
エミッタ層６におけるリン濃度は、エミッタ層６の膜厚などにもよるが、例えば、１×１０１８〜１×１０２０ｃｍ−３の範囲で調節可能である。
本実施形態においては、ベース層４におけるＧｅ濃度の変化を、コレクタ層２側からエミッタ層６側に向けて減少するようにしているが、以下の所定の条件を満たせばよい。なお、以下の説明においては、説明を容易にするため、第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタのエミッタ層６に含まれる第１導電型の不純物の濃度が、第２トランジスタ作製領域Ａ２に形成される第２バイポーラトランジスタのエミッタ層６に含まれる第１導電型の不純物の濃度よりも低いとする。
第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタにおけるベース−エミッタの接合界面が図２に示すＳ１である場合（すなわち、ベース−エミッタの接合界面がＧｅが存在しないキャップ層５の内部に位置する場合）、ベース層４はＧｅを含んでおり、なおかつ第２トランジスタ作製領域Ａ２に形成される第２バイポーラトランジスタにおけるベース−エミッタの接合界面がベース層４の内部に位置していればよく、ベース層４に含まれるＧｅの濃度変化している必要はない。従って、この場合には、ベース層４に含まれるＧｅの濃度は一定であっても良い。
一方、第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタにおけるベース−エミッタの接合界面が図２に示すＳ２である場合（すなわち、ベース−エミッタの接合界面がベース層４に含まれる場合）、ベース層４はＧｅを含んでおり、なおかつこのベース層４に含まれるＧｅは深さ方向（図２の右側方向）に向けて濃度が高くなるように変化している必要がある。なぜなら、この場合にまでベース層４に含まれるＧｅの濃度が一定であるとすると、第２バイポーラトランジスタのオン電圧が第１バイポーラトランジスタのオン電圧と同じになってしまうからである。
また、ベース層４に含まれるＧｅの濃度を深さ方向に変化させる場合、そのＧｅ濃度の変化は、必ずしも直線状である必要はなく、階段状や曲線状などであってもよい。例えば、Ｇｅ濃度が深さ方向に対して階段状に変化する場合には、ベース−エミッタの接合界面を所望のＧｅ濃度位置に合わせ易くなるので、オン電圧の設定をより精度良く行うことが可能になる。
また、本実施形態においては、バッファ層３及びベース層４にＳｉＧｅを用いているが、ＳｉＧｅＣなどを用いることも可能である。
また、本実施形態においては、オン電圧が異なる２個のバイポーラトランジスタを形成する場合について説明したが、オン電圧がそれぞれ異なる３個以上のバイポーラトランジスタについても、本実施形態と同様にして形成することができる。例えば、３つのトランジスタ作製領域Ａ１，Ａ２，Ａ３を有する場合には、エミッタ層６を形成した後、リソグラフィ工程により領域Ａ１及びＡ２にフォトレジストを残留させて領域Ａ３は露出させた状態でイオン注入工程を行い、ついで、領域Ａ２のフォトレジストを除去して、領域Ａ２及びＡ３を露出させた状態で、更にイオン注入工程を行う。
このように、リソグラフィ工程及びイオン注入工程を繰り返し行うことにより、多数のバイポーラトランジスタを形成する場合であっても、それぞれのオン電圧を所望の値に容易に設定することができる。
本明細書では、ｎｐｎ型バイポーラトランジスタに関して例示したが、もちろん、ｐｎｐ型バイポーラトランジスタを用いても同様の効果を得ることができる。この場合は、ベース層４の構成材料としてＳｉＧｅＣを用いて必要とされる場合におけるベース層４の内部のエネルギーバンドギャップの変化をＣ（炭素）の濃度で与える方法が適している。具体的な方法としては、図２と同様、Ｃの濃度を深さ方向に変化させる方法が挙げられる。
さらに、本明細書で説明したバイポーラトランジスタはメサ型と呼ばれる単純な構造であるが、他の構造のバイポーラトランジスタ（例えば、ダブルポリシリコン型、シングルポリシリコン型、選択エピタキシャル型など）へ適用可能である。また、本明細書では、バイポーラトランジスタだけを図示したが、これらのバイポーラトランジスタを従来のＳｉＧｅ−ＢｉＣＭＯＳデバイスへ組み込むこともできる。
（本発明の原理）
図１は、本発明の原理を説明するための半導体装置の製造方法を示す工程断面図である。
まず、図１（ａ）に示すように、シリコン基板１上に、リソグラフィ工程により素子分離領域（図示せず）を形成した後、トランジスタ作製領域Ａにイオン注入を行うことにより、ｎ型のコレクタ層２を形成する。本実施形態においては、素子分離領域の形成後にコレクタ層２を形成しているが、先にコレクタ層２を形成した後に、素子分離領域を形成するようにしてもよい。
ついで、図１（ｂ）に示すように、エピタキシャル技術を用いて、コレクタ層２の表面に、ＳｉＧｅからなるバッファ層３、ＳｉＧｅからなるベース層４、およびＳｉからなるキャップ層５をこの順で積層する。具体的には、Ｓｉ系ガス（例えば、Ｓｉ２Ｈ６、ＳｉＨ４）とＧｅ系ガス（例えば、ＧｅＨ４）との混合ガスをプロセスガスとして用い、バッファ層３の形成時においては、Ｓｉ系ガスに対するＧｅ系ガスの割合を一定に維持して、ＳｉＧｅをエピタキシャル成長させる。そして、ベース層４の形成時においては、Ｓｉ系ガスに対するＧｅ系ガスの割合を徐々に低下させ、最終的にはＧｅの濃度が０％となるように、エピタキシャル成長させる。キャップ層５の形成時においては、Ｓｉ系ガスのみを供給して、Ｓｉをエピタキシャル成長させる。この結果、ベース層４におけるＧｅの濃度は、バッファ層３（コレクタ層２側）からキャップ層５（エミッタ層６側）に向けて直線状に減少する（図２参照）。ベース層４におけるＧｅ濃度の最大値は、例えば約１５％であり、バッファ層３、ベース層４、およびキャップ層５の厚みは、それぞれ２０ｎｍ、３０ｎｍ、および２０ｎｍを例示することができる。
また、ベース層４の形成においては、Ｂ２Ｈ６などの反応ガスを用いて、１×１０１８〜１×１０２０ｃｍ−３程度の濃度のボロンをｉｎ ｓｉｔｕドープする。
次に、図１（ｃ）に示すように、キャップ層５の表面に、ポリシリコンからなるエミッタ層６をＣＶＤ技術により形成する。このとき、エミッタ層６には、リンがイオン注入またはｉｎ ｓｉｔｕによりドープされる。この後、８００〜１０５０℃程度で１〜３０秒程度の短時間の熱処理を行うことにより、ドーパントの拡散及び活性化を行う。この後は、エミッタ層６の一部をエッチング等により除去してキャップ層５を露出させ、エミッタ電極、ベース電極及びコレクタ電極（いずれも図示せず）を形成することにより、バイポーラトランジスタを完成させる。
エミッタ層６中のリンは、濃度が高いほどより深くまで拡散するため、ベース−エミッタの接合界面（エミッタ層６中のリン濃度と、ベース層４に導入されたボロン濃度が一致する面）の位置は、エミッタ層６中のリン濃度が高いほどより深い位置になる。すなわち、図２に示すように、リン濃度が低濃度の場合には、ベース−エミッタの接合界面Ｓ１は、Ｇｅが存在しないキャップ層５内に位置するのに対し、リン濃度が中濃度または高濃度になると、ベース−エミッタの接合界面Ｓ２，Ｓ３は、Ｇｅが含まれるベース層４内に位置する。この結果、エミッタ領域は、接合界面がＳ１の場合は、エミッタ層６に加えてキャップ層５の一部により構成され、接合界面がＳ２，Ｓ３の場合は、エミッタ層６およびキャップ層５に加えてベース層４の一部により構成される。
上述したように、ベース層４におけるＧｅの濃度は、エミッタ層６側からみて深くなるにつれて増加するので、リン濃度が中濃度の場合の接合界面Ｓ２におけるＧｅ濃度に比べて、リン濃度が高濃度の場合の接合界面Ｓ３におけるＧｅ濃度が高くなる。エミッタ層６中のリン濃度の一例を挙げると、低濃度が２×１０１８ｃｍ−３程度、中濃度が５×１０１８ｃｍ−３程度、高濃度が２×１０１９ｃｍ−３程度である。
このように、エミッタ層６中のリンの濃度によって、熱処理後のベース−エミッタの接合界面におけるＧｅ濃度は変化する。ベース−エミッタの接合界面におけるＧｅ濃度と、トランジスタのＩ−Ｖ特性との関係を調べたところ、図３に示す結果になった。すなわち、接合界面におけるＧｅ濃度が低濃度の場合（図２の接合界面Ｓ１に対応）にはオン電圧はＶｂｅ１であるのに対し、Ｇｅ濃度が中濃度の場合（図２の接合界面Ｓ２に対応）にはオン電圧はＶｂｅ２となり、さらに、Ｇｅ濃度が高濃度の場合（図２の接合界面Ｓ３に対応）にはオン電圧はＶｂｅ３となり、これらは、Ｖｂｅ１＞Ｖｂｅ２＞Ｖｂｅ３の関係になる。ここで、オン電圧とは、トランジスタをオン動作させるのに必要な電圧であり、本実施形態においては、コレクタ電流Ｉｃが所定値以上となるベース−エミッタ間の電圧である。
この現象は、エネルギーバンド図を用いて以下のように説明される。図４に示すように、伝導帯の下端Ｅｃは、エミッタ領域からベース領域にかけて山を形成し、電子がエミッタからコレクタへ走行する際の障壁になる。この障壁高さは、ベース−エミッタの接合界面におけるエネルギーバンドギャップに依存し、バンドギャップが狭いほど障壁高さも低くなる。ＳｉＧｅはＳｉに比べてバンドギャップが小さく、また、Ｇｅの濃度が高いほどバンドギャップがより小さくなるので、接合界面におけるＧｅ濃度が高くなると、障壁を越えるのに必要なエネルギーが低くなる結果、オン電圧が低くなる。
本発明は、上述した知見に基づいてなされたものである。すなわち、本発明は、ベース層４にＧｅを含ませると共にエミッタ層６に導入するリンの濃度を調節し、その後の熱処理を一定条件下で行うことにより、ベース−エミッタの接合界面の深さを制御することができることを利用して、同一基板上に複数のトランジスタを有する半導体集積回路における各トランジスタのオン電圧を所望の値に設定するものである。これにより、トランジスタの性能を良好に維持しつつ、回路特性などに応じて最適なオン電圧にすることができ、消費電力の低減を図ることができる。
（半導体集積回路の製造方法）
図５から図７は、本発明の一実施形態に係る半導体集積回路の製造方法を説明するための工程断面図である。
まず、以下に示すようにエミッタ形成工程を行う。図５（ａ）に示すように、シリコン基板１上に、リソグラフィ法により素子分離領域（図示せず）を形成した後、第１及び第２のトランジスタ作製領域Ａ１，Ａ２にイオン注入を行うことにより、ｎ型のコレクタ層２を形成する。本実施形態においては、素子分離領域の形成後にコレクタ層２を形成しているが、先にコレクタ層２を形成した後に、素子分離領域を形成するようにしてもよい。
ついで、図５（ｂ）に示すように、エピタキシャル技術を用いて、コレクタ層２の表面に、ＳｉＧｅからなるバッファ層３、ＳｉＧｅからなるベース層４、およびＳｉからなるキャップ層５をこの順で積層する。具体的な形成方法は、前述した方法と同様であり、ベース層４におけるＧｅの濃度は、バッファ層３（コレクタ側）からキャップ層５（エミッタ側）に向けて直線的に減少するように設定する。バッファ層３、ベース層４、およびキャップ層５は、第１及び第２のトランジスタ作製領域Ａ１，Ａ２の双方に対して同一工程で形成することができる。
次に、図５（ｃ）に示すように、キャップ層５の表面に、ポリシリコンからなるエミッタ層６をＣＶＤ技術により形成する。このとき、エミッタ層６には、例えば２×１０１８ｃｍ−３程度の濃度のリンをｉｎ ｓｉｔｕドープする。この工程も、第１及び第２のトランジスタ作製領域Ａ１，Ａ２の双方に対して同一工程で行うことができる。
こうしてエミッタ層形成工程を行った後、図６（ａ）に示すように、フォトリソグラフィ工程により、第１のトランジスタ作製領域Ａ１についてはエミッタ層６をフォトレジストＲで覆い、第２のトランジスタ作製領域Ａ２については、フォトレジストＲを開口してエミッタ層６を露出させる。そして、フォトレジストＲの開口を介して、第２のトランジスタ作製領域Ａ２におけるエミッタ層６に、例えば２×１０１９ｃｍ−３程度の濃度になるようにリンをイオン注入する。このようなイオン注入工程により、図６（ｂ）に示すように、第２のトランジスタ作製領域Ａ２におけるエミッタ層６はリン濃度が増加して、第１のトランジスタ作製領域Ａ１におけるエミッタ層６のリン濃度に比べて高濃度の高濃度エミッタ層６１になる。この第２のトランジスタ作製領域Ａ２におけるエミッタ層６のリン濃度と、第１のトランジスタ作製領域Ａ１におけるエミッタ層６のリン濃度との比は、２以上１０００以下であることが好ましい。２未満であるとオン電圧の差が有意差とならない傾向があり、１０００を超えると、後述するエミッタ層６に対する熱処理により、コレクタ層２にまでエミッタ層６からリンが移動し、ベース層４の全域がボロンおよびリンを有することになり、バイポーラトランジスタとして機能しなくなる場合があるからである。
この後、フォトレジストＲを全て除去し、例えば８００〜１０５０℃程度で１〜３０秒程度の条件下で熱処理工程を行うことにより、ドーパントの拡散及び活性化を行う。エミッタ層６に注入されたリンは、濃度が高いほどより深くまで拡散するため、第１及び第２のトランジスタ作製領域Ａ１，Ａ２における不純物の濃度分布は、それぞれ図８（ａ）及び（ｂ）に示す状態になる。すなわち、ベース−エミッタの接合界面は、第１のトランジスタ作製領域Ａ１に比べて第２のトランジスタ作製領域Ａ２の方が深い位置になり、Ｇｅ濃度がより高くなる。
次に、図６（ｃ）に示すように、従来と同様のエッチング工程により、エミッタ層６および高濃度エミッタ層６１を加工して、第１及び第２のトランジスタ作製領域Ａ１，Ａ２のそれぞれにおいてキャップ層５を露出させると共に、バッファ層３、ベース層４、およびキャップ層５を加工する。
そして、図７に示すように、表面全体に層間絶縁膜１０を形成し、この層間絶縁膜１０にリソグラフィ法により開孔部を形成した後、層間絶縁膜１０の表面にスパッタリングなどにより形成した金属膜をパターニングすることにより、金属プラグ１２および金属配線１４を形成する。こうして、第１及び第２のトランジスタ作製領域Ａ１，Ａ２にそれぞれバイポーラトランジスタが形成され、第１のトランジスタ作製領域Ａ１のバイポーラトランジスタに比べて、第２のトランジスタ作製領域Ａ２のバイポーラトランジスタの方がオン電圧が低い半導体集積回路が得られる。
本実施形態に係る半導体集積回路の製造方法によれば、エミッタ層６を形成した後、リソグラフィ工程及びイオン注入工程を行うだけで、エミッタ層６のリン濃度が異なる複数のバイポーラトランジスタを得ることができる。したがって、回路特性などに応じて種々のオン電圧を有するバイポーラトランジスタを備えた半導体集積回路を、容易、迅速かつ安価に製造することができる。
エミッタ層６におけるリン濃度は、エミッタ層６の膜厚などにもよるが、例えば、１×１０１８〜１×１０２０ｃｍ−３の範囲で調節可能である。
本実施形態においては、ベース層４におけるＧｅ濃度の変化を、コレクタ層２側からエミッタ層６側に向けて減少するようにしているが、以下の所定の条件を満たせばよい。なお、以下の説明においては、説明を容易にするため、第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタのエミッタ層６に含まれる第１導電型の不純物の濃度が、第２トランジスタ作製領域Ａ２に形成される第２バイポーラトランジスタのエミッタ層６に含まれる第１導電型の不純物の濃度よりも低いとする。
第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタにおけるベース−エミッタの接合界面が図２に示すＳ１である場合（すなわち、ベース−エミッタの接合界面がＧｅが存在しないキャップ層５の内部に位置する場合）、ベース層４はＧｅを含んでおり、なおかつ第２トランジスタ作製領域Ａ２に形成される第２バイポーラトランジスタにおけるベース−エミッタの接合界面がベース層４の内部に位置していればよく、ベース層４に含まれるＧｅの濃度変化している必要はない。従って、この場合には、ベース層４に含まれるＧｅの濃度は一定であっても良い。
一方、第１トランジスタ作製領域Ａ１に形成される第１バイポーラトランジスタにおけるベース−エミッタの接合界面が図２に示すＳ２である場合（すなわち、ベース−エミッタの接合界面がベース層４に含まれる場合）、ベース層４はＧｅを含んでおり、なおかつこのベース層４に含まれるＧｅは深さ方向（図２の右側方向）に向けて濃度が高くなるように変化している必要がある。なぜなら、この場合にまでベース層４に含まれるＧｅの濃度が一定であるとすると、第２バイポーラトランジスタのオン電圧が第１バイポーラトランジスタのオン電圧と同じになってしまうからである。
また、ベース層４に含まれるＧｅの濃度を深さ方向に変化させる場合、そのＧｅ濃度の変化は、必ずしも直線状である必要はなく、階段状や曲線状などであってもよい。例えば、Ｇｅ濃度が深さ方向に対して階段状に変化する場合には、ベース−エミッタの接合界面を所望のＧｅ濃度位置に合わせ易くなるので、オン電圧の設定をより精度良く行うことが可能になる。
また、本実施形態においては、バッファ層３及びベース層４にＳｉＧｅを用いているが、ＳｉＧｅＣなどを用いることも可能である。
また、本実施形態においては、オン電圧が異なる２個のバイポーラトランジスタを形成する場合について説明したが、オン電圧がそれぞれ異なる３個以上のバイポーラトランジスタについても、本実施形態と同様にして形成することができる。例えば、３つのトランジスタ作製領域Ａ１，Ａ２，Ａ３を有する場合には、エミッタ層６を形成した後、リソグラフィ工程により領域Ａ１及びＡ２にフォトレジストを残留させて領域Ａ３は露出させた状態でイオン注入工程を行い、ついで、領域Ａ２のフォトレジストを除去して、領域Ａ２及びＡ３を露出させた状態で、更にイオン注入工程を行う。
このように、リソグラフィ工程及びイオン注入工程を繰り返し行うことにより、多数のバイポーラトランジスタを形成する場合であっても、それぞれのオン電圧を所望の値に容易に設定することができる。
本明細書では、ｎｐｎ型バイポーラトランジスタに関して例示したが、もちろん、ｐｎｐ型バイポーラトランジスタを用いても同様の効果を得ることができる。この場合は、ベース層４の構成材料としてＳｉＧｅＣを用いて必要とされる場合におけるベース層４の内部のエネルギーバンドギャップの変化をＣ（炭素）の濃度で与える方法が適している。具体的な方法としては、図２と同様、Ｃの濃度を深さ方向に変化させる方法が挙げられる。
さらに、本明細書で説明したバイポーラトランジスタはメサ型と呼ばれる単純な構造であるが、他の構造のバイポーラトランジスタ（例えば、ダブルポリシリコン型、シングルポリシリコン型、選択エピタキシャル型など）へ適用可能である。また、本明細書では、バイポーラトランジスタだけを図示したが、これらのバイポーラトランジスタを従来のＳｉＧｅ−ＢｉＣＭＯＳデバイスへ組み込むこともできる。
以上のように、本発明によれば、バイポーラトランジスタの性能を良好に維持しつつ低消費電力化が可能な半導体集積回路の製造方法および半導体集積回路を提供することができる。
Claims (35)
- 複数のバイポーラトランジスタを備え、少なくとも２つの前記バイポーラトランジスタをオン動作させるために必要なオン電圧が異なる半導体集積回路の製造方法であって、
複数のトランジスタ作製領域において、第１導電型の不純物を含むコレクタ層の表面側に形成されていると共にゲルマニウムを含む第２導電型の不純物を含むベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなると共に第１導電型の不純物を含むエミッタ層を形成するエミッタ層形成工程と、
一部の前記トランジスタ作製領域における前記エミッタ層をレジスト膜で覆うリソグラフィ工程と、
残部の前記トランジスタ作製領域における露出した前記エミッタ層に、第１導電型の不純物を注入する不純物注入工程と、
少なくとも前記エミッタ層を熱処理することにより、前記エミッタ層に含まれる第１導電型の不純物を前記ベース層に向けて拡散させる熱処理工程とを備える半導体集積回路の製造方法。 - 前記ベース層は、ＳｉＧｅまたはＳｉＧｅＣである請求項１に記載の半導体集積回路の製造方法。
- 前記エミッタ層は、ポリシリコンである請求項１に記載の半導体集積回路の製造方法。
- 前記オン電圧は、コレクタ電流が所定値以上となるベース−エミッタ間の電圧である請求項１に記載の半導体集積回路の製造方法。
- 少なくとも２つの前記トランジスタ作製領域間において、前記ベース層およびエミッタ層の不純物が熱拡散して形成されたベース−エミッタ接合界面におけるゲルマニウム濃度が異なる請求項１に記載の半導体集積回路の製造方法。
- 前記不純物注入工程は、トランジスタをオン動作させるのに必要なオン電圧が所望の値となるように、注入する第１導電型の不純物の濃度を制御する工程を含む請求項１に記載の半導体集積回路の製造方法。
- 前記オン電圧は、コレクタ電流が所定値以上となるベース−エミッタ間の電圧である請求項６に記載の半導体集積回路の製造方法。
- 前記不純物注入工程は、前記熱処理工程において、前記ベース層およびエミッタ層に導入された不純物が熱拡散して形成されたベース−エミッタ接合界面におけるゲルマニウム濃度が所望の値となるように、注入する第１導電型の不純物の濃度を制御する工程を含む請求項１に記載の半導体集積回路の製造方法。
- 前記ベース層は、前記コレクタ層側から前記エミッタ層側に向けて、ゲルマニウム濃度が減少する領域を有する請求項１に記載の半導体集積回路の製造方法。
- 前記ベース層におけるゲルマニウム濃度の減少は、直線状である請求項１に記載の半導体集積回路の製造方法。
- 前記ベース層におけるゲルマニウム濃度の減少は、階段状である請求項１に記載の半導体集積回路の製造方法。
- 前記エミッタ層形成工程は、前記コレクタ層の表面側に、シリコンゲルマニウムからなるバッファ層、前記ベース層、およびシリコンからなるキャップ層がこの順で形成された積層体に対して行われ、
前記ベース層のゲルマニウム濃度は、前記コレクタ層側から前記エミッタ層側に向けて、前記バッファ層のゲルマニウム濃度から減少して０となるように設定されている請求項１に記載の半導体集積回路の製造方法。 - 前記各トランジスタ作製領域における前記ベース層のゲルマニウム濃度分布は、実質的に同一である請求項１に記載の半導体集積回路の製造方法。
- 前記各トランジスタ作製領域における前記コレクタ層の表面から前記ベース層の表面までの高さは、実質的に同一である請求項１に記載の半導体集積回路の製造方法。
- 前記各トランジスタ作製領域に形成されるバイポーラトランジスタのサイズは、実質的に同一である請求項１に記載の半導体集積回路の製造方法。
- 前記不純物注入工程の後に各トランジスタ作製領域のエミッタ層にそれぞれ含まれる第１導電型の不純物の濃度の比が２以上である、請求項１に記載の半導体集積回路の製造方法。
- 前記第１導電型の不純物の濃度の比が１０００以下である、請求項１６に記載の半導体集積回路の製造方法。
- 前記ベース層に含まれるゲルマニウムの濃度が前記ベース層の内部で一定である、請求項１に記載の半導体集積回路の製造方法。
- 前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記ベース層には炭素がさらに含まれている、請求項１に記載の半導体集積回路の製造方法。 - 前記ベース層は、前記コレクタ層側から前記エミッタ層側に向けて、炭素の濃度が減少する領域を有する請求項１９に記載の半導体集積回路の製造方法。
- 複数のバイポーラトランジスタを備えた半導体集積回路であって、
複数のトランジスタ作製領域において、第１導電型のコレクタ層の表面側に形成されていると共にゲルマニウムを有する第２導電型のベース層の表面側に、前記ベース層よりもバンドギャップが大きい半導体材料からなる第１導電型のエミッタ層が形成されていることにより前記複数のバイポーラトランジスタが構成されており、
前記複数のトランジスタ作製領域間において、前記エミッタ層に含まれる不純物の濃度が異なっており、これによって、少なくとも２つの前記トランジスタ作製領域がそれぞれ有するベース−エミッタ接合界面におけるゲルマニウムの濃度が異なることにより、前記複数のバイポーラトランジスタをオン動作させるために必要なオン電圧が異なる、半導体集積回路。 - 前記オン電圧は、コレクタ電流が所定値以上となるベース−エミッタ間の電圧である請求項２１に記載の半導体集積回路。
- 前記ベース層は、ＳｉＧｅまたはＳｉＧｅＣである請求項２１に記載の半導体集積回路。
- 前記エミッタ層は、ポリシリコンである請求項２１に記載の半導体集積回路。
- 少なくとも２つの前記トランジスタ作製領域間において、前記ベース層およびエミッタ層の不純物が熱拡散して形成されたベース−エミッタ接合界面におけるゲルマニウム濃度が異なる請求項２１に記載の半導体集積回路。
- 前記ベース層は、前記コレクタ層側から前記エミッタ層側に向けて、ゲルマニウム濃度が減少する領域を有する請求項２１に記載の半導体集積回路。
- 前記ベース層におけるゲルマニウム濃度の減少は、直線状である請求項２６に記載の半導体集積回路。
- 前記ベース層におけるゲルマニウム濃度の減少は、階段状である請求項２６に記載の半導体集積回路。
- 前記エミッタ層は、前記コレクタ層の表面側に、シリコンゲルマニウムからなるバッファ層、前記ベース層、およびシリコンからなるキャップ層がこの順で形成された積層体の表面に形成されており、
前記ベース層のゲルマニウム濃度は、前記コレクタ層側から前記エミッタ層側に向けて、前記バッファ層のゲルマニウム濃度から減少して０となるように設定されている請求項２１に記載の半導体集積回路。 - 前記各トランジスタ作製領域における前記ベース層のゲルマニウム濃度分布は、実質的に同一である請求項２１に記載の半導体集積回路。
- 前記コレクタ層の表面から前記ベース層の表面までの高さは、実質的に同一である請求項２１に記載の半導体集積回路。
- 前記各トランジスタ作製領域に形成されるバイポーラトランジスタのサイズは、実質的に同一である請求項２１に記載の半導体集積回路。
- 前記ベース層に含まれるゲルマニウムの濃度が前記ベース層の内部で一定である、請求項２１に記載の半導体集積回路。
- 前記第１導電型がｐ型であり、
前記第２導電型がｎ型であり、
前記ベース層には炭素がさらに含まれている、請求項２１に記載の半導体集積回路。 - 前記ベース層は、前記コレクタ層側から前記エミッタ層側に向けて、炭素の濃度が減少する領域を有する請求項３４に記載の半導体集積回路。
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