JPS641055B2 - - Google Patents
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- JPS641055B2 JPS641055B2 JP10561082A JP10561082A JPS641055B2 JP S641055 B2 JPS641055 B2 JP S641055B2 JP 10561082 A JP10561082 A JP 10561082A JP 10561082 A JP10561082 A JP 10561082A JP S641055 B2 JPS641055 B2 JP S641055B2
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- conductive layer
- hole
- insulating film
- silicide
- polycrystalline silicon
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- Expired
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にス
ルーホール部分での金属配線の断線を防止するこ
とを目的とするものである。
ルーホール部分での金属配線の断線を防止するこ
とを目的とするものである。
近年半導体装置の集積化のため回路パターンの
微細化が進められている。このため例えば第１図
に示すようにシリコン基板１に形成されたシリコ
ン酸化膜２上に第１の導電層３を設け、さらに絶
縁膜４を形成してこの絶縁膜４に第１の導電層３
を露出せしめるスルーホール５を穿設するときス
ルーホール５の端部６を急峻に形成することによ
り回路パターンの鮮明化が図られている。然し乍
らこのようにスルーホール５は通常深さが5000〜
8000Åもあり、スルーホール５の端部６を急峻に
すると前記絶縁膜４上に金属を蒸着して第２の導
電層７を形成し、このスルーホール５を介してこ
の第２の導電層７を第１の導電層３にコンタクト
させるとき、第２図に示す如く、スルーホール５
端部６で断線が生じ易く、半導体装置の信頼性低
下を招くものであつた。
微細化が進められている。このため例えば第１図
に示すようにシリコン基板１に形成されたシリコ
ン酸化膜２上に第１の導電層３を設け、さらに絶
縁膜４を形成してこの絶縁膜４に第１の導電層３
を露出せしめるスルーホール５を穿設するときス
ルーホール５の端部６を急峻に形成することによ
り回路パターンの鮮明化が図られている。然し乍
らこのようにスルーホール５は通常深さが5000〜
8000Åもあり、スルーホール５の端部６を急峻に
すると前記絶縁膜４上に金属を蒸着して第２の導
電層７を形成し、このスルーホール５を介してこ
の第２の導電層７を第１の導電層３にコンタクト
させるとき、第２図に示す如く、スルーホール５
端部６で断線が生じ易く、半導体装置の信頼性低
下を招くものであつた。
本発明はこのような点に鑑みて為されたもので
あつて以下第３図乃至第５図を用いて本発明製造
方法を詳述する。まず前述と同様に第１図に示す
如く絶縁膜４にスルーホールをその端部６が急峻
な状態で穿設する。尚このとき第１の導電層３は
多結晶シリコンで形成しておく。さらに絶縁膜４
上にレジスト８を設けた後、多結晶シリコンと反
応してシリサイドを形成する金属材料例えばモリ
ブデン等の高融点金属９をスパタリング法により
スルーホール５の深さに対して1/3〜1/2程度例え
ばスルーホール５の深さが5000Åとすると約2000
Åの厚みで設けたのが第３図である。次にレジス
ト８を除去することにより、スルーホール５内に
のみ高融点金属９を残存させ、続いて約600℃で
スルーホール５の深さに応じた所定時間熱処理を
行い、第１の導電層３を構成する多結晶シリコン
とスルーホール５内の高融点金属９との界面にシ
リサイド１０を形成させる。（第４図）。このとき
シリサイド１０は第一の導電層３である多結晶シ
リコンと高融点金属９との界面に成長し、スルー
ホール５内はシリサイド１０と高融点金属９で埋
め尽された状態になる。例えば高融点金属として
モリブデンを使用した場合、前記600℃の熱処理
30分で約6000Å厚のシリサイドが形成され、この
シリサイドの形成速度は熱処理時間に略比例する
ので、スルーホール５の深さにより適宜熱処理時
間を調節してシリサイド１０の厚みを設定すると
良い。尚、この場合、シリサイド１０上にはその
後に形成する第２の導電層７とのコンタクトのた
め、高融点金属９を残存させる。この状態で、絶
縁膜４上に第２の導電層７を設ける（第５図）
と、スルーホール５部も絶縁膜４と略同一平面に
なつており、この第２の導電層７が断線する恐れ
は全くない。
あつて以下第３図乃至第５図を用いて本発明製造
方法を詳述する。まず前述と同様に第１図に示す
如く絶縁膜４にスルーホールをその端部６が急峻
な状態で穿設する。尚このとき第１の導電層３は
多結晶シリコンで形成しておく。さらに絶縁膜４
上にレジスト８を設けた後、多結晶シリコンと反
応してシリサイドを形成する金属材料例えばモリ
ブデン等の高融点金属９をスパタリング法により
スルーホール５の深さに対して1/3〜1/2程度例え
ばスルーホール５の深さが5000Åとすると約2000
Åの厚みで設けたのが第３図である。次にレジス
ト８を除去することにより、スルーホール５内に
のみ高融点金属９を残存させ、続いて約600℃で
スルーホール５の深さに応じた所定時間熱処理を
行い、第１の導電層３を構成する多結晶シリコン
とスルーホール５内の高融点金属９との界面にシ
リサイド１０を形成させる。（第４図）。このとき
シリサイド１０は第一の導電層３である多結晶シ
リコンと高融点金属９との界面に成長し、スルー
ホール５内はシリサイド１０と高融点金属９で埋
め尽された状態になる。例えば高融点金属として
モリブデンを使用した場合、前記600℃の熱処理
30分で約6000Å厚のシリサイドが形成され、この
シリサイドの形成速度は熱処理時間に略比例する
ので、スルーホール５の深さにより適宜熱処理時
間を調節してシリサイド１０の厚みを設定すると
良い。尚、この場合、シリサイド１０上にはその
後に形成する第２の導電層７とのコンタクトのた
め、高融点金属９を残存させる。この状態で、絶
縁膜４上に第２の導電層７を設ける（第５図）
と、スルーホール５部も絶縁膜４と略同一平面に
なつており、この第２の導電層７が断線する恐れ
は全くない。
以上述べた如く本発明半導体装置の製造方法は
第１の導電層を多結晶シリコンで形成し、この第
１の導電層上の絶縁膜に穿たれたスルーホール内
に前記第１の導電層と接するよう多結晶シリコン
と反応してシリサイドを形成する金属を設けて熱
処理することにより、該スルーホール内で上記多
結晶シリコンから成る第１の導電層上に多結晶シ
リコンと上記金属とから成るシリサイド層を成長
形成せしめ、その後絶縁膜上に形成する第２の導
電層と上記第１の導電層との電気的接続を上記シ
リサイドを介して行つているので、第２の導電層
形成時、スルーホール部は絶縁膜と略同一平面に
なり、端部が急峻に切り立つたスルーホールを形
成しても第２の導電層がスルーホール端部で断線
を生じる惧れは全くなく、信頼性を低下させずに
回路パターーンの鮮明化微細化を行うことが出来
半導体装置の小型化集積化をさらに図ることが可
能となる。
第１の導電層を多結晶シリコンで形成し、この第
１の導電層上の絶縁膜に穿たれたスルーホール内
に前記第１の導電層と接するよう多結晶シリコン
と反応してシリサイドを形成する金属を設けて熱
処理することにより、該スルーホール内で上記多
結晶シリコンから成る第１の導電層上に多結晶シ
リコンと上記金属とから成るシリサイド層を成長
形成せしめ、その後絶縁膜上に形成する第２の導
電層と上記第１の導電層との電気的接続を上記シ
リサイドを介して行つているので、第２の導電層
形成時、スルーホール部は絶縁膜と略同一平面に
なり、端部が急峻に切り立つたスルーホールを形
成しても第２の導電層がスルーホール端部で断線
を生じる惧れは全くなく、信頼性を低下させずに
回路パターーンの鮮明化微細化を行うことが出来
半導体装置の小型化集積化をさらに図ることが可
能となる。
第１図はスルーホールの断面図、第２図は従来
の２層配線状態を示す断面図、第３図乃至第５図
は本発明半導体装置の製造方法を示す断面図であ
る。 ３……第１の導電層、４……絶縁膜、５……ス
ルーホール、７……第２の導電層、９……高融点
金属、１０……シリサイド。
の２層配線状態を示す断面図、第３図乃至第５図
は本発明半導体装置の製造方法を示す断面図であ
る。 ３……第１の導電層、４……絶縁膜、５……ス
ルーホール、７……第２の導電層、９……高融点
金属、１０……シリサイド。
Claims (1)
- １ 基板上に設けられた多結晶シリコンよりなる
第１の導電層と、この第１の導電層上に形成され
た絶縁膜と、この絶縁膜に第１の導電層を露出さ
せるスルーホールと、から成る半導体装置におい
て、このスルーホール内に前記第１の導電層と接
するよう多結晶シリコンと反応してシリサイドを
形成する金属材料を配置した後、熱処理をするこ
とにより、該スルーホール内で上記多結晶シリコ
ンから成る第１の導電層上に該多結晶シリコンと
上記金属材料とから成るシリサイド層を成長形成
せしめると共に該シリサイド層の表面に前記金属
材料層を残存させ、前記スルーホール内を前記シ
リサイド層と前記金属材料層とで埋め尽くした
後、上記絶縁膜上に形成する第２の導電層と上記
第１の導電層との電気的接続を上記シリサイド層
と上記金属材料層とを介して行うことを特徴とし
た半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10561082A JPS58222540A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10561082A JPS58222540A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222540A JPS58222540A (ja) | 1983-12-24 |
| JPS641055B2 true JPS641055B2 (ja) | 1989-01-10 |
Family
ID=14412267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10561082A Granted JPS58222540A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254777U (ja) * | 1988-10-17 | 1990-04-20 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198357A (ja) * | 1987-02-13 | 1988-08-17 | Nec Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564248A (en) * | 1979-06-25 | 1981-01-17 | Nec Corp | Semiconductor device |
| JPS5745967A (en) * | 1980-09-04 | 1982-03-16 | Toshiba Corp | Semiconductor device |
-
1982
- 1982-06-18 JP JP10561082A patent/JPS58222540A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254777U (ja) * | 1988-10-17 | 1990-04-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222540A (ja) | 1983-12-24 |
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