JPS6399561A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6399561A JPS6399561A JP22108786A JP22108786A JPS6399561A JP S6399561 A JPS6399561 A JP S6399561A JP 22108786 A JP22108786 A JP 22108786A JP 22108786 A JP22108786 A JP 22108786A JP S6399561 A JPS6399561 A JP S6399561A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- pad
- pads
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000011990 functional testing Methods 0.000 abstract description 10
- 239000008188 pellet Substances 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 7
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多ピン入出力端子を持つ大規模集積回路のウ
ェハー状態時の機能テストを容易にする、半導体集積回
路の構成に関する。
ェハー状態時の機能テストを容易にする、半導体集積回
路の構成に関する。
近年、半導体集積回路装置の多ピン化の進展にともない
、ウェハー状態時の機能試験の為、高価な、多ビン用Ｌ
ＳＩテスター、ウェハープローバーが必要となっている
。
、ウェハー状態時の機能試験の為、高価な、多ビン用Ｌ
ＳＩテスター、ウェハープローバーが必要となっている
。
上述した、多ビンの大規模集積回路のウェハーでの機能
試験において下記の様な問題が起きている。
試験において下記の様な問題が起きている。
多ピン化の為、ポンディングパッド部の縮小化及び間隔
が狭くなっているこれによシ、ブロービングの位置合せ
が非常に難しい、又パッド部のブロービング時の傷によ
り、組立時のボンディングの品質信頼性についても間組
である。
が狭くなっているこれによシ、ブロービングの位置合せ
が非常に難しい、又パッド部のブロービング時の傷によ
り、組立時のボンディングの品質信頼性についても間組
である。
多ビンＬＳＩの機能試験時に於いて、一般的に同時に多
数の出力ビンが動く場合（すなわち、論理”１” から
０”、論理″０” から論理″１”）に出力線から入力
線への容量結合によるクロスφトークによったり、又は
、出力線（含むテスターの入力容量）の負荷容量への充
放電に伴い、接地線へ流れる電流で接地線のインダクタ
ンスにより発生する接地雑音に起因し誤動作（発振音）
を起す。そして、出力ピン数が多い程又出力波形が急峻
な程起きる。これは、ウェノ・一工程時の機能試験時に
は、ウェハープロービング治具の物理制約上、ピン間の
クロストーク、接地線のインダクタンス及び出力ライン
の負荷容量等が悪い条件（組立後の機能試験時に比べ）
にてテストをしている為本来の良品を不良品としている
欠点がある。
数の出力ビンが動く場合（すなわち、論理”１” から
０”、論理″０” から論理″１”）に出力線から入力
線への容量結合によるクロスφトークによったり、又は
、出力線（含むテスターの入力容量）の負荷容量への充
放電に伴い、接地線へ流れる電流で接地線のインダクタ
ンスにより発生する接地雑音に起因し誤動作（発振音）
を起す。そして、出力ピン数が多い程又出力波形が急峻
な程起きる。これは、ウェノ・一工程時の機能試験時に
は、ウェハープロービング治具の物理制約上、ピン間の
クロストーク、接地線のインダクタンス及び出力ライン
の負荷容量等が悪い条件（組立後の機能試験時に比べ）
にてテストをしている為本来の良品を不良品としている
欠点がある。
本発明は、従来の多ビンＬＳＩのウニ／Ｓ一時の機能試
験時は全ピンにブロービングする必要があるが、本発明
は、電源端子以外としては、入力信号用シリアル入力端
子、出力信号用シリアル出力端子、シフトクロック入力
端子、及び入出力制御クロック用端子の４端子にていか
なる多ピンＬＳＩに於いてもウェハー状態でのウェノ）
−プロービングテストが出来る独創的内容を有する。
験時は全ピンにブロービングする必要があるが、本発明
は、電源端子以外としては、入力信号用シリアル入力端
子、出力信号用シリアル出力端子、シフトクロック入力
端子、及び入出力制御クロック用端子の４端子にていか
なる多ピンＬＳＩに於いてもウェハー状態でのウェノ）
−プロービングテストが出来る独創的内容を有する。
本発明の半導体集積回路装置は、入出力ボンディング舎
パッド部と継かり近接してウエノ）−上に人出力バッフ
ァ回路を設け、当該バッファ回路はシフトレジスター構
成にする。又、電源供給用パッド、入力信号用シリアル
人力パッド、出力信号用シリアル出力パッド、シフトク
ロック入カッくラド及び入出力制御クロック用パッドの
ブロービング専用パッド有し、ウエノ・−での機能試験
終了後は、ポンディングパッド部は、電気的又は物理的
に当該部分を切シ離すことが可能な構造を有する。
パッド部と継かり近接してウエノ）−上に人出力バッフ
ァ回路を設け、当該バッファ回路はシフトレジスター構
成にする。又、電源供給用パッド、入力信号用シリアル
人力パッド、出力信号用シリアル出力パッド、シフトク
ロック入カッくラド及び入出力制御クロック用パッドの
ブロービング専用パッド有し、ウエノ・−での機能試験
終了後は、ポンディングパッド部は、電気的又は物理的
に当該部分を切シ離すことが可能な構造を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、不発明の１実施例の要部のブロック図である
。本実施例の半導体集積回路装置は、本体部７、および
入出力バッファ回路部８、により構成さｆしておシ、本
体部７が一般の半導体集積回路の全部分でｂる。ここで
７の内側には、ボンディング接続用の電源パッドＶＣＣ
％グラウンドパッドｇｎｄ、入力パッド■１〜Ｉｎ、Ｉ
ｎ＋１〜１ｍ１ 出力パッド０１〜Ｏｎ ｖ Ｏｎ＋１
〜Ｏｍ１を有し、これらはすべて、本体部７の外側の入
出力バッファ回路ｓ８に接続されている。電源パッドは
ＶＣＣは、ブロービング用パッド１ （ＶＣＣ）、グラ
ウンドパッドｇｎｄ ＋１同じくブロービング用パッド
４（ＧＮＤ）、■１〜■Ｄｒ Ｉ ｎ＋ １〜Ｉｙｌは
入力バッファ回路へそしてＣ）＋〜Ｏｎ ｒ Ｏｎ ＋
１〜Ｏｍ は出力バッファ回路に接続されている。
。本実施例の半導体集積回路装置は、本体部７、および
入出力バッファ回路部８、により構成さｆしておシ、本
体部７が一般の半導体集積回路の全部分でｂる。ここで
７の内側には、ボンディング接続用の電源パッドＶＣＣ
％グラウンドパッドｇｎｄ、入力パッド■１〜Ｉｎ、Ｉ
ｎ＋１〜１ｍ１ 出力パッド０１〜Ｏｎ ｖ Ｏｎ＋１
〜Ｏｍ１を有し、これらはすべて、本体部７の外側の入
出力バッファ回路ｓ８に接続されている。電源パッドは
ＶＣＣは、ブロービング用パッド１ （ＶＣＣ）、グラ
ウンドパッドｇｎｄ ＋１同じくブロービング用パッド
４（ＧＮＤ）、■１〜■Ｄｒ Ｉ ｎ＋ １〜Ｉｙｌは
入力バッファ回路へそしてＣ）＋〜Ｏｎ ｒ Ｏｎ ＋
１〜Ｏｍ は出力バッファ回路に接続されている。
ここで、入出力バッファ回路部について説明すると、入
力バッファ回路はシフトレジスター機能と人力パッド１
１〜Ｉｎ、Ｉ。＋１〜Ｉｍを駆動する機能を有する。ブ
ロービングパッドの入力信号用シリアル人力パッド（Ｓ
Ｉ）に各入力駆動用データをシフトクロック入力パッド
（ＣＬＫ） への同期信号入力と同期してデータ入力
そしてシフトレジスターに格納し、つづいて入出力制御
クロック用パッド（ＩＯＣ）に加える信号に同期し入力
パッド１１〜ＩｎｙＩｎ＋１〜■□ に駆動用データに
基づき電圧を供給さ扛る。出力バッファ回路は、やはり
シフトレジスター機能を持ち入出力制御クロック（ＩＯ
Ｃ） に同期し各出力パッド０１〜０ｎＯｎ＋１〜Ｏ
ｍ の出力信号論理値によりシフトレジスター内にその
値を記憶し、シフトクロック入力に同期してその値をシ
リアル出力パッド（ＳＯ）に送出する機ＷＥを有する。
力バッファ回路はシフトレジスター機能と人力パッド１
１〜Ｉｎ、Ｉ。＋１〜Ｉｍを駆動する機能を有する。ブ
ロービングパッドの入力信号用シリアル人力パッド（Ｓ
Ｉ）に各入力駆動用データをシフトクロック入力パッド
（ＣＬＫ） への同期信号入力と同期してデータ入力
そしてシフトレジスターに格納し、つづいて入出力制御
クロック用パッド（ＩＯＣ）に加える信号に同期し入力
パッド１１〜ＩｎｙＩｎ＋１〜■□ に駆動用データに
基づき電圧を供給さ扛る。出力バッファ回路は、やはり
シフトレジスター機能を持ち入出力制御クロック（ＩＯ
Ｃ） に同期し各出力パッド０１〜０ｎＯｎ＋１〜Ｏ
ｍ の出力信号論理値によりシフトレジスター内にその
値を記憶し、シフトクロック入力に同期してその値をシ
リアル出力パッド（ＳＯ）に送出する機ＷＥを有する。
以上の各機能を使う事により、入力パッドへの駆動電圧
印加及び出力パッドからの出力論理値の取り込みが電源
（ＶＣＣ，ＧＮＤ）パッド、シリアル入力パッド（ＳＩ
）、 シリアル出力パッド（ＳＯ）入出力制御クロック
用パッド（ＩＯＣ）、シフトクロック人力バッド（ＣＬ
Ｋ） のみのプロービングによシ機能試験が可能とな
る。上記機能試験が完了後は、本体部のみスクライプに
て切り出す事によシ、組立以降の工程では従来通シの形
にて処理可能である。
印加及び出力パッドからの出力論理値の取り込みが電源
（ＶＣＣ，ＧＮＤ）パッド、シリアル入力パッド（ＳＩ
）、 シリアル出力パッド（ＳＯ）入出力制御クロック
用パッド（ＩＯＣ）、シフトクロック人力バッド（ＣＬ
Ｋ） のみのプロービングによシ機能試験が可能とな
る。上記機能試験が完了後は、本体部のみスクライプに
て切り出す事によシ、組立以降の工程では従来通シの形
にて処理可能である。
〔実施例２〕
次に本発明の実施例２としては、実施例１にてベレット
の切断により完全に入出力バッファ回路を切シ離したが
、各人力バッド１１〜ＩｎＩＨ＋ｘ〜工ｍ及び各出力パ
ッドＯ！〜Ｏｎ、Ｏｎ＋１〜Ｏｍと入出力バッファ回路
を接続している導体をレザー光により溶断することによ
り切シ離し、組立後においても入出力バッファ回路を物
理的には残しても同様な効果が得られる。
の切断により完全に入出力バッファ回路を切シ離したが
、各人力バッド１１〜ＩｎＩＨ＋ｘ〜工ｍ及び各出力パ
ッドＯ！〜Ｏｎ、Ｏｎ＋１〜Ｏｍと入出力バッファ回路
を接続している導体をレザー光により溶断することによ
り切シ離し、組立後においても入出力バッファ回路を物
理的には残しても同様な効果が得られる。
以上で説明した様に本発明は、ブロービング端子が非常
に少くて良く、この為、ウェハーでの機能試験時のブロ
ービング（位置合せ）の容易化、高価な多ビン用テスタ
ーが不要、安定な機能試験の実施出来る効果がある。又
ボンディング用パッドとブロービングパッドが別個にあ
る為、ボンディング時の品質及び信頼性の向上に効果が
ある。
に少くて良く、この為、ウェハーでの機能試験時のブロ
ービング（位置合せ）の容易化、高価な多ビン用テスタ
ーが不要、安定な機能試験の実施出来る効果がある。又
ボンディング用パッドとブロービングパッドが別個にあ
る為、ボンディング時の品質及び信頼性の向上に効果が
ある。
第１図は本発明の一実施例の要部を示すブロック図でお
る。 ７・・・・・・半導体集積回路装置本体部、８・・・・
・・半導体集積回路装置入出力バッファ回路部、１・・
・・・・ブロービング用電源用パッド（ＶＣＣ）、４・
・・・・・ブロービング用グラウンド用パッド（ＧＮＤ
）、 ２・・・・・・入力信号用シリアル人力バッド（
ＳＩ）、 ３・・・・・・出力信号用シリアル出力パッ
ド（Ｓｏ）、 ５・・・・・・入出力制御クロック用パ
ッド（ＩＯＣ）、 ６・・・・・・シフトクロック人力
バッド（ＣＬＫ）、１．〜Ｉｎ＋工。＋１〜工□ ・・
・・・・本体部ボンディング用入力パッド、Ｏ１〜Ｏｎ
ｒ Ｏｎ ＋ １〜Ｏｍ ・・・・・・本体部ボンデ
ィング用出力パッド、ＶＣＣ・・・・・・本体部ボンデ
ィング用電源パッド、ｇｎｄ ・・・・・・本体部ボ
ンディング用グラウンドパッド。
る。 ７・・・・・・半導体集積回路装置本体部、８・・・・
・・半導体集積回路装置入出力バッファ回路部、１・・
・・・・ブロービング用電源用パッド（ＶＣＣ）、４・
・・・・・ブロービング用グラウンド用パッド（ＧＮＤ
）、 ２・・・・・・入力信号用シリアル人力バッド（
ＳＩ）、 ３・・・・・・出力信号用シリアル出力パッ
ド（Ｓｏ）、 ５・・・・・・入出力制御クロック用パ
ッド（ＩＯＣ）、 ６・・・・・・シフトクロック人力
バッド（ＣＬＫ）、１．〜Ｉｎ＋工。＋１〜工□ ・・
・・・・本体部ボンディング用入力パッド、Ｏ１〜Ｏｎ
ｒ Ｏｎ ＋ １〜Ｏｍ ・・・・・・本体部ボンデ
ィング用出力パッド、ＶＣＣ・・・・・・本体部ボンデ
ィング用電源パッド、ｇｎｄ ・・・・・・本体部ボ
ンディング用グラウンドパッド。
Claims (1)
- 半導集積回路装置に於いて、入出力パッド部に継がるシ
フトレジスターにて構成された入出力バッファ回路を持
ち、当該入出力バッファ回路部は、組立時に切断切り離
しの出来る構成を持つ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108786A JPS6399561A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108786A JPS6399561A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399561A true JPS6399561A (ja) | 1988-04-30 |
Family
ID=16761283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22108786A Pending JPS6399561A (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399561A (ja) |
-
1986
- 1986-09-19 JP JP22108786A patent/JPS6399561A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61265829A (ja) | 半導体集積回路 | |
| JPH10223716A (ja) | 集積回路の動作テストの実施方法 | |
| JPH11316264A (ja) | 半導体装置の並列テスト回路 | |
| WO2007097053A1 (ja) | 半導体集積回路とその検査方法 | |
| US20100327893A1 (en) | Probing Structure for Evaluation of Slow Slew-Rate Square Wave Signals in Low Power Circuits | |
| US6121785A (en) | Circuit and a method for configuring pad connections in an integrated device | |
| JP3509001B2 (ja) | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 | |
| JPS6399561A (ja) | 半導体集積回路装置 | |
| JP3130769B2 (ja) | 半導体装置 | |
| JPH0568103B2 (ja) | ||
| JP3207639B2 (ja) | 半導体集積回路 | |
| JPS58118123A (ja) | 半導体集積回路 | |
| JPH0575427A (ja) | 半導体集積回路装置 | |
| JPS63199439A (ja) | 半導体集積回路装置 | |
| JPH02105452A (ja) | 半導体集積回路の出力回路 | |
| JP4043201B2 (ja) | 試験用コネクタを備えた電子回路ユニット | |
| JP2633692B2 (ja) | 半導体試験方法 | |
| US6993447B2 (en) | System LSI | |
| JPS63271966A (ja) | 半導体集積回路 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JP3132635B2 (ja) | 半導体集積回路の試験方法 | |
| JPS62123756A (ja) | 半導体集積回路装置 | |
| JPS58163048A (ja) | 内部信号チエツク機能付集積回路 | |
| JPH03115873A (ja) | 半導体集積回路 | |
| JPH04359173A (ja) | 直流特性試験回路 |